JP2009524899A5

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Info

Publication number: JP2009524899A5
Application number: JP2008552612A
Authority: JP
Filing date: 2007-01-29
Publication date: 2010-03-04
Anticipated expiration: 2027-01-29

Claims

復号またはアドレス指定しないで連続的に入手可能なデータ内容を有する不揮発性プログラマブル・リード・オンリー・メモリ・セルであって、同メモリ・セルが、
ソース、ドレインおよびゲートを有する選択トランジスタであって、前記選択トランジスタのソースまたはドレインが第１の電圧と接続され、他方のソースとドレインが第１の接続点を形成する選択トランジスタと、
ソース、ドレインおよびゲートを有するヒューズ・トランジスタであって、
同ヒューズ・トランジスタのソース、ドレイン、またはソースとドレインが第２の接続点を形成し、前記第２の接続点が前記メモリ・セルの出力ポートであることと、
前記第１および前記第２の接続点が、電気的に接続されていることと、
ある論理レベルのデータが、前記選択トランジスタをオンにし、所定の期間中、前記ヒューズ・トランジスタのゲートに制御された高電圧を印加することにより、前記ヒューズ・トランジスタの少なくとも１つの物理的特徴を永続的に変えることにより前記セル内にプログラムされる、
ヒューズ・トランジスタと、
を備えるメモリ・セル。
前記第１および第２の接続点が、ソース、ドレイン、およびゲートを有する少なくとも１つの高電圧保護トランジスタを通して接続され、前記高電圧保護トランジスタのソースまたはドレインが、前記第１の接続点に接続され、前記高電圧保護トランジスタのソースおよびドレインの他方が、前記第２の接続点に接続される請求項１に記載のメモリ・セル。
前記メモリ・セルが、ＣＭＯＳプロセスにより実施される請求項１に記載のメモリ・セル。
前記メモリ・セル・データが、前記ヒューズ・トランジスタのゲートに、前記プログラミング電圧よりも低い電圧を印加することにより確認される請求項１に記載のメモリ・セル。
前記トランジスタの少なくとも１つの物理的特徴の変更が、前記ヒューズ・トランジスタの誘電体またはゲート酸化物を破壊することにより達成される請求項１に記載のメモリ・セル。
トランジスタが、ＮＭＯＳトランジスタである請求項１に記載のメモリ・セル。
トランジスタが、ＰＭＯＳトランジスタである請求項１に記載のメモリ・セル。
前記メモリ・セルのＣＭＯＳ実施態様において、Ｎ型ウエル・インプラントが、Ｎ−ＷＥＬＬインプラントの存在により、傾斜接合を生成するＮ＋ソース／ドレイン・インプラントと一緒に共注入される請求項１に記載のメモリ・セル。
前記メモリ・セルのＣＭＯＳ実施態様において、前記ヒューズおよび選択トランジスタが、「ネイティブ」である請求項１に記載のメモリ・セル。
マルチビット・メモリ・ブロックの一部となるように構成されるプログラマブル・リード・オンリー・メモリ回路であって、前記メモリ回路が、
少なくとも１つの選択装置、高電圧保護装置およびヒューズ装置が直列に接続している単一ビット・コア・メモリ・セルであって、前記選択装置をオンにして所定の期間中、前記ヒューズ装置のゲートに制御された高電圧を印加することによって、前記ヒューズ装置の少なくとも１つの物理的特徴を永続的に変えることにより、データが前記セル内にプログラムされる単一ビット・コア・メモリ・セルと、
前記単一ビット・コア・メモリ・セルの出力または外部からのデータ・ビットをラッチするための単一ビット・ラッチと、
前記単一ビット・ラッチ内容を制御するためのセットおよびリセット入力ラインと、
複数のメモリ・ブロックの中からメモリ・ブロックを選択するためのブロック選択入力ラインと、
メモリ・ブロックの複数のメモリ回路の中からメモリ回路を選択するための多重アドレス入力ラインと、
選択したメモリ・ブロックのメモリ回路のプログラミングを可能にするプログラミング入力ラインと、
を備えるプログラマブル・リード・オンリー・メモリ回路。
データ格納素子と直列に結合している選択トランジスタを備える不揮発性メモリ・セルであって、
前記データ格納素子が、その導電率が制御できるように変わる導電性構造を備え、
前記選択トランジスタが、プログラミングのために前記メモリ・セルにアドレス指定するために制御することができるゲートを有し、
前記格納素子が、前記２つのトランジスタの結合点のところの前記格納素子を通る電流を検出することによりいつでも読み出される不揮発性メモリ・セル。
前記選択トランジスタおよび格納素子が、直列高電圧保護トランジスタを通して結合され、前記格納素子が、前記高電圧保護トランジスタを含む格納素子の結合点のところの格納素子を通る電流を検出することによりいつでも読み出される請求項１１に記載のメモリ・セル。
前記データ格納素子が、導電性構造と、データを物理的に格納するための導電性構造の下に位置する極薄誘電体と、前記極薄誘電体および前記導電性構造両方の下に位置する第１のドープした半導体領域とを備え、前記格納素子が、前記極薄誘電体を破壊することによりプログラムされる請求項１１に記載のメモリ・セル。
データ格納素子が、コンデンサである請求項１１に記載のメモリ・セル。
前記データ格納素子が、ゲート、前記ゲートの下に位置するゲート誘電体、およびその間のチャネル領域を形成するために、間隔をおいて位置する前記ゲート誘電体および前記ゲート両方の下に位置する第１および第２のドープした半導体領域を有するＭＯＳ電界効果トランジスタである請求項１１に記載のメモリ・セル。