TWI512738B - 反熔絲非揮發性記憶體之寫入與讀取電路 - Google Patents

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反熔絲非揮發性記憶體之寫入與讀取電路
本發明係關於一種非揮發性記憶體元件的讀取電路，特別是關於一種反熔絲非揮發性記憶體之寫入與讀取電路。
近年來，非揮發性記憶體元件在半導體記憶元件上扮演著越來越重要的角色，並且，隨著可攜式電子產品的普及化，例如：筆記型電腦、數位相機、智慧型手機、平板電腦等，使得非揮發性記憶體元件的應用越來越高，且對其單位面積容量的要求也越來越大。
NOI(Non-overlapped implementation)金氧半場效電晶體為一種新型非揮發性記憶體元件，如第一圖所示之NOI元件結構，使用者可藉由通道熱電子注入(Channel Hot Electron Injection,CHEI)的方式於NOI元件1’之閘極(Gate)11’兩側的側壁(spacer)12’寫入位元13’；於操作上，係藉由施加一高電壓於NOI元件1’之閘極11’與汲極 14’(Drain)(或者源極15’)，使得自源極15’(或者汲極14’)流出的電子能夠經由閘極11’下方的通道以及二個非重疊離子植入區域(16’)的加速，來實現通道熱電子注入。並且，使用者亦可透過熱電洞注入(Hot Hole Injection,HHI)的方式抹除寫入於側壁12’內的位元13’；於操作上，係藉由施加一負電壓於NOI元件1’之閘極11’並同時施加一高電壓於汲極14’(或者源極15’)來實現熱電洞注入。
經由實驗發現，NOI元件除了可以作為一個多位元(multi bit)儲存之非揮發性記憶體元件以外，亦可作為一個一次寫入型(One-Time program,OTP)非揮發性記憶體元件。如第二圖所示的NOI元件結構，吾人可於製作NOI元件1’結構之時，於源極15’的接面處形成一汲極輕摻雜(Lightly Doped Drain,LDD)151’。如此，則當使用者對NOI元件1’執行正向讀取(forward read)與反向讀取(reverse read)之時，便能夠分別得到一個正向讀取臨界電壓值(threshold voltage,Vth )與反向讀取臨界電壓值，並且，該正向讀取臨界電壓值與該反向讀取臨界電壓值的絕對差值係高於0.5V；這樣的結果暗示了，於源極15’的接面處形成汲極輕摻雜(LDD)151’等於是於NOI元件1’之中寫入一位元；只是，汲極輕摻雜151’形成之後便無法加以抹除。
除了透過製程於NOI元件1’中形成汲極輕摻雜151’的方式以外，另一種方式係藉由於NOI元件1’中形成反熔 絲(anti fuse)現象來使得NOI元件1’作為一個一次寫入型(One-Time program,OTP)非揮發性記憶體元件。如第三圖所示的NOI元件結構，吾人可藉由施加7.5V~8.0V左右的高電壓至NOI元件1’的汲極14’端的方式，使得一個源汲極延伸區域(Source Drain Extension,SDE)152’由汲極14'向源極15'處擴張，進而於源極14’與汲極15’造成擊穿崩潰效應(Punch Through Breakdown)。如此，則當使用者對擊穿後具有源汲極延伸區域152’的NOI元件1’執行讀取(read)之時，便能夠得到大約1mA左右讀取電流；因此，讀取此NOI非揮發性記憶體元件的結果將可被辨識為寫入。反之，對未擊穿具有源汲極延伸區域152’的NOI元件1’執行讀取(read)之時，能夠得到大約1pA左右讀取電流；因此，讀取此NOI非揮發性記憶體元件的結果將可被辨識為未寫入。而崩潰條件達成之後便無法加以抹除。
雖然研究與實驗發現NOI元件1’可被選擇性地作為一個多位元儲存之非揮發性記憶體或一次寫入型非揮發性記憶體；然而，針對以NOI元件1’結構為主的一次寫入型非揮發性記憶體元件而言，目前並不存在相關的寫入電路或者位元讀取電路；有鑑於此，本案之發明人係極力地加以研究，並終於研發出一種反熔絲非揮發性記憶體之寫入與讀取電路。
本發明之主要目的，在於提供一種反熔絲非揮發性記憶體之寫入與讀取電路，該寫入與讀取電路係特別針對以NOI元件結構為主的一次寫入型非揮發性記憶體元件所設計，係能夠用以對一NOI反熔絲非揮發性記憶體進行記憶位元之寫入與讀取之動作。
因此，為了達成本發明上述之目的，本案之發明人提出一種反熔絲非揮發性記憶體之寫入與讀取電路，係用以對一NOI(Non-overlapped implementation)金氧半場效電晶體進行記憶位元之寫入與讀取之動作，其中該NOI金氧半場效電晶體至少具有一NOI閘極端、一NOI汲極端與一NOI源極端，該反熔絲非揮發性記憶體之寫入與讀取電路係包括：一寫入單元，係耦接至該NOI金氧半場效電晶體之該NOI汲極端，用以將該記憶位元寫入該NOI金氧半場效電晶體；一位元讀取單元，係耦接該NOI汲極端，用以讀取寫入於該NOI金氧半場效電晶體2之中的該記憶位元，並輸出一位元訊號；一充電單元，係耦接於該NOI金氧半場效電晶體之該NOI汲極端、該寫入單元、該位元讀取單元與一第一偏壓，用以接收一外部讀寫控制訊號之控制而將該第一偏壓耦接至 該NOI汲極端；一放電單元，係耦接於該NOI金氧半場效電晶體之該NOI源極端；以及一控制單元，係耦接於該放電單元，用以接收該外部讀寫控制訊號與該位元訊號，並輸出一控制訊號至該放電單元，使得該NOI金氧半場效電晶體透過該放電單元放電。
 <本發明>
1‧‧‧反熔絲非揮發性記憶體之寫入與讀取電路
2‧‧‧NOI金氧半場效電晶體
11‧‧‧寫入單元
12‧‧‧位元讀取單元
13‧‧‧防干擾單元
14‧‧‧位元閂鎖單元
15‧‧‧電壓等化元件
16‧‧‧控制單元
17‧‧‧放電單元
18‧‧‧充電單元
111‧‧‧汲極端
110‧‧‧閘極端
112‧‧‧源極端
20‧‧‧NOI閘極端
21‧‧‧NOI汲極端
22‧‧‧NOI源極端
VPGM ‧‧‧閘極寫入電壓
VPT ‧‧‧源極寫入電壓
121‧‧‧汲極端
120‧‧‧閘極端
122‧‧‧源極端
VDD‧‧‧第一偏壓
VSS‧‧‧第二偏壓
182‧‧‧源極端
180‧‧‧閘極端
181‧‧‧汲極端
VWR ‧‧‧讀寫控制訊號
171‧‧‧汲極端
170‧‧‧閘極端
172‧‧‧源極端
163‧‧‧輸出端
161‧‧‧輸入端
162‧‧‧輸入端
130‧‧‧閘極端
132‧‧‧源極端
CLK‧‧‧周期時脈訊號
141‧‧‧第一反向器
142‧‧‧第二反向器
1411‧‧‧第一反向器輸入端
1412‧‧‧第一直流偏壓端
1413‧‧‧第二直流偏壓端
1414‧‧‧第一反向器輸出端
1421‧‧‧第二反向器輸入端
1422‧‧‧第三直流偏壓端
1423‧‧‧第四直流偏壓端
1424‧‧‧第二反向器輸出端
151‧‧‧汲極端
150‧‧‧閘極端
152‧‧‧源極端
VEQ ‧‧‧等化電壓
<習知技術>
1’‧‧‧NOI元件
11’‧‧‧閘極
12’‧‧‧側壁
13’‧‧‧位元
14’‧‧‧汲極
15’‧‧‧源極
16’‧‧‧非重疊離子植入區域
151’‧‧‧汲極輕摻雜
152’‧‧‧源汲極延伸區域
第一圖係習用的NOI元件結構的側面剖視圖；第二圖係習用的NOI元件結構的側面剖視圖；第三圖係習用的NOI元件結構的側面剖視圖；第四圖係本發明之一種反熔絲非揮發性記憶體之寫入與讀取電路的電路方塊圖；第五圖係本發明之反熔絲非揮發性記憶體之寫入與讀取電路的細部電路圖；以及第六圖係串接的兩個反熔絲非揮發性記憶體之寫入與讀取電路的電路方塊圖。
為了能夠更清楚地描述本發明所提出之一種反熔絲非揮發性記憶體之寫入與讀取電路，以下將配合圖式，詳 盡說明本發明之較佳實施例。
請參閱第四圖，係本發明之一種反熔絲非揮發性記憶體之寫入與讀取電路的電路方塊圖。如第四圖所示，本發明之反熔絲非揮發性記憶體之寫入與讀取電路1係用以對一NOI(Non-overlapped implementation)金氧半場效電晶體2進行位元寫入與位元讀取之動作，其電路架構係包括：一寫入單元11、一位元讀取單元12、一防干擾單元13、一位元閂鎖單元14、一電壓等化單元15、一位元接地控制單元16、一放電單元17、以及一充電單元18。
繼續地參閱第四圖，並請同時參閱第五圖，係本發明之反熔絲非揮發性記憶體之寫入與讀取電路的細部電路圖。如第四圖與第五圖所示，於本發明之反熔絲非揮發性記憶體之寫入與讀取電路1(以下簡稱寫入與讀取電路1)之中，該寫入單元11為一P型金氧半場效電晶體，且該P型金氧半場效電晶體係以一汲極端111耦接NOI金氧半場效電晶體2之NOI汲極端21，並且該P型金氧半場效電晶體係以其汲極端111耦接該NOI汲極端21，並且該P型金氧半場效電晶體之閘極端110與源極端112係分別耦接一閘極寫入電壓VPGM 與一源極寫入電壓VPT 。與此電路中，寫入單元11主要的功能是將一高電壓寫入該NOI汲極端21，進而於NOI金氧半場效電晶體2之NOI汲極端21與NOI源極端22之間造成擊穿崩潰效應(Punch Through Breakdown)，以反熔絲(anti fuse)的方式將一記憶位元寫入該NOI金氧半場效電晶體2之內。
承上述之說明，然而，若於製造該NOI金氧半場效電晶體2之時就已經藉由於NOI源極端22(或者NOI汲極端21)的接面處形成一汲極輕摻雜(Lightly Doped Drain,LDD)，則表示該NOI金氧半場效電晶體2已經於製造之時就以反熔絲的方式被寫入記憶位元(指的是LDD)；在這種情況下，便無需再使用寫入單元11執行該記憶位元之寫入。
該位元讀取單元12為一N型金氧半場效電晶體，且該N型金氧半場效電晶體係以其源極端122耦接該NOI汲極端21，並且該N型金氧半場效電晶體之汲極端121即為該位元讀取單元12之輸出端。於此電路中，顧名思義，位元讀取單元12係耦接於NOI汲極端21以讀取寫入於該NOI金氧半場效電晶體2之中的記憶位元。此外，該充電單元18係耦接於該NOI金氧半場效電晶體2之該NOI汲極端21、該寫入單元11、該位元讀取單元12與一第一偏壓VDD ，用以接收一外部讀寫控制訊號VWR 之控制而將該第一偏壓耦接至該NOI汲極端21。如第五圖所示，充電單元18為一P型金氧半場效電晶體，且該P型金氧半場效電晶體係以其源極端182耦接該第一偏壓VDD ，並且該P型金氧半場效電晶體之汲極端181係耦接該NOI汲極端 21、該寫入單元11與該位元讀取單元12，再者該P型金氧半場效電晶體之一閘極端180係用以接收該外部讀寫控制訊號VWR 。該控制單元16係耦接於該放電單元17，且該放電單元17，係耦接於該NOI金氧半場效電晶體2之該NOI源極端22；如此電路連接方式，使得控制單元16於接收外部讀寫控制訊號VWR 與位元訊號之後，便可輸出一控制訊號至該放電單元17，使得該NOI金氧半場效電晶體2透過該放電單元17放電。
於本發明中，放電單元17為一N型金氧半場效電晶體，且該N型金氧半場效電晶體係以其閘極端170耦接該控制單元16之輸出端163，並且該N型金氧半場效電晶體之汲極端171係耦接至該NOI源極端22，再者該N型金氧半場效電晶體之源極端172係耦接至該NOI閘極端20與一第二偏壓VSS 。另，本發明係使用NAND邏輯閘作為控制單元16，且該NAND邏輯閘之二輸入端(161,162)係分別耦接至該外部讀寫控制訊號以及該位元訊號，其輸出端163則耦接於該放電單元17之閘極端170。如第六圖的電路圖所示，第一偏壓VDD 為一正電壓，且該第二偏壓VSS 係相對於該第一偏壓VDD 而為一負電壓或接地。
繼續地說明本發明之電路，如第五圖所示，為了防止位元讀取單元12輸出該位元訊號之時受到干擾，可於電路中增設耦接於該位元讀取單元12之一防干擾單元13； 並且，該防干擾單元13更同時耦接一周期時脈訊號CLK。如第六圖所示，防干擾單元13為一N型金氧半場效電晶體，係以其源極端132與閘極端130分別耦接該位元讀取單元12之汲極端121以及該周期時脈訊號CLK。同時，為了閂鎖該位元訊號，本發明之電路更包括了一位元閂鎖單元14，其係同時耦接該防干擾單元13與該位元讀取單元12，用以接收該位元訊號進而執行一位元閂鎖功能。
承上述之說明，該位元閂鎖單元14係包括：一第一反向器141與一第二反向器142，其中，第一反向器141係以其一第一反向器輸入端1411耦接該防干擾單元13、該位元讀取單元12與一電壓等化元件15，且其一第一直流偏壓端1412與一第二直流偏壓端1413係分別耦接至該第一偏壓VDD 與該第二偏壓VSS ；於此電路中，第一反向器輸入端1411係作為接收該位元訊號之一位元訊號輸入端。並且，該第二反向器142係以其一第二反向器輸入端1421耦接該第一反向器141之一第一反向器輸出端1414，且該第二反向器142之一第三直流偏壓端1422與一第四直流偏壓端1423係分別耦接至該第一偏壓VDD 與該第二偏壓VSS ；於此電路中，該第二反向器輸出端1424係作為一位元訊號輸出端，並耦接至該電壓等化元件15與該控制單元16。再者，電壓等化元件15為一N型金氧半場效電晶體，係以其汲極端151與源極端152分別耦接該位元訊號輸入 端與該位元訊號輸出端，並且電壓等化元件15之閘極端150係耦接一等化電壓VEQ ，其功能在於將該位元訊號輸入端之電壓值與該位元訊號輸出端之電壓值予以等化(equalization)。
於此，必須特別說明的是，雖然上述第四圖與第五圖係以單一個反熔絲非揮發性記憶體之寫入與讀取電路1對單一個NOI金氧半場效電晶體2進行位元寫入與位元讀取之動作，但並非以此限制本發明電路之應用模式；於實際的電路應用中，如第六圖之電路方塊圖所示，係可使用複數個反熔絲非揮發性記憶體之寫入與讀取電路1同時對複數個NOI金氧半場效電晶體2進行位元寫入與位元讀取之動作；其中，相鄰兩個反熔絲非揮發性記憶體之寫入與讀取電路之間係設置有一緩衝電路單元，如圖所示，該緩衝電路單元由該位元閂鎖單元14與該電壓等化元件15所構成。
如此，藉由上述之詳細說明，使得本發明之反熔絲非揮發性記憶體之寫入與讀取電路係已被完整且清楚地揭露，並且，經由上述，可得知本發明係具有下列之優點：
1.由於目前並不存在關於以NOI元件結構為主的一次寫入型非揮發性記憶體元件的位元寫入電路或者位元讀取電路，因此，本發明係特別提供了一種反熔絲非揮發性記憶體之寫入與讀取電路，用以對一NOI金氧半場效電 晶體2進行位元寫入與位元讀取之動作。
2.特別地，若使用者欲透過反熔絲(anti fuse)的方式將一記憶位元寫入NOI金氧半場效電晶體2之內，則可藉由寫入單元11將一高電壓寫入NOI金氧半場效電晶體2之NOI汲極端21，進而於NOI汲極端21與NOI源極端22之間造成擊穿崩潰效應(Punch Through Breakdown)，完成位元之寫入。
3.承上述第2點，相反地，若於製造該NOI金氧半場效電晶體2之時就已經藉由於NOI源極端22(或者NOI汲極端21)的接面處形成一汲極輕摻雜(Lightly Doped Drain,LDD)，則表示該NOI金氧半場效電晶體2已經於製造之時就以反熔絲的方式被寫入位元(指的是LDD)；此時，使用者便無需再使用寫入單元11執行該記憶位元之寫入動作，使用者可直接使用本發明之電路讀取被寫入於NOI金氧半場效電晶體2之內的位元。
必須加以強調的是，上述之詳細說明係針對本發明可行實施例之具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。
1‧‧‧反熔絲非揮發性記憶體之寫入與讀取電路
2‧‧‧NOI金氧半場效電晶體
11‧‧‧寫入單元
12‧‧‧位元讀取單元
13‧‧‧防干擾單元
14‧‧‧位元閂鎖單元
15‧‧‧電壓等化單元
16‧‧‧位元接地控制單元
17‧‧‧位元傳導單元
18‧‧‧充電單元
VPGM ‧‧‧閘極寫入電壓
VPT ‧‧‧源極寫入電壓
CLK‧‧‧周期時脈訊號
17‧‧‧位元傳導單元
18‧‧‧充電單元
VPGM ‧‧‧閘極寫入電壓
VPT ‧‧‧源極寫入電壓
CLK‧‧‧周期時脈訊號
1411‧‧‧第一反向器輸入端
1424‧‧‧第二反向器輸出端
VDD ‧‧‧第一直流偏壓
VSS ‧‧‧第二直流偏壓
VEQ ‧‧‧等化電壓
161‧‧‧第一輸入端
162‧‧‧第二輸入端
163‧‧‧輸出端

Claims (14)

  1. 一種反熔絲非揮發性記憶體之寫入與讀取電路，係用以對一NOI(Non-overlapped implementation)金氧半場效電晶體進行一記憶位元寫入與該記憶位元讀取之動作，其中該NOI金氧半場效電晶體至少具有一NOI閘極端、一NOI汲極端與一NOI源極端，該反熔絲非揮發性記憶體之寫入與讀取電路係包括：一寫入單元，係耦接至該NOI金氧半場效電晶體之該NOI汲極端，用以將該記憶位元寫入該NOI金氧半場效電晶體；一位元讀取單元，係耦接該NOI汲極端，用以讀取寫入於該NOI金氧半場效電晶體之中的該記憶位元，並輸出一位元訊號；一充電單元，係耦接於該NOI金氧半場效電晶體之該NOI汲極端、該寫入單元、該位元讀取單元與一第一偏壓，用以接收一外部讀寫控制訊號之控制而將該第一偏壓耦接至該NOI汲極端；一放電單元，係耦接於該NOI金氧半場效電晶之該NOI源極端；以及一控制單元，係耦接於該放電單元，用以接收該外部讀寫控制訊號與該位元訊號，並輸出一控制訊號至該放電單 元，使得該NOI金氧半場效電晶體透過該放電單元放電。
  2. 如申請專利範圍第1項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該寫入單元為一P型金氧半場效電晶體，且該P型金氧半場效電晶體係以其汲極端耦接該NOI汲極端，並且該P型金氧半場效電晶體之閘極端與源極端係分別耦接一閘極寫入電壓與一源極寫入電壓。
  3. 如申請專利範圍第1項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該位元讀取單元為一N型金氧半場效電晶體，且該N型金氧半場效電晶體係以其源極端耦接該NOI汲極端，並且該N型金氧半場效電晶體之汲極端即為該位元讀取單元之輸出端。
  4. 如申請專利範圍第1項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該充電單元為一P型金氧半場效電晶體，且該P型金氧半場效電晶體係以其源極端耦接該第一偏壓，並且該P型金氧半場效電晶體之汲極端係耦接該NOI汲極端、該寫入單元與該位元 讀取單元，再者該P型金氧半場效電晶體之閘極端係用以接收該外部讀寫控制訊號。
  5. 如申請專利範圍第1項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該控制單元為一NAND邏輯閘，且該NAND邏輯閘之二輸入端係分別耦接至該外部讀寫控制訊號以及該位元訊號，並且該NAND邏輯閘之輸出端係耦接於該放電單元。
  6. 如申請專利範圍第5項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該放電單元為一N型金氧半場效電晶體，且該N型金氧半場效電晶體係以其閘極端耦接該控制單元16之輸出端，並且該N型金氧半場效電晶體之汲極端係耦接至該NOI源極端，再者該N型金氧半場效電晶體之源極端係耦接至該NOI閘極端與一第二偏壓。
  7. 如申請專利範圍第6項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該第一偏壓為一正電壓，且該第二偏壓係相對於該第一偏壓而為一負電壓或接地。
  8. 如申請專利範圍第1項所述之反熔絲非揮發性記憶體之寫入與讀取電路，更包括一防干擾單元，係耦接該位元讀取單元，並同時耦接一周期時脈訊號，其中，當該位元讀取單元讀出該記憶位元並送出該位元訊號之時，該防干擾單元用以防止該位元訊號受到干擾。
  9. 如申請專利範圍第8項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該防干擾單元為一N型金氧半場效電晶體，係以其源極端與閘極端分別耦接該位元讀取單元與該周期時脈訊號。
  10. 如申請專利範圍第8項所述之反熔絲非揮發性記憶體之寫入與讀取電路，更包括一位元閂鎖單元，係同時耦接該防干擾單元與該位元讀取單元，用以接收該位元訊號進而執行一位元閂鎖功能。
  11. 如申請專利範圍第10項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該位元閂鎖單元係包括：一第一反向器，係以其一第一反向器輸入端耦接該防干擾單元、該位元讀取單元與一電壓等化元件，且其一第一直流偏壓端與一第二直流偏壓端係分別耦接至該第 一偏壓與一第二偏壓；其中，該第一反向器輸入端係作為接收該位元訊號之一位元訊號輸入端；以及一第二反向器，係以其一第二反向器輸入端耦接該第一反向器之一第一反向器輸出端，且該第二反向器之一第三直流偏壓端與一第四直流偏壓端係分別耦接至該第一偏壓與該第二偏壓；其中，該第二反向器輸出端係作為一位元訊號輸出端，並耦接至該電壓等化元件與該控制單元。
  12. 如申請專利範圍第11項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該電壓等化元件為一N型金氧半場效電晶體，係以其汲極端與源極端分別耦接該位元訊號輸入端與該位元訊號輸出端，並且該電壓等化元件之閘極端係耦接一等化電壓。
  13. 如申請專利範圍第11項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，可同時使用複數個反熔絲非揮發性記憶體之寫入與讀取電路同時對複數個NOI金氧半場效電晶體進行位元寫入與位元讀取之動作；並且，相鄰兩個反熔絲非揮發性記憶體之寫入與讀取電路之間係設置有一緩衝電路單元。
  14. 如申請專利範圍第13項所述之反熔絲非揮發性記憶體之寫入與讀取電路，其中，該緩衝電路單元由該位元閂鎖單元與該電壓等化元件所構成。
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