TWI429082B - 非揮發性記憶體單元及其程式化、抹除和讀取方法 - Google Patents

非揮發性記憶體單元及其程式化、抹除和讀取方法 Download PDF

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非揮發性記憶體單元及其程式化、抹除和讀取方法
本發明係有關於一種非揮發性記憶體單元及其程式化、抹除和讀取方法，特別係有關於一種單層閘極(single gate)電子抹除式可程式唯讀記憶體(E2 PROM)單元及其程式化、抹除和讀取方法。
習知的單層閘極(single gate)非揮發性記憶體單元通常由一個選擇電晶體(select transistor)串聯一個儲存電晶體(store transistor)所構成。由於資料(data)係儲存於單一儲存電晶體內，所以單元的操作效能(包括程式化與抹除速度)無法提升。另外，習知單層閘極非揮發性記憶體單元的讀取電流(read current)小，因此在程式化狀態和抹除狀態讀取電流的邊限(margin)非常窄，如果習知單層閘極非揮發性記憶體單元經過多個數個程式化操作(programming operation)和抹除操作(erasing operation)循環之後，程式化狀態和抹除狀態之讀取電流差值會變得不易分辨，上述缺點會造成記憶體單元可靠度的下降。
因此，在此技術領域中，有需要一種非揮發性記憶體單元及其程式化、抹除和讀取方法，以滿足上述需求且克服習知技術的缺點。
有鑑於此，本發明一實施例係提供一種非揮發性記憶體單元，用來儲存單一位元資料，上述非揮發性記憶體單元包括一基底，具有一第一導電類型；具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接；以及具有上述第二導電類型的一選擇電晶體，設置於上述基底中，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，藉由控制上述位元線和上述選擇閘極線，以將一位元儲存於上述第一閘極和上述第二閘極內或抹除儲存於上述第一閘極和上述第二閘極內的上述位元。
本發明另一實施例係提供一種非揮發性記憶體單元的程式化方法，上述非揮發性記憶體單元用來儲存單一位元資料，包括提供一非揮發性記憶體單元，包括一基底，具有一第一導電類型。具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接。具有上述第二導電類型的一選擇電晶體，設置於上述基底中。具有該第一導電類型的一第一井區，設置於上述基底中，且上述第一儲存電晶體、上述第二儲存電晶體和上述選擇電晶體分別設置於上述第一井區上，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，其中上述第二儲存電晶體的一第二源極區為浮接。或者，上述非揮發性記憶體單元更包括具有上述第二導電類型的一第二井區，設置於上述第一井區內，且上述第二儲存電晶體設置於上述第二井區上。施加一第一電壓至上述位元線；施加一第二電壓至上述選擇閘極線；施加一第三電壓至上述選擇線和上述井區，其中上述第一電壓小於或等於上述第二電壓且上述第三電壓為0V。
本發明另一實施例係提供一種非揮發性記憶體單元的程式化方法，上述非揮發性記憶體單元用來儲存單一位元資料，包括提供一非揮發性記憶體單元，包括一基底，具有一第一導電類型。具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接。具有上述第二導電類型的一選擇電晶體，設置於上述基底中，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，其中上述第二儲存電晶體的一第二源極區耦接至上述位元線。或者，上述非揮發性記憶體單元更包括具有上述第二導電類型的一第二井區，設置於上述基底內，且上述第二儲存電晶體設置於上述第二井區上。施加一第一電壓至上述位元線；施加一第二電壓至上述選擇閘極線、上述選擇線和上述基底，其中上述第一電壓大於0V且上述第二電壓為0V。
本發明又另一實施例係提供一種非揮發性記憶體單元的抹除方法，上述非揮發性記憶體單元用來儲存單一位元資料，包括提供一非揮發性記憶體單元，包括一基底，具有一第一導電類型。具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接。具有上述第二導電類型的一選擇電晶體，設置於上述基底中。具有該第一導電類型的一第一井區，設置於上述基底中，且上述第一儲存電晶體、上述第二儲存電晶體和上述選擇電晶體分別設置於上述第一井區上，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，其中上述第二儲存電晶體的一第二源極區為浮接。或者，上述非揮發性記憶體單元更包括具有上述第二導電類型的一第二井區，設置於上述第一井區內，且上述第二儲存電晶體設置於上述第二井區上。施加一第一電壓至上述位元線；施加一第二電壓至上述選擇閘極線；施加一第三電壓至上述選擇線和上述井區，其中上述第一電壓大於上述第二電壓，且上述第三電壓為0V。
本發明又另一實施例係提供一種非揮發性記憶體單元的抹除方法，上述非揮發性記憶體單元用來儲存單一位元資料，包括提供一非揮發性記憶體單元，包括一基底，具有一第一導電類型。具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接。具有上述第二導電類型的一選擇電晶體，設置於上述基底中，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，其中上述第二儲存電晶體的一第二源極區耦接至上述位元線。或者，上述非揮發性記憶體單元更包括具有上述第二導電類型的一第二井區，設置於上述基底內，且上述第二儲存電晶體設置於上述第二井區上。施加一第一電壓至上述選擇閘極線；施加一第二電壓至上述位元線、上述選擇線和上述基底，其中上述第一電壓大於0V，且上述第二電壓為0V。
本發明又另一實施例係提供一種非揮發性記憶體單元的讀取方法，上述非揮發性記憶體單元用來儲存單一位元資料，，包括提供一非揮發性記憶體單元，包括一基底，具有一第一導電類型。具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接。具有上述第二導電類型的一選擇電晶體，設置於上述基底中。具有該第一導電類型的一第一井區，設置於上述基底中，且上述第一儲存電晶體、上述第二儲存電晶體和上述選擇電晶體分別設置於上述第一井區上，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，其中上述第二儲存電晶體的一第二源極區為浮接。或者，上述非揮發性記憶體單元更包括具有上述第二導電類型的一第二井區，設置於上述第一井區內，且上述第二儲存電晶體設置於上述第二井區上。施加一第一電壓至上述位元線；施加一第二電壓至上述選擇閘極線；施加一第三電壓至上述選擇線和上述井區，其中上述第二電壓大於上述第一電壓，且上述第三電壓為0V。
本發明又另一實施例係提供一種非揮發性記憶體單元的讀取方法，上述非揮發性記憶體單元用來儲存單一位元資料，，包括提供一非揮發性記憶體單元，包括一基底，具有一第一導電類型。具有相反於上述第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於上述基底中，其中上述第一儲存電晶體的一第一閘極和上述第二儲存電晶體的一第二閘極互相耦接。具有上述第二導電類型的一選擇電晶體，設置於上述基底中，其中上述第一儲存電晶體的一第一源極區耦接至一位元線，其中上述第二儲存電晶體的一第二汲極區上述選擇電晶體的一選擇閘極皆耦接至一選擇閘極線，其中上述第一儲存電晶體的一第一汲極區耦接至上述選擇電晶體的一第三源極區，其中上述選擇電晶體的一第三汲極區耦接至一選擇線，其中上述第二儲存電晶體的一第二源極區耦接至上述位元線。或者，上述非揮發性記憶體單元更包括具有上述第二導電類型的一第二井區，設置於上述基底內，且上述第二儲存電晶體設置於上述第二井區上。施加一第一電壓至上述位元線；施加一第二電壓至上述選擇閘極線、上述選擇線和上述基底，其中上述第一電壓大於0V，且上述第二電壓為0V。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
第1和2圖為本發明不同實施例之非揮發性記憶體單元(Non-volatile memory cell)500a和500b的剖面圖。第3圖為如第1和2圖所示之本發明實施例之非揮發性記憶體單元)500a和500b的電路圖。本發明實施例之非揮發性記憶體單元500a和500b係利用三個電晶體做為單層閘極(single gate)電子抹除式可程式唯讀記憶體(E2 PROM)單元，以儲存單一位元(single bit)資料。請參考第1和3圖，本發明實施例之非揮發性記憶體單元500a包括設置於一基底200中的一第一井區250，基底200和第一井區250皆具有一第一導電類型。具有相反於第一導電類型的一第二導電類型的一第一儲存電晶體201、一第二儲存電晶體202和一選擇電晶體203，分別設置於井區250上。第一儲存電晶體201、第二儲存電晶體202和選擇電晶體203分別為四端電晶體(four-terminal transistor)元件，其具有閘極端(gate terminal)、汲極端(source terminal)、源極端(drain terminal)和基底端(bulk terminal)四個端點。在本發明一實施例中，第一井區250可為一p型井區(PW)，而第一儲存電晶體201、第二儲存電晶體202和選擇電晶體203可皆為n型金氧半電晶體(NMOS)。第一儲存電晶體201的一閘極204和第二儲存電晶體202的一閘極206互相耦接，意即第2圖所示的第一儲存電晶體201的閘極端耦接至第二儲存電晶體202的閘極端。在本發明一實施例中，閘極204和閘極206皆為單層閘極，且閘極204和閘極206為電性浮動(electrically floating)。因此，閘極204和閘極206可視為非揮發性記憶體單元500a的浮動閘極(floating gate,FG)。
如第1圖所示，第一儲存電晶體201的汲極區210和源極區208相對設置於閘極204的兩側，且源極區208係耦接至一位元線BL，意即第3圖所示的第一儲存電晶體201的汲極端會耦接至位元線BL，而位元線BL會耦接至一感測放大器(sense amplifier)。第一儲存電晶體201的汲極區210與選擇電晶體203的源極區為共用，意即第3圖所示的第一儲存電晶體201的汲極端會耦接至選擇電晶體203的源極端。因此，如第1圖所示，選擇電晶體203的汲極區222和源極區(210)相對設置於閘極204的兩側。另外，選擇電晶體203的汲極區222會耦接至一選擇線SL，意即第3圖所示的選擇電晶體203的汲極端會耦接至選擇線SL。如第1圖所示，第二儲存電晶體202的一汲極區212和選擇電晶體203的選擇閘極220會一起耦接至一選擇閘極線SG，意即第3圖所示的第二儲存電晶體202的汲極端會耦接至選擇電晶體203的閘極端。在如第1和3圖所示之實施例中，第二儲存電晶體202的源極區224為浮接(floating)。
在本發明一實施例中，汲極區210、212、222和源極區208、224皆為n型，可利用於p型井區250中形成複數個n型重摻雜(N+)區域以做為汲極區210、212、222和源極區208。另外，可於p型井區250中形成複數個p型重摻雜(P+)區域以做為基底摻雜區(bulk)214、216，其中基底摻雜區(Bulk)214、216可分別藉由形成於井區250中的隔絕結構218與相鄰的汲極區210、212電性隔絕。另外，第一儲存電晶體201可藉由另一隔絕結構218與相鄰的第二儲存電晶體202電性隔絕。
第2圖為本發明另一實施例之非揮發性記憶體單元500b的剖面圖。非揮發性記憶體單元500b與非揮發性記憶體單元500a的不同處為，非揮發性記憶體單元500b更包括具有第二導電類型的一第二井區260，設置於第一井區250內，且第二儲存電晶體202係設置於第二井區260上。在本發明一實施例中，第二井區260可視為n型井區。由於非揮發性記憶體單元500a的n型第二儲存電晶體202的源極區224為浮接。因此，當非揮發性記憶體單元500a在操作(對第二儲存電晶體202的汲極區212施加電壓)時，會使第二儲存電晶體202具有閘極至汲極間電容(Cgd)而不會具有閘極至通道間電容(Cgc)。然而，如第2、3圖所示，由於非揮發性記憶體單元500b的n型第二儲存電晶體202位於n型井中，所以當非揮發性記憶體單元500b在操作(對第二儲存電晶體202的汲極區212施加電壓)時，會使第二儲存電晶體202具有閘極至汲極間電容(Cgd)和閘極至通道間電容(Cgc)，而閘極至通道間電容(Cgc)具有較大的面積為一面電容。所以非揮發性記憶體單元500b可具有較非揮發性記憶體單元500a更快的操作速度。
接著，說明本發明實施例之非揮發性記憶體單元500a/500b的操作方式。後述第1至3表會說明單一非揮發性記憶體單元500a/500b，或者分別將複數個非揮發性記憶體單元500a/500b排列為一記憶體陣列(array)的操作條件。在第1至3表中，”選擇(select)”形態可表示為單一非揮發性記憶體單元500a/500b的操作條件，或者為在記憶體陣列中選擇操作的非揮發性記憶體單元500a/500b的操作條件，而”未選擇(unselect)”形態可表示為在記憶體陣列中除選擇操作的非揮發性記憶體單元500a/500b之外的其他非揮發性記憶體單元500a/500b的操作條件。
非揮發性記憶體單元500a/500b的操作方式包括程式化操作(programming operation)、抹除操作(erasing operation)和讀取操作(reading operation)等方式。本發明實施例之非揮發性記憶體單元500a/500b的程式化操作方式係利用通道熱電子(CHE)或汲極崩潰熱電子(DAHC)方式，將電子注入浮動閘極(FG)。
如第1表所示，選擇的非揮發性記憶體單元500a/500b的利用通道熱電子(CHE)程式化操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第1、2圖所示例如p型井的井區250的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第1、2圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第1、2圖所示例如N+區域的源極區208)施加適當(<HV)的電壓VBL，使源極區208與p型井區250形成反偏壓，再對選擇閘極線SG(意即第1、2圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加足夠高(HV)的電壓VSG經由汲極區212與浮動閘極(FG)(意即第2圖所示例如閘極204和閘極206)耦合，使選擇電晶體206的通道(channel)些微開啟，同時開啟第一儲存電晶體201的通道，使通道熱電子經由第一儲存電晶體201的通道加速注入浮動閘極(FG)，以將一位元儲存於浮動閘極(FG)內，完成程式化操作。在利用通道熱電子(CHE)程式化非揮發性記憶體單元500a/500b之實施例中，電壓VBL小於電壓VSG，而電壓VSG大於0V且小於n型汲極區212的崩潰電壓(breakdown voltage)。
另外，如第1表所示，選擇的非揮發性記憶體單元500a/500b的利用汲極崩潰熱電子(DAHC)程式化操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第1、2圖所示例如p型井的井區250的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第1、2圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第1、2圖所示例如N+區域的源極區208)施加足夠高(HV)的電壓VBL，使源極區208與p型井區250形成接近崩潰的反偏壓，再對選擇閘極線SG(意即第1、2圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加足夠高(HV)的電壓VSG經由汲極區212與浮動閘極(FG)(意即第2圖所示例如閘極204和閘極206)耦合，使選擇電晶體206的通道(channel)些微開啟，同時開啟第一儲存電晶體201的通道，使汲極崩潰熱電子經由第一儲存電晶體201的通道加速注入浮動閘極(FG)，以將一位元儲存於浮動閘極(FG)內，完成程式化操作。在利用汲極崩潰熱電子(DAHC)程式化非揮發性記憶體單元500a/500b之實施例中，電壓VBL和電壓VSG皆大於0V且分別小於n型汲極區212、n型源極區208的崩潰電壓(breakdown voltage)。由於非揮發性記憶體單元500a/500b具有選擇電晶體203，可使未選擇(unselect)的記憶體單元可以完全的關閉(turn-off)而不會有漏電。
本發明實施例之非揮發性記憶體單元500a/500b的抹除操作(erasing operation)方式係利用帶對帶熱電洞(BBHH)方式，將熱電洞注入浮動閘極。
如第2表所示，選擇的非揮發性記憶體單元500a/500b的抹除操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第1、2圖所示例如p型井的井區250的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第1、2圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第1、2圖所示例如N+區域的源極區208)施加足夠高(HV)的電壓VBL，使源極區208與p型井區250形成的反偏壓，再對選擇閘極線SG(意即第1、2圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加大於選擇電晶體203的臨界電壓(>Vtn)的電壓VSG，以開啟第一儲存電晶體201和第二儲存電晶體202的通道，同時電壓VBL會增加電洞的擾動，經由帶對帶熱電洞(BBHH)方式產生熱電洞注入浮動閘極，以抹除儲存於浮動閘極(FG)的位元，完成抹除操作。在本發明一實施例中，電壓VBL大於0V且小於n型源極區208的崩潰電壓(breakdown voltage)，而VSG大於選擇電晶體203的臨界電壓(>Vtn)。
本發明實施例之非揮發性記憶體單元500a/500b的讀取操作(reading operation)係利用對選擇閘極線SG施加大於選擇電晶體203臨界電壓的電壓，且對位元線BL施加小電壓，以判斷流經位元線BL的電流。
如第3表所示，選擇的非揮發性記憶體單元500a/500b的讀取操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第1、2圖所示例如p型井的井區250的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第1、2圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第1、2圖所示例如N+區域的源極區208)施加大於0V(約為1 V至2 V)的電壓VBL，再對選擇閘極線SG(意即第1、2圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加大於選擇電晶體203的臨界電壓(>Vtn)的電壓VSG以開啟第一儲存電晶體201和第二儲存電晶體202的通道，並藉由耦接至位元線BL的感測放大器(sense amplifier)來判斷流經位元線BL的電流，完成讀取操作。在本發明一實施例中，讀取非揮發性記憶體單元500的電壓VSL的範圍可約大於第一儲存電晶體201和選擇電晶體203的臨界電壓(threshold voltage)，以使第一儲存電晶體201和選擇電晶體203開啟(turn)。
本發明實施例之非揮發性記憶體單元500a/500b係利用位於p型井(PW)的三個n型金氧半電晶體(NMOS)做為單層閘極非揮發性記憶體單元，以儲存單一位元資料，其中兩個n型儲存電晶體(NMOS)的閘極互相耦接並共同做為浮動閘極(FG)，其中一個n型儲存電晶體的汲極端與一個n型選擇電晶體的源極端串聯且源極端耦接至位元線(BL)。而另一個n型儲存電晶體的汲極端耦接至n型選擇電晶體的選擇閘極(SG)，且源極端為浮接。另外，n型選擇電晶體的汲極端耦接至選擇線(SL)。藉由控制位元線(BL)和選擇閘極(SG)，以將一位元(電子)儲存於浮動閘極(FG)內，且藉由控制位元線(BL)和選擇閘極(SG)，以抹除儲存於浮動閘極(FG)內的位元。
相較於習知的單層閘極非揮發性記憶體單元，本發明實施例之非揮發性記憶體單元500a/500b因具有選擇電晶體，可使未選擇(unselect)的記憶體單元可以完全的關閉(turn-off)而不會有漏電。可使非揮發性記憶體單元具有更好的耐久度(endursnce)，且可減少讀寫干擾(read-write disturb)。此外，本發明實施例之非揮發性記憶體單元500a/500b只需形成於p型井(PW)及/或n型井(NW)上，因此利用標準邏輯製程(standard logic process)即可形成本發明實施例之非揮發性記憶體單元500a/500b，不需額外的光罩製程形成額外的井區，對產品良率不會造成影響。另外，非揮發性記憶體單元500a/500b的操作電壓均為正電壓而不需使用負電壓，因此，電路設計較為簡單。
第4和5圖為本發明其他不同實施例之非揮發性記憶體單元(Non-volatile memory cell)500c和500d的剖面圖。第6圖為如第4和5圖所示之本發明實施例之非揮發性記憶體單元) 500c和500d的電路圖。本發明實施例之非揮發性記憶體單元500c和500d係利用三個電晶體做為單層閘極(single gate)電子抹除式可程式唯讀記憶體(E2 PROM)單元，以儲存單一位元(single bit)資料。上述圖式中的各元件如有與第1至3圖所示相同或相似的部分，則可參考前面的相關敘述，在此不做重複說明。非揮發性記憶體單元500c/500d的第二儲存電晶體202的源極區224係耦接至位元線BL。所以，如第4、6圖所示，當非揮發性記憶體單元500c在操作(對第二儲存電晶體202的汲極區212和源極區224施加電壓)時，會使第二儲存電晶體202具有閘極至汲極間電容(Cgd)和閘極至源極間電容(Cgs)而不會具有閘極至通道間電容(Cgc)。然而，如第5、6圖所示，由於非揮發性記憶體單元500d的n型第二儲存電晶體202位於n型井中，所以當非揮發性記憶體單元500b在操作(對第二儲存電晶體202的汲極區212和源極區224施加電壓)時，會使第二儲存電晶體202具有閘極至汲極間電容(Cgd)、閘極至源極間電容(Cgs)和閘極至通道間電容(Cgc)，而閘極至通道間電容(Cgc)具有較大的面積為一面電容。所以非揮發性記憶體單元500d可具有較非揮發性記憶體單元500c更快的操作速度。
接著，說明本發明實施例之非揮發性記憶體單元500c/500d的操作方式。後述第4至6表會說明單一非揮發性記憶體單元500c/500d，或者分別將複數個非揮發性記憶體單元500c/500d排列為一記憶體陣列(array)的操作條件。在第4至6表中，”選擇(select)”形態可表示為單一非揮發性記憶體單元500c/500d的操作條件，或者為在記憶體陣列中選擇操作的非揮發性記憶體單元500c/500d的操作條件，而”未選擇(unselect)”形態可表示為在記憶體陣列中除選擇操作的非揮發性記憶體單元500c/500d之外的其他非揮發性記憶體單元500c/500d的操作條件。
非揮發性記憶體單元500c/500d的操作方式包括程式化操作(programming operation)、抹除操作(erasing operation)和讀取操作(reading operation)等方式。本發明實施例之非揮發性記憶體單元500c/500d的程式化操作方式係利用通道熱電子(CHE)方式，將電子注入浮動閘極(FG)。
如第4表所示，選擇的非揮發性記憶體單元500c/500d的利用通道熱電子(CHE)程式化操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第4、5圖所示例如p型基板的基板200的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第4、5圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第4、5圖所示例如N+區域的源極區208和224)施加足夠高(HV)電壓VBL，使源極區208和224與p型基板200接面形成反偏壓，同時經由源極區208和224與浮動閘極(FG)(意即第4、5圖所示例如閘極204和閘極206)耦合，使第二儲存電晶體202的通道(channel)些微開啟，再對選擇閘極線SG(意即第4、5圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加0V的電壓VSG(意即選擇電晶體203未開啟)，以使通道熱電子經由第二儲存電晶體202的通道加速注入浮動閘極(FG)，以將一位元儲存於浮動閘極(FG)內，完成程式化操作。在利用通道熱電子(CHE)程式化非揮發性記憶體單元500c/500d之實施例中，電壓VBL小於n型源極區208和224的崩潰電壓(breakdown voltage)。未選擇(unselect)的非揮發性記憶體單元500c/500d的位元線BL、選擇閘極線SG和選擇線SL皆為浮接(floating)。
本發明實施例之非揮發性記憶體單元500c/500d的抹除操作(erasing operation)方式係利用帶對帶熱電洞(BBHH)方式，將熱電洞注入浮動閘極。
如第5表所示，選擇的非揮發性記憶體單元500c/500d的抹除操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第4、5圖所示例如p型基板的基板200的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第4、5圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第4、5圖所示例如N+區域的源極區208和224)施加0V的電壓VBL，再對選擇閘極線SG(意即第4、5圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加足夠高(HV)的電壓VSG，使汲極區212與p型基板200接面形成反偏壓，同時電壓VSG會增加汲極區212電洞的擾動，經由帶對帶熱電洞(BBHH)方式產生熱電洞注入浮動閘極，以抹除儲存於浮動閘極(FG)的位元)，完成抹除操作。在本發明一實施例中，電壓VSG大於0V且小於n型汲極區212的崩潰電壓(breakdown voltage)。
本發明實施例之非揮發性記憶體單元500c/500d的讀取操作(reading operation)係利用對選擇閘極線SG施加0V電壓，且對位元線BL施加小電壓，以判斷流經位元線BL的電流。
如第6表所示，選擇的非揮發性記憶體單元500c/500d的讀取操作方式包括對第一儲存電晶體201和第二儲存電晶體202的基底端(意即第4、5圖所示例如p型基板的基板200的基底摻雜區(Bulk) 214、216)施加0V的電壓VBulk，對選擇線SL(意即第4、5圖所示例如N+區域的汲極區222)施加0V的電壓VSL，對位元線BL(意即第4、5圖所示例如N+區域的源極區208)施加大於0V的電壓VBL，且對選擇閘極線SG(意即第4、5圖所示例如選擇電晶體203的選擇閘極220及N+區域的汲極區212)施加0V的電壓VSG(意即選擇電晶體203未開啟)，以開啟第二儲存電晶體202的通道，並藉由耦接至位元線BL的感測放大器(sense amplifier)來判斷流經位元線BL的電流，完成讀取操作。在本發明一實施例中，讀取非揮發性記憶體單元500的電壓VBL的範圍可約介於1 V至2 V之間。
相較於習知的單層閘極非揮發性記憶體單元，本發明實施例之非揮發性記憶體單元500c/500d的源極區和汲極區分別耦接至位元線BL和選擇閘極線SG，所以當非揮發性記憶體單元500c/500d在操作(對第二儲存電晶體202的汲極區212和源極區224施加電壓)時，會使第二儲存電晶體202具有閘極至汲極間電容(Cgd)、閘極至源極間電容(Cgs)或更具有閘極至通道間電容(Cgc)，因而可使非揮發性記憶體單元的操作速度更快。此外，本發明實施例之非揮發性記憶體單元500a/500b只需形成於p型基底(p-sub)及/或n型井(NW)上，因此利用標準邏輯製程(standard logic process)即可形成本發明實施例之非揮發性記憶體單元500a/500b，不需額外的光罩製程形成額外的井區，對產品良率不會造成影響。另外，非揮發性記憶體單元500a/500b的操作電壓均為正電壓而不需使用負電壓，因此，電路設計較為簡單。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
500a、500b、500c、500d．．．非揮發性記憶體單元
200．．．基底
201．．．第一儲存電晶體
202．．．第二儲存電晶體
203．．．選擇電晶體
250．．．第一井區
260．．．第二井區
204、206．．．閘極
220．．．選擇閘極
208、224．．．源極區
210、212、222．．．汲極區
214、216．．．基底摻雜區
218．．．隔絕結構
BL．．．位元線
Bulk．．．基底端
FG．．．浮動閘極
SL．．．選擇線
第1圖為本發明一實施例之非揮發性記憶體單元的剖面圖。
第2圖為本發明另一實施例之非揮發性記憶體單元的剖面圖。
第3圖為如第1和2圖所示之本發明實施例之非揮發性記憶體單元的電路圖。
第4圖為本發明又另一實施例之非揮發性記憶體單元的剖面圖。
第5圖為本發明更又另一實施例之非揮發性記憶體單元的剖面圖。
第6圖為如第4和5圖所示之本發明實施例之非揮發性記憶體單元的電路圖。
500a、500b．．．非揮發性記憶體單元
201．．．第一電晶體
202．．．第二電晶體
203．．．選擇電晶體
BL．．．位元線
Bulk．．．基底端
FG．．．浮動閘極
SG．．．選擇閘極線
SL．．．選擇線

Claims (22)

  1. 一種非揮發性記憶體單元，用來儲存單一位元資料，包括：一基底，具有一第一導電類型；具有相反於該第一導電類型的一第二導電類型的一第一儲存電晶體和一第二儲存電晶體，分別設置於該基底中，其中該第一儲存電晶體的一第一閘極和該第二儲存電晶體的一第二閘極互相耦接；以及具有該第二導電類型的一選擇電晶體，設置於該基底上；其中該第一儲存電晶體的一第一源極區耦接至一位元線；其中該第二儲存電晶體的一第二汲極區和該選擇電晶體的一選擇閘極皆耦接至一選擇閘極線；其中該第一儲存電晶體的一第一汲極區耦接至該選擇電晶體的一第三源極區；其中該選擇電晶體的一第三汲極區耦接至一選擇線；藉由控制該位元線和該選擇閘極線，以將一位元儲存於該第一閘極和該第二閘極內或抹除儲存於該第一閘極和該第二閘極內的該位元。
  2. 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該第一導電類型為p型，且該第二導電類型為n型。
  3. 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該第一閘極、該第二閘極和該選擇閘極皆為單層閘極。
  4. 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該位元線耦接至一感測放大器。
  5. 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該第一閘極和該第二閘極為電性浮動。
  6. 如申請專利範圍第1項所述之非揮發性記憶體單元，更包括具有該第一導電類型的一第一井區，設置於該基底中，且該第一儲存電晶體、該第二儲存電晶體和該選擇電晶體分別設置於該第一井區上。
  7. 如申請專利範圍第6項所述之非揮發性記憶體單元，其中該第二儲存電晶體的一第二源極區為浮接。
  8. 如申請專利範圍第7項所述之非揮發性記憶體單元，更包括具有該第二導電類型的一第二井區，設置於該第一井區內，且該第二儲存電晶體設置於該第二井區上。
  9. 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該第二儲存電晶體的一第二源極區耦接至該位元線。
  10. 如申請專利範圍第9項所述之非揮發性記憶體單元，更包括具有該第二導電類型的一第二井區，設置於該基底中，且該第二儲存電晶體設置於該第二井區上。
  11. 一種非揮發性記憶體單元的程式化方法，該非揮發性記憶體單元用來儲存單一位元資料，包括下列步驟：提供如申請專利範圍第7或8項所述之該非揮發性記憶體單元；施加一第一電壓至該位元線；施加一第二電壓至該選擇閘極線；以及施加一第三電壓至該選擇線和該井區，其中該第一電壓小於或等於該第二電壓且該第三電壓為0V。
  12. 如申請專利範圍第11項所述之非揮發性記憶體單元的程式化方法，其中該第一和第二電壓分別大於0V且小於該第一汲極區和第二汲極區的崩潰電壓。
  13. 一種非揮發性記憶體單元的程式化方法，該非揮發性記憶體單元用來儲存單一位元資料，包括下列步驟：提供如申請專利範圍第9或10項所述之該非揮發性記憶體單元；施加一第一電壓至該位元線；以及施加一第二電壓至該選擇閘極線、該選擇線和該基底，其中該第一電壓大於0V且該第二電壓為0V。
  14. 如申請專利範圍第13項所述之非揮發性記憶體單元的程式化方法，其中該第一電壓小於該第一汲極區和第二汲極區的崩潰電壓。
  15. 一種非揮發性記憶體單元的抹除方法，該非揮發性記憶體單元用來儲存單一位元資料，包括下列步驟：提供如申請專利範圍第7或8項所述之該非揮發性記憶體單元；施加一第一電壓至該位元線；施加一第二電壓至該選擇閘極線；以及施加一第三電壓至該選擇線和該井區，其中該第一電壓大於該第二電壓，且該第三電壓為0V。
  16. 如申請專利範圍第15項所述之非揮發性記憶體單元的抹除方法，其中該第一電壓大於0V且小於該第一汲極的崩潰電壓，且該第二電壓大於該第一和第二儲存電晶體的臨界電壓。
  17. 一種非揮發性記憶體單元的抹除方法，該非揮發性記憶體單元用來儲存單一位元資料，包括下列步驟：提供如申請專利範圍第9或10項所述之該非揮發性記憶體單元；施加一第一電壓至該選擇閘極線；以及施加一第二電壓至該位元線、該選擇線和該基底，其中該第一電壓大於0V，且該第二電壓為0V。
  18. 如申請專利範圍第17項所述之非揮發性記憶體單元的抹除方法，其中該第一電壓小於該第三源極的崩潰電壓。
  19. 一種非揮發性記憶體單元的讀取方法，該非揮發性記憶體單元用來儲存單一位元資料，包括下列步驟：提供如申請專利範圍第7或8項所述之該非揮發性記憶體單元；施加一第一電壓至該位元線；施加一第二電壓至該選擇閘極線；以及施加一第三電壓至該選擇線和該井區，其中該第二電壓大於該第一電壓，且該第三電壓為0V。
  20. 如申請專利範圍第19項所述之非揮發性記憶體單元的讀取方法，其中該第二電壓大於該第一和第二電晶體的臨界電壓，且該第一電壓介於1V~2V之間。
  21. 一種非揮發性記憶體單元的讀取方法，該非揮發性記憶體單元用來儲存單一位元資料，包括下列步驟：提供如申請專利範圍第9或10項所述之該非揮發性記憶體單元；施加一第一電壓至該位元線；以及施加一第二電壓至該選擇閘極線、該選擇線和該基底，其中該第一電壓大於0V，且該第二電壓為0V。
  22. 如申請專利範圍第21項所述之非揮發性記憶體單元的讀取方法，其中該第二電壓大於該第一和第二電晶體的臨界電壓，且該第一電壓於1V~2V之間。
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