TWI484494B - 單層多晶矽非揮發式記憶體 - Google Patents
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Description
本發明係揭露一種非揮發式記憶體，尤指一種單層多晶矽非揮發式記憶體。
非揮發式記憶體是一種在沒有電源持續供應給記憶體區塊的情況下，仍可繼續保存其原先儲存之資訊的記憶體。舉例來說，非揮發性記憶體可為磁性裝置、光碟、快閃記憶體、或其他以半導體為基礎實施的拓撲架構(Topology)。在這些非揮發式記憶體中，某些在製程中便已定義好其所儲存之位元值、某些僅能作單次編程(例如單次編程唯讀記憶體，One-time programmable memory)、還有某些是可以多次或重複的進行編程。當半導體記憶體技術變的越趨成熟時，大量的記憶體單元可以被整合於積體電路。然而，在將大量記憶體單元整合於同一積體電路時，需要使用同一製程。
請參閱第1圖，其為一非揮發性記憶體單元10的示意圖。一選擇閘多晶矽區100與一金氧半電容多晶矽區110係形成於一基板150之上。邊層101、102各自形成於選擇閘多晶矽區100及金氧半電容多晶矽區110旁，並各自形成於微量摻雜汲極區120與N+井130、131，其中微量摻雜汲極區120與N+井130、131係形成於基板150上。位元線140電連接於N+井131。當以高電位進行編程後，金氧半電容多晶矽區110之下會形成一傳導路徑。然而，該傳導路徑係隨機形成於一接合區(Junction Edge)或基板150上。
請參閱第2圖，其為包含有複數個非揮發式記憶體單元之一非揮發式記憶體單元陣列20在碰到高電位編程時之電壓下降情形，其中非揮發式記憶體單元陣列20所包含之該些非揮發式記憶體單元可為第1圖所示之非揮發式記憶體單元10，其中非揮發式記憶體單元陣列20包含有至少三個位元電晶體21、22、23。如第2圖所示，快編程位元(Fast bit)所產生的電流I*會導致在同一高電位電源線上之慢編程位元(Slow bit)的高電位電壓下降。字元線(Word Line)電壓VWL
1、VWL
2、電源線電壓VPL
1、VPL
2、及位元線電壓VBL
1、VBL
2、VBL
3係施加於該些非揮發式記憶體單元。當電源線電壓之電位VPL
1相等於一第一電壓VPP
之電位時，字元線電壓VWL
1之電位會等於第一電壓VPP
之一半，亦即VPP
/2；位元線電壓VBL
2之電位亦等於VPP
/2；漏電流I*產生於快編程位元電晶體21，且快編程位元電晶體21會使得慢編程位元電晶體23處的電源線電壓之電位VPP
*小於第一電壓VPP
之電位，其中VPP
*滿足VPP
*=VPP
-ΔV=VPP
-I* x R。電壓VPP
*會引起慢編程位元電晶體23處之電壓下降，其中慢編程位元電晶體23與快編程位元電晶體21位於同一電源線上。
本發明係揭露一種單次可編程記憶裝置。該單次可編程記憶裝置包含一單次可編程記憶體單元陣列、一電壓泵電路、及一編程驗證電路。該單次可編程記憶體單元陣列包含複數個記憶體單元。每一該些記憶體單元係設置於一位元線及一字元線之一交點。該電壓泵電路包含複數個本地端升壓電路。每一該些本地端升壓電路係被共享於該些記憶體單元中一對應之記憶體單元。該編程驗證電路耦接於該單次可編成記憶體單元，用來在編程程序結束後，驗證該些記憶體單元中已編程之記憶體單元的導通電流是否高於一預定電流。每一該些本地端升壓電路係用來隔絕對應之一已編程記憶體單元的漏電流，並用來防止對應之一電壓泵電路上的電流過載所引起的編程電壓錯誤。
本發明係揭露一種非揮發式記憶體裝置。該非揮發式記憶體裝置包含一單次可編程記憶體單元陣列、一非揮發式記憶體裝置、一電壓泵電路、及一編程驗證電路。該單次可編程記憶體單元陣列包含複數個記憶體單元。每一該些記憶體單元係設置於一位元線與一字元線之一交點。該非揮發式記憶體裝置包含一第一閘極、一第二閘極、一第一擴散區域、一第二擴散區域、及一中央擴散區域。該第一閘極形成於一底材之表面上。該第二閘極形成於該底材之表面上。該第一擴散區域係屬於一第二電導型態，且該第二電導型態係相異於該第一閘極之一端所形成之一第一電導型態。該第二擴散區域係屬於該第二電導型態並形成於該第二閘極之另一端。該中央擴散區域係屬於該第二電導型態並形成於該第一閘極與該第二閘極之間。該電壓泵電路包含複數個本地端升壓電路。每一該些本地端升壓電路係共享於該些記憶體單元中一對應之記憶體單元。該編程驗證電路耦接於該單次可編程記憶體單元陣列，用來在編程結束後驗證該些記憶體單元中已編程之記憶體單元的導通電流是否高於一預定電流強度。該第二擴散區域係混合於該中央擴散區域內位於該第二閘極之下的部份，該第一擴散區域係分離於該中央擴散區域，且每一該些本地端升壓電路係用來阻絕一對應之已編程記憶體單元的漏電流，並用來防止對應之一電壓泵電路上的電流過載所引起的編程電壓錯誤。
本發明揭露一種單次可編程記憶體單元裝置。該單次可編程記憶體單元裝置包含一單次可編程記憶體單元陣列、一非揮發式記憶體裝置、一電壓泵電路、及一編程驗證電路。該單次可編程記憶體單元陣列包含複數個記憶體單元。每一該些記憶體單元係設置於一位元線與一字元線之交點。該非揮發式記憶體裝置形成於一第一電導型態之一底材上及該底材內。該非揮發式記憶體裝置包含一第一閘極、一第二閘極、一第一擴散區域、一中央擴散區域、及一井區域。該第一閘極形成於該底材之一表面上。該第二閘極形成於該底材之該表面上。該第一擴散區域係屬於一第二電導型態。該第二電導型態係相異於一第一電導型態。該第一電導型態係形成於該第一閘極之一端。該中央擴散區域係屬於該第二電導型態，並形成於該第一閘極與該第二閘極之間。該井區域係屬於該第二電導型態，並形成於該第二閘極及該中央擴散區域之下。該電壓泵電路包含複數個本地端升壓電路。每一該些本地端升壓電路係共享於該些記憶體單元中一對應之記憶體單元。該編程驗證電路耦接於該單次編程記憶體單元陣列，用來在編程完成後，驗證該些記憶體單元中已編程之記憶體單元的導通電流是否已高於一預定電流強度。每一該些本地端升壓電路係用來阻絕一對應之已編程記憶體單元的漏電流，並用來防止對應之一電壓泵電路上的電流過載所引起的編程電壓錯誤。
請參閱第3圖，其為根據本發明之一實施例所揭露之一非揮發式記憶體單元陣列30的示意圖，其中非揮發式記憶體單元陣列30包含有複數個非揮發式自我升壓(self-boost)可編程記憶體單元311、312、313、321、322、323。非揮發式記憶體單元陣列30所包含之每一非揮發式自我升壓可編程記憶體單元包含一選擇閘電晶體SG、一金氧半電容MC、及一升壓電容CBoost
。該些選擇閘電晶體SG之源極各自電連接於位元線BL1、BL2、BL3；該些選擇閘電晶體SG之閘極各自電連接於字元線WL1或WL2。每一升壓電容CBoost
之一第一端電連接於控制線CL1或CL2。每一金氧半電容MC之一第一端電連接於來源線(Source Line)SL1或SL2。每一升壓電容CBoost
之一第二端電連接至對應之一升壓電容CBoost
的一第二端或對應之一選擇閘電晶體SG的汲極。
請參閱第4圖，其圖示第3圖所示之非揮發式記憶體單元陣列30所進行之一預充電(Pre-charge)程序。為了編程被選擇之一記憶體單元，該記憶體單元之字元線電壓係為一編程電壓VDD
，且該記憶體單元之位元線電壓係為一接地電壓(例如0伏特)。舉例來說，如第4圖所示，字元線WL1與控制線CL1係被選取，以選取如非揮發式記憶體單元311、312、313等記憶體單元。為了編程一第一邏輯狀態，例如邏輯值0，所選取之位元線上的電壓可為0伏特。為了編程一第二邏輯狀態，例如邏輯值1，所選取之位元線上的電壓可為編程電壓VDD
。在第4圖所示之例子中，位元線BL1與BL2上的電壓被設定為0伏特，而位元線BL3上的電壓被設定為編程電壓VDD
。如此一來，非揮發式記憶體單元311與312所編程之位元將會是邏輯值0，而非揮發式記憶體單元313所編程之位元將會是邏輯值1。請注意，將該第一邏輯狀態設定為邏輯值0且將該第二邏輯狀態設定為邏輯值1之組態僅為本發明之一實施例所應用，在本發明之其他實施例中，仍可在不影響非揮發性記憶體單元陣列30之正常功能的情況下，將該第一邏輯狀態設定為邏輯值1，且將該第二邏輯狀態設定為邏輯值0。
請參閱第5圖及第6圖，其為第3圖所示之非揮發式記憶體單元陣列30進行預充電程序時，非揮發式記憶體單元陣列30所代表之一第一階段及一第二階段的示意圖。在第5圖中所示之該第一階段，非揮發式記憶體單元311、312所包含之升壓電容CBoost
及金氧半電容MC之第二端的兩個電位皆為0伏特，而非揮發式記憶體單元313所包含之升壓電容CBoost
及金氧半電容MC之第二端的兩個電位皆接近於編程電壓VDD
。該第一階段完成後，在第6圖所示之該第二階段，所選取之字元線WL1會被關閉(亦即其電位被設定至0伏特)。因此，非揮發式記憶體單元313包含之升壓電容CBoost
所儲存之電壓差將會約略等於編程電壓VDD
。
請參閱第7圖，其為第3圖所示之非揮發式記憶體單元30實施編程程序時的示意圖。當第5圖與第6圖所示之預充電程序完成後，將會啟始一編程週期，且在該編程週期中，所選取之控制線上的控制電壓將會被設定為編程電壓VDD
。舉例來說，如第7圖所示，控制線CL1上的電壓即被設定為編程電壓VDD
。如此一來，升壓電容VBoost與金氧半電容MC之第二端的電壓將會約略等於所儲存之電壓差VDD的二倍，而引起金氧半電容MC上的氧化層破壞(Oxide Rupture)。
除此以外，包含有第3圖所示之非揮發式記憶體單元陣列30之一單次編程記憶體裝置可另包含一升壓泵(Voltage-pumping)電路及一編程確認電路。該升壓泵電路包含複數個本地端升壓電路，而每一本地端升壓電路係被非揮發式記憶體單元陣列30中對應之一記憶體單元所共享。該編程確認電路耦接於該單次可編程記憶體單元陣列，以確認該些非揮發式記憶體單元陣列30包含之已編程記憶體單元的偏壓電流是否在被編程後大於一預定電流。每一本地端升壓電路係用來防止對應之已編程記憶體單元上的漏電流，並防止對應之升壓電路的電流過載所引起之編程電壓失效。非揮發式記憶體單元陣列30之每一記憶體單元可為一可調式電阻裝置，例如一金氧半電容，其中該金氧半電容可為短通道源極汲極區混合型電容(Short Channel Source-to-Drain Region Merge Type Capacitor)。每一本地端升壓電路可包含一電晶體，該電晶體電連接至該可調整電阻式裝置之一端。
請參閱第8圖及第9圖。第8圖係為根據本發明之一實施例所揭露之一非揮發式記憶體單元80的示意圖。第9圖為第8圖所示之非揮發式記憶體單元80上沿著剖面線9-9’所觀察到的側視圖。非揮發式記憶體單元80可形成於基板上應用一第一電導型態之一輸入/輸出井820上。輸入/輸出井820可為輕微摻雜型的井，其中此處所述之輕微摻雜係針對被重度摻雜之核心電路井而言。輸入/輸出井820上形成有一主動區(Active Region)840。主動區840上形成有一第一閘860及一第二閘810。一第一閘極氧化層801可形成於基板及第一閘860之間。擴散區830可以如下所述方式被形成，其中擴散區830包含一第一擴散區831、一第二擴散區833、及一中間擴散區832。第一閘860與第二閘810可被分開至一段足以形成中間擴散區832的距離。第一閘860可在足夠的長度下形成第一擴散區831於輸入/輸出井820及第一閘860之一側，其中第一閘860之該側係與中間擴散區832位於相反側，且形成第一擴散區831的過程中，不會引起第一擴散區831與中間擴散區832的混合現象。第二擴散區833可形成於輸入/輸出井820及第二閘810之一側，其中第二閘810之該側係位於中間擴散區832之相反側。第二閘810亦可以足夠短的長度使第二擴散區833與中間擴散區832混合於第二閘810之下。舉例來說，第一閘860可採用輸入/輸出規則(I/O Rule)所定義的長度，且第二閘810可採用製程所允許的最小長度以製造非揮發式記憶體單元80。舉例來說，第一閘860之長度可位於250至350奈米(nanometer)之間，第二閘810之長度可位於60至90奈米之間，這些狀況都可視製程的實際需要來進行調整。在本發明之某些實施例中，輸入/輸出井820可為一輕微摻雜的P型井，而擴散區830可為N+型擴散井。輸入/輸出井820的摻雜濃度可用於包含至少一個厚閘氧化層(Thick Gate Oxide)的金氧半場效電晶體。上述的混合可為內在混合(Intrinsic Merging)，在這種狀況下不需要使用外部電場來引起擊穿效應(Punch-through effect)。第二擴散區833與中間擴散區832可被視為帶有內部擊穿效應。
請參閱第10圖及第11圖。第10圖為一非揮發式記憶體單元1000之示意圖，而第11圖為一非揮發式記憶體單元1100之示意圖。其中非揮發式記憶體單元陣列30與非揮發式記憶體單元1000及1100包含組成類似的元件。在非揮發式記憶體單元1000內，n井1080可形成於第二閘1010與中間擴散區1032之下。在非揮發式記憶體單元1100中，一臨界電壓(VTH
)調整植入區1090可形成於第二閘1010之下。
非揮發式記憶體單元80、1000、1100可各自使用第二混合擴散區833、中間擴散區832、n井1080、或臨界電壓調整植入區1090，以防止漏電流流經第二閘1010、第二閘氧化層1011而到達輸入/輸出井820、1020。如此一來，可確保非揮發式記憶體單元80、1000、1100在進行編程程序或讀取程序時，避免受到不足之編程電壓(位於提供編程電壓之節點的較遠處)的影響而導致上述程序失敗。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、1000、1100、80．．．非揮發性記憶體單元
101、102．．．邊層
100．．．選擇閘多晶矽區
110．．．金氧半電容多晶矽區
120．．．微量摻雜汲極區
130、131．．．N+井
140．．．位元線
150．．．基板
20、30．．．非揮發式記憶體單元陣列
21、22、23．．．位元電晶體
311、312、313、321、322、323．．．非揮發式可編程記憶體單元
SG．．．選擇閘電晶體
MC．．．金氧半電容
CBoost
．．．升壓電容
BL1、BL2、BL3．．．位元線
WL1、WL2．．．字元線
CL1、CL2．．．控制線
SL1、SL2．．．來源線
9-9’．．．剖面線
820、320、1020．．．輸入/輸出井
840．．．主動區
810、860、310、1010．．．閘
801、311、1011．．．閘氧化層
830、831、832、833、333、1033、1032．．．擴散區
1080．．．n井
1090．．．臨界電壓調整植入區
第1圖為一非揮發性記憶體單元的示意圖。
第2圖為包含有複數個非揮發式記憶體單元之一非揮發式記憶體單元陣列在碰到高電位之電壓下降時的狀況。
第3圖為根據本發明之一實施例所揭露之一非揮發式記憶體單元陣列的示意圖。
第4圖圖示第3圖所示之非揮發式記憶體單元陣列所進行之一預充電程序。
第5圖及第6圖為第3圖所示之非揮發式記憶體單元陣列進行預充電程序時，非揮發式記憶體單元陣列所代表之一第一階段及一第二階段的示意圖。
第7圖為第3圖所示之非揮發式記憶體單元實施編程程序時的示意圖。
第8圖係為根據本發明之一實施例所揭露之一非揮發式記憶體單元的示意圖。
第9圖為第8圖所示之非揮發式記憶體單元上沿著剖面線所觀察到的側視圖。
第10圖與第11圖為本發明揭露之非揮發式記憶體單元的示意圖。
30．．．非揮發式記憶體單元陣列
311、312、313、321、322、323．．．非揮發式可編程記憶體單元
SG．．．選擇閘電晶體
MC．．．金氧半電容
CBoost
．．．升壓電容
BL1、BL2、BL3．．．位元線
WL1、WL2．．．字元線
CL1、CL2．．．控制線
SL1、SL2．．．來源線
Claims (9)
- 一種非揮發式記憶體裝置，包含：一單次可編程記憶體單元陣列，包含複數個記憶體單元，每一該些記憶體單元係設置於一位元線與一字元線之一交點；其中每一該記憶體單元，包含：一第一閘極，形成於一底材(Substrate)之表面上，其中該底材係屬於一第一電導型態；一第二閘極，形成於該底材之表面上；一第一擴散區域(Diffusion Region)，該第一擴散區域係屬於一第二電導型態(Conductivity Type)並形成於該第一閘極之一端，且該第二電導型態係相異於該第一電導型態；一第二擴散區域，該第二擴散區域係屬於該第二電導型態並形成於該第二閘極之另一端；及一中央擴散區域，該中央擴散區域係屬於該第二電導型態並形成於該第一閘極與該第二閘極之間；一升壓泵電路，包含複數個本地端升壓電路，每一該些本地端升壓電路係共享於該些記憶體單元中一對應之記憶體單元；以及一編程確認電路，耦接於該單次可編程記憶體單元陣列，用來在編程結束後驗證該些記憶體單元中已編程之記憶體單元的導通電流是否高於一預定電流強度； 其中該第二擴散區域係混合於該中央擴散區域內位於該第二閘極之下的部份，該第一擴散區域係分離於該中央擴散區域，且每一該些本地端升壓電路係用來阻絕一對應之已編程記憶體單元的漏電流，並用來防止對應之該升壓泵電路上的電流過載所引起的編程電壓錯誤。
- 如請求項1所述之非揮發式記憶體裝置，其中每一該記憶體單元更包含一臨界電壓(VTH)調整植入區形成於該第二閘極之下。
- 如請求項1所述之非揮發式記憶體裝置，其中該第二閘極之長度係相等於核心裝置(Core device)之一最小閘極長度。
- 如請求項1所述之非揮發式記憶體裝置，另包含：一第一閘極介電層(gate dielectic)，形成於該底材與該第一閘極之間；及一第二閘極介電層，形成於該底材與該第二閘極之間。
- 如請求項1所述之非揮發式記憶體裝置，其中該第二擴散區域係內部混合於該中央擴散區域。
- 一種單次可編程記憶體單元裝置，包含：一單次可編程記憶體單元陣列，包含複數個記憶體單元，每一 該些記憶體單元係設置於一位元線與一字元線之交點；其中每一該記憶體單元形成於一第一電導型態之一底材上並包含：一第一閘極，形成於該底材之一表面上；一第二閘極，形成於該底材之該表面上；一第一擴散區域，該第一擴散區域係形成於該第一閘極之一端並屬於一第二電導型態，其中該第二電導型態係相異於該第一電導型態；一中央擴散區域，該中央擴散區域係屬於該第二電導型態，並形成於該第一閘極與該第二閘極之間；及一井區域(Well region)，該井區域係屬於該第二電導型態，並形成於該第二閘極及該中央擴散區域之下；一升壓泵電路，包含複數個本地端升壓電路，每一該些本地端升壓電路係共享於該些記憶體單元中一對應之記憶體單元；及一編程確認電路，耦接於該單次可編程記憶體單元陣列，用來在編程完成後，驗證該些記憶體單元中已編程之記憶體單元的導通電流是否已高於一預定電流強度；其中每一該些本地端升壓電路係用來阻絕一對應之已編程記憶體單元的漏電流，並用來防止對應之該升壓泵電路上的電流過載所引起的編程電壓錯誤。
- 如請求項6所述之單次可編程記憶體單元裝置，其中每一該記 憶體單元更包含一臨界電壓(VTH)調整植入區形成於該第二閘極之下。
- 如請求項6所述之單次可編程記憶體單元裝置，其中該第二閘極之長度係相等於核心裝置之一最小閘極長度。
- 如請求項6所述之單次可編程記憶體單元裝置，另包含：一第一閘極介電層，形成於該底材與該第一閘極之間；及一第二閘極介電層，形成於該底材與該第二閘極之間。
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