CN112687692B - Otp器件结构、otp存储器及其操作方法 - Google Patents

Abstract

本申请提供一种OTP器件结构、OTP存储器及其操作方法，所述OTP器件结构包括一个高压选通管、一个低压选通管和一个反熔丝；在OTP器件结构进行编程操作时，高压选通管和反熔丝导通，而低压选通管截止；在进行读取操作时，低压选通管和反熔丝导通，而高压选通管截止，从而使得在编程时具有较高的可靠性，而在读出电流时，具有较大的读出电流。也即使得OTP嵌入式存储器能够同时保证编程高可靠性和读出电流较大。

Description

OTP器件结构、OTP存储器及其操作方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种OTP器件结构、OTP存储器及其操作方法。

背景技术

一次性可编程(OTP，One Time Programmable)嵌入式存储器的编程和读取方式对一次性可编程嵌入式存储器的性能会产生很大影响，不同的设置方式会对一次性可编程嵌入式存储器的尺寸、良率和可靠性产生不同的效果。

系统级芯片(SOC)设计对一次性可编程嵌入式存储器存在巨大需求。传统的双管/三管一次性可编程嵌入式存储单元(2T/3T OTP cell)很难同时保证高可靠性的编程和较大的读出电流。

发明内容

有鉴于此，本发明提供一种OTP器件结构、OTP存储器及其操作方法，以解决现有技术中OTP嵌入式存储器无法同时保证编程高可靠性和读出电流较大的问题。

为实现上述目的，本发明提供如下技术方案：

一种OTP器件结构，包括：

衬底；

形成在所述衬底上的低压选通管、高压选通管和反熔丝；

所述高压选通管、所述反熔丝和所述低压选通管依次串联；

或者，所述高压选通管、所述反熔丝和所述低压选通管相互并联。

优选地，所述高压选通管包括第一衬底和形成在所述第一衬底上的厚栅介电层和第一栅极；以及在所述第一栅极两侧的衬底中形成的源区和漏区；

所述反熔丝包括第二衬底和形成在所述第二衬底上的薄栅介电层和第二栅极；以及在所述第二栅极两侧的衬底中形成的源区和漏区；

所述低压选通管包括第三衬底和形成在所述第三衬底上的薄栅介电层和第三栅极；以及在所述第三栅极两侧的衬底中形成的源区和漏区。

优选地，所述第二衬底和所述第三衬底连通为共用衬底；

所述第二衬底上的漏区与所述第三衬底上的源区为同一掺杂区；且所述掺杂区与所述第一衬底上的漏区相连；

所述第一衬底上的源区用于连接第一位线；

所述第三衬底上的漏区用于连接第二位线；

所述第一栅极用于连接第一字线、所述第二栅极用于连接第二字线、所述第三栅极用于连接第三字线。

优选地，所述第一衬底、所述第二衬底和所述第三衬底连通为共用衬底。

优选地，所述第一衬底上的源区用于连接第一位线；

所述第一衬底上的漏区与所述第二衬底的源区为同一掺杂区；

所述第二衬底上的漏区与所述第三衬底的源区为同一掺杂区；

所述第三衬底上的漏区用于连接第二位线；

所述第一栅极用于连接第一字线、所述第二栅极用于连接第二字线、所述第三栅极用于连接第三字线。

优选地，所述第二衬底和所述第三衬底连通为共用衬底；

所述第二衬底上的漏区与所述第三衬底上的源区为同一掺杂区；

所述第一衬底上的源区用于连接第一位线；

所述第一衬底上的漏区与所述第二衬底上的源区相连；

所述第三衬底上的漏区用于连接第二位线；

所述第一栅极用于连接第一字线、所述第二栅极用于连接第二字线、所述第三栅极用于连接第三字线。

本发明还提供一种OTP存储器，包括：

多条字线和多条位线，所述多条字线和所述多条位线交叉绝缘设置，限定出多个存储单元；

所述存储单元为上面任意一项所述的OTP器件结构。

本发明还提供一种OTP存储器操作方法，基于上面所述的OTP存储器，对所述OTP存储器中的选中存储单元进行操作；

控制所述选中存储单元中的高压选通管和反熔丝导通，低压选通管截止，编程操作；

控制所述选中存储单元中的低压选通管和反熔丝导通，高压选通管截止，以对所述选中存储单元进行读取操作。

优选地，所述控制所述选中存储单元中的高压选通管和反熔丝导通，低压选通管截止，编程操作，具体包括：

为所述选中存储单元中的高压选通管的控制端、以及反熔丝的控制端提供编程电压；

为所述选中存储单元中的低压选通管的控制端提供偏置电压；

为所述选中存储单元中的高压选通管的第一端提供0V电压；

为所述选中存储单元中的低压选通管的第二端提供所述偏置电压；

为所述选中存储单元所在列之外的非选中存储单元的所有位线、所在行的低压选通管的控制端和反熔丝的控制端均提供所述偏置电压，为非选中存储单元所在行的高压选通管的控制端提供0V电压。

优选地，所述控制所述选中存储单元中的低压选通管和反熔丝导通，高压选通管截止，以对所述选中存储单元进行读取操作，具体包括：

为所述选中存储单元中的高压选通管的控制端提供0V电压；

为所述选中存储单元中的反熔丝的控制端提供读取电压；

为所述选中存储单元中的低压选通管的控制端提供电源电压；

为所述选中存储单元所在列的高压选通管连接的位线和低压选通管连接的位线提供0V电压；

为非选中存储单元的高压选通管、低压选通管和反熔丝的控制端均提供0V电压；

为所述选中存储单元所在列之外的非选中存储单元的位线提供所述读取电压。

经由上述的技术方案可知，本发明提供的OTP器件结构，包括一个高压选通管、一个低压选通管和一个反熔丝；在OTP器件结构进行编程操作时，高压选通管和反熔丝导通，而低压选通管截止；在进行读取操作时，低压选通管和反熔丝导通，而高压选通管截止，从而使得在编程时具有较高的可靠性，而在读出电流时，具有较大的读出电流。也即使得OTP嵌入式存储器能够同时保证编程高可靠性和读出电流较大。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的高压选通管和低压反熔丝结构示意图；

图2为现有技术中的低压选通管和低压反熔丝结构示意图；

图3为现有技术中的一种三晶体管结构的OTP存储单元结构示意图；

图4为本发明实施例提供的一种OTP器件结构的等效电路符号示意图；

图5为本发明实施例提供的一种OTP器件结构示意图；

图6为本发明实施例提供的另一种OTP器件结构示意图；

图7为本发明实施例提供的另一种OTP器件结构的等效电路符号示意图；

图8为本发明实施例提供的一种OTP器件结构示意图；

图9为本发明实施例提供的一种OTP器件结构示意图；

图10为本发明实施例提供的一种OTP存储器结构编程操作示意图；

图11为本发明实施例提供的一种OTP存储器结构读取操作示意图；

图12为本发明实施例提供的另一种OTP存储器结构编程操作示意图；

图13为本发明实施例提供的另一种OTP存储器结构读取操作示意图。

具体实施方式

正如背景技术部分所述，现有技术中传统的双管或三管OTP存储单元很难同时保证高可靠性的编程和较大的读出电流。

发明人发现，出现上述现象的原因是，现有技术中的双管OTP存储单元主要包括高压选通管和低压反熔丝的组合结构，和低压选通管与低压反熔丝的组合结构。请参见图1和图2，其中，图1为现有技术中的高压选通管和低压反熔丝结构示意图；图2为现有技术中的低压选通管和低压反熔丝结构示意图；但是，高压选通管HV+低压反熔丝ANT结构，编程可靠性较高，编程后读出电流较小。低压选通管LV+低压反熔丝ANT结构，编程可靠性较低，编程后读出电流较大。现有技术中还提供一种三晶体管结构的OTP存储单元结构，如图3所示，OTP存储单元结构包括低压反熔丝ANT、低压浮空结构FL和低压选通管LV。虽然提供的是三晶体管结构，但是与低压反熔丝和低压选通管结构相似的，在编程时可靠性较差。也即，现有技术中的OTP器件结构，无法同时保证高可靠性的编程和较大的读出电流。

基于本发明提供一种OTP器件结构，包括：

衬底；

形成在所述衬底上的低压选通管、高压选通管和反熔丝；

所述高压选通管、所述反熔丝和所述低压选通管依次串联；

或者，所述高压选通管、所述反熔丝和所述低压选通管相互并联。

本发明提供的OTP器件结构，包括一个高压选通管、一个低压选通管和一个反熔丝；在OTP器件结构进行编程操作时，高压选通管和反熔丝导通，而低压选通管截止；在进行读取操作时，低压选通管和反熔丝导通，而高压选通管截止，从而使得在编程时具有较高的可靠性，而在读出电流时，具有较大的读出电流。也即使得OTP嵌入式存储器能够同时保证编程高可靠性和读出电流较大。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图4，图4为本发明实施例提供的一种OTP器件结构的等效电路符号示意图；其中，高压选通管HV、反熔丝ANT和低压选通管LV相互并联；高压选通管HV的第一端用于连接第一位线BL；高压选通管HV的第二端与反熔丝ANT的第二端、低压选通管LV的第一端相连；反熔丝ANT的第一端浮空；低压选通管LV的第二端用于连接第二位线BL’；高压选通管HV的控制端用于连接第一字线WL、反熔丝ANT的控制端用于连接第二字线PL、低压选通管LV的控制端用于连接第三字线WL’。

需要说明的是，本实施例中高压选通管、反熔丝和低压选通管均为MOS管结构，均包括三个电极，分别为源极、漏极和栅极，栅极与沟道区之间通过栅氧化层绝缘。本实施例中不限定上面所述的第一端和第二端具体是源极还是漏极，可选的，第一端为源极，第二端为漏极；或者第一端为漏极，则第二端为源极，而控制端为栅极。

本发明实施例中不限定高压选通管、低压选通管和反熔丝的衬底掺杂类型和源漏区掺杂类型，可以都是NMOS管或者都是PMOS管，例如，PMOS管的衬底为N型衬底，则对应的源漏区掺杂类型为P型；NMOS管的衬底为P型衬底，则对应的源漏区掺杂类型为N型。

为了实现上述结构，本实施例中提供多种实现上述电路结构的OTP器件具体结构。为了方便说明，本实施例中以P型衬底，N沟道的NMOS管为例进行说明，在本发明的其他实施例中，OTP器件结构中的选通管和反熔丝还可以是N型衬底P沟道的PMOS管。

本发明实施例中，高压选通管包括第一衬底和形成在第一衬底上的厚栅介电层和第一栅极；以及在第一栅极两侧的衬底中形成的源区和漏区；反熔丝包括第二衬底和形成在第二衬底上的薄栅介电层和第二栅极；以及在第二栅极两侧的衬底中形成的源区和漏区；低压选通管包括第三衬底和形成在第三衬底上的薄栅介电层和第三栅极；以及在第三栅极两侧的衬底中形成的源区和漏区。在器件结构中，源区和漏区通过金属导电结构引出后形成源极和漏极，本实施例中对此不作详细说明。需要说明的是，本发明实施例中所述厚栅介电层可以是厚栅氧化层，薄栅介电层可以是薄栅氧化层；在另外一些实施例中，厚栅介电层为厚栅氧化层和高K介质层的叠加层，薄栅介电层为薄栅氧化层和高K介质层的叠加层。

请参见图5和图6，图5为本发明实施例提供的一种OTP器件结构示意图，图6为本发明实施例提供的另一种OTP器件结构示意图，其中，第二衬底20和第三衬底30连通为共用衬底；本发明实施例中，为了方便说明，将衬底左侧的掺杂区定义为源区，右侧的掺杂区定义为漏区，但本实施例中源区和漏区可以相互替换，本实施例中对此不作赘述。

如图5和图6所示，第二衬底20上的漏区与第三衬底30上的源区为同一掺杂区；且掺杂区与第一衬底10上的漏区相连；第一衬底10上的源区用于连接第一位线BL；第三衬底30上的漏区用于连接第二位线BL’；第一栅极用于连接第一字线WL、第二栅极用于连接第二字线PL、第三栅极用于连接第三字线WL’。

图5与图6所不同的是，反熔丝可以包括一个悬空的掺杂区，或者也可以不设置该悬空掺杂区，本实施例中对此不作限定。

另外，需要说明的是，本实施例中不限定高压选通管、低压选通管和反熔丝的沟道注入条件，可以是重掺杂漏注入条件与轻掺杂漏注入条件的多种组合，本实施例中对此不作说明，通过调整高压选通管注入条件，采用与反熔丝ANT和低压选通管LV相同的注入条件，能够进一步缩小高压选通管的沟道长度，从而减小3T OTP存储单元的面积。

请参见图7，图7为本发明实施例提供的另一种OTP器件结构的等效电路符号示意图；其中，高压选通管HV、反熔丝ANT和低压选通管LV依次串联；高压选通管HV的第一端用于连接第一位线BL；高压选通管HV的第二端与反熔丝ANT的第一端相连；反熔丝ANT的第二端与低压选通管LV的第一端相连；低压选通管LV的第二端用于连接第二位线BL’；高压选通管HV的控制端用于连接第一字线WL、反熔丝ANT的控制端用于连接第二字线PL、低压选通管LV的控制端用于连接第三字线WL’。

同样的，本发明实施例提供多种实现上述电路结构的OTP器件具体结构，为了方便说明，本实施例中以P型衬底，N沟道的NMOS管为例进行说明，在本发明的其他实施例中，OTP器件结构中的选通管和反熔丝还可以是N型衬底P沟道的PMOS管。

请参见图8，图8为本发明实施例提供的一种OTP器件结构示意图；其中，第一衬底10、第二衬底20和第三衬底30连通为共用衬底。本实施例中，第一衬底10上的源区用于连接第一位线BL；第一衬底10上的漏区与第二衬底20的源区为同一掺杂区；第二衬底20上的漏区与第三衬底30的源区为同一掺杂区；第三衬底30上的漏区用于连接第二位线BL’；第一栅极用于连接第一字线WL、第二栅极用于连接第二字线PL、第三栅极用于连接第三字线WL’。

请参见图9，图9为本发明实施例提供的一种OTP器件结构示意图；其中，第二衬底20和第三衬底30连通为共用衬底；第二衬底20上的漏区与第三衬底30上的源区为同一掺杂区；第一衬底10上的源区用于连接第一位线BL；第一衬底10上的漏区与第二衬底20上的源区相连；第三衬底30上的漏区用于连接第二位线BL’；第一栅极用于连接第一字线WL、第二栅极用于连接第二字线PL、第三栅极用于连接第三字线WL’。

本实施例中不限定高压选通管、低压选通管和反熔丝的沟道注入条件，可以是重掺杂漏注入条件与轻掺杂漏注入条件的多种组合，本实施例中对此不作说明，通过调整高压选通管注入条件，采用与反熔丝ANT和低压选通管LV相同的注入条件，能够进一步缩小高压选通管的沟道长度，从而减小3T OTP存储单元的面积。

本发明提供的OTP器件结构，包括两个选通管和一个反熔丝结构，所述两个选通管包括一个高压选通管和一个低压选通管；在编程时使用高压选通管，保证高编程可靠性；在读取时使用低压选通管，保证读出电流较大，从而使得OTP存储器同时具有高编程可靠性和读出电流较大的特性。

本发明实施例还提供一种OTP存储器，请参见图10，为本发明实施例提供的一种OTP存储器结构示意图；所述OTP存储器包括：多条字线(WL0、PL0、WL0’、WL1、PL1、WL1’……)和多条位线(BL0、BL0’、BL1、BL1’……)，所述多条字线(WL0、PL0、WL0’、WL1、PL1、WL1’……)和所述多条位线(BL0、BL0’、BL1、BL1’……)交叉绝缘设置，限定出多个存储单元；所述存储单元为上面实施例中所述的OTP器件结构。

本发明实施例中通过施加电压不同，实现在编程时使用高压选通管，而在读取时使用低压选通管；也即，本发明实施例还提供一种OTP存储器的操作方法，用于操作上面所述的OTP存储器，控制所述选中存储单元中的高压选通管和反熔丝导通，低压选通管截止，编程操作；控制所述选中存储单元中的低压选通管和反熔丝导通，高压选通管截止，以对所述选中存储单元进行读取操作，达到在编程时具有较高的可靠性，而在读出电流时，具有较大的读出电流的目的。

无论上面实施例中，三个晶体管相互并联的结构还是依次串联的结构。在编程时，为所述选中存储单元中的高压选通管的控制端、以及反熔丝的控制端提供Vpp；为所述选中存储单元中的低压选通管的控制端提供偏置电压Vpp/2；为所述选中存储单元中的高压选通管的第一端提供0V电压；为所述选中存储单元中的低压选通管的第二端提供所述偏置电压Vpp/2；为所述选中存储单元所在列之外的非选中存储单元的所有位线、所在行的低压选通管的控制端和反熔丝的控制端均提供所述偏置电压Vpp/2，为非选中存储单元所在行的高压选通管的控制端提供0V电压。

所述偏置电压是为了避免非选中存储单元出现反向击穿，导致存储单元损坏的问题。本实施例中不限制偏置电压一定为Vpp/2，只要能够实现避免反向击穿即可。

需要说明的是，上面的编程操作方法对应所有晶体管为NMOS管的情况，如果是PMOS管，则再基于本发明实施例提供的编程操作方法进行简单推导得出即可，本实施例中对此不作详细说明。

在读取操作时，为选中存储单元中的高压选通管的控制端提供0V电压；为选中存储单元中的反熔丝的控制端提供读取电压Vr；为选中存储单元中的低压选通管的控制端提供电源电压Vdd；为选中存储单元所在列的高压选通管连接的位线和低压选通管连接的位线提供0V电压；为非选中存储单元的高压选通管、低压选通管和反熔丝的控制端均提供0V电压；为选中存储单元所在列之外的非选中存储单元的位线提供读取电压Vr。

具体的，如图10和图11所示，其中，图10为本发明实施例提供的三个晶体管相互并联时对应的编程操作施加的电压示意图，也即，高压选通管、低压选通管和反熔丝相互并联，其对应编程工作原理如下表所示：

表1三个晶体管并联编程工作原理表

	WL	PL	BL	WL’	BL’
						Cell0(编程单元)	VPP	VPP	0	VPP/2	Vpp/2
Cell1	VPP	VPP	VPP/2	VPP/2	Vpp/2
						Cell2	0	VPP/2	0	VPP/2	Vpp/2
Cell3	0	VPP/2	VPP/2	VPP/2	VPP/2

其中，Cell 0是选中存储单元，其他为非选中存储单元。

图11为本发明实施例提供的三个晶体管相互并联时对应的读取操作施加的电压示意图，也即，高压选通管、低压选通管和反熔丝相互并联，其对应读取工作原理如下表所示：

表2三个晶体管并联读取工作原理表

	WL	PL	BL	WL’	BL’
						Cell0(读取单元)	0	Vr	0(或Floating)	VDD	0
Cell1	0	Vr	Vr(或Floating)	VDD	VR
						Cell2	0	0	0(或Floating)	0	0
Cell3	0	0	Vr(或Floating)	0	Vr

具体的，如图12和图13所示，其中，图12为本发明实施例提供的三个晶体管依次串联时对应的编程操作施加的电压示意图，也即，高压选通管、反熔丝和低压选通管依次串联，其对应编程工作原理如下表所示：

表3高压选通管、反熔丝和低压选通管依次串联编程工作原理表

	WL	PL	BL	WL’	BL’
						Cell0(编程单元)	VPP	VPP	0	VPP/2	Vpp/2
Cell1	VPP	VPP	VPP	VPP/2	Vpp/2
						Cell2	0	VPP/2	0	VPP/2	Vpp/2
Cell3	0	VPP/2	VPP	VPP/2	VPP/2

其中，Cell 0是选中存储单元，其他为非选中存储单元。

图13为本发明实施例提供的三个晶体管依次串联时对应的编程操作施加的电压示意图，也即，高压选通管、反熔丝和低压选通管依次串联，其对应读取工作原理如下表所示：

表4高压选通管、反熔丝和低压选通管依次串联读取工作原理表

	WL	PL	BL	WL’	BL’
						Cell0(读取单元)	0	Vr	0(或Floating)	VDD	0
Cell1	0	Vr	VR(或Floating)	VDD	Vr
						Cell2	0	0	0(或Floating)	0	0
Cell3	0	0	VR(或Floating)	0	Vr

本发明实施例提供一种新的3T OTP存储单元结合了之前2种类型OTP存储单元的优点(HV+LV/LV+LV)，同时满足高编程可靠性和大读取电流的要求，分别设置编程选通管和读取选通管，可以根据编程和读取时的特殊条件专门优化，保证编程和读取达到最佳效果。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种OTP器件结构，其特征在于，包括：

衬底；

形成在所述衬底上的低压选通管、高压选通管和反熔丝；

所述高压选通管、所述反熔丝和所述低压选通管依次串联，其中，所述高压选通管的第一端用于连接第一位线；所述高压选通管的第二端与所述反熔丝的第一端相连；所述反熔丝的第二端与所述低压选通管的第一端相连；所述低压选通管的第二端用于连接第二位线；所述高压选通管的控制端用于连接第一字线、所述反熔丝的控制端用于连接第二字线、所述低压选通管的控制端用于连接第三字线；

或者，所述高压选通管、所述反熔丝和所述低压选通管相互并联，其中，所述高压选通管的第一端用于连接第一位线；所述高压选通管的第二端与所述反熔丝的第二端、所述低压选通管的第一端相连；所述反熔丝的第一端浮空；所述低压选通管的第二端用于连接第二位线；所述高压选通管的控制端用于连接第一字线、所述反熔丝的控制端用于连接第二字线、所述低压选通管的控制端用于连接第三字线；

在所述OTP器件结构进行编程操作时，所述高压选通管和所述反熔丝导通，所述低压选通管截止；在进行读取操作时，所述低压选通管和所述反熔丝导通，所述高压选通管截止。

2.根据权利要求1所述的OTP器件结构，其特征在于，所述高压选通管包括第一衬底和形成在所述第一衬底上的厚栅介电层和第一栅极；以及在所述第一栅极两侧的衬底中形成的源区和漏区；

所述反熔丝包括第二衬底和形成在所述第二衬底上的薄栅介电层和第二栅极；以及在所述第二栅极两侧的衬底中形成的源区和漏区；

所述低压选通管包括第三衬底和形成在所述第三衬底上的薄栅介电层和第三栅极；以及在所述第三栅极两侧的衬底中形成的源区和漏区。

3.根据权利要求2所述的OTP器件结构，其特征在于，所述第二衬底和所述第三衬底连通为共用衬底；

所述第二衬底上的漏区与所述第三衬底上的源区为同一掺杂区；且所述掺杂区与所述第一衬底上的漏区相连；

所述第一衬底上的源区用于连接第一位线；

所述第三衬底上的漏区用于连接第二位线；

所述第一栅极用于连接第一字线、所述第二栅极用于连接第二字线、所述第三栅极用于连接第三字线。

4.根据权利要求2所述的OTP器件结构，其特征在于，所述第一衬底、所述第二衬底和所述第三衬底连通为共用衬底。

5.根据权利要求4所述的OTP器件结构，其特征在于，所述第一衬底上的源区用于连接第一位线；

所述第一衬底上的漏区与所述第二衬底的源区为同一掺杂区；

所述第二衬底上的漏区与所述第三衬底的源区为同一掺杂区；

所述第三衬底上的漏区用于连接第二位线；

所述第一栅极用于连接第一字线、所述第二栅极用于连接第二字线、所述第三栅极用于连接第三字线。

6.根据权利要求2所述的OTP器件结构，其特征在于，所述第二衬底和所述第三衬底连通为共用衬底；

所述第二衬底上的漏区与所述第三衬底上的源区为同一掺杂区；

所述第一衬底上的源区用于连接第一位线；

所述第一衬底上的漏区与所述第二衬底上的源区相连；

所述第三衬底上的漏区用于连接第二位线；

所述第一栅极用于连接第一字线、所述第二栅极用于连接第二字线、所述第三栅极用于连接第三字线。

7.一种OTP存储器，其特征在于，包括：

多条字线和多条位线，所述多条字线和所述多条位线交叉绝缘设置，限定出多个存储单元；

所述存储单元为权利要求1-6任意一项所述的OTP器件结构。

8.一种OTP存储器操作方法，其特征在于，基于权利要求7所述的OTP存储器，对所述OTP存储器中的选中存储单元进行操作；

控制所述选中存储单元中的高压选通管和反熔丝导通，低压选通管截止，编程操作；

控制所述选中存储单元中的低压选通管和反熔丝导通，高压选通管截止，以对所述选中存储单元进行读取操作。

9.根据权利要求8所述的OTP存储器操作方法，其特征在于，所述控制所述选中存储单元中的高压选通管和反熔丝导通，低压选通管截止，编程操作，具体包括：

为所述选中存储单元中的高压选通管的控制端、以及反熔丝的控制端提供编程电压；

为所述选中存储单元中的低压选通管的控制端提供偏置电压；

为所述选中存储单元中的高压选通管的第一端提供0V电压；

为所述选中存储单元中的低压选通管的第二端提供所述偏置电压；

为所述选中存储单元所在列之外的非选中存储单元的所有位线、所在行的低压选通管的控制端和反熔丝的控制端均提供所述偏置电压，为非选中存储单元所在行的高压选通管的控制端提供0V电压。

10.根据权利要求8所述的OTP存储器操作方法，其特征在于，所述控制所述选中存储单元中的低压选通管和反熔丝导通，高压选通管截止，以对所述选中存储单元进行读取操作，具体包括：

为所述选中存储单元中的高压选通管的控制端提供0V电压；

为所述选中存储单元中的反熔丝的控制端提供读取电压；

为所述选中存储单元中的低压选通管的控制端提供电源电压；

为所述选中存储单元所在列的高压选通管连接的位线和低压选通管连接的位线提供0V电压；

为非选中存储单元的高压选通管、低压选通管和反熔丝的控制端均提供0V电压；

为所述选中存储单元所在列之外的非选中存储单元的位线提供所述读取电压。

Images