JPS5821856A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5821856A JPS5821856A JP56121134A JP12113481A JPS5821856A JP S5821856 A JPS5821856 A JP S5821856A JP 56121134 A JP56121134 A JP 56121134A JP 12113481 A JP12113481 A JP 12113481A JP S5821856 A JPS5821856 A JP S5821856A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- substrate
- substrate potential
- circuit
- decrease
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000007423 decrease Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に接地電位よりも低い基
板電位発生回路を有する半導体装置に関するものである
。
板電位発生回路を有する半導体装置に関するものである
。
従来の例えばＮチャンネルの絶縁ゲート型電界効果トラ
ンジスタ（以下ＭＯ８Ｏ８型トランジスタぶ）を用いた
集積回路装置では半導体基板上に所望の回路を形成し、
望ましい特性を得るためにこの半導体基板の電位を接地
電位にせず、接地電位よりも低い電位にする事が多い。
ンジスタ（以下ＭＯ８Ｏ８型トランジスタぶ）を用いた
集積回路装置では半導体基板上に所望の回路を形成し、
望ましい特性を得るためにこの半導体基板の電位を接地
電位にせず、接地電位よりも低い電位にする事が多い。
基板電位を接地電位にせずに、それよりも低い電位にす
る事はこの半導体基板上に形成されたＭＯ８型トランジ
スタのしきい値電圧を上げる事等種々の利点がある。し
かもこの接地電位より低い基板電位を外部から与えず、
この半導体基板上に形成された回路を用いて行う事が成
されている。第１図は、従来から用いられている基板電
位発生回路の回路図であり、発振回路で発生した波形を
容量１で微分する事で接地電位よりも低い電位を得てい
る。しかし上記したようにして作られた基板電位は変動
が大きく、通常使用されている電位Ｖｓｕｂ＝−ｒ３Ｖ
を中央ニシテ、最小Ｖｓｕｂ ＝−２Ｖ カラ最大Ｖｓ
ｕｂ ＝−５Ｖ程度まで変動する事が知られている。こ
の主要な原因は、発振回路で用いられている電源電位の
変動によるものがある。すなわち、電源電位が高くなる
事で発振周波数が増大し出力の絶対値が大きくなるので
基板電位が低くなり最太Ｖｓｕｂ＝−５Ｖ程度まで低く
なる。基板電位が低くなり過ぎる事は、この半導体基板
上に形成された各種回路に悪影響を及ぼす事が考えられ
る。例えば、ダイナミック型うンダムアクセスメそりの
メモリセル回路では、一時的に電荷を保持する事で記憶
素子として槙能するわけであるが、基板電位が低くなり
過ぎるとメモリセル回路の接合と基板との間の電界が増
大して、もれ電流が増大し、記憶保持時間が減少し、所
望の特性を潤さなくなる。またＭＯ８型トランジスタの
しきい値電圧が高くなり過ぎる事で回路上の悪影響も考
えられる。
る事はこの半導体基板上に形成されたＭＯ８型トランジ
スタのしきい値電圧を上げる事等種々の利点がある。し
かもこの接地電位より低い基板電位を外部から与えず、
この半導体基板上に形成された回路を用いて行う事が成
されている。第１図は、従来から用いられている基板電
位発生回路の回路図であり、発振回路で発生した波形を
容量１で微分する事で接地電位よりも低い電位を得てい
る。しかし上記したようにして作られた基板電位は変動
が大きく、通常使用されている電位Ｖｓｕｂ＝−ｒ３Ｖ
を中央ニシテ、最小Ｖｓｕｂ ＝−２Ｖ カラ最大Ｖｓ
ｕｂ ＝−５Ｖ程度まで変動する事が知られている。こ
の主要な原因は、発振回路で用いられている電源電位の
変動によるものがある。すなわち、電源電位が高くなる
事で発振周波数が増大し出力の絶対値が大きくなるので
基板電位が低くなり最太Ｖｓｕｂ＝−５Ｖ程度まで低く
なる。基板電位が低くなり過ぎる事は、この半導体基板
上に形成された各種回路に悪影響を及ぼす事が考えられ
る。例えば、ダイナミック型うンダムアクセスメそりの
メモリセル回路では、一時的に電荷を保持する事で記憶
素子として槙能するわけであるが、基板電位が低くなり
過ぎるとメモリセル回路の接合と基板との間の電界が増
大して、もれ電流が増大し、記憶保持時間が減少し、所
望の特性を潤さなくなる。またＭＯ８型トランジスタの
しきい値電圧が高くなり過ぎる事で回路上の悪影響も考
えられる。
本発明の目的は上記の欠点を除去し、半導体装置上に形
成された基板電位発生回路によって作られる基板電位を
変動の少ないものにする事にあり特にその電位が低くｔ
ｃり過ぎないようにある事にある。
成された基板電位発生回路によって作られる基板電位を
変動の少ないものにする事にあり特にその電位が低くｔ
ｃり過ぎないようにある事にある。
本発明による基板電位発生回路は従来の基板電位発生回
路に電位の低下防止のためのリミッタ回路を付けて基板
電位が所望の値以下に低下しないようにした事を特徴と
する。
路に電位の低下防止のためのリミッタ回路を付けて基板
電位が所望の値以下に低下しないようにした事を特徴と
する。
以下、図面を用いて本発明の実施例について説明する。
第２図は本発明の実施例による電位の低下防止のための
リミッタ回路である。ＭＯ８ｌ−ランジスタ１１，１２
．１３ はエンハンスメント壓のトランジスタであり、
そのしきい値電圧ＶＴ＝１．ＯＶである。
リミッタ回路である。ＭＯ８ｌ−ランジスタ１１，１２
．１３ はエンハンスメント壓のトランジスタであり、
そのしきい値電圧ＶＴ＝１．ＯＶである。
このエンハンスメントトランジスタ１１ではゲートとド
レインが短絡されているため、ドレインとソースの間の
電位差が１．Ｏｖ以上になると電流が流れ始める。従っ
て、エンハンスメントトランジスタが３段違らなった本
実施例の回路では基板電位発生回路で作られた基板電位
がＶｓ ｕ ｂ ＝−３，０Ｖ以下になった時に電流が
流れ始め、それ以上の基板電位の低下を防げる働きをす
る。このエンハンスメントトランジスタを何段連ねるか
という事は用いるエン・・ンスメントトランジスタのし
Ｙ直′亀圧と、最低基板電位によって決るものである。
レインが短絡されているため、ドレインとソースの間の
電位差が１．Ｏｖ以上になると電流が流れ始める。従っ
て、エンハンスメントトランジスタが３段違らなった本
実施例の回路では基板電位発生回路で作られた基板電位
がＶｓ ｕ ｂ ＝−３，０Ｖ以下になった時に電流が
流れ始め、それ以上の基板電位の低下を防げる働きをす
る。このエンハンスメントトランジスタを何段連ねるか
という事は用いるエン・・ンスメントトランジスタのし
Ｙ直′亀圧と、最低基板電位によって決るものである。
第３図は、本発明の第２の実施例に使用される回路図で
ある。このエンハンスメントトランジスタ２１はしきい
値電圧ＶＴ＝３．ＯＶになるように形成されているため
、上述したように基板電位が、Ｖｓｕｂ＝−３，０Ｖ以
下になると電流が流れ始め、それ以上の基板電位の低下
を防げる。
ある。このエンハンスメントトランジスタ２１はしきい
値電圧ＶＴ＝３．ＯＶになるように形成されているため
、上述したように基板電位が、Ｖｓｕｂ＝−３，０Ｖ以
下になると電流が流れ始め、それ以上の基板電位の低下
を防げる。
以上述べたように、本発明を用いれば半導体基板上に形
成された基板電位発生回路により作られた基板電位が所
望の値より低くなる事を防げ、高性能の半導体集積回路
装置を実現することができる。
成された基板電位発生回路により作られた基板電位が所
望の値より低くなる事を防げ、高性能の半導体集積回路
装置を実現することができる。
第１図は従来から用いられている基板電位発生回路の回
路図、第２図および第３図は各々本発明の実施例の半導
体装置に用いられるリミッタ回路の回路図である。 なお、図において、１は容量、２．３．１１．１２゜１
３．２Ｎ？−エンハンスメントトランジスタ、である。 ５− ｈ叛１ノ亙 ［尼］ヲレ〉ど／ 第 ３ 図
路図、第２図および第３図は各々本発明の実施例の半導
体装置に用いられるリミッタ回路の回路図である。 なお、図において、１は容量、２．３．１１．１２゜１
３．２Ｎ？−エンハンスメントトランジスタ、である。 ５− ｈ叛１ノ亙 ［尼］ヲレ〉ど／ 第 ３ 図
Claims (1)
- 第１の電位と、該第１の電位より低い第２の電位とを用
いて、該第２の電位より低い第３の電位を発生する基板
電位発生回路に、前記第３の電位の出力電位があらかじ
め決められた一定値より低くならないようなリミッタ回
路が付加されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121134A JPS5821856A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121134A JPS5821856A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821856A true JPS5821856A (ja) | 1983-02-08 |
Family
ID=14803709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121134A Pending JPS5821856A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821856A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216557A (ja) * | 1985-07-15 | 1987-01-24 | Toshiba Corp | 基板バイアス発生回路 |
| JPS6216556A (ja) * | 1985-07-15 | 1987-01-24 | Toshiba Corp | 基板バイアス発生回路 |
| EP0786810A1 (en) * | 1996-01-26 | 1997-07-30 | Kabushiki Kaisha Toshiba | Substrate potential detecting circuit |
| WO1997045872A1 (en) * | 1996-05-28 | 1997-12-04 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using internally generated programming voltage |
| US5841723A (en) * | 1996-05-28 | 1998-11-24 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using an isolated well programming circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
-
1981
- 1981-07-31 JP JP56121134A patent/JPS5821856A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216557A (ja) * | 1985-07-15 | 1987-01-24 | Toshiba Corp | 基板バイアス発生回路 |
| JPS6216556A (ja) * | 1985-07-15 | 1987-01-24 | Toshiba Corp | 基板バイアス発生回路 |
| EP0786810A1 (en) * | 1996-01-26 | 1997-07-30 | Kabushiki Kaisha Toshiba | Substrate potential detecting circuit |
| US5936436A (en) * | 1996-01-26 | 1999-08-10 | Kabushiki Kaisha Toshiba | Substrate potential detecting circuit |
| WO1997045872A1 (en) * | 1996-05-28 | 1997-12-04 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using internally generated programming voltage |
| US5841723A (en) * | 1996-05-28 | 1998-11-24 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using an isolated well programming circuit |
| US5896041A (en) * | 1996-05-28 | 1999-04-20 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using internally generated programming voltage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4321661A (en) | Apparatus for charging a capacitor | |
| US4446384A (en) | MIS Device including a substrate bias generating circuit | |
| US4365172A (en) | High current static MOS driver circuit with low DC power dissipation | |
| US4435652A (en) | Threshold voltage control network for integrated circuit field-effect trransistors | |
| US3996482A (en) | One shot multivibrator circuit | |
| JPH01165090A (ja) | バックバイアス電圧発生回路 | |
| US4443720A (en) | Bootstrap circuit | |
| US4239991A (en) | Clock voltage generator for semiconductor memory | |
| US4166225A (en) | Read amplifier for integrated-circuit storage device | |
| JP2632112B2 (ja) | 電圧発生回路 | |
| US4656429A (en) | Voltage comparison circuit with ripple component elimination | |
| JPS5821856A (ja) | 半導体装置 | |
| JP2573574B2 (ja) | 出力バッファ回路 | |
| JPH1126697A (ja) | 半導体装置のバックバイアス発生器及びその発生方法 | |
| US4239990A (en) | Clock voltage generator for semiconductor memory with reduced power dissipation | |
| JPWO2020217138A5 (ja) | ||
| JP3102490B2 (ja) | 半導体装置 | |
| US4529889A (en) | Sense amplifier latch voltage waveform generator circuit | |
| JP3190940B2 (ja) | 昇圧回路 | |
| JPH0262071A (ja) | 半導体装置 | |
| JP2832688B2 (ja) | メモリ素子用チャージポンプ回路 | |
| JPS5950098B2 (ja) | ブ−ト・ストラツプ回路 | |
| JPS6217896B2 (ja) | ||
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| KR900007929B1 (ko) | 전압 램프 속도(Ramp Speed) 제어회로 |