JPH01165090A - バックバイアス電圧発生回路 - Google Patents
バックバイアス電圧発生回路Info
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- JPH01165090A JPH01165090A JP63099289A JP9928988A JPH01165090A JP H01165090 A JPH01165090 A JP H01165090A JP 63099289 A JP63099289 A JP 63099289A JP 9928988 A JP9928988 A JP 9928988A JP H01165090 A JPH01165090 A JP H01165090A
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- 239000000872 buffer Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリー装置に関するもので、特に、半
導体メモリー装置において使用するバラバイアスミ圧発
生回路に11tIするものである。
導体メモリー装置において使用するバラバイアスミ圧発
生回路に11tIするものである。
従来の技術
最近の半導体メモリー装置は、その装置の性能を向上さ
せ、又外部のビンの数を減らすためバックバイアス電圧
発生回路を半導体チップ上に内蔵している。例えばP型
半導体基板上に形成されているバックバイアス電圧発生
回路から発生された負電圧(通常、−2ボルト以下)を
上記のP型半導体基板に印加することにより半導体基板
−ヒに形成されるトランジスターのしきい値電圧を安定
させることができ、また接合容量の減少に因る動作速度
の向上および漏洩電流の減少等の性能をはかることがで
きる。
せ、又外部のビンの数を減らすためバックバイアス電圧
発生回路を半導体チップ上に内蔵している。例えばP型
半導体基板上に形成されているバックバイアス電圧発生
回路から発生された負電圧(通常、−2ボルト以下)を
上記のP型半導体基板に印加することにより半導体基板
−ヒに形成されるトランジスターのしきい値電圧を安定
させることができ、また接合容量の減少に因る動作速度
の向上および漏洩電流の減少等の性能をはかることがで
きる。
発明が解決しようとする問題点
しかし、上記のような性能の向上は電源供給電圧の変動
が一定範囲のバックバイアス電圧を供給する場合にのみ
保障される。実際には半導体メモリー装置に外部から印
加される電源供給電圧は外部回路の要因、又は雑音の影
響で瞬間的に変動する場合が多い。
が一定範囲のバックバイアス電圧を供給する場合にのみ
保障される。実際には半導体メモリー装置に外部から印
加される電源供給電圧は外部回路の要因、又は雑音の影
響で瞬間的に変動する場合が多い。
したがって、バックバイアス電圧発生回路は、上記のよ
うに電源供給電圧が変動する場合には半導体回路に不利
な影響を及ぼすことになる。即ち、電源供給電圧の変動
でバックバイアス電圧があまりに下がった場合にはN”
/P接合部位の逆バイアスが増加してブレイクダウン
が生じてしまう一方、接地電圧よりバックバイアス電圧
が上昇した場合には上記の接合部に単方向性バイアスが
掛かってしまい回路が動作しない危険性がある。
うに電源供給電圧が変動する場合には半導体回路に不利
な影響を及ぼすことになる。即ち、電源供給電圧の変動
でバックバイアス電圧があまりに下がった場合にはN”
/P接合部位の逆バイアスが増加してブレイクダウン
が生じてしまう一方、接地電圧よりバックバイアス電圧
が上昇した場合には上記の接合部に単方向性バイアスが
掛かってしまい回路が動作しない危険性がある。
したがって、本発明の目的はバックバイアス電圧レベル
を一定の水準でクランピングするバックバイアス電圧発
生回路を提供することにある。
を一定の水準でクランピングするバックバイアス電圧発
生回路を提供することにある。
問題点を解決するための手段
上記のような本発明の目的を達成するために、本発明は
所定周波数の矩形波を発生する発振器と上記の発振器の
出力に接続され、上記の発振器から出力される信号にも
とづいて電源供給電圧に対するレベルの矩形波を形成し
バッファーリングを行なうバッファー回路と、上記のバ
ッファー回路の出力を入力され上記のバッファー回路か
ら出力される矩形波で電荷をボンピングしてバックバイ
アス電圧を出力するチャージングポンプ回路と、該チャ
ージングポンプ回路から出力されるバックバイアス電圧
のうち電源供給電圧の急速な変動によって生ずる負と正
のピーク電圧をクリッピングして所定電圧レベルのバッ
クバイアス電圧を供給するクランピング回路とで構成さ
れたバックバイアス電圧発生器を提供するものである。
所定周波数の矩形波を発生する発振器と上記の発振器の
出力に接続され、上記の発振器から出力される信号にも
とづいて電源供給電圧に対するレベルの矩形波を形成し
バッファーリングを行なうバッファー回路と、上記のバ
ッファー回路の出力を入力され上記のバッファー回路か
ら出力される矩形波で電荷をボンピングしてバックバイ
アス電圧を出力するチャージングポンプ回路と、該チャ
ージングポンプ回路から出力されるバックバイアス電圧
のうち電源供給電圧の急速な変動によって生ずる負と正
のピーク電圧をクリッピングして所定電圧レベルのバッ
クバイアス電圧を供給するクランピング回路とで構成さ
れたバックバイアス電圧発生器を提供するものである。
実施例
以下、本発明を添付の図面を参照して詳細に説明する。
第1図は本発明によるバックバイアス電圧発生回路の回
路図を表わした図である。
路図を表わした図である。
本発明による第1図のバックバイアス電圧発生回路は通
常のインバーターで構成されたリング発振器又はシュミ
ットトリガ−及びゲートで構成されて矩形波を発生する
発振器10と、この発振器の出力を入力され上記の発振
器10から発生された矩形波にもとづき電源供給電圧V
cc及び接地電圧Vssの大ぎさに対応するレベルを持
つ矩形波を発生して出力するバッファー回路20と、上
記のバッファー回路の出力を入力されバックバイアス電
圧を出力する、キャパシター1とMOSトランジスター
2及び3とで構成されたチャージングポンプ回路30と
、上記の回路の出力を入力され、上記の電源供給電圧V
ccの変動による上記のバックバイアス電圧の変動のう
ち所定の電圧以下、又は以上をクリッピングする、MO
Sトランジスター4a、4b・・・及び5a・・・とで
構成されたクランピング回路40とで構成される。
常のインバーターで構成されたリング発振器又はシュミ
ットトリガ−及びゲートで構成されて矩形波を発生する
発振器10と、この発振器の出力を入力され上記の発振
器10から発生された矩形波にもとづき電源供給電圧V
cc及び接地電圧Vssの大ぎさに対応するレベルを持
つ矩形波を発生して出力するバッファー回路20と、上
記のバッファー回路の出力を入力されバックバイアス電
圧を出力する、キャパシター1とMOSトランジスター
2及び3とで構成されたチャージングポンプ回路30と
、上記の回路の出力を入力され、上記の電源供給電圧V
ccの変動による上記のバックバイアス電圧の変動のう
ち所定の電圧以下、又は以上をクリッピングする、MO
Sトランジスター4a、4b・・・及び5a・・・とで
構成されたクランピング回路40とで構成される。
上記発振器10から出力される矩形波の周波数は、通常
、3〜12MH2であり、デユーティサイクル1のもの
が使用される。又、チャージングポンプ回路30は大容
量を持つMOSキャパシター1が使用され、上記のキャ
パシター1の一つの電極は上記のバッファー回路20の
出力側と接続され、一方の電極はノード点14と接続さ
れる。
、3〜12MH2であり、デユーティサイクル1のもの
が使用される。又、チャージングポンプ回路30は大容
量を持つMOSキャパシター1が使用され、上記のキャ
パシター1の一つの電極は上記のバッファー回路20の
出力側と接続され、一方の電極はノード点14と接続さ
れる。
ノード点14はn型MOSトランジスター2のドレイン
が接続され、ソース側は接地電圧Vss(−〇)に接続
され、ゲートは上記のノード点14と接続される。
が接続され、ソース側は接地電圧Vss(−〇)に接続
され、ゲートは上記のノード点14と接続される。
又、ノード点15はr1MO3t−ランシスター3のゲ
ートと接続され、ドレインソースの通路はノード点14
と15に直列接続されており、上記のノード点15と接
地電圧Vssとの間にはゲートとソースとが共通接続さ
れたMOSトランジスター4a、4b・・・が直列接続
され、またドレインとゲートとが共通接続されたMOS
トランジスター5a・・・が直列接続される。
ートと接続され、ドレインソースの通路はノード点14
と15に直列接続されており、上記のノード点15と接
地電圧Vssとの間にはゲートとソースとが共通接続さ
れたMOSトランジスター4a、4b・・・が直列接続
され、またドレインとゲートとが共通接続されたMOS
トランジスター5a・・・が直列接続される。
本発明による第1図のバックバイアス電圧発生回路の動
作は下記の通りである。
作は下記の通りである。
発振器10から出力される矩形波はバッファー回路20
で電源供給電圧Vcc及び接地電圧Vssのレベルを持
つ矩形波に変換され出力ライン12を介してMOSキャ
パシター1に入力される。MOSキャパシター1の入力
端子はソースとドレインとが共通に接続された端子とす
ることもできる。この場合は上記のMOSキャパシター
1の出力端子はゲート電極になり、ノード点14と接続
される。今、上記のキャパシター1の入力端子に入力す
る信号が上記の矩形波の立上り縁であれば、上記のVc
cの電圧が上記のキャパシター1を充電し、トランジス
ター2はON状態になる。
で電源供給電圧Vcc及び接地電圧Vssのレベルを持
つ矩形波に変換され出力ライン12を介してMOSキャ
パシター1に入力される。MOSキャパシター1の入力
端子はソースとドレインとが共通に接続された端子とす
ることもできる。この場合は上記のMOSキャパシター
1の出力端子はゲート電極になり、ノード点14と接続
される。今、上記のキャパシター1の入力端子に入力す
る信号が上記の矩形波の立上り縁であれば、上記のVc
cの電圧が上記のキャパシター1を充電し、トランジス
ター2はON状態になる。
その後、上記の矩形波の立下がり縁がライン12よりキ
ャパシター1の入力端子に入力すれば、上記のキャパシ
ター1の出力ライン上のノード14は負の電圧となり、
上記のトランジスター2はOFF状態となる。
ャパシター1の入力端子に入力すれば、上記のキャパシ
ター1の出力ライン上のノード14は負の電圧となり、
上記のトランジスター2はOFF状態となる。
この時、トランジスター3のゲートと接続されているノ
ード15の電圧が上記のノード14の負の電圧よりも上
記のトランジスター3のしきい値電圧程度高くなると、
上記トランジスター3は導通し負の電荷がノード14か
らトランジスター3を通じてノード15に伝達されバッ
クバイアス電圧Vsaは負の電圧となる。しかし、上記
ノード14の電圧が上記のノード15の電圧より上記の
しきい値電圧だけ低くなるとトランジスター3はOFF
状態になり、ノード15を通じて出力されるバックバイ
アス電圧は元来のバックバイアス電圧になり、安定した
バックバイアス電圧を半導体基板に供給する。
ード15の電圧が上記のノード14の負の電圧よりも上
記のトランジスター3のしきい値電圧程度高くなると、
上記トランジスター3は導通し負の電荷がノード14か
らトランジスター3を通じてノード15に伝達されバッ
クバイアス電圧Vsaは負の電圧となる。しかし、上記
ノード14の電圧が上記のノード15の電圧より上記の
しきい値電圧だけ低くなるとトランジスター3はOFF
状態になり、ノード15を通じて出力されるバックバイ
アス電圧は元来のバックバイアス電圧になり、安定した
バックバイアス電圧を半導体基板に供給する。
しかし、第2A図に図示したように電源供給電圧がVc
cからいきなりVc c ’ に落ちると第1図のノー
ド14の電圧は立下がり縁41に対応して尚吏員の値に
1陣しトランジスター3が導通することにより出力ノー
ド15には第2B図の負のスパイク42で示すような大
きく負にずれたバックバイアス電圧が生じる。さらに、
第2A図のように電源供給電圧がVc c ’ に安定
すると、バックバイアス電圧も第2B図の表示48のよ
うに安定する。この時のバックバイアス電圧はVe s
’となり、バックバイアス電圧は電源供給電圧の下n
吊程度上がって安定化される。その後、電源供給電圧が
更にVccに復帰して安定する第2B図のスパイク44
のようにバックバイアス電圧が一時的に上昇した後、V
eeの電圧に復帰する。
cからいきなりVc c ’ に落ちると第1図のノー
ド14の電圧は立下がり縁41に対応して尚吏員の値に
1陣しトランジスター3が導通することにより出力ノー
ド15には第2B図の負のスパイク42で示すような大
きく負にずれたバックバイアス電圧が生じる。さらに、
第2A図のように電源供給電圧がVc c ’ に安定
すると、バックバイアス電圧も第2B図の表示48のよ
うに安定する。この時のバックバイアス電圧はVe s
’となり、バックバイアス電圧は電源供給電圧の下n
吊程度上がって安定化される。その後、電源供給電圧が
更にVccに復帰して安定する第2B図のスパイク44
のようにバックバイアス電圧が一時的に上昇した後、V
eeの電圧に復帰する。
第2B図に示すノード15の電圧はトランジスター4a
、4b・・・の直列接続構成により第2C図の表示45
のようにクリッピングされる。この時のクランプ電圧は
トランジスター4a、4b・・・のしきい値電圧をVT
としに個のトランジスタが直列接続されている場合には
、KVTとなる・一方、ノード15と接地電圧Vssと
の間に直列接続されたトランジスター5a等は、第2C
図の表示46のようにVaa電圧レベルが一定範囲の以
上に上昇するのを防止する。したがって、第2C図のよ
うに電源供給電圧が変動しても一定範囲でクランピング
されたバックバイアス電圧が出力されるので第2B図の
如きスパイク42による接合面での逆方向ブレイクダウ
ンを防止でき、且つ第2B図のスパイク44による単方
向性ブレイクダウンを防止することができるので半導体
メモリー装置の安定な動作を実現することができる。
、4b・・・の直列接続構成により第2C図の表示45
のようにクリッピングされる。この時のクランプ電圧は
トランジスター4a、4b・・・のしきい値電圧をVT
としに個のトランジスタが直列接続されている場合には
、KVTとなる・一方、ノード15と接地電圧Vssと
の間に直列接続されたトランジスター5a等は、第2C
図の表示46のようにVaa電圧レベルが一定範囲の以
上に上昇するのを防止する。したがって、第2C図のよ
うに電源供給電圧が変動しても一定範囲でクランピング
されたバックバイアス電圧が出力されるので第2B図の
如きスパイク42による接合面での逆方向ブレイクダウ
ンを防止でき、且つ第2B図のスパイク44による単方
向性ブレイクダウンを防止することができるので半導体
メモリー装置の安定な動作を実現することができる。
第1図は本発明による回路の回路図、第2A〜C図は第
1図回路の動作波形図である。 1・・・コンデンサ、2,3.4a、4b、5a・・・
トランジスタ、10・・・発振器、12・・・ライン、
14.15・・・ノード、20・・・バッフ?回路、3
0・・・チャージングポンプ回路、4o・・・クランピ
ング回路、41.42.43.44.45.46゜48
・・・波形。 特許出願人 三星半導品通信株式会社
1図回路の動作波形図である。 1・・・コンデンサ、2,3.4a、4b、5a・・・
トランジスタ、10・・・発振器、12・・・ライン、
14.15・・・ノード、20・・・バッフ?回路、3
0・・・チャージングポンプ回路、4o・・・クランピ
ング回路、41.42.43.44.45.46゜48
・・・波形。 特許出願人 三星半導品通信株式会社
Claims (1)
- 【特許請求の範囲】 半導体チップ上に内蔵されて半導体基板にバックバイア
スを供給するためのバックバイアス発生回路であって、 所定周波数の矩形波を発生する発振器(10)と、 上記の発振器の出力を入力され電源供給電圧に対応する
レベルの矩形波を出力するバッファー回路(20)と、 上記のバッファー回路の出力を入力されバックバイアス
電圧を出力するチャージングポンプ回路(30)と、 上記のチャージングポンプ回路の出力端と接地との間に
並列に接続されて上記の電源供給電圧の変動により上記
のチャージングポンプ回路より出力されるバックバイア
ス電圧を所定範囲にクランピングするクランピング回路
(40)とを具備したことを特徴とする半導体回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019870004241A KR890005159B1 (ko) | 1987-04-30 | 1987-04-30 | 백 바이어스 전압 발생기 |
KR4241 | 1987-04-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01165090A true JPH01165090A (ja) | 1989-06-29 |
Family
ID=19261097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63099289A Pending JPH01165090A (ja) | 1987-04-30 | 1988-04-21 | バックバイアス電圧発生回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4920280A (ja) |
JP (1) | JPH01165090A (ja) |
KR (1) | KR890005159B1 (ja) |
DE (1) | DE3814667A1 (ja) |
FR (1) | FR2614724B1 (ja) |
GB (1) | GB2204456B (ja) |
NL (1) | NL194688C (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0289357A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体回路 |
JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
US5267201A (en) * | 1990-04-06 | 1993-11-30 | Mosaid, Inc. | High voltage boosted word line supply charge pump regulator for DRAM |
JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
ATE137872T1 (de) * | 1991-02-21 | 1996-05-15 | Siemens Ag | Regelschaltung für einen substratvorspannungsgenerator |
KR940003153B1 (ko) * | 1991-04-12 | 1994-04-15 | 금성일렉트론 주식회사 | 백바이어스 발생회로 |
DE4130191C2 (de) * | 1991-09-30 | 1993-10-21 | Samsung Electronics Co Ltd | Konstantspannungsgenerator für eine Halbleitereinrichtung mit kaskadierter Auflade- bzw. Entladeschaltung |
WO1993012525A1 (en) * | 1991-12-09 | 1993-06-24 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
US5260646A (en) * | 1991-12-23 | 1993-11-09 | Micron Technology, Inc. | Low power regulator for a voltage generator circuit |
JP2632112B2 (ja) * | 1992-07-27 | 1997-07-23 | 三菱電機株式会社 | 電圧発生回路 |
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