JPS60261099A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60261099A JPS60261099A JP59117753A JP11775384A JPS60261099A JP S60261099 A JPS60261099 A JP S60261099A JP 59117753 A JP59117753 A JP 59117753A JP 11775384 A JP11775384 A JP 11775384A JP S60261099 A JPS60261099 A JP S60261099A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory cell
- power supply
- generation circuit
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置、とくにＭＯＳダイナミッ
クＲＡＭに関するものである。
クＲＡＭに関するものである。
従来の１トランジスタ・ｌキャノ（シタ型メモリセルと
して、第１図に示すものがめった。図において、（ｌ）
はＰ型中導体基板、（２）は酸化膜、（３）は第１のポ
リシリコンで形成されたメモリセルプレート、＋４１は
抵抗、（Ｉｌｌ）は第２のポリシリコンで形成されたト
ランスファゲートでワード線Ｗ−Ｌに接続されている。
して、第１図に示すものがめった。図において、（ｌ）
はＰ型中導体基板、（２）は酸化膜、（３）は第１のポ
リシリコンで形成されたメモリセルプレート、＋４１は
抵抗、（Ｉｌｌ）は第２のポリシリコンで形成されたト
ランスファゲートでワード線Ｗ−Ｌに接続されている。
（６）はｎ型拡敵層で形成されたビット線、（７）はメ
モリセルプレート（３）の下に形成されたチャネル頭載
である。メモリセルプレート（３）は抵抗（４）全弁し
て電源（８）に接続されてお９、チャネル唄域（７）は
、メモリセルの蓄積ノードになる。
モリセルプレート（３）の下に形成されたチャネル頭載
である。メモリセルプレート（３）は抵抗（４）全弁し
て電源（８）に接続されてお９、チャネル唄域（７）は
、メモリセルの蓄積ノードになる。
次に、このメモリセルへのデータ書き込み及びメモリセ
ルからのデータの読み出し動作について説明する。まず
、データの沓き込みは、フ−Ｆ線ｗ −Ｌｔ−“Ｈ〃ｎ
レベルしてトランスファケートｔｉ；Ｈ−ＯＮにしてお
き、蛋き込みデータに応じてピッ） 猟＋６１ ｆ ”
Ｈｎレベル又は１１Ｌ〃レベルにすることにより、蓄
積ノード（７）とメモリセルプレー） （３１とで構成
されるキャパシタを書き込みデータに応じて光磁又は放
電した後、ワードａ Ｗ ’ Ｌ ｋ ” Ｌ ｌ）レ
ベルにしテ） ラフ スフアゲートｔ５１’１ＯＦＦに
すること・により完了する。
ルからのデータの読み出し動作について説明する。まず
、データの沓き込みは、フ−Ｆ線ｗ −Ｌｔ−“Ｈ〃ｎ
レベルしてトランスファケートｔｉ；Ｈ−ＯＮにしてお
き、蛋き込みデータに応じてピッ） 猟＋６１ ｆ ”
Ｈｎレベル又は１１Ｌ〃レベルにすることにより、蓄
積ノード（７）とメモリセルプレー） （３１とで構成
されるキャパシタを書き込みデータに応じて光磁又は放
電した後、ワードａ Ｗ ’ Ｌ ｋ ” Ｌ ｌ）レ
ベルにしテ） ラフ スフアゲートｔ５１’１ＯＦＦに
すること・により完了する。
次に、メモリセルからのデータ続み出しは、次のように
実行される＠まず、ビット線１６１ ｆｔ、 ” Ｈ″
レベル充嵯しておき、ソードｍｗ −Ｌ ＊ ″Ｈｐｐ
レベルにしてｐランス７アグート（５）？ｒ：ＯＮにす
る。この時、蓄積ノード（７）に蓄えられている電荷が
、トランスファゲート（５）のチャネルｔ＝ってビット
線（６）に流れ出して、ビット線（６）の電圧が変化す
る。この電圧変化は、蓄積ノード（７）に蓄えられた′
１荷によって異なる。すなわち、書き込まれていたデー
タによって異なるので、この電圧変化をセンスアンプ（
図示せず）で増幅してデータを戚別する〇 以上の説明から明らかなように、従来の五トランジスタ
・ｌキャパシタメモリセルでは、データの書き込み、又
は続出し期間中に、ビット線ｌｉｔ （’）電圧が”
ＨｎレベルがうＩＩ Ｌ Ｈレベルへ、又は１′Ｌ〃レ
ベルから″Ｈ＃ンペルへ変化するが、この変化は、ビッ
ト線（６）と基板ｉｌ＋間及び基板＋１１とメモリセル
プレート（３）間の容量結合によってメモリセルプレー
ト（３）に伝わるので、メモリセルプレート＋３１の電
圧も変化することになる。
実行される＠まず、ビット線１６１ ｆｔ、 ” Ｈ″
レベル充嵯しておき、ソードｍｗ −Ｌ ＊ ″Ｈｐｐ
レベルにしてｐランス７アグート（５）？ｒ：ＯＮにす
る。この時、蓄積ノード（７）に蓄えられている電荷が
、トランスファゲート（５）のチャネルｔ＝ってビット
線（６）に流れ出して、ビット線（６）の電圧が変化す
る。この電圧変化は、蓄積ノード（７）に蓄えられた′
１荷によって異なる。すなわち、書き込まれていたデー
タによって異なるので、この電圧変化をセンスアンプ（
図示せず）で増幅してデータを戚別する〇 以上の説明から明らかなように、従来の五トランジスタ
・ｌキャパシタメモリセルでは、データの書き込み、又
は続出し期間中に、ビット線ｌｉｔ （’）電圧が”
ＨｎレベルがうＩＩ Ｌ Ｈレベルへ、又は１′Ｌ〃レ
ベルから″Ｈ＃ンペルへ変化するが、この変化は、ビッ
ト線（６）と基板ｉｌ＋間及び基板＋１１とメモリセル
プレート（３）間の容量結合によってメモリセルプレー
ト（３）に伝わるので、メモリセルプレート＋３１の電
圧も変化することになる。
ソＬ［、コノｌ：うにして変化したメモリセルプレート
（３ｊの電圧は、メモリセルプレートｔｅｌの容量と抵
抗（４１０値Ｒとで定まる時定数に従って電源電圧ｖｃ
ｏに近づく。従って、この時定数が大きい場合は、ある
メモリブイクルで生じたメモリセルプレート（３）の電
圧変化が、次のメモリ読出しサイクルまで残る場合もあ
る。このような場合は、読出し時の蓄積ノード（７）の
電圧が青き込み時の電圧と異なる値になるので、メモリ
セルの読出しマージンが低下することになる。
（３ｊの電圧は、メモリセルプレートｔｅｌの容量と抵
抗（４１０値Ｒとで定まる時定数に従って電源電圧ｖｃ
ｏに近づく。従って、この時定数が大きい場合は、ある
メモリブイクルで生じたメモリセルプレート（３）の電
圧変化が、次のメモリ読出しサイクルまで残る場合もあ
る。このような場合は、読出し時の蓄積ノード（７）の
電圧が青き込み時の電圧と異なる値になるので、メモリ
セルの読出しマージンが低下することになる。
従って、動作マーレンヲ編くするという観点がらすれば
、前記の時定数を小さくする必要かめジ抵抗只の値は小
さいほど望ましいことになる。
、前記の時定数を小さくする必要かめジ抵抗只の値は小
さいほど望ましいことになる。
しかし、抵抗Ｒを小さくした場合には、以下に説明する
ような問題が生じてくる。
ような問題が生じてくる。
ＭＯＳダイナミックＲＡＭでは、メモリセルを含むチッ
プ内に基板電圧発生回路を設け、この回路で発生した電
圧によって半導体基板を員にバイアスする方式が一般的
になっている。
プ内に基板電圧発生回路を設け、この回路で発生した電
圧によって半導体基板を員にバイアスする方式が一般的
になっている。
ところが、このような方式のＭＯＳダイナミックＲＡＭ
の場合、電源投入後ある時間以上経過しなければ、基板
′１電圧生回路からは、半導体基板を負にバイアスする
のに十分な電圧が発生しない。他方、抵抗只の値を小さ
くした場合には、メモリセルプレート（３）の電圧は、
電源投入と同時に電源電圧Ｖｃｃｉで上昇するので、メ
モリセルプレート（３］と半導体基板ｆｉ＋との間の容
量結合によって、半導体基板（１）の電圧も上昇するこ
とになる。従って、電源投入後直後に半導体基板１１）
が正の電位ｌこなる期間が存在し、このときＭＯＳダイ
ナミックＲＡＭの周辺回路を構成するＭＯＳ）う／ジス
タに過大電流が流れて、素子ｆ！：破壊するおそれがあ
る。これを回避するためには、メモリセルプレート（３
）と電源（８）との間に挿入する抵抗（４）の１はＲを
ある相反大きくする必要があυ、このため、メモリセル
の胱出しマージンを多少犠牲にせざるに？４ないという
問題がめった。
の場合、電源投入後ある時間以上経過しなければ、基板
′１電圧生回路からは、半導体基板を負にバイアスする
のに十分な電圧が発生しない。他方、抵抗只の値を小さ
くした場合には、メモリセルプレート（３）の電圧は、
電源投入と同時に電源電圧Ｖｃｃｉで上昇するので、メ
モリセルプレート（３］と半導体基板ｆｉ＋との間の容
量結合によって、半導体基板（１）の電圧も上昇するこ
とになる。従って、電源投入後直後に半導体基板１１）
が正の電位ｌこなる期間が存在し、このときＭＯＳダイ
ナミックＲＡＭの周辺回路を構成するＭＯＳ）う／ジス
タに過大電流が流れて、素子ｆ！：破壊するおそれがあ
る。これを回避するためには、メモリセルプレート（３
）と電源（８）との間に挿入する抵抗（４）の１はＲを
ある相反大きくする必要があυ、このため、メモリセル
の胱出しマージンを多少犠牲にせざるに？４ないという
問題がめった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、メモリセルプレートと電源と（
ｉ−ＭＯ１３トランジスタを弁して接続すると共に、チ
ップ内に設けた高４圧発生回路で発生させた電＃電圧よ
ｊＱＭＯ８）ランジスタのしきい値゛１電圧上高、い′
１圧を前記ＭＯ８トランジスタのゲートに印加すること
によって、メモリセルプレートと電源との間の抵抗を下
げると共に、電源投入時における素子破壊のおそれのな
い半導体記憶装置を得ることを目的としている。
ためになされたもので、メモリセルプレートと電源と（
ｉ−ＭＯ１３トランジスタを弁して接続すると共に、チ
ップ内に設けた高４圧発生回路で発生させた電＃電圧よ
ｊＱＭＯ８）ランジスタのしきい値゛１電圧上高、い′
１圧を前記ＭＯ８トランジスタのゲートに印加すること
によって、メモリセルプレートと電源との間の抵抗を下
げると共に、電源投入時における素子破壊のおそれのな
い半導体記憶装置を得ることを目的としている。
以下、第２図を参照してこの発明の一実施例を説明する
。
。
％２凶において、Ｔ１ はドレインが電源（８）に、ソ
ースがメモリセルプレート（３）に、ゲートが７−ドＮ
１にそれぞれ接続されたＭＯ８）ランジスタ、（９）は
ＭＯ８）う／ジスタ’ｒ２． Ｔ３とキャパシタＣ１と
からなるチャージポンプ回路とＭＯ８）ランジス・−タ
Ｔ４ 、 Ｔａ 、 Ｔ６．からなるクランプ回路とで
構成され、＜シ返しクロックパルス１ぎ号ψ。
ースがメモリセルプレート（３）に、ゲートが７−ドＮ
１にそれぞれ接続されたＭＯ８）ランジスタ、（９）は
ＭＯ８）う／ジスタ’ｒ２． Ｔ３とキャパシタＣ１と
からなるチャージポンプ回路とＭＯ８）ランジス・−タ
Ｔ４ 、 Ｔａ 、 Ｔ６．からなるクランプ回路とで
構成され、＜シ返しクロックパルス１ぎ号ψ。
と’鴫諒’４圧ｖｃｃとｔ入力とし、ノードＮ工に■。
。＋８７ＴＨ（ｖＴＩｌｌはＭＯ８トランジスタのしき
い１直蹴出の電圧を出力する高電圧発生回路、０２は）
−ドＮ１と接地間に接続されたキャパシタ、Ｔ７は、ド
レインとゲートがメモリセルプレート（３）に接続され
、ソースが電源（８）に接続されたＭＯ８トランジスタ
である。
い１直蹴出の電圧を出力する高電圧発生回路、０２は）
−ドＮ１と接地間に接続されたキャパシタ、Ｔ７は、ド
レインとゲートがメモリセルプレート（３）に接続され
、ソースが電源（８）に接続されたＭＯ８トランジスタ
である。
次に、この実施例の動作について説明する。
第２図の回路において、ノードＮ１の電圧ｖＮ１は、電
源投入直後はｏＶであるが、その後、クロック／（／Ｌ
／ス鉤の周波数と電圧、チャージポンプ回路のキャパシ
タＣ１の容量、およびノードＮ１に接続されているキャ
パシタＯＱの容量で決定される時定数に従ってＶｃｃ
＋ ８％ｇまで上昇する。ここで、ａＶＴＨの項が出て
くるのは、この実施例ではクランプ回路を三つのＭ０８
トランジスタＴａ 、 Ｔｏ 。
源投入直後はｏＶであるが、その後、クロック／（／Ｌ
／ス鉤の周波数と電圧、チャージポンプ回路のキャパシ
タＣ１の容量、およびノードＮ１に接続されているキャ
パシタＯＱの容量で決定される時定数に従ってＶｃｃ
＋ ８％ｇまで上昇する。ここで、ａＶＴＨの項が出て
くるのは、この実施例ではクランプ回路を三つのＭ０８
トランジスタＴａ 、 Ｔｏ 。
Ｔｓｉ直列接続して構成しているからである。上記のと
お９、ノードＮ１の電圧ＶＮ工は、電源投入直後ｒｒｉ
ＱＶ であるので、ゲートがノードＮ１に接続されたＭ
ＯＳトランジスタＴｌは、電源投入直後においてＯＦＦ
状態にるる。そして、ノードＮ１の電圧ｖＮ１が上昇し
てＭＯＳ トランジスタのしき一値電圧ｖＴＨｔ’超え
た時点でＯＮ状態となる。従って、トランジスタＴ、
′ｆｃ介して電源（８）に接続されているメモリセルプ
レート１３１の電圧は、ノードＮ１の電圧ｖＮ１がトラ
ンジスタＴ１のしきい愼゛１圧ＶＴａｉ超えた時点から
ノードＮ１のＶＮ工の上昇に伴って上昇し、νＮ１が定
常状態（この実施的ではｖｃｃ＋８ｖＴＨ）に達した後
は、メモリセルプレー）ｔｉｌｌと電課（８）とがＭＯ
８）ランジスタＴ１のＯＮ抵抗で接続されたことになる
０従って、１４０８トランジスタＴ１のＯＮ抵抗を十分
小さくすれば、前述したメモリセルプレート（３）の１
圧変化に起因するメモリセルの読出しマージンの低下を
回避することができる。さらに、電源投入後において、
ノードＮ１の鑞圧ｖＮ工が上昇する時定敷金ある程度大
きく設定することによりメモリセルプレート（３）のｔ
＃投入後の電圧上昇をゆるやかにすることができるので
、前述した如きメモリセルプレート（３）と半導体基板
（１）との容量結合に基づく半導体基板電圧の浮き上り
がなくなシ、半導体基板電圧の浮き上υに起因する素子
の破壊を防ぐことも可能となる〇 なお、第２図のＭＯ８）ランジスタＴ７は、電源ＯＦＦ
のときメモリセルプレート（３）の１荷を放電するため
のものである〇 次に、第８図を参照してこの発明の他の実施例を説明す
る。この実施例は、チップ内に設けられた基板電圧発生
回路を駆動するクロックツ（ルスを高電圧発生回路を駆
動するクロックパルスに共用する実施例である。第８図
において、（１０＋ ｒｉミクロツクパルス１ｌｌＣ発
生するリング発振器、（１０は基板電圧発生回路である
。基板電圧発生回路（ｌりは、ＭＯ８）う／ラスタＴａ
、ＴｏとキャパシタＣ３とで構成されるチャージポン
プを用いて半導体基板ｉｌｌ ’ｉ負の電圧にバイアス
するものであり１、従来から一般的に内いられている技
術である。
お９、ノードＮ１の電圧ＶＮ工は、電源投入直後ｒｒｉ
ＱＶ であるので、ゲートがノードＮ１に接続されたＭ
ＯＳトランジスタＴｌは、電源投入直後においてＯＦＦ
状態にるる。そして、ノードＮ１の電圧ｖＮ１が上昇し
てＭＯＳ トランジスタのしき一値電圧ｖＴＨｔ’超え
た時点でＯＮ状態となる。従って、トランジスタＴ、
′ｆｃ介して電源（８）に接続されているメモリセルプ
レート１３１の電圧は、ノードＮ１の電圧ｖＮ１がトラ
ンジスタＴ１のしきい愼゛１圧ＶＴａｉ超えた時点から
ノードＮ１のＶＮ工の上昇に伴って上昇し、νＮ１が定
常状態（この実施的ではｖｃｃ＋８ｖＴＨ）に達した後
は、メモリセルプレー）ｔｉｌｌと電課（８）とがＭＯ
８）ランジスタＴ１のＯＮ抵抗で接続されたことになる
０従って、１４０８トランジスタＴ１のＯＮ抵抗を十分
小さくすれば、前述したメモリセルプレート（３）の１
圧変化に起因するメモリセルの読出しマージンの低下を
回避することができる。さらに、電源投入後において、
ノードＮ１の鑞圧ｖＮ工が上昇する時定敷金ある程度大
きく設定することによりメモリセルプレート（３）のｔ
＃投入後の電圧上昇をゆるやかにすることができるので
、前述した如きメモリセルプレート（３）と半導体基板
（１）との容量結合に基づく半導体基板電圧の浮き上り
がなくなシ、半導体基板電圧の浮き上υに起因する素子
の破壊を防ぐことも可能となる〇 なお、第２図のＭＯ８）ランジスタＴ７は、電源ＯＦＦ
のときメモリセルプレート（３）の１荷を放電するため
のものである〇 次に、第８図を参照してこの発明の他の実施例を説明す
る。この実施例は、チップ内に設けられた基板電圧発生
回路を駆動するクロックツ（ルスを高電圧発生回路を駆
動するクロックパルスに共用する実施例である。第８図
において、（１０＋ ｒｉミクロツクパルス１ｌｌＣ発
生するリング発振器、（１０は基板電圧発生回路である
。基板電圧発生回路（ｌりは、ＭＯ８）う／ラスタＴａ
、ＴｏとキャパシタＣ３とで構成されるチャージポン
プを用いて半導体基板ｉｌｌ ’ｉ負の電圧にバイアス
するものであり１、従来から一般的に内いられている技
術である。
この実施例では、基板′電圧発生回路（Ｉｌ）を駆動す
るクロックパルスと、高電圧発生回路（９）を駆動する
クロックパルスとして、一つのリング発振器−から出力
されるクロックパルスＩ２１Ｃｔ−共用している。従っ
て、この実施例では、電源投入後、半導体基板Ｉｌ＋が
基板電圧発生回路（ｌｌ）からの電圧によって負電圧に
バイアスされてゆく速度と、ノードＮ１の電圧ｖＮ工が
上昇してゆく速度とを最適の関係に調整することが容易
でらり、さらに、この発明を実施する際のチップ面積の
増大を少なくすることができるという利点もあるので、
この発明の好適な実施例の一つである。
るクロックパルスと、高電圧発生回路（９）を駆動する
クロックパルスとして、一つのリング発振器−から出力
されるクロックパルスＩ２１Ｃｔ−共用している。従っ
て、この実施例では、電源投入後、半導体基板Ｉｌ＋が
基板電圧発生回路（ｌｌ）からの電圧によって負電圧に
バイアスされてゆく速度と、ノードＮ１の電圧ｖＮ工が
上昇してゆく速度とを最適の関係に調整することが容易
でらり、さらに、この発明を実施する際のチップ面積の
増大を少なくすることができるという利点もあるので、
この発明の好適な実施例の一つである。
なお、上記実施例においては、高電圧発生回路（９）の
出力電圧Ｉ Ｖｃｃ ＋ ８Ｖ？Ｈに設定した場合につ
いて説明したが、Ｖｃｃ ＋ｖＴＨ以上であればよく、
また、ＭＯ８）ランジスタＴ１のＯＮ抵抗を小さくする
という観点からは、素子の耐圧が問題にならない範囲で
できるだけ高い電圧にすることが望ましい。
出力電圧Ｉ Ｖｃｃ ＋ ８Ｖ？Ｈに設定した場合につ
いて説明したが、Ｖｃｃ ＋ｖＴＨ以上であればよく、
また、ＭＯ８）ランジスタＴ１のＯＮ抵抗を小さくする
という観点からは、素子の耐圧が問題にならない範囲で
できるだけ高い電圧にすることが望ましい。
以上のように、この発明によれば、メモリセルプレート
と電源と（ｉ−ＭＯＳトランジスタｔ、介して接続する
と共に、チップ内に謀けた高電圧発生回路で発生させた
電源電圧によυＭＯＳトラ／ジスタのしきい値電圧以上
高い電圧を前記ＭＯ８）う／ジスタのゲートに印加する
ようにしたので、電源投入時に半導体基板電圧の浮き上
りｔ防止することができ、かつ、メモリセルプレートと
電源との間の抵抗を下げることができ、メモリセルの読
出しマージンを低下させることなく、電源投入時におけ
る素子破壊のおそれのない半導体記憶装置が得られる。
と電源と（ｉ−ＭＯＳトランジスタｔ、介して接続する
と共に、チップ内に謀けた高電圧発生回路で発生させた
電源電圧によυＭＯＳトラ／ジスタのしきい値電圧以上
高い電圧を前記ＭＯ８）う／ジスタのゲートに印加する
ようにしたので、電源投入時に半導体基板電圧の浮き上
りｔ防止することができ、かつ、メモリセルプレートと
電源との間の抵抗を下げることができ、メモリセルの読
出しマージンを低下させることなく、電源投入時におけ
る素子破壊のおそれのない半導体記憶装置が得られる。
第１図は、従来のｌトランジスタ・ｌキャパシタ型メモ
リの構造を示す断面図、第２図はこの発明の一実施例金
示す回路図、第８図は、この発明の他の実施例を示す回
路図である。 図において、＋３１Ｈメモリセルプレート、（９Ｈｄ高
４圧発生回路、（ｌりは基板電圧発生回路、Ｔ１はＭＯ
Ｓ）う／ジスタである。 なお、図中同一符号は同−又は相当する部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 第１頁の続き ０発 明 者 有 本 和 民 伊丹市瑞原４丁目アイ
研究所内 ０発 明 者 諸 岡 毅 −伊丹市瑞原４丁目アイ研
究所内 １番地 三菱電機株式会社エル・ニス・１番地 三菱電
機株式会社エル・ニス・手続補正書（自発） ２、発明の名称 半導体記憶装置 ３、補正をする者 代表者片山仁へ部 ６、補正の対象 旧書の発明の詳細な説明の欄。 １正の内容 ］細書第６頁第４行に「電源投入後直後」と〕を、「電
源投入直後」と訂正する。 （２）同第１Ｏ頁第１１行に「内いられている」とある
のを「用いられている」と訂正する。 以上
リの構造を示す断面図、第２図はこの発明の一実施例金
示す回路図、第８図は、この発明の他の実施例を示す回
路図である。 図において、＋３１Ｈメモリセルプレート、（９Ｈｄ高
４圧発生回路、（ｌりは基板電圧発生回路、Ｔ１はＭＯ
Ｓ）う／ジスタである。 なお、図中同一符号は同−又は相当する部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 第１頁の続き ０発 明 者 有 本 和 民 伊丹市瑞原４丁目アイ
研究所内 ０発 明 者 諸 岡 毅 −伊丹市瑞原４丁目アイ研
究所内 １番地 三菱電機株式会社エル・ニス・１番地 三菱電
機株式会社エル・ニス・手続補正書（自発） ２、発明の名称 半導体記憶装置 ３、補正をする者 代表者片山仁へ部 ６、補正の対象 旧書の発明の詳細な説明の欄。 １正の内容 ］細書第６頁第４行に「電源投入後直後」と〕を、「電
源投入直後」と訂正する。 （２）同第１Ｏ頁第１１行に「内いられている」とある
のを「用いられている」と訂正する。 以上
Claims (1)
- 【特許請求の範囲】 ｔｌｌｌトランジスター１キャパシタ型のメモリセル構
造金何する半導体記憶装置において、ドレインが電源に
接続されソースが上・記メモリセルのメモリセルプレー
トに接続されたＭＯＳ）ランジスタと、上記電源の電圧
よりも上記ＭＯＳトランジスタのしきい値電圧以上高い
電圧を発生する高電圧発生回路とを備え、上記ＭＯ８）
ランジスタのゲートに上記高電圧発生回路から発生する
電圧を印加するようにしたことを特徴とする半導体記憶
装置。 ＋２１１）う／ジスタ・ｌキャパシタ型のメモリセル構
造を何し基板電圧発生回路を内蔵した半導体記憶装置に
おいて、ドレインが電源に接続されソースが上記メモリ
セルのメモリセルプレートに接続されたＭＯＳトランジ
スタと、上記基板電圧発生回路を駆動するクロックパル
スによって駆動され上記電源の電圧よりも上記ＭＯ８）
ランジスタのしき一値電圧以上。 高ｖ−ｈ″！ＥＥＥを発生する高電圧発生回路と全備え
、上記ＭＯＳトランジスタのゲートに上記高電圧発生回
路から発生する電圧を印加するようにしたことｔ特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117753A JPS60261099A (ja) | 1984-06-07 | 1984-06-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117753A JPS60261099A (ja) | 1984-06-07 | 1984-06-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261099A true JPS60261099A (ja) | 1985-12-24 |
Family
ID=14719464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117753A Pending JPS60261099A (ja) | 1984-06-07 | 1984-06-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165090A (ja) * | 1987-04-30 | 1989-06-29 | Samsung Semiconductor & Teleommun Co Ltd | バックバイアス電圧発生回路 |
| US7200051B2 (en) | 2004-06-11 | 2007-04-03 | Fujitsu Limited | Semiconductor integrated circuit device having power supply startup sequence |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848294A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5862892A (ja) * | 1981-10-08 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5870490A (ja) * | 1981-10-21 | 1983-04-26 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1984
- 1984-06-07 JP JP59117753A patent/JPS60261099A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848294A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5862892A (ja) * | 1981-10-08 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5870490A (ja) * | 1981-10-21 | 1983-04-26 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165090A (ja) * | 1987-04-30 | 1989-06-29 | Samsung Semiconductor & Teleommun Co Ltd | バックバイアス電圧発生回路 |
| US7200051B2 (en) | 2004-06-11 | 2007-04-03 | Fujitsu Limited | Semiconductor integrated circuit device having power supply startup sequence |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4964082A (en) | Semiconductor memory device having a back-bias voltage generator | |
| US5398207A (en) | MOS random access memory device with an internal voltage-down converting transistor | |
| US5995435A (en) | Semiconductor memory device having controllable supplying capability of internal voltage | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| JPS6237468B2 (ja) | ||
| US6392472B1 (en) | Constant internal voltage generation circuit | |
| KR100512545B1 (ko) | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 | |
| JPS62212997A (ja) | 半導体集積回路装置 | |
| US6859386B2 (en) | Semiconductor memory device with memory cell having low cell ratio | |
| JP3536515B2 (ja) | 半導体記憶装置 | |
| JPS59165449A (ja) | 半導体記憶装置 | |
| EP0439154A2 (en) | Semiconductor memory device and data processing device using same | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| JPS6234397A (ja) | ダイナミツクメモリ装置 | |
| US5438543A (en) | Semiconductor memory using low power supply voltage | |
| US6236598B1 (en) | Clamping circuit for cell plate in DRAM | |
| JPS60261099A (ja) | 半導体記憶装置 | |
| JP2820910B2 (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| US5206551A (en) | Method for providing multi-level potentials at a sense node | |
| JP2801654B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH01162296A (ja) | Ｄｒａｍ | |
| US6285602B1 (en) | Semiconductor memory device provided with I/O clamp circuit | |
| JP2980463B2 (ja) | 半導体メモリ装置の駆動方法 | |
| JP3109184B2 (ja) | 信号発生回路 | |
| JP3068377B2 (ja) | ダイナミック形半導体記憶装置 |