JPS5862892A - Mosダイナミツクメモリ - Google Patents
MosダイナミツクメモリInfo
- Publication number
- JPS5862892A JPS5862892A JP56161497A JP16149781A JPS5862892A JP S5862892 A JPS5862892 A JP S5862892A JP 56161497 A JP56161497 A JP 56161497A JP 16149781 A JP16149781 A JP 16149781A JP S5862892 A JPS5862892 A JP S5862892A
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- JP
- Japan
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- word line
- signal
- cell plate
- voltage
- cell
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は1トランジスタ形MOSダイナミックRAM
において、セルプレート電圧をワード線信号で制御する
ことにより、高速に大きな信号を得ることができるMO
Sダイナミックメモリに関するものでおる。
において、セルプレート電圧をワード線信号で制御する
ことにより、高速に大きな信号を得ることができるMO
Sダイナミックメモリに関するものでおる。
一般に、1)ランジスタ形MO8ダイナミックRAMで
MOSキャパシタに蓄積された電荷の有無を2値情報の
“1“、O“に対応させている。
MOSキャパシタに蓄積された電荷の有無を2値情報の
“1“、O“に対応させている。
そして、トランスファゲートを”オン〃してMOSキャ
パシタに蓄積された電荷tビット線に転送する。この時
、電荷の有無によってビット線に生じる微少な電圧変化
をセンスアンプ回路で検出するものでるる。
パシタに蓄積された電荷tビット線に転送する。この時
、電荷の有無によってビット線に生じる微少な電圧変化
をセンスアンプ回路で検出するものでるる。
第1図は従来のMOSダイナミックメモリのメモリアレ
イを示す構成図でるる。(1)は左側および右側にそれ
ぞれマトリックス状に配置したメモリセルであり、その
詳細な断面を第2図に示す。(2)はマトリックス状に
配置したメモリセル(1)の各行ごとに設けたセンスア
ンプ回路、(3)はこのメモリセル(1)の各行ごとに
設けると共にそのセンスアンプ回路をはさんで左側およ
び右側にそれぞれ設けたダミーセル、(4)はメモリセ
ル(1)およびダミーセル+3)の行ごとに設けられ、
センスアンプ回路(2)ヲはさんで左側および右側にそ
れぞれ配置したビット線、(5)は左側および右側のメ
モリセル(1)の列ごとに配置したワード線、(6)は
左側および右側のダミーセル(3)にそれぞれ配置した
ダミーワード線、(7)は左側および右側のダミーセル
(3)にそれぞれ接続し、φP倍信号送られる一P線、
(8)は左側および右側のメモリセル(1)およびダミ
ーセル+3)に接続する電圧VDDを印加するセルプレ
ートトである。
イを示す構成図でるる。(1)は左側および右側にそれ
ぞれマトリックス状に配置したメモリセルであり、その
詳細な断面を第2図に示す。(2)はマトリックス状に
配置したメモリセル(1)の各行ごとに設けたセンスア
ンプ回路、(3)はこのメモリセル(1)の各行ごとに
設けると共にそのセンスアンプ回路をはさんで左側およ
び右側にそれぞれ設けたダミーセル、(4)はメモリセ
ル(1)およびダミーセル+3)の行ごとに設けられ、
センスアンプ回路(2)ヲはさんで左側および右側にそ
れぞれ配置したビット線、(5)は左側および右側のメ
モリセル(1)の列ごとに配置したワード線、(6)は
左側および右側のダミーセル(3)にそれぞれ配置した
ダミーワード線、(7)は左側および右側のダミーセル
(3)にそれぞれ接続し、φP倍信号送られる一P線、
(8)は左側および右側のメモリセル(1)およびダミ
ーセル+3)に接続する電圧VDDを印加するセルプレ
ートトである。
なお、第2図に示すメモリセル(1)はビット線(4)
を金属で構成し、ワード線をたとえばポリシリコンなど
のwLFIj1材料で構成する場合を示し、(8)はメ
モリ容量のセルプレートト、αOはゲート酸化膜、(l
llはメモリ端子を構成するN影領域、Q2+はメモリ
セル相互を分離する厚いフィールド酸化膜である。
を金属で構成し、ワード線をたとえばポリシリコンなど
のwLFIj1材料で構成する場合を示し、(8)はメ
モリ容量のセルプレートト、αOはゲート酸化膜、(l
llはメモリ端子を構成するN影領域、Q2+はメモリ
セル相互を分離する厚いフィールド酸化膜である。
次に、上記第1図に示すMOSダイナミックメモリの動
作について簡単に説明する。まず、例えば左側のワード
線(5)のうちの1本のワード線が選択されると、メモ
リ容量のほぼ1/2の容量t−もつダミーセルに接続さ
扛た右側のダミーワード線(りが選択される。このため
、対応する左側のビット線(4)と対応する右側のビッ
ト線(4)に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路(2)で検出・増幅するも
のである。
作について簡単に説明する。まず、例えば左側のワード
線(5)のうちの1本のワード線が選択されると、メモ
リ容量のほぼ1/2の容量t−もつダミーセルに接続さ
扛た右側のダミーワード線(りが選択される。このため
、対応する左側のビット線(4)と対応する右側のビッ
ト線(4)に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路(2)で検出・増幅するも
のである。
従来のメモリ動作では、ワード線電圧がVDDレベルに
達し“た時にビット線(4)に伝達される信号電荷量は
、メモリ容量をCS、トランスファゲートのしきい値電
圧をv7とするとC8(VDD−VT)でめった。嘔ら
に、ワード線のRC成分が大きい場合には、ワード線信
号が遅延し終端部における読み出し速度が遅れるために
高速動作に不適であった。
達し“た時にビット線(4)に伝達される信号電荷量は
、メモリ容量をCS、トランスファゲートのしきい値電
圧をv7とするとC8(VDD−VT)でめった。嘔ら
に、ワード線のRC成分が大きい場合には、ワード線信
号が遅延し終端部における読み出し速度が遅れるために
高速動作に不適であった。
したがって、この発明の目的は取り扱える信号電荷量を
飛躍的に増加させるとともにワード線信号の遅延を補償
して、大きな信号電荷を高速にビット線へ転送すること
ができるMOSダイナミックメモリを提供するものでお
る。
飛躍的に増加させるとともにワード線信号の遅延を補償
して、大きな信号電荷を高速にビット線へ転送すること
ができるMOSダイナミックメモリを提供するものでお
る。
このような目的を達成するため、この発明はワード線信
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するもので
おり、以下寮施例を用いて:1:1 詳細に説明する。
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するもので
おり、以下寮施例を用いて:1:1 詳細に説明する。
第8図はこの発明に係るMOSダイナミックメモリの一
実施例を示す構成図でめる。Q31はその詳細な回路を
第4図〜第6図に示すセルプレート電圧コントロール回
路である。
実施例を示す構成図でめる。Q31はその詳細な回路を
第4図〜第6図に示すセルプレート電圧コントロール回
路である。
なお、第4図に示すセルプレート電圧コントロール回路
において、(14a)〜(140)はエンハンスメント
型トランジスタで、第5図に示すセルグレート電圧コン
トロール回路において、(15a)はデグレッション型
トランジスタ、(15b)ハ工ンハンヌメント型トラン
ジスタで、第6図に示すセルグレート電圧コントロール
回路において(1f5L)は抵抗素子、(16b)ハエ
ンハンスメント型トランジスタである。′また、第7図
は第8図の一本のワード線についての回路図でセルプレ
ート電圧コントロール回路として第4図に示すものを接
続した例を示している。同図において、07)はXデコ
ーダ、(lll9はワード線ドライバ、Qlは第8図(
a)に示す−RR信号が送られるφRR線、(4)は第
8図(4)に示す−G信号が送られるφG線(5a)は
第8図(”) rc示す波形で立上がるワード線(5)
の駆動端、(5b)は第8図(e)に示す波形で立上が
るワード線(5)の終端、(8b)は第8図(e)に示
す波形で放電するセルグレート(8)の放電端、(8a
)は第8図(f)に示すセルプレート(8)の終端であ
る。
において、(14a)〜(140)はエンハンスメント
型トランジスタで、第5図に示すセルグレート電圧コン
トロール回路において、(15a)はデグレッション型
トランジスタ、(15b)ハ工ンハンヌメント型トラン
ジスタで、第6図に示すセルグレート電圧コントロール
回路において(1f5L)は抵抗素子、(16b)ハエ
ンハンスメント型トランジスタである。′また、第7図
は第8図の一本のワード線についての回路図でセルプレ
ート電圧コントロール回路として第4図に示すものを接
続した例を示している。同図において、07)はXデコ
ーダ、(lll9はワード線ドライバ、Qlは第8図(
a)に示す−RR信号が送られるφRR線、(4)は第
8図(4)に示す−G信号が送られるφG線(5a)は
第8図(”) rc示す波形で立上がるワード線(5)
の駆動端、(5b)は第8図(e)に示す波形で立上が
るワード線(5)の終端、(8b)は第8図(e)に示
す波形で放電するセルグレート(8)の放電端、(8a
)は第8図(f)に示すセルプレート(8)の終端であ
る。
次に上記構成によるMOSダイナミックメモリの動作に
ついて、第7図t″参照して説明する。まずxデコーダ
+17)によって選択されたワード線(5)がワード線
ドライバ(l樽によって駆動された時、ワード線信号は
第8図(1))に示すようにワード線(5)の駆動端(
5a)の立上りに対して第8図(C)に示すようにワー
ド線の終端(5b)の立上りが遅れる。このとき、第8
図(C)に示す遅れのワード線信号の立上がりにより、
あらかじめ電源電圧VDDに充電されていたセルプレー
ト(8)の電圧が放電び“れるが、この放電波形も第8
図(’3)に対して第8図(f)に示すように遅れる。
ついて、第7図t″参照して説明する。まずxデコーダ
+17)によって選択されたワード線(5)がワード線
ドライバ(l樽によって駆動された時、ワード線信号は
第8図(1))に示すようにワード線(5)の駆動端(
5a)の立上りに対して第8図(C)に示すようにワー
ド線の終端(5b)の立上りが遅れる。このとき、第8
図(C)に示す遅れのワード線信号の立上がりにより、
あらかじめ電源電圧VDDに充電されていたセルプレー
ト(8)の電圧が放電び“れるが、この放電波形も第8
図(’3)に対して第8図(f)に示すように遅れる。
そして、ワード線信号の立上がりが一番遅れる第8図(
e)に示す波形に対応するセルプレートの放電は第8図
(e)に示すように早くなる。
e)に示す波形に対応するセルプレートの放電は第8図
(e)に示すように早くなる。
また、第8図(f)に示す放電の遅れるセルプレートに
対応する第8図(11)に示すワード線信号は高速に立
上がっているため、メモリセ/l−(1)からビット線
(4)への信号電荷の転送は高速に行なわれ、ワード線
信号の遅延は補償嘔れることになる。
対応する第8図(11)に示すワード線信号は高速に立
上がっているため、メモリセ/l−(1)からビット線
(4)への信号電荷の転送は高速に行なわれ、ワード線
信号の遅延は補償嘔れることになる。
さらに、この時読み出でれる信号電荷にはワードM (
5rのレベルがVDDでめっでもトランスファゲートの
しきい餘鵞圧VTによる損失が生じないことがわかる。
5rのレベルがVDDでめっでもトランスファゲートの
しきい餘鵞圧VTによる損失が生じないことがわかる。
一方、セルグレート(8)の充電はセンスアンプ回路(
2)によるデータの検出・増幅後、るるいは楊き込み動
作後、ワード線(5)がとじる前にφG倍信号高レベル
にすることで行なわれる。データが“l“のめ合は、φ
Gが低レベルの時に(VDD−VT)でめったメモリ端
子(fりの電圧が(VDD−VT+αVno)にブ・−
ストされる(データが“l”の時ハ、トランスファゲー
トがカットオフしていることによる;αはブースF効率
)。データが0“の場合は、φGが低レベルの時にOv
であったメモリ端イ(川の電圧は、φ、Gが高レベルに
なってもOvに作持嘔れる(データが”0“の時は、ト
ランスフ1ゲートが一通してお1す、ビット線はセンス
アンプに工りovVcクフン1されている)。
2)によるデータの検出・増幅後、るるいは楊き込み動
作後、ワード線(5)がとじる前にφG倍信号高レベル
にすることで行なわれる。データが“l“のめ合は、φ
Gが低レベルの時に(VDD−VT)でめったメモリ端
子(fりの電圧が(VDD−VT+αVno)にブ・−
ストされる(データが“l”の時ハ、トランスファゲー
トがカットオフしていることによる;αはブースF効率
)。データが0“の場合は、φGが低レベルの時にOv
であったメモリ端イ(川の電圧は、φ、Gが高レベルに
なってもOvに作持嘔れる(データが”0“の時は、ト
ランスフ1ゲートが一通してお1す、ビット線はセンス
アンプに工りovVcクフン1されている)。
その後、ワード線(5)がとじるのでデータはメモリセ
ル内に取り込まれる。その結果、信号電荷として約Cs
(VDD−VT+αVDD)Cafjブース)効率、
通常〜09)が蓄積されることになる。このセルプレー
ト電圧の充放電が行なわれるのは第7図に示す回路から
明らかなように、選択されたワード@ (5Jについて
のみである。選択されないメモリセル(1)のセルプレ
ート(8)ハブリチャージタイム中に、プリチャージ信
号φ、PRによって電源電子VDDレベルに保持するよ
うになっている。
ル内に取り込まれる。その結果、信号電荷として約Cs
(VDD−VT+αVDD)Cafjブース)効率、
通常〜09)が蓄積されることになる。このセルプレー
ト電圧の充放電が行なわれるのは第7図に示す回路から
明らかなように、選択されたワード@ (5Jについて
のみである。選択されないメモリセル(1)のセルプレ
ート(8)ハブリチャージタイム中に、プリチャージ信
号φ、PRによって電源電子VDDレベルに保持するよ
うになっている。
なお、上記実施例ではセルグレート電圧コントロール回
路OJをワード線の終端部(5b)にのみ配置したもの
を示したが、これをワード線の駆動端、部(5a)に配
置してもよく、また、第9図に示す通りこれをワード線
の駆動端部(5a)と終端部(fit)の両方に配置し
てもよい。これらの場合、セルプレート電圧の立下り立
上りが早くなるため、アクセス時間が短縮されるサイク
ル時間が短縮される、等の効果がある。 、1.。
路OJをワード線の終端部(5b)にのみ配置したもの
を示したが、これをワード線の駆動端、部(5a)に配
置してもよく、また、第9図に示す通りこれをワード線
の駆動端部(5a)と終端部(fit)の両方に配置し
てもよい。これらの場合、セルプレート電圧の立下り立
上りが早くなるため、アクセス時間が短縮されるサイク
ル時間が短縮される、等の効果がある。 、1.。
以上詳細に説明したように、この発明に係るMOSダイ
ナミックメモリによれば、1トランジスタ形メモリの信
号電荷量をメモリセルの構造を変えることや、ワード線
信号にvDD以上の高電圧を使用することなしに、飛躍
的に増加賂せることができ、さらにRC成分によるワー
ド線の遅延が補償てれ、高速に大きな信号電圧を得るこ
とが可能になる。
ナミックメモリによれば、1トランジスタ形メモリの信
号電荷量をメモリセルの構造を変えることや、ワード線
信号にvDD以上の高電圧を使用することなしに、飛躍
的に増加賂せることができ、さらにRC成分によるワー
ド線の遅延が補償てれ、高速に大きな信号電圧を得るこ
とが可能になる。
第1図は従来のMOSダイナミックメモリのメモリアレ
イ金示す構成図、第2図はメモリセルの断面図、第8図
はこの発明に係るMOSダイナミックメモリの一実施例
を示す構成図、第4図は第8図のセルブレー)電圧コン
トロール回路の一実施例を示す回路図、第5図は第8図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、第6図は第8図のセルグレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第7図は第3
図の1本のワード線についての回路図、第8図(a)〜
(f)は第7図の各部の波形を示す鴎、第9i3dMO
sダイナミックメモリーの他の実施例を示す構成図であ
る。 (1)・・・メモリセル、(2)・・・センスアンプ“
tm路、+3)・・・ダミーセル、(4)・・・ビット
線、(5)・・・ワード線、(oし・ダミーワード線、
【7)・・−PM、(8)・・・セルプレート、(9)
・・・電源線、01・・・ゲート酸化膜、(1す・・・
メモリ端子、轢・・・フィールド酸化[、圓・・・セル
フ゛レート篭圧コントロ〜ル回V& 、(14a)〜(
140)・・・エンハンスメント型トフンジヌタ、(1
5a)・・・デグレッション撤トランジヌタ、 (1
51))・・・エンハンスメント型トランシ7り、tl
oa)・・・抵抗素子、(161))・・・エンノ1ン
スメント型トランジスタ、aη・・・Xデコーダ、IJ
m−0,ワード線ドライバ、θ9)・・・φPR線、陵
、・、φG線、代理人 葛野信− 第4図 第5図 第6図 、! 2 第8図
イ金示す構成図、第2図はメモリセルの断面図、第8図
はこの発明に係るMOSダイナミックメモリの一実施例
を示す構成図、第4図は第8図のセルブレー)電圧コン
トロール回路の一実施例を示す回路図、第5図は第8図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、第6図は第8図のセルグレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第7図は第3
図の1本のワード線についての回路図、第8図(a)〜
(f)は第7図の各部の波形を示す鴎、第9i3dMO
sダイナミックメモリーの他の実施例を示す構成図であ
る。 (1)・・・メモリセル、(2)・・・センスアンプ“
tm路、+3)・・・ダミーセル、(4)・・・ビット
線、(5)・・・ワード線、(oし・ダミーワード線、
【7)・・−PM、(8)・・・セルプレート、(9)
・・・電源線、01・・・ゲート酸化膜、(1す・・・
メモリ端子、轢・・・フィールド酸化[、圓・・・セル
フ゛レート篭圧コントロ〜ル回V& 、(14a)〜(
140)・・・エンハンスメント型トフンジヌタ、(1
5a)・・・デグレッション撤トランジヌタ、 (1
51))・・・エンハンスメント型トランシ7り、tl
oa)・・・抵抗素子、(161))・・・エンノ1ン
スメント型トランジスタ、aη・・・Xデコーダ、IJ
m−0,ワード線ドライバ、θ9)・・・φPR線、陵
、・、φG線、代理人 葛野信− 第4図 第5図 第6図 、! 2 第8図
Claims (1)
- ワード線を行方向(あるいは列方向)に、ビット線を列
方向(あるいは行方向)に配置し、ワード線信号でセル
プレート電圧t−m電し、ワード線が選択駆動されてい
る時間内にそのセルグレートを再充電させる方式の1ト
ランジスタ形ダイナミツクメモリにおいて、前記セルプ
レート電圧コントロール回路が、ワード線の駆動端部あ
るいは駆動端部と終端部に配置されたことを特徴とする
MOSダイナミックメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161497A JPS5862892A (ja) | 1981-10-08 | 1981-10-08 | Mosダイナミツクメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161497A JPS5862892A (ja) | 1981-10-08 | 1981-10-08 | Mosダイナミツクメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5862892A true JPS5862892A (ja) | 1983-04-14 |
Family
ID=15736187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56161497A Pending JPS5862892A (ja) | 1981-10-08 | 1981-10-08 | Mosダイナミツクメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5862892A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60261099A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02238660A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
US6717880B2 (en) | 2001-12-24 | 2004-04-06 | Hynix Semiconductor Inc | Current reducing device in sense amplifier over driver scheme of semiconductor memory chips and its method |
-
1981
- 1981-10-08 JP JP56161497A patent/JPS5862892A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60261099A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02238660A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
US6717880B2 (en) | 2001-12-24 | 2004-04-06 | Hynix Semiconductor Inc | Current reducing device in sense amplifier over driver scheme of semiconductor memory chips and its method |
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