JPS5870490A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
- Publication number
- JPS5870490A JPS5870490A JP56169376A JP16937681A JPS5870490A JP S5870490 A JPS5870490 A JP S5870490A JP 56169376 A JP56169376 A JP 56169376A JP 16937681 A JP16937681 A JP 16937681A JP S5870490 A JPS5870490 A JP S5870490A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- cell plate
- signal
- dynamic memory
- delayed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007599 discharging Methods 0.000 claims abstract 2
- 230000003111 delayed effect Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011838 internal investigation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は１トランジスタ形ＭＯＳダイナミックＲＡＭ
において、セルプレート電圧をワード線信号で制御する
ことにより、高速に大きな信号を得ることができるＭＯ
Ｓダイナミックメモリに関するものである。
において、セルプレート電圧をワード線信号で制御する
ことにより、高速に大きな信号を得ることができるＭＯ
Ｓダイナミックメモリに関するものである。
一般に、１トランジスタ形ＭＯＳグイナミソクＲＡＭで
はＭＯＳキャパシタに蓄積された電荷の有無を２値情報
の′″１＃ 、 ％Ｑ＃に対応させている。そして、ト
ランスファゲートを１オン′してＭＯＳキャパシタに蓄
積された電荷をビット線に転送する。この時、電荷の有
無によってビット線に生じる微少な電圧変化をセンスア
ンプ回路で検出するものである。
はＭＯＳキャパシタに蓄積された電荷の有無を２値情報
の′″１＃ 、 ％Ｑ＃に対応させている。そして、ト
ランスファゲートを１オン′してＭＯＳキャパシタに蓄
積された電荷をビット線に転送する。この時、電荷の有
無によってビット線に生じる微少な電圧変化をセンスア
ンプ回路で検出するものである。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセルであり、その
詳細な断面を第２図に示す。（２）はマトリックス状に
配置したメモリセル（１）の各行ごとに設けたセンスア
ンプ回路、（３）はこのメモリセル（１）の各行ごとに
設けると共にそのセンスアンプ回路をはさんで左側およ
び右側にそれぞれ設けたダミーセル、（４）はメモリセ
ル（］）およびダミーセル（３）の行ごとに設けられ、
センスアンプ回路（２）をはさんで左側および右側にそ
れぞれ配置したビット線、（５）は左側および右側のメ
モリセル（１）の列ごとに配置したワード線、（６）は
左側および右側のダミーセル（３）にそれぞれ配置した
ダミーワード線、（７）は左側および右側のダミーセル
（３）にそれぞれ接続し、φＰ倍信号送られるφＰ線、
（８）は左側および右側のメモリセル（１）およびダミ
ーセル（３）ｌこ接続する電圧ＶＤＤを印加するセルプ
レートである。
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセルであり、その
詳細な断面を第２図に示す。（２）はマトリックス状に
配置したメモリセル（１）の各行ごとに設けたセンスア
ンプ回路、（３）はこのメモリセル（１）の各行ごとに
設けると共にそのセンスアンプ回路をはさんで左側およ
び右側にそれぞれ設けたダミーセル、（４）はメモリセ
ル（］）およびダミーセル（３）の行ごとに設けられ、
センスアンプ回路（２）をはさんで左側および右側にそ
れぞれ配置したビット線、（５）は左側および右側のメ
モリセル（１）の列ごとに配置したワード線、（６）は
左側および右側のダミーセル（３）にそれぞれ配置した
ダミーワード線、（７）は左側および右側のダミーセル
（３）にそれぞれ接続し、φＰ倍信号送られるφＰ線、
（８）は左側および右側のメモリセル（１）およびダミ
ーセル（３）ｌこ接続する電圧ＶＤＤを印加するセルプ
レートである。
なお、第２図に示すメモリセル（］）はビット線（４）
を金属で構成し、ワード線をたとえばポリシリコンなど
の電極材料で構成する場合を示し、（８）はメモリ容量
のセルプレート、０１はゲート酸化膜、０］）はメモリ
端子を構成するＮ影領域、０２はメモリセル相互を分離
する厚いフィールド酸化膜である。
を金属で構成し、ワード線をたとえばポリシリコンなど
の電極材料で構成する場合を示し、（８）はメモリ容量
のセルプレート、０１はゲート酸化膜、０］）はメモリ
端子を構成するＮ影領域、０２はメモリセル相互を分離
する厚いフィールド酸化膜である。
次に、上記第１図に示すＭＯＳダイナミックメモリの動
作について簡単に説明する。まず、例えば左側のワード
線（５）のうちの１本のワード線が選択されると、メモ
リ容量のほぼ１／２の容量をもつダミーセルに接続され
た右側のダミーワード線（６）が選択される。このため
、対応する左側のビット線（４）と対応する右側のビッ
ト線（４）に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路（２）で検出・増幅するも
のである。
作について簡単に説明する。まず、例えば左側のワード
線（５）のうちの１本のワード線が選択されると、メモ
リ容量のほぼ１／２の容量をもつダミーセルに接続され
た右側のダミーワード線（６）が選択される。このため
、対応する左側のビット線（４）と対応する右側のビッ
ト線（４）に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路（２）で検出・増幅するも
のである。
従来のメモリ動作では、ワード線電圧がＶＤＤレベルに
達した時にビット線（４）に伝達される信号電荷量は、
メモリ容量をＣ５ｓ ）ランスファゲートのしきい値電
圧を７丁とするとＣ３（ＶＤＤ ＶＴ）であった。
達した時にビット線（４）に伝達される信号電荷量は、
メモリ容量をＣ５ｓ ）ランスファゲートのしきい値電
圧を７丁とするとＣ３（ＶＤＤ ＶＴ）であった。
さらに、ワード線のＲＣ成分が大きい場合には、ワード
線信号が遅延し終端部における読み出し速度が遅れるた
めに高速動作に不適であ−・た。
線信号が遅延し終端部における読み出し速度が遅れるた
めに高速動作に不適であ−・た。
したがって、この発明の目的は取り扱える信号電荷量を
飛躍的に増加させるとともにワード線信号の遅延を補償
して、大きな信号電荷を高速にビット線へ転送すること
ができるＭＯＳダイナミックメモリを提供するものであ
る。
飛躍的に増加させるとともにワード線信号の遅延を補償
して、大きな信号電荷を高速にビット線へ転送すること
ができるＭＯＳダイナミックメモリを提供するものであ
る。
このような目的を達成するため、この発明はワード線信
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するもので
あり、以下実施例を用いて詳細に説明する。
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するもので
あり、以下実施例を用いて詳細に説明する。
第３図はこの発明に係るＭＯＳダイナミックメモリの一
実施例を示す構成図である。０［有］はその詳細な回路
を第４図〜第６図に示すセルプレート電圧コントロール
回路である。
実施例を示す構成図である。０［有］はその詳細な回路
を第４図〜第６図に示すセルプレート電圧コントロール
回路である。
なお、第４図に示すセルプレート電圧コントロール回路
において、（１４ａ）〜（１４ｃ）はエンハンスメント
型トランジスタで、第５図に示すセルプレート電圧コン
トロール回路において、（１５ａ）はデプレッション型
トランジスタ、（１５ｂ）はエンハンスメント型トラン
ジスタで、第６図に示すセルプレート電圧コントロール
回路において（１６ａ）は抵抗素子、（１６ｂ）はエン
ハンスメント型トランジスタである。また、第７図は第
８図の一本のワード線について回路図でセルプレート電
圧コントロール回路として第４図に示すものを接続した
例を示している。同図において、α力はＸデコーダ、（
ト）はワード線ドライバ、θ侍は第８図（ａ）に示すφ
ＰＲ信号が送られるφＰＲ線、翰は第８図（ｄ）に示す
φＧ信号が送られるφＧ線（５ａ）は第８図（ｂ）に示
す波形で立上がるワード線（５）の駆動端、（５ｂ）は
第８図（ｃ）に示す波形で立上がるワード線（５）の終
端、（８ｂ）は第８図（ｅ）に示す波形で放電するセル
プレート（８）の放電端、（８ａ）は第８図（ｆ）に示
すセルプレート（８）の終端である。
において、（１４ａ）〜（１４ｃ）はエンハンスメント
型トランジスタで、第５図に示すセルプレート電圧コン
トロール回路において、（１５ａ）はデプレッション型
トランジスタ、（１５ｂ）はエンハンスメント型トラン
ジスタで、第６図に示すセルプレート電圧コントロール
回路において（１６ａ）は抵抗素子、（１６ｂ）はエン
ハンスメント型トランジスタである。また、第７図は第
８図の一本のワード線について回路図でセルプレート電
圧コントロール回路として第４図に示すものを接続した
例を示している。同図において、α力はＸデコーダ、（
ト）はワード線ドライバ、θ侍は第８図（ａ）に示すφ
ＰＲ信号が送られるφＰＲ線、翰は第８図（ｄ）に示す
φＧ信号が送られるφＧ線（５ａ）は第８図（ｂ）に示
す波形で立上がるワード線（５）の駆動端、（５ｂ）は
第８図（ｃ）に示す波形で立上がるワード線（５）の終
端、（８ｂ）は第８図（ｅ）に示す波形で放電するセル
プレート（８）の放電端、（８ａ）は第８図（ｆ）に示
すセルプレート（８）の終端である。
次に上記構成によるＭＯＳダイナミックメモリの動作に
ついて、第７図を参照して説明する。まずＸデコーダα
力によって選択されたワード線（５）がワード線ドライ
バ（至）によって駆動された時、ワード線信号は第８図
（ｂ）に示すようにワード線（５）の駆動端（５ａ）の
立上りに対して第８図（ｃ）に示すようにワード線の終
端（５ｂ）の立上りが遅れる。このとき、第８図（ｃ）
に示す遅れのワード線信号の立上がりにより、あらかじ
めチップ内部で発生された電圧ＶＧＧ（＞ＶＤＤ）に充
電されていたセルプレート（８）の電圧が放電されるが
、この放電波形も第８図（ｅ）に対して第８図（ｆ）に
示すように遅れる。そして、ワード線信号の立上がりが
一番遅れる第８図（Ｃ）に示す波形に対応するセルプレ
ートの放電は第８図（ｅ）に示すように早くなる。また
、第８図（ｆ）に示す放電の遅れるセルプレー１・に対
応する第８図（ｂ）に示すワード線信号は高速に立上が
っているため、メモリセル（１）からビット線（４）−
の信号電荷の転送は高速に行なわれ、ワード線信号の遅
延は補償されることになる。さらに、この時読み出され
る信号電荷にはワード線（５）のレベルがＶＤ＋１であ
ってもトランスファゲートのしきい値電圧ｖＴによる損
失が生じないことがわかる。一方、セルプレート（８）
の充電はセンスアンプ回路（２）によるデータの検出・
増幅後、あるいは書き込み動作後、ワード線（５）がと
じる前にφＧ倍信号高レベル（Ｖｃｃ）にすることで行
なわれる。データが甲の場合は、φＧが低レベルの時に
（ＶＤＤ ＶＴ）であったメモリ端子０１）の電圧が
（ＶＤＤ−ＶＴ十αｖＧＧ）にブーストされる（データ
が・１′の時は、トランスファゲートがカットオフして
いることによる；αはブースト効率）。データが′０′
の場合は、φＧが低レベルの時にＯｖであったメモリ端
子０めの電圧は、φＧが高レベルになっても０■に保持
される（データが１０′の時は、トランスファゲートが
導通しており、ビット線はセンスアンプによりＯＶにク
ランプされている）。その後、ワード線（５）がとじる
のでデータはメモリセル内に取り込まれる。その結果、
信号電荷として約Ｃ３（ＶＤＤ ＶＴ＋αＶｃｃ）
（αはブースト効率、通常〜０９）が蓄積されることに
なる。このセルプレート電圧の充放電が行なわれるのは
第７図に示す回路から明らかなように、選択されたワー
ド線（５）についてのみである。選択されないメモリセ
ル（１）のセルプレー１・（８）はプリチャージタイム
中に、プリチャージ信号φＰＲ（＞ＶＧＧ十ＶＴ）によ
ってチップ内部で発生された電圧ＶＧＧ（＞ＶＤＤ）レ
ベルに保持するようになっている。第５図、第６図に示
したセルプレート電圧コントロール回路を用いた場合は
、セルプレート（８）の再充電は、デプレッション型ト
ランジスタ（ｔ５ａ）ないしは抵抗体（１６ａ）によっ
てＶＧＧまでなされるので、φＧはＶＤＤまで昇圧され
ればよい。このときワード線（５）はＶＤＤなのでエン
ハンスメント型トランジスタ（１６ｂ）はカットオフさ
れていて、デプレッション型トランジスタ（１５ａ）な
いし抵抗体（１６ａ）からの再充電を可能としている。
ついて、第７図を参照して説明する。まずＸデコーダα
力によって選択されたワード線（５）がワード線ドライ
バ（至）によって駆動された時、ワード線信号は第８図
（ｂ）に示すようにワード線（５）の駆動端（５ａ）の
立上りに対して第８図（ｃ）に示すようにワード線の終
端（５ｂ）の立上りが遅れる。このとき、第８図（ｃ）
に示す遅れのワード線信号の立上がりにより、あらかじ
めチップ内部で発生された電圧ＶＧＧ（＞ＶＤＤ）に充
電されていたセルプレート（８）の電圧が放電されるが
、この放電波形も第８図（ｅ）に対して第８図（ｆ）に
示すように遅れる。そして、ワード線信号の立上がりが
一番遅れる第８図（Ｃ）に示す波形に対応するセルプレ
ートの放電は第８図（ｅ）に示すように早くなる。また
、第８図（ｆ）に示す放電の遅れるセルプレー１・に対
応する第８図（ｂ）に示すワード線信号は高速に立上が
っているため、メモリセル（１）からビット線（４）−
の信号電荷の転送は高速に行なわれ、ワード線信号の遅
延は補償されることになる。さらに、この時読み出され
る信号電荷にはワード線（５）のレベルがＶＤ＋１であ
ってもトランスファゲートのしきい値電圧ｖＴによる損
失が生じないことがわかる。一方、セルプレート（８）
の充電はセンスアンプ回路（２）によるデータの検出・
増幅後、あるいは書き込み動作後、ワード線（５）がと
じる前にφＧ倍信号高レベル（Ｖｃｃ）にすることで行
なわれる。データが甲の場合は、φＧが低レベルの時に
（ＶＤＤ ＶＴ）であったメモリ端子０１）の電圧が
（ＶＤＤ−ＶＴ十αｖＧＧ）にブーストされる（データ
が・１′の時は、トランスファゲートがカットオフして
いることによる；αはブースト効率）。データが′０′
の場合は、φＧが低レベルの時にＯｖであったメモリ端
子０めの電圧は、φＧが高レベルになっても０■に保持
される（データが１０′の時は、トランスファゲートが
導通しており、ビット線はセンスアンプによりＯＶにク
ランプされている）。その後、ワード線（５）がとじる
のでデータはメモリセル内に取り込まれる。その結果、
信号電荷として約Ｃ３（ＶＤＤ ＶＴ＋αＶｃｃ）
（αはブースト効率、通常〜０９）が蓄積されることに
なる。このセルプレート電圧の充放電が行なわれるのは
第７図に示す回路から明らかなように、選択されたワー
ド線（５）についてのみである。選択されないメモリセ
ル（１）のセルプレー１・（８）はプリチャージタイム
中に、プリチャージ信号φＰＲ（＞ＶＧＧ十ＶＴ）によ
ってチップ内部で発生された電圧ＶＧＧ（＞ＶＤＤ）レ
ベルに保持するようになっている。第５図、第６図に示
したセルプレート電圧コントロール回路を用いた場合は
、セルプレート（８）の再充電は、デプレッション型ト
ランジスタ（ｔ５ａ）ないしは抵抗体（１６ａ）によっ
てＶＧＧまでなされるので、φＧはＶＤＤまで昇圧され
ればよい。このときワード線（５）はＶＤＤなのでエン
ハンスメント型トランジスタ（１６ｂ）はカットオフさ
れていて、デプレッション型トランジスタ（１５ａ）な
いし抵抗体（１６ａ）からの再充電を可能としている。
選択されないメモリセル（１）のセルプレート（８）は
ＶＧＧに充電されたままにとどまっている。
ＶＧＧに充電されたままにとどまっている。
以上詳細に説明しすこように、この発明に係るＭＯＳタ
イナミソクメモリによれば、１トランジスタ形メモリの
信号電荷量をメモリセルの構造を変えることや、ワード
線信号にＶｒ）Ｄ以上の高電圧を使用することなしに、
飛躍的に増加させることができ、さらにＲＣ成分による
ワード線の遅延が補償され、高速に大きな信号電圧を得
ることが可能になる。
イナミソクメモリによれば、１トランジスタ形メモリの
信号電荷量をメモリセルの構造を変えることや、ワード
線信号にＶｒ）Ｄ以上の高電圧を使用することなしに、
飛躍的に増加させることができ、さらにＲＣ成分による
ワード線の遅延が補償され、高速に大きな信号電圧を得
ることが可能になる。
第１図は従来のＭＯＳグイナミソクメモリのメモリアレ
イを示す構成図、第２図はメモリセルの断面図、第３図
はこの発明に係るＭＯＳダイナミックメモリの一実施例
を示す構成図、第４図は第３図のセルプレート電圧コン
トロール回路の一実施例を示す回路図、第５図は第３図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、ｍ６図は第３図のセルプレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第７図は第３
図の１本のワード線についての回路図、第８図（ａ）〜
（ｆ）は第７図の各部の波形を示す図である。 （１）・・メモリセル、（２）・・センスアンプ回路、
（３）・・・ダミーセル、（４）・・・ビット線、（５
）・・ワード線、（６）・ダミーワード線、（７）・・
φＰ線、（８）・セルプレート、（９）・・・電源線、
００・・ゲート酸化膜、０】）・・メモリ端子、０力・
・・フィールド酸化膜、０′３・・・セルプレート電圧
コントロールｎｎＦＮ、（１４ａ）〜（１４ｃ）・・・
エンハンスメント型トランジスタ、（１５ａ）・・デプ
レッション型トランジスタ、（１５ｂ）・・・エンハン
スメント型トランジスタ、（１６ａ）・・・抵抗素子、
（１６ｂ）・・・エンハンスメント型トランジスタ、α
力・・Ｘデコーダ、（ト）・・・ワード線ドライバ、α
ト・・φＰＲ線、（ホ）・・φＧ線代理人 葛野信− 内偵 第４図 第５図 第６図
イを示す構成図、第２図はメモリセルの断面図、第３図
はこの発明に係るＭＯＳダイナミックメモリの一実施例
を示す構成図、第４図は第３図のセルプレート電圧コン
トロール回路の一実施例を示す回路図、第５図は第３図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、ｍ６図は第３図のセルプレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第７図は第３
図の１本のワード線についての回路図、第８図（ａ）〜
（ｆ）は第７図の各部の波形を示す図である。 （１）・・メモリセル、（２）・・センスアンプ回路、
（３）・・・ダミーセル、（４）・・・ビット線、（５
）・・ワード線、（６）・ダミーワード線、（７）・・
φＰ線、（８）・セルプレート、（９）・・・電源線、
００・・ゲート酸化膜、０】）・・メモリ端子、０力・
・・フィールド酸化膜、０′３・・・セルプレート電圧
コントロールｎｎＦＮ、（１４ａ）〜（１４ｃ）・・・
エンハンスメント型トランジスタ、（１５ａ）・・デプ
レッション型トランジスタ、（１５ｂ）・・・エンハン
スメント型トランジスタ、（１６ａ）・・・抵抗素子、
（１６ｂ）・・・エンハンスメント型トランジスタ、α
力・・Ｘデコーダ、（ト）・・・ワード線ドライバ、α
ト・・φＰＲ線、（ホ）・・φＧ線代理人 葛野信− 内偵 第４図 第５図 第６図
Claims (5)
- （１）ワード線を行方向（あるいは列方向）に、ビット
線を列方向（ある（″）は行方向）に配置した１トラン
ジスタ形ダイナミツクメモリにおいて、ワード線信号で
電源電圧以上に充電されていたセルプレート電圧を放電
し、ワード線が選択駆動されている時間内にそのセルプ
レートを電源電圧以上に再充電することを特徴とするＭ
ＯＳダイナミックメモリ。 - （２）前記セルプレート電圧コントロール回路がワード
線の終端部に配置されたことを特徴とする特許請求の範
囲第１項記載のＭＯＳダイナミックメモリ。 - （３）前記セルプレート電圧コントロール回路が８つの
エンハンスメント型トランジスタで構成された特許請求
の範囲第１項記載のＭＯＳダイナミックメモリ。 - （４）前記セルプレート電圧コントロール回路が１つの
デプレッション型トランジスタと１つのエンハンスメン
ト型トランジスタで構成された特許請求の範囲第１項記
載のＭＯＳダイナミックメモリ。 - （５）前記セルプレート電圧コントロール回路が１つの
抵抗素子と１つのエンハンスメント型トランジスタで構
成された特許請求の範囲第１項記載のＭＯＳダイナミッ
クメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169376A JPS5870490A (ja) | 1981-10-21 | 1981-10-21 | Ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169376A JPS5870490A (ja) | 1981-10-21 | 1981-10-21 | Ｍｏｓダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870490A true JPS5870490A (ja) | 1983-04-26 |
Family
ID=15885439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169376A Pending JPS5870490A (ja) | 1981-10-21 | 1981-10-21 | Ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217291A (ja) * | 1983-05-25 | 1984-12-07 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS60261099A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02238660A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641593A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
-
1981
- 1981-10-21 JP JP56169376A patent/JPS5870490A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641593A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217291A (ja) * | 1983-05-25 | 1984-12-07 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS60261099A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02238660A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4593382A (en) | MOS dynamic memory device | |
| EP0211232B1 (en) | Semiconductor memory in which data readout operation is carried out over wide power voltage range | |
| JPS5951072B2 (ja) | 半導体メモリ装置 | |
| IE51610B1 (en) | A static type random access memory | |
| JPS5862893A (ja) | Ｍｏｓダイナミツクメモリ | |
| EP0373672B1 (en) | Semiconductor memory circuit having an improved restoring control circuit | |
| US5673219A (en) | Apparatus and method for reducing leakage current in a dynamic random access memory | |
| US6418073B1 (en) | Semiconductor memory device | |
| JPH0863967A (ja) | Ｄｒａｍ内のアクセストランジスタを介したチャージ転送の検知のためのセンス回路 | |
| JPS58158096A (ja) | ダイナミツクランダムアクセスメモリ用の検知・回復回路 | |
| JPS6282597A (ja) | 半導体記憶装置 | |
| EP0426071B1 (en) | Semiconductor memory apparatus | |
| JPS5870490A (ja) | Ｍｏｓダイナミツクメモリ | |
| EP0451000B1 (en) | Semiconductor memory device having improved controlling function for data buses | |
| JPS5862892A (ja) | Ｍｏｓダイナミツクメモリ | |
| JPH03160689A (ja) | 半導体メモリ | |
| JPS6299975A (ja) | 半導体記憶回路 | |
| JPH06349280A (ja) | 半導体記憶装置 | |
| US6201749B1 (en) | Semiconductor memory | |
| JP2835079B2 (ja) | 半導体記憶装置の制御方法 | |
| JPH0377595B2 (ja) | ||
| JPS59217291A (ja) | Ｍｏｓダイナミツクメモリ | |
| JPH0612625B2 (ja) | Ｍｏｓダイナミックメモリ | |
| JPH029084A (ja) | ダイナミックｒａｍ | |
| JPS5862894A (ja) | Ｍｏｓダイナミツクメモリ |