JPS5862894A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
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- JPS5862894A JPS5862894A JP56161609A JP16160981A JPS5862894A JP S5862894 A JPS5862894 A JP S5862894A JP 56161609 A JP56161609 A JP 56161609A JP 16160981 A JP16160981 A JP 16160981A JP S5862894 A JPS5862894 A JP S5862894A
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- cell
- memory
- dummy
- voltage
- cell plate
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明＃−ｔ１トランジスタ形Ｍ６日ダイナミックメ
モリにおいて、セルプレート電圧をワード線信号で制御
することにより、高速に大きな信号を得ることができる
Ｍ５Ｂダイナミックメモリに関するものである。
モリにおいて、セルプレート電圧をワード線信号で制御
することにより、高速に大きな信号を得ることができる
Ｍ５Ｂダイナミックメモリに関するものである。
一般に、１トランジスタ形Ｍ（５８ダイナミックＲＡＭ
ではＭ？５日チャバシタに蓄積された電荷の有無を２値
情報の＃１＃、＃デに対応させている。
ではＭ？５日チャバシタに蓄積された電荷の有無を２値
情報の＃１＃、＃デに対応させている。
そして、トランス７アゲートを”オン“してＭ５Ｂキャ
パシタに蓄積された電荷をビット線に転送する。この時
、電荷の有無によってビット線に生じる微少な電圧変化
をセンスアンプ回路で検出するものである。
パシタに蓄積された電荷をビット線に転送する。この時
、電荷の有無によってビット線に生じる微少な電圧変化
をセンスアンプ回路で検出するものである。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図である。（１）は左側および右１１にそ
れぞれマトリックス状に配置したメモリセルであり、そ
の詳細な断面を第２図に示す。（２）ハマトリックス状
に配置したメモリセル（１）の各行ごとに設けたセンス
アンプ回路、（３）ｌｄこのメモリセル（１）の各行ご
とに設けると共にそのセンスアンプ回路をはさんで左側
および右側にそれぞれ設けたダミーセル、（４）はメモ
リセル（１）およびダミーセル（３）の行ごとに設けら
れ、センスアンプ回路（２）をはさんで左側および右側
にそれぞれ配置したビット線、（５）は左側および右側
のメモリセル（１）の列ごとに配置したワード線、（６
）は左側および右側のダミーセル（３）にそれぞれ配置
したダミーワード線、（７）は左側および右側のダミー
セル（３）にそれぞれ接続し、ｓｐ倍号が送られるーｐ
線、（８）ｉｄ左側および右側のメモリセル（１）およ
びダミーセル（３）に接続する電圧ＶＤｐ ｆ印加する
セルプレートである。
イを示す構成図である。（１）は左側および右１１にそ
れぞれマトリックス状に配置したメモリセルであり、そ
の詳細な断面を第２図に示す。（２）ハマトリックス状
に配置したメモリセル（１）の各行ごとに設けたセンス
アンプ回路、（３）ｌｄこのメモリセル（１）の各行ご
とに設けると共にそのセンスアンプ回路をはさんで左側
および右側にそれぞれ設けたダミーセル、（４）はメモ
リセル（１）およびダミーセル（３）の行ごとに設けら
れ、センスアンプ回路（２）をはさんで左側および右側
にそれぞれ配置したビット線、（５）は左側および右側
のメモリセル（１）の列ごとに配置したワード線、（６
）は左側および右側のダミーセル（３）にそれぞれ配置
したダミーワード線、（７）は左側および右側のダミー
セル（３）にそれぞれ接続し、ｓｐ倍号が送られるーｐ
線、（８）ｉｄ左側および右側のメモリセル（１）およ
びダミーセル（３）に接続する電圧ＶＤｐ ｆ印加する
セルプレートである。
なお、第２図に示すメモリセル（１）はビット線（４）
を金属で構成し、ワード線をたとえばポリシリコンなど
の電極材料で構成する場合を示し、（８）はメモリ容量
のセルプレート、（１０）はダート酸化膜、（１１）は
メモリ端子を構成するＮ影領域、（１２）はメモリセル
相互を分離する厚いフィールド酸化膜である。
を金属で構成し、ワード線をたとえばポリシリコンなど
の電極材料で構成する場合を示し、（８）はメモリ容量
のセルプレート、（１０）はダート酸化膜、（１１）は
メモリ端子を構成するＮ影領域、（１２）はメモリセル
相互を分離する厚いフィールド酸化膜である。
次に、上記第１図に示すＵＯＳダイナミックメモリの動
作について簡単に説明する。まず、例えば左側のワード
線（５）のうちの１本のワード線が選択されると、メモ
リ容量のほぼ１／２の谷ｔをもつダミーセルに接続され
た右側のダミーワード線（６）が選択される。このため
、対応する左側のビット線（４）と対応する右側のビン
）ｉｌ、（４）に信号電荷を転送し、このときに生ずる
微少な電位差をセンスアンプ回路（２）で検出・増幅す
るものである。
作について簡単に説明する。まず、例えば左側のワード
線（５）のうちの１本のワード線が選択されると、メモ
リ容量のほぼ１／２の谷ｔをもつダミーセルに接続され
た右側のダミーワード線（６）が選択される。このため
、対応する左側のビット線（４）と対応する右側のビン
）ｉｌ、（４）に信号電荷を転送し、このときに生ずる
微少な電位差をセンスアンプ回路（２）で検出・増幅す
るものである。
従来のメモリ動作では、ワード線電圧がＶＤＤレベルに
達した時にピント線（４）に伝達される信８電荷量は、
メモリ容量を０８、トランスファゲートのしきい値電圧
をＶＴとするとＣｓ（Ｖｌ）Ｄ−ＶＴ） であったつ
じかし、近年のＭＯＳダイナミックメモリの高集積・大
容量化、低電圧化のため、充分なＣｓ値、ＶＤＤ 値を
確保することが困難になり、信号電荷量は低下し、動作
マージンもそれに従って狭くなってき念。
達した時にピント線（４）に伝達される信８電荷量は、
メモリ容量を０８、トランスファゲートのしきい値電圧
をＶＴとするとＣｓ（Ｖｌ）Ｄ−ＶＴ） であったつ
じかし、近年のＭＯＳダイナミックメモリの高集積・大
容量化、低電圧化のため、充分なＣｓ値、ＶＤＤ 値を
確保することが困難になり、信号電荷量は低下し、動作
マージンもそれに従って狭くなってき念。
また、従来のＭＯＳダイナミックメモリは、メモリセル
のＭＯＳキャパシタに蓄積される電荷の半分をダミ７−
セルのＭＯＳキャパシタに蓄積し、それらを比較するこ
とによってメモリセルのＭＯＳキャパシタに蓄積された
電荷の有無を判定し、それを２値清報のＲ１＃、＃０“
に対応させでいる。ダミーセルのＭＯＳキャパシタにメ
モリセルのＭＯＳキャパシタに蓄積されつる電荷の半分
を蓄積する手段として、ダミーセルのＭ Ｏ’８キャパ
シタの容量部面積をメモリセルの容量部面積の半分に設
計する方式が現在主流ＶＣなっている。しかし、ＭＯＳ
ダイナミックメモリの高集積化・微細化に従い、製造プ
ロセスの変動等に左右されて半分のｉｌ積を精度よくチ
ップ上に再現することが困Ｓになってきた。
のＭＯＳキャパシタに蓄積される電荷の半分をダミ７−
セルのＭＯＳキャパシタに蓄積し、それらを比較するこ
とによってメモリセルのＭＯＳキャパシタに蓄積された
電荷の有無を判定し、それを２値清報のＲ１＃、＃０“
に対応させでいる。ダミーセルのＭＯＳキャパシタにメ
モリセルのＭＯＳキャパシタに蓄積されつる電荷の半分
を蓄積する手段として、ダミーセルのＭ Ｏ’８キャパ
シタの容量部面積をメモリセルの容量部面積の半分に設
計する方式が現在主流ＶＣなっている。しかし、ＭＯＳ
ダイナミックメモリの高集積化・微細化に従い、製造プ
ロセスの変動等に左右されて半分のｉｌ積を精度よくチ
ップ上に再現することが困Ｓになってきた。
さらに、ＭＯＳダイナミックメモリの大＄１化に伴い、
ワード線の負荷容量や抵抗が増大し、ワード線信号が遅
延し終端部における読み出し速度が遅れるために関連動
作が困難になってきた。
ワード線の負荷容量や抵抗が増大し、ワード線信号が遅
延し終端部における読み出し速度が遅れるために関連動
作が困難になってきた。
本発明は上記のような従来のものの欠点を除去するため
になされたもので、１トランジスタＭＯ８形ダイナミッ
クメモリにおいてワード線信号でセルプレート電圧を放
電し、ワード線が選択駆動されている時間内にそのセル
プレートを再充電し、さらにダミーセルのセルプレー）
！圧を時間的に一定にしたことにより、取り扱える信号
電荷ｔを飛躍的に増大し、ワード線信号の遅延を補償す
るとともに、ダミーセルのＭＯ８キャパシタ部ｉ 積を
メモリセルのＭＯＳキャパシタ部の面積の半分よりも大
きくできるＭＯＳダイナミックメモリを提供することを
目的としている。
になされたもので、１トランジスタＭＯ８形ダイナミッ
クメモリにおいてワード線信号でセルプレート電圧を放
電し、ワード線が選択駆動されている時間内にそのセル
プレートを再充電し、さらにダミーセルのセルプレー）
！圧を時間的に一定にしたことにより、取り扱える信号
電荷ｔを飛躍的に増大し、ワード線信号の遅延を補償す
るとともに、ダミーセルのＭＯ８キャパシタ部ｉ 積を
メモリセルのＭＯＳキャパシタ部の面積の半分よりも大
きくできるＭＯＳダイナミックメモリを提供することを
目的としている。
このような目的を達成するため、この発明はワード線信
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するもので
あり、以Ｆ実施例を用いて詳細に説明する。
号でセルプレート電圧を放電し、ワード線が選択駆動さ
れている時間内にそのセルプレートを再充電するもので
あり、以Ｆ実施例を用いて詳細に説明する。
第３図はこの発明に係るＭ５Ｂダイナミックメモリの一
実施例を示す構成図である。（１３）はその詳細な回路
を第４図〜第６図に示すセルプレート電圧コントロール
回路である。
実施例を示す構成図である。（１３）はその詳細な回路
を第４図〜第６図に示すセルプレート電圧コントロール
回路である。
’ａお、第４図に示すセルプレート電圧コントロール回
路において、 （１４ａ） （１４ｃ）はエンハンスメ
ント型トランジスタで、第５図に示すセルプレート電圧
コントロール回路において、 （１５ａ）Ｈデプレソジ
ョン型トランジスタ、Ｑｓｂ）Ｈエン／１ンスメント型
トランジスタで、第６図に示すセルプレート電圧コント
ロール回路において（１６ａ）は抵抗素子、（１６ｂ）
はエンハンスメント型トランジスタである。
路において、 （１４ａ） （１４ｃ）はエンハンスメ
ント型トランジスタで、第５図に示すセルプレート電圧
コントロール回路において、 （１５ａ）Ｈデプレソジ
ョン型トランジスタ、Ｑｓｂ）Ｈエン／１ンスメント型
トランジスタで、第６図に示すセルプレート電圧コント
ロール回路において（１６ａ）は抵抗素子、（１６ｂ）
はエンハンスメント型トランジスタである。
また、第７図は第３図の一本のワード線についての回路
図でセルプレート電圧コントロール回路として第４図に
示すものを接続した例を示している。
図でセルプレート電圧コントロール回路として第４図に
示すものを接続した例を示している。
同図において、（１７）はＸデコーダ、（１８）はワー
ド線ドライバ、（１９）は第８図（＆）に示す−ｐＲ信
号が送られるφｐＲ線、（２０）は第８図（ｄ）に示す
ｐａ倍信号送られるφＧ線（５ａ）は第８図（１））に
示す波形で立上がるワード線（５）の駆動端、（５ｂ）
は第８図（ｅ）に示す波形で立上がるワード線（５）の
終端、（８ｂ）は第８図（θ）に示す波形で放電するセ
ルプレート（８）の放電端、（８ａ）は第８図（ｆ）に
示すセルプレート（８）の終端であるっ 次に上記構成によるＭ５日ダイナミックメモリがワード
線ドライバ（１８）によって駆動された時、ワード線信
号は第８図（ｂ）に示すようにワード線（５）の駆動端
（５ａ）の立上りに対して第８図（Ｃ） Ｋ示すように
ワード線の終端（５ｂ）の立上がりが遅れる。このとき
、第８図（Ｃ）に示す遅れのフード線信号の立上がりに
より、あらかじめ電源電圧ｖＤＤに充電されていたセル
プレート（８）の電圧が放電されるが、この放電波形も
第８図（ｅ）に対して第８図（ｆ）に示すように遅れる
。そして、フード線信号の立上がりが一番遅れる第８図
（０）に示す波形に対応するセルプレートの放電は第８
図（ｅ）に示すように早くなる。
ド線ドライバ、（１９）は第８図（＆）に示す−ｐＲ信
号が送られるφｐＲ線、（２０）は第８図（ｄ）に示す
ｐａ倍信号送られるφＧ線（５ａ）は第８図（１））に
示す波形で立上がるワード線（５）の駆動端、（５ｂ）
は第８図（ｅ）に示す波形で立上がるワード線（５）の
終端、（８ｂ）は第８図（θ）に示す波形で放電するセ
ルプレート（８）の放電端、（８ａ）は第８図（ｆ）に
示すセルプレート（８）の終端であるっ 次に上記構成によるＭ５日ダイナミックメモリがワード
線ドライバ（１８）によって駆動された時、ワード線信
号は第８図（ｂ）に示すようにワード線（５）の駆動端
（５ａ）の立上りに対して第８図（Ｃ） Ｋ示すように
ワード線の終端（５ｂ）の立上がりが遅れる。このとき
、第８図（Ｃ）に示す遅れのフード線信号の立上がりに
より、あらかじめ電源電圧ｖＤＤに充電されていたセル
プレート（８）の電圧が放電されるが、この放電波形も
第８図（ｅ）に対して第８図（ｆ）に示すように遅れる
。そして、フード線信号の立上がりが一番遅れる第８図
（０）に示す波形に対応するセルプレートの放電は第８
図（ｅ）に示すように早くなる。
また、第８図（ｆ）に示す放電の遅れるセルプレートに
対応する第８図（ｂ）に示すワード線信号は高速に立上
がっているため、メモリセル（１）からビット線（４）
への信号電荷の転送は高速に行なわれ、ワード線信号の
遅延は補償されることになる。さらに、この時読み出さ
れる信号電荷にはワード１（５）のレベルがＶＤＤであ
ってもト′：１１ランスファゲートのしきい値電圧ＶＴ
による損失力ｉ生じないことがわかる。
対応する第８図（ｂ）に示すワード線信号は高速に立上
がっているため、メモリセル（１）からビット線（４）
への信号電荷の転送は高速に行なわれ、ワード線信号の
遅延は補償されることになる。さらに、この時読み出さ
れる信号電荷にはワード１（５）のレベルがＶＤＤであ
ってもト′：１１ランスファゲートのしきい値電圧ＶＴ
による損失力ｉ生じないことがわかる。
一方、セルプレート（８）の充電はセンスアンプ回路（
２）によるデータ検出・増幅後、あるいは書き込み動作
後、ワード線（５）がとじる前に−Ｇ信号を高レベルに
することで行われる。データが甲の場合は、−Ｇが低レ
ベルの時に（ＶＤＤ−Ｖｌ”）であったメモリ端子（１
１）の電圧が（ｖＤＤ−Ｖｒ＋ａＶａｏ） Ｋ ７”−
ス） ｇれる（データが＃１＃の時は、トランスファゲ
ートがカントオフしていることによる；αはグースト効
率）。データが旬”の場合は、ｌｌＧが低レベルの時に
Ｏｖであったメモリ端子（１１）の電圧は、ｄＧが高レ
ベルＫｆｒつでもＯｖに保持される（データが＃ｏ〃の
時は、トランスファゲートが導通しており、ビット線は
センスアンプによりＯｖＫクランプされている）。その
仮、ワード線（５）がとじるのでデータはメモリセル内
に取り込まれる。その結果、ＨｅｔＭ ＋！： Ｌ テ
約Ｃｓ （Ｗｏｏ−ＶＴ＋αＶＤＤ）（ａはグースト効
率、通常〜０．９）が蓄積されることになる。このセル
グレート電圧の充放電が行われるのは第７図に示す回路
から明らかなように、選択されたワード線（５）につい
てのみである。選択されないメモリセル（１）のセルプ
レート（８）はプリチャージタイム中に、プリチャージ
信号−ｐＲによって電源電圧ｖＤＤレベルに保持するよ
うになっている。
２）によるデータ検出・増幅後、あるいは書き込み動作
後、ワード線（５）がとじる前に−Ｇ信号を高レベルに
することで行われる。データが甲の場合は、−Ｇが低レ
ベルの時に（ＶＤＤ−Ｖｌ”）であったメモリ端子（１
１）の電圧が（ｖＤＤ−Ｖｒ＋ａＶａｏ） Ｋ ７”−
ス） ｇれる（データが＃１＃の時は、トランスファゲ
ートがカントオフしていることによる；αはグースト効
率）。データが旬”の場合は、ｌｌＧが低レベルの時に
Ｏｖであったメモリ端子（１１）の電圧は、ｄＧが高レ
ベルＫｆｒつでもＯｖに保持される（データが＃ｏ〃の
時は、トランスファゲートが導通しており、ビット線は
センスアンプによりＯｖＫクランプされている）。その
仮、ワード線（５）がとじるのでデータはメモリセル内
に取り込まれる。その結果、ＨｅｔＭ ＋！： Ｌ テ
約Ｃｓ （Ｗｏｏ−ＶＴ＋αＶＤＤ）（ａはグースト効
率、通常〜０．９）が蓄積されることになる。このセル
グレート電圧の充放電が行われるのは第７図に示す回路
から明らかなように、選択されたワード線（５）につい
てのみである。選択されないメモリセル（１）のセルプ
レート（８）はプリチャージタイム中に、プリチャージ
信号−ｐＲによって電源電圧ｖＤＤレベルに保持するよ
うになっている。
さらに、ダミーセルのセルプレート電位をメモリ動作に
無関係に一定に保つことにより、ダミーセルのＭＯＳキ
ャパシタ面積を大きくできるようになる。すなわち、Ｉ
！３図において、夕雲−セル（３）のセルプレート電極
をＶ’Ｄｏ等の定電源に接続すると、ダミーセル容量を
ＣＤ、セルプレート電位をＶＤＤとした場合、ダミーセ
ルに蓄えられる信号電荷量Ｉ／ｉＣｏ （ＶＤＤ−ＶＴ
）となり、メモリセルの信号電荷、ＣＢ （ＶＤＤ−Ｖ
ｒ＋ａＶｏｏ） ノ半ＯＫ ６ ル！ ’） ＣＤＣ８
ＶＤＤ−ＶＴ＋（ＥＶＤＤ を決定すれば、Ｃｏ＝丁’Ｖｏっよｍ−となる。ここで
、ＶＤＤとして５Ｖ、ＶＴとして１ｖ、αトして０．９
を代入すると、ＣＤ＝＝ｌ、Ｑ５ＣＢとなる。従ってダ
ミーセルの容量部面積をメモリセルの容量部面積と同程
度に設定することが可能になり、Ｍ Ｏ’Ｓダイナミッ
クＲＡＭの緻細化により避けられなくなった製造プロセ
スの変＃に伴うメモリセルのＭＯＳキャ°パシクとダミ
ーセルのＭＯ＆キャパシタの面積比の変動を軽減できる
ようになった。理想的には、ダミーセル、メモリセルと
も同一形状、同−寸法にすることが望ましく、グースト
効率αの設定によりそのことも可能になる。
無関係に一定に保つことにより、ダミーセルのＭＯＳキ
ャパシタ面積を大きくできるようになる。すなわち、Ｉ
！３図において、夕雲−セル（３）のセルプレート電極
をＶ’Ｄｏ等の定電源に接続すると、ダミーセル容量を
ＣＤ、セルプレート電位をＶＤＤとした場合、ダミーセ
ルに蓄えられる信号電荷量Ｉ／ｉＣｏ （ＶＤＤ−ＶＴ
）となり、メモリセルの信号電荷、ＣＢ （ＶＤＤ−Ｖ
ｒ＋ａＶｏｏ） ノ半ＯＫ ６ ル！ ’） ＣＤＣ８
ＶＤＤ−ＶＴ＋（ＥＶＤＤ を決定すれば、Ｃｏ＝丁’Ｖｏっよｍ−となる。ここで
、ＶＤＤとして５Ｖ、ＶＴとして１ｖ、αトして０．９
を代入すると、ＣＤ＝＝ｌ、Ｑ５ＣＢとなる。従ってダ
ミーセルの容量部面積をメモリセルの容量部面積と同程
度に設定することが可能になり、Ｍ Ｏ’Ｓダイナミッ
クＲＡＭの緻細化により避けられなくなった製造プロセ
スの変＃に伴うメモリセルのＭＯＳキャ°パシクとダミ
ーセルのＭＯ＆キャパシタの面積比の変動を軽減できる
ようになった。理想的には、ダミーセル、メモリセルと
も同一形状、同−寸法にすることが望ましく、グースト
効率αの設定によりそのことも可能になる。
以上詳細に説明したように、この発明に係るＭＯＳダイ
ナミックメモリによれば、ｌトランジスタ形メモリの信
号電荷量をメモリセルの構造を変えることや、ワード線
信号にＶＤＤ以上の高電圧を使用することなしに、飛躍
的に増那させることができ、さらにＲＣ成分によるワー
ド線の遅延が補償され、高速に大きな信号電圧を得るこ
とが可能になり、また、メモリセルとダミーセルを同一
形状、同一寸法に設計することも可能となり、電気的に
も製造プロセス的にもマージンが広い高速ＭＯＳダイナ
ミックメモリが得られる。
ナミックメモリによれば、ｌトランジスタ形メモリの信
号電荷量をメモリセルの構造を変えることや、ワード線
信号にＶＤＤ以上の高電圧を使用することなしに、飛躍
的に増那させることができ、さらにＲＣ成分によるワー
ド線の遅延が補償され、高速に大きな信号電圧を得るこ
とが可能になり、また、メモリセルとダミーセルを同一
形状、同一寸法に設計することも可能となり、電気的に
も製造プロセス的にもマージンが広い高速ＭＯＳダイナ
ミックメモリが得られる。
第１図は従来のＭｉｓダイナミックメモリのメモリアレ
イを示す構成図、第２図はメモリセルの断面図、第３図
はこの発明に係るＭ５Ｂダイナミックメモリの一実施例
を示す構成図、第４図は第３図のセルプレート電圧コン
トロール回路の一実施例を示す回路図、第５図は第３図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、第６図は第３図のセルプレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第７図の は第３図の１本のワード線について説回路図、第８図（
ａ）〜（ｆ）は第７図の各部の波形を示す図である。 （１）・・・メモリセル、 （２）・・センスアン７’
回路、（３）・・。 ダミーセル、（４）・・・ピント線、（５）・・・ワー
ド線、（６）・・・ダミーワード線、（７）・・φｐ［
、（８）・・・セルプレート、（９）・・・−一、（１
０）・・・ダート酸化膜、’ （１１）メモリ端子、（
１２）・・・フィールド酸化膜、（１３）・・・セルプ
レー）［１圧コントロ一ル回路、（１４ａ）〜（１４（
り・・・エンハンスメント型トランジスタ、（１５ａ）
・・・デプレッション型トランジスタ、（１５１））・
・エンハンスメント型トランジスタ、 （１６ａ）・・
・抵抗Ｘ子、（４ｓｂ）・・エンハンスメント型トラン
ジスタ、（１７）・・・メデコーダ、（１８）・・・ワ
ード線ドライバ、（１９）・・・≠ｐＲ線、（２０）・
・・−Ｇ線、・：：： 代 理 人 葛 野 信 −第２図 第４図 第５図 第６図 第８図
イを示す構成図、第２図はメモリセルの断面図、第３図
はこの発明に係るＭ５Ｂダイナミックメモリの一実施例
を示す構成図、第４図は第３図のセルプレート電圧コン
トロール回路の一実施例を示す回路図、第５図は第３図
のセルプレート電圧コントロール回路の他の実施例を示
す回路図、第６図は第３図のセルプレート電圧コントロ
ール回路の更に他の実施例を示す回路図、第７図の は第３図の１本のワード線について説回路図、第８図（
ａ）〜（ｆ）は第７図の各部の波形を示す図である。 （１）・・・メモリセル、 （２）・・センスアン７’
回路、（３）・・。 ダミーセル、（４）・・・ピント線、（５）・・・ワー
ド線、（６）・・・ダミーワード線、（７）・・φｐ［
、（８）・・・セルプレート、（９）・・・−一、（１
０）・・・ダート酸化膜、’ （１１）メモリ端子、（
１２）・・・フィールド酸化膜、（１３）・・・セルプ
レー）［１圧コントロ一ル回路、（１４ａ）〜（１４（
り・・・エンハンスメント型トランジスタ、（１５ａ）
・・・デプレッション型トランジスタ、（１５１））・
・エンハンスメント型トランジスタ、 （１６ａ）・・
・抵抗Ｘ子、（４ｓｂ）・・エンハンスメント型トラン
ジスタ、（１７）・・・メデコーダ、（１８）・・・ワ
ード線ドライバ、（１９）・・・≠ｐＲ線、（２０）・
・・−Ｇ線、・：：： 代 理 人 葛 野 信 −第２図 第４図 第５図 第６図 第８図
Claims (3)
- （１）ワード線を行方向（あるいは列方向）に、ピント
線を列方向（あるいは行方向）に配置し、ワード線信号
でセルプレート電圧を放電し、ワード線が選択駆動され
ている時間内にそのセルプレートを再充電する方式の１
トランジスタ形ＭＯｓダイナミックメモリにおいて、ダ
ミーセルのセルプレート電圧は時間的に一定であること
を％微とするＭＯＥＩダイナミックメモリ。 - （２）前記ダミーセルのセルプレート電圧を電源電圧Ｖ
ＤＤに等しくしたことを特徴とする特許請求の範囲第１
項記載のＭＯＳダイナミックメモリ。 - （３）前記ダミーセルの容量部面積とメモリセルの２項
に記載のＭＯＳダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161609A JPS5862894A (ja) | 1981-10-09 | 1981-10-09 | Ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161609A JPS5862894A (ja) | 1981-10-09 | 1981-10-09 | Ｍｏｓダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862894A true JPS5862894A (ja) | 1983-04-14 |
Family
ID=15738408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161609A Pending JPS5862894A (ja) | 1981-10-09 | 1981-10-09 | Ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862894A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613591A (en) * | 1979-07-16 | 1981-02-09 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos dynamic memory circuit |
| JPS5641593A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
-
1981
- 1981-10-09 JP JP56161609A patent/JPS5862894A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613591A (en) * | 1979-07-16 | 1981-02-09 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos dynamic memory circuit |
| JPS5641593A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
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