KR20050000343A

KR20050000343A - 전원 회로

Info

Publication number: KR20050000343A
Application number: KR1020040046836A
Authority: KR
Inventors: 오쿠보다쿠야; 다케무라고
Original assignee: 로무 가부시키가이샤
Priority date: 2003-06-23
Filing date: 2004-06-23
Publication date: 2005-01-03
Also published as: US7221132B2; US20040257053A1; TWI332140B; TW200508836A; CN1573637A; JP2005011280A

Abstract

본 발명에 따른 전원 회로는 출력 전압에 따른 귀환 전압과 기준 전압과의 차에 따라 제어 전압으로 전압을 공급하는 차동 증폭기와, 상기 차동 증폭기로부터 공급된 상기 제어 전압에 따라 출력 전류를 공급하는 출력 전류 제어 소자와, 상기 출력 전류를 부하에 공급하기 위한 출력 라인과, 상기 출력 라인에 접속되며 상기 출력 라인의 전압을 상기 귀환 전압으로서 상기 차동 증폭기에 귀환시키기 위한 귀환 라인과, 상기 귀환 라인과 접지와의 사이에 접속되며 싱크 전류를 생성하여 이 싱크 전류를 이용함으로써 상기 출력 전류 제어 소자로 공급된 제어 전압을 소정치까지 상승시키는 싱크 전류 발생 회로를 구비한다.

Description

전원 회로 {POWER SUPPLY CIRCUIT}

본 출원은 2003년 6월 23일에 출원된 일본 특허 출원 번호 2003-177473에 근거하며, 그 내용을 참조로 원용한다.

본 발명은 부하에 소정 전압을 공급하는 전원 회로에 관한 것으로, 보다 상세하게는 부하의 변동으로 인해 일어나는 출력 전압의 변동을 억제하는 기능을 갖는 전원 회로에 관한 것이다.

도 4는 종래의 전원 회로에 구비된 n채널 FET 드라이버(200)의 회로도이다. 상기 n채널 FET 드라이버(200)에 있어서, 기준 전압원(2)의 정극(positive)측은 라인 L3을 통해 차동 증폭기(1)의 비반전 입력단자(+ 단자)에 접속되고, 귀환 라인 L2은 상기 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속되어 있다. 기준 전압원(2)의 음극(negative)측은 접지되어 있다. 또한, 출력 전류 제어 소자인 n채널 FET(3)(이하 FET(3)이라 함)의 게이트는 라인 L4를 통해 차동 증폭기(1)의 출력단자에 접속되어 있다.

상기 FET(3)의 드레인은 라인 L6을 통해 제1 전원 E1에 접속되고, FET(3)의 소스는 출력 라인 L1에 접속되어 있다. 또한, 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속된 상기 귀환 라인 L2는 출력 라인 L1에 접속되어 있다. 상기 캐패시터(4)의 한 측 및 부하(5)의 한 측은 상기 출력 라인 L1에 각각 접속되어 있다. 또한, 캐패시터(4)의 다른 측 및 부하(5)의 다른 측은 각각 접지되어 있다.

상기 차동 증폭기(1)는 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급되는 기준 전압 Vref와, 귀환 라인 L2를 통해 반전 입력단자(- 단자)에 공급된 귀환 전압 Vb와의 차를 차동 증폭기(1)의 상호 컨덕턴스(또는 게인) Gm에 의해 규정된 전압-전류 변환 효율에 따라 전류로 변환한다. 이와 같이 변환된 전류는 라인 L4를 통해 FET(3)의 게이트에 공급된다. 상기 차동 증폭기(1)는 전원 공급 라인 L7을 통해 제2 전원 E2에 접속되고, 접지 라인 L8을 통해 접지되어 있다.

다음에 상기와 같이 구성된 n채널 FET 드라이버(200)의 동작에 대하여 설명한다.

상기 차동 증폭기(1)는 라인 L3을 통해 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급된 상기 기준 전압 Vref와, 귀환 라인 L2를 통해 반전 입력단자(- 단자)로 공급된 상기 귀환 전압 Vb와의 차를, 차동 증폭기(1)의 상호 컨덕턴스 Gm에 따른 상기 변환 효율로, 전류로 변환한다. 이와 같이 변환된 출력 전류는 라인 L4를 통해 FET(3)의 게이트로 공급된다. 따라서, FET(3)는 출력 라인 L1을 통해 게이트 전류에 따른 소스 전류를 흐르게 한다. 그러므로, 상기 소스 전류에 의한 전압은 출력 전압 Vo으로서 부하(5)에 공급되며, 또한 귀환 라인 L2에 귀환 전압 Vb로 나타난다.

예를 들면, 상기 부하(5)가 중(重)부하에서 무(無)부하로 변동한다고 가정한다. 도 5(A)에 도시된 바와 같이, 무부하가 공급되는 기간 T1동안에는 출력 전류(부하 전류) Io가 제로로 된다. 기간 T1의 경과후에 부하(5)가 다시 중부하로 되는 경우에는 출력 전류 Io의 레벨이 중부하일 때의 레벨로 된다. 상기 출력 전류 Io의 변화에 따라 출력 전압(부하 전압) Vo는 도 5(B)에 도시된 바와 같이 변화한다. 또한, FET(3)의 게이트 전압 Vg는 도 5(C)에 도시된 바와 같이 변화한다. 이는 다음과 같은 동작에 의한 것이다.

상기 부하(5)가 중부하에서 무부하로 변동하여 출력 전류 Io가 제로로 되는 경우에, 출력 전압 Vo는 과도 현상으로 인해 시점 t1에서부터 상승하기 시작한다. 시점 t12에서 출력 전압 Vo가 전압 V2만큼 높게 되고, 시점 t8에서 소정 전압으로 돌아온다. 상기 차동 증폭기(1)에서 FET(3)의 게이트로 공급된 게이트 전압 Vg는 출력 전압 Vo의 상승을 억제하기 위해 시점 t1에서 강하하고 시점 t10에서 오프로 된다. 그 후, 게이트 전압 Vg는 시점 t3까지 L 레벨로 유지되고, FET(3)는 오프인 상태로 된다.

즉, 부하(5)가 중부하에서 무부하로 변동하는 경우, 출력 전류 Io가 시점 t1에서 제로로 된다. 그러나, 시점 t1 이후에서는 출력 전압 Vo가 과도 현상으로 인해 전압 V2의 깊이만큼 올라간다. 여기서, 상기 전압 V2는 비교적 높고, 시점 t1에서 시점 t12까지의 기간과 시점 t1에서 시점 t8까지의 기간도 비교적 길다.

그 다음, 시점 t3에서 부하(5)가 무부하에서 중부하로 된다. 그러면, 출력 전류 Io가 부하(5)를 통해 흐르기 시작한다. 또한, 출력 전압 Vo는 과도 현상으로 인해 시점 t3에서 강하하고, 시점 t13에서 전압 V2'만큼 내려간다. 이 후, 출력 전압 Vo는 시점 t9에서 소정 전압으로 돌아오기 위해 상승하기 시작한다. 상기 전압 V2'는 폭이 크고, 시점 t3에서 시점 t13까지의 기간과 시점 t3에서 시점 t9까지의 기간도 비교적 길다.

그러나, 이와 같이 구성된 종래의 전원 회로에 있어서 중부하에서 무부하나 경(輕)부하로 변동하는 경우, 캐패시터(4)의 용량이 클수록 출력 전압 Vo이 상승된 상태에서 소정 전압으로 돌아오기까지의 시간이 많이 걸린다. 그 때문에, 출력 전압 Vo의 변동치가 커지게 되고, 이에 따라 출력 전압 Vo를 신속하게 안정화시키기 위해 필요한 과도 응답이 저하된다.

또한, 상기와 같이 부하(5)가 무부하나 경부하에서 중부하로 변동하는 경우, FET(3)의 게이트 전압은 저전압에서부터 상승하는 반응으로 된다. 그러므로, 게이트 전압에 따라 FET(3)의 응답이 지연되고, 부하(5)의 상승에 대한 과도 응답이 저하된다. 이와 같이 구성된 종래의 전원 회로에서는 부하 변동 주파수가 낮은 경우에 상기와 같이 저하된 과도 응답이 심각한 문제를 일으키진 않는다. 그러나, 부하 변동 주파수가 높은 경우에는 상기 FET(3)가 고주파수에 응답할 수 없기 때문에, 출력 전압 Vo를 신속하게 안정화할 수 없게 된다.

또한, 다른 종래의 전원 회로에서는 부하의 변동으로 인해 일어나는 출력 전압의 변동을 억제하기 위해, 출력 귀환 저항의 임피던스 성분 등을 감소시킴으로써무부하 상태에서도 수 mA 정도의 전류를 차동 증폭기로 이끌어내고 있다. 그러나, 상기 출력 귀환 저항을 사용하기 때문에, 이 경우에서도 중부하에서 경부하나 무부하로 변동하는 경우, 부하에 병렬 접속된 캐패시터의 용량이 클수록 출력 전압이 상승한 상태에서 소정 전압으로 돌아오기까지의 시간이 많이 걸린다. 그 때문에, 출력 전압의 변동치가 커지게 되고, 이에 따라 출력 전압을 신속하게 안정화시키기 위해 필요한 과도 응답이 저하된다.

또한, 일본 특허 출원 번호 H08-190437호 공보에 기재된 반도체 장치 및 전원 전압 발생 회로는 출력 전류 제어 소자로서 p채널 FET가 사용하고 있다. 이러한 구성에서는 p채널 FET에 필요한 입력 전압을 높게 설정해야 하기 때문에, 출력 효율이 저하된다. 또한, 상기 기술은 2개의 저항 소자가 비교 회로로부터 공급된 출력 신호의 진폭을 억제하는데 사용됨에 따라, 불필요한 소비 전력이 발생하는 결점이 있다.

본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 과도 응답을 개선하여 부하가 변동하는 조건하에서 출력 전압의 변동을 최소화로 억제할 수 있고, 또한 불필요한 소비 전력을 감축할 수 있는 전원 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 회로도.

도 2(A)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전류를 나타내는 파형도.

도 2(B)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전압을 나타내는 파형도.

도 2(C)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버에 있어서 출력 전류 제어 소자의 게이트 전압을 나타내는 파형도.

도 2(D)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버에 있어서 스위칭 소자의 게이트 전압을 나타내는 파형도.

도 3(A)는 싱크 전류가 있는 경우와 없는 경우에 n채널 FET 드라이버의 출력 전류를 나타내는 파형도.

도 3(B)는 싱크 전류가 있는 경우와 없는 경우에 n채널 FET 드라이버의 출력 전압을 나타내는 파형도.

도 3(C)는 싱크 전류가 있는 경우와 없는 경우에 n채널 FET 드라이버의 출력 전류 제어 소자의 게이트 전압을 나타내는 파형도.

도 4는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 회로도.

도 5(A)는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전류를 나타내는 파형도.

도 5(B)는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전압을 나타내는 파형도.

도 5(Cc)는 종래의 전원 회로에 구비된 n채널 FET 드라이버에 있어서 출력 전류 제어 소자의 게이트 전압을 나타내는 파형도.

상기 목적을 달성하기 위해, 본 발명에 따른 전원 회로는 출력 전압에 따른 귀환 전압과 기준 전압과의 차에 따라 제어 전압으로 전압을 공급하는 차동 증폭기와, 상기 차동 증폭기로부터 공급된 상기 제어 전압에 따라 출력 전류를 공급하는 출력 전류 제어 소자와, 상기 출력 전류를 부하에 공급하기 위한 출력 라인과, 상기 출력 라인에 접속되며 상기 출력 라인의 전압을 상기 귀환 전압으로서 상기 차동 증폭기에 귀환시키기 위한 귀환 라인과, 상기 귀환 라인과 접지와의 사이에 접속되며 싱크 전류를 생성하여 이 싱크 전류를 이용함으로써 상기 출력 전류 제어 소자로 공급된 제어 전압을 소정치까지 상승시키는 싱크 전류 발생 회로를 구비한다.

이와 같이 구성된 전원 회로에 따라, 상기 출력 전류 제어 소자에 공급된 제어 전압이 상기 싱크 전류 발생 회로에 의해 생성된 싱크 전류에 의해 소정 전압까지 상승됨으로써, 부하가 무부하나 경부하에서 중부하로 변동하는 경우에 상기 출력 전류 제어 소자가 보다 신속하게 응답할 수 있도록 설계된다. 보다 구체적으로, 부하가 무부하나 경부하에서 중부하로 변동하는 경우, 출력 전압은 과도 현상으로 인해 순간적으로 내려간다. 그러나, 상기 싱크 전류 발생 수단에 의해 생성된 싱크 전류에 의해 상기 출력 전류 제어 소자의 제어 전압이 소정 전압까지 상승되기 때문에, 상기 출력 전류 제어 소자가 보다 신속하게 응답할 수 있다. 이에 따라, 부하의 변동으로 인해 일어나는 출력 전압의 변동을 최소화로 억제할 수 있고, 과도 응답의 특성을 개선시킬 수 있게 된다.

또한, 부하가 중부하에서 무부하나 경부하로 변동하는 경우 출력 전압이 상승되어도 출력 전압을 소정치로 되돌릴 수 있다. 이에 따라, 부하의 변동으로 인해 일어나는 출력 전압의 변동을 최소화로 억제할 수 있고, 과도 응답의 특성을 개선시킬 수 있게 된다.

본 발명의 다른 일면에 따라, 정전류원이 상기 싱크 전류 발생 회로로서 이용된다. 이로 인해, 일정한 싱크 전류를 구할 수 있고, 이에 따라 상기 출력 전류 제어 소자의 제어 전압을 소정 전압으로 정밀하게 상승시킬 수 있게 된다.

본 발명의 또다른 일면에 따라, 상기 귀환 라인과 접지와의 사이에 접속된 상기 출력 전류 제어 소자를 오프로 하는 신호와 동기하여 온으로 되는 스위칭 소자가 제공된다. 이러한 구성에 의해, 부하가 중부하에서 무부하나 경부하로 변동하는 경우와, 과도 현상으로 인해 출력 전압이 상승되는 경우, 상기 스위칭 소자는 상기 출력 라인과 접지와의 사이에 존재하는 용량 성분으로부터 전하를 신속하게 제거한다. 이에 따라, 부하의 변동으로 인해 일어나는 출력 전압의 변동을 더욱 억제할 수 있고, 또한 과도 응답의 특성을 개선시킬 수 있게 된다.

본 발명의 또다른 일면에 따라, 상기 출력 라인과 접지와의 사이에 캐패시터가 접속되어 있는 구성에 있어서, 상기 스위칭 소자가 온으로 되는 경우에 적어도 상기 캐패시터에 저장된 전하가 제거된다. 그러므로, 부하가 중부하에서 무부하나 경부하로 변동하는 경우와, 과도 현상으로 인해 출력 전압이 상승되는 경우에, 상기 캐패시터에 저장된 전하가 신속하게 제거된다. 이로 인해, 부하의 변동으로 인해 일어나는 출력 전압의 변동을 더욱 억제할 수 있고, 또한 과도 응답의 특성을 개선시킬 수 있게 된다.

본 발명의 또다른 일면에 따라, n채널 FET(field-effect transistor)가 상기 스위칭 소자로서 이용된다. 이로 인해, 입력 전압이 낮은 경우에도 상기 FET가 동작할 수 있다. 이에 따라, 소비 전력이 감소되고, 동작 효율이 상승될 수 있게 된다.

본 발명의 또다른 일면에 따라, n채널 FET(field-effect transistor)가 상기 출력 전류 제어 소자로서 이용된다. 이로 인해, 입력 전압이 낮은 경우에도 상기 FET가 동작할 수 있다. 이에 따라, 출력 전압을 효율적으로 부하에 공급할 수 있고, 소비 전력을 감소시킬 수 있게 된다.

이하, 첨부 도면을 참조하여 본 발명의 실시형태에 대해 설명한다. 도 1은 본 발명을 구현하는 전원 회로에 구비된 n채널 FET 드라이버(100)의 회로도이다. 상기 n채널 FET 드라이버(100)에 있어서, 기준 전압원(2)의 정극측은 라인 L3을 통해 차동 증폭기(1)의 비반전 입력단자(+ 단자)에 접속되고, 귀환 라인 L2는 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속되어 있다. 기준 전압원(2)의 음극측은 접지되어 있다. 또한, 출력 전류 제어 소자인 n채널 FET(3)(이하 FET(3)라 함)의 게이트는 라인 L4를 통해 차동 증폭기(1)의 출력 단자에 접속되어 있다.

상기 FET(3)의 드레인은 라인 L6을 통해 제1 전원 E1에 접속되고, FET(3)의 소스는 출력 라인 L1에 접속되어 있다. 상기 정전류원(6)의 한 측 및 스위칭 소자인 n채널 FET(7)(이하 FET(7)라 함)의 드레인은 상기 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속된 귀환 라인 L2에 각각 접속되어 있다. 상기 귀환 라인 L2 및 출력 라인 L1은 서로 접속되어 있다.

상기 캐패시터(4)의 한 측 및 부하(5)의 한 측은 상기 출력 라인 L1에 각각 접속되어 있다. 상기 FET(7)의 소스, 정전류원(6)의 다른 측, 캐패시터(4)의 다른측 및 부하(5)의 다른 측은 각각 접지되어 있다.

상기 차동 증폭기(1)에 있어서, 제2 전원 E2의 전압을 공급하는 전원 공급 라인 L7과 접지 라인 L8과의 사이에 직렬로 접속된 p채널 FET(11)(이하 FET(11)라 함)와 n채널 FET(12)(이하 FET(12)라 함)가 제공된다. 상기 FET(11)의 소스는 전원 공급 라인 L7에 접속되고, FET(11)의 드레인은 FET(12)의 드레인에 접속되어 있다. 상기 FET(12)의 소스는 접지 라인 L8을 통해 접지되어 있다. 상기 FET(11)의 게이트와 FET(12)의 게이트는 서로 접속되며, 라인 L5를 통해 FET(7)의 게이트에 접속되어 있다.

상기 차동 증폭기(1)는 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급된 기준 전압 Vref와, 귀환 라인 L2를 통해 반전 입력단자(- 단자)로 공급된 귀환 전압 Vb와의 차를, 상기 차동 증폭기(1)의 상호 컨덕턴스(또는 게인) Gm에 의해 규정된 전압-전류 변환 효율에 따라, 전류로 변환한다. 이와 같이 변환된 전류는 라인 L4를 통해 FET(3)의 게이트에 공급된다.

그 다음, 상기와 같이 구성된 n채널 FET 드라이버(100)의 동작을 설명한다.

상기 차동 증폭기(1)는 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급된 기준 전압 Vref와, 귀환 라인 L2를 통해 반전 입력단자(- 단자)로 공급된 귀환 전압 Vb와의 차를, 상기 차동 증폭기(1)의 상호 컨덕턴스(또는 게인) Gm에 따른 변환 효율로, 전류로 변환한다. 이와 같이 변환된 상기 출력 전류는 라인 L4를 통해 FET(3)의 게이트에 공급한다. 따라서, 상기 FET(3)는 출력 라인 L1을 통해 게이트 전류에 따른 소스 전류를 흐르게 한다. 이에 따라, 상기 소스 전류에 의한 전압이출력 전압 Vo으로서 부하(5)에 공급되며, 또한 귀환 라인 L2에 귀환 전압 Vb로 나타난다.

예를 들어, 부하(5)가 중부하에서 무부하로 변동한다고 가정한다. 도 2(A)에 도시된 바와 같이, 무부하가 공급된 기간 T1에서는 출력 전류(부하 전류) Io가 제로로 된다. 기간 T1 이후에 부하(5)가 다시 중부하로 되는 경우에, 출력 전류 Io의 레벨은 중부하일 때의 레벨로 된다. 상기 출력 전류 Io의 변화에 따른 출력 전압(부하 전압) Vo는 도 2(B)에 도시된 바와 같이 변화한다. 또한, FET(3)의 게이트 전압 Vg는 도 2(C)에 도시된 바와 같이 변화한다. 이는 다음과 같은 동작에 의한 것이다.

상기 부하(5)가 중부하에서 무부하로 변동하여 출력 전류 Io가 제로로 되는 경우에, 출력 전압 Vo가 상승하기 시작한다. 상기 차동 증폭기(1)는 시점 t1과 시점 t2 사이의 기간 T2에서 출력 전압 Vo가 전압 V1만큼 상승하는 시점 t7에서 L 레벨 신호를 출력한다. 이 단계후에는, 상기 L 레벨 신호가 FET(3)의 게이트에 공급되어 FET(3)가 오프로 된다. 여기서, 도 2(D)의 전압 Vsg로 도시된 바와 같이, 상기 L 레벨 신호에 동기하는 H 레벨 신호가 라인 L5를 통해 FET(7)의 게이트에 공급된다. 상기 신호에 의해 FET(7)가 아주 잠시동안 온으로 된다. 이와 같이 구동된 FET(7)는 캐패시터(4)에서 신속하게 전하를 제거한다. 이러한 방식으로, 출력 전압 Vo의 상승이 억제되므로, 부하의 변동으로 인한 출력 전압 Vo의 변동이 억제되고, 부하의 변동에 대한 응답이 개선된다.

또한, 싱크 전류 Ic가 FET(3)를 통해 제1 전원 E1에서 정전류원(6)으로 흐른다. 결과적으로, 도 2(C)에 도시된 바와 같이 부하(5)가 중부하에서 무부하로 변동하는 경우, 도 2(D)를 참조하여 전술한 바와 같이 시점 t1과 t2 사이에서 아주 잠시동안 FET(7)가 온으로 된 후에, 상승된 게이트 전압 Vg1은 FET(3)를 통해 정전류원(6)으로 흐르는 싱크 전류 Ic에 의하여 상기 싱크 전류 Ic가 없는 경우에 비해 상승(develop)된다. 상기 상승된 게이트 전압 Vg1이 향상됨에 따라, FET(3)이 보다 신속하게 응답하도록 하여 출력 전압 Vo를 보다 신속하게 소정 전압으로 되돌릴 수 있게 한다. 이러한 방식으로, 부하의 변동으로 인해 일어나는 출력 전압 Vo의 변동을 억제하고, 또한 과도 응답의 특성을 개선시킬 수 있게 된다.

보다 구체적으로, 상기 부하(5)가 중부하에서 무부하로 변동하는 경우, 출력 전류 Io는 시점 t1에서 제로로 된다. 상기 출력 전압 Vo는 시점 t1과 시점 t2 사이의 기간 T2에 있는 시점 t7에서 과도 현상으로 인해 전압 V1만큼 올라간다. 그러나, 상기 전압 V1은 종래 레벨에 비해 낮고, 또한 시점 t1과 시점 t7 사이의 기간과, 시점 t1과 시점 t2 사이의 기간 T2는 짧아지게 되어, 출력 전압 Vo의 과도 응답이 개선된다. 또한, FET(3)에 공급된 게이트 전압 Vg는 도 2(C)에 도시된 바와 같이 정전류원(6)에 인입된 싱크 전류 Ic에 의해 시점 t2와 시점 t3 사이의 기간동안 상승된다. 이로 인해, 부하(5)가 무부하에서 중부하로 변동하는 경우에 응답 속도를 높일 수 있게 된다.

그 다음, 시점 t3에서 부하(5)가 무부하에서 중부하로 변동한다고 가정한다. 그러면, 출력 전류 Io가 상기 부하(5)를 통해 흐른다. 상기 출력 전압 Vo는 과도 현상으로 인해 시점 t3에서 강하하기 시작하여, 결국 시점 t4에서 전압 V1'만큼 떨어진다. 이 후에, 상기 출력 전압 Vo가 상승하기 시작하여 시점 t6에서 소정 전압으로 돌아온다. 그러나, 상기 전압 V1'은 종래 레벨에 비해 낮고, 또한 시점 t3과 시점 t4 사이의 기간과, 시점 t3과 시점 t6 사이의 기간 T3이 종래 기간에 비해 더 짧아짐에 따라, 상기 출력 전압 Vo의 과도 응답이 개선된다.

보다 구체적으로, 도 2(C)에 도시된 바와 같이, 시점 t3에서 부하(5)가 무부하에서 중부하로 변동하기 전에, L 레벨(예: 상승된 게이트 전압 Vg1)로 떨어진 게이트 전압 Vg가 정전류원(6)에 인입된 싱크 전류 Ic의 효과에 의해 시점 t2에서 임의의 레벨(예: 상승된 게이트 전압 Vg2)로 상승된다. 즉, 게이트 전압 Vg가 임의 레벨로 상승되고, 그 다음 부하(5)가 중부하로 변동하는 경우에 차동 증폭기(1)가 부하의 변동에 응답하여 게이트 전압 Vg를 H 레벨로 되돌린다. 그 결과, 시점 t3과 시점 t4 사이의 기간이 종래 길이에 비해 짧아지게 된다. 상기 출력 전압 Vo가 시점 t4에서 전압 V1'만큼 떨어지는 경우에도, 시점 t6 이후에는 부하(5)에 소정 전압이 공급될 것이다.

도 3(A)은 싱크 전류가 있는 경우와 없는 경우에 n채널 FET 드라이버(100)의 출력 전류를 나타내는 파형도이다. 도 3(B)은 싱크 전류가 있는 경우와 없는 경우에 n채널 FET 드라이버(100)의 출력 전압을 나타내는 파형도이다. 도 3(C)은 싱크 전류가 있는 경우와 없는 경우에 n채널 FET 드라이버(100)의 출력 전류 제어 소자의 게이트 전압을 나타내는 파형도이다.

도 3(A) 내지 도 3(C)에 있어서, 도 2(A) 내지 도 2(C)와 도 5(A) 내지 도 5(C)에 도시된 구성 요소와 대응하는 구성 요소에는 동일한 부호를 부여한다. 도3(B)에 있어서, 시점 t1과 시점 t2 사이의 기간내에 있으며 변동 전압 V1을 가진 출력 전압 Vo는 싱크 전류 Ic가 있는 경우의 전압 파형으로 도시된다. 시점 t1과 시점 t8 사이의 기간내에 있으며 변동 전압 V2를 가진 다른 출력 전압 Vo는 싱크 전류 Ic가 없는 경우의 전압 파형으로 도시된다. 이러한 전압 파형을 참조하면, 전압 V1이 전압 V2보다 작으며, 이에 따라 부하가 중부하에서 무부하로 변동하는 경우에 과도 응답이 개선되는 것을 알 수 있다. 또한, 시점 t3과 시점 t6 사이의 기간에 있으며 변동 전압 V1'을 가진 출력 전압 Vo는 싱크 전류 Ic가 있는 경우의 전압 파형으로 도시된다. 시점 t3과 시점 t9 사이의 기간에 있으며 변동 전압 V2'를 가진 출력 전압 Vo는 싱크 전류 Ic가 없는 경우의 전압 파형으로 도시된다. 이러한 전압 파형을 참조하면, 전압 V1'이 전압 V2'보다 작으며, 이에 따라 무부하에서 중부하로 변동하는 경우에 과도 응답이 개선되는 것을 알 수 있다.

도 3(C)에 있어서, 참조 부호 m1은 정전류원(6)에 인입된 싱크 전류 Ic가 있는 경우에 게이트 전압 Vg가 시점 t3에서 상승하는 라인을 나타낸다. 참조 부호 m2는 싱크 전류 Ic가 없는 경우에 게이트 전압 Vg가 시점 t3에서 상승하는 라인을 나타낸다. 보다 구체적으로, 상기 싱크 전류 Ic가 있는 경우에 있어서, 게이트 전압 Vg는 시점 t2 이후 싱크 전류 Ic에 의해 상승하고, 시점 t3에서 라인 m1으로 도시된 바와 같이 올라가기 시작하여, 시점 t4에서 게이트 전압의 실질적인 한계치를 넘긴 후 시점 t6에서 소정 전압에 도달한다. 반대로, 싱크 전류 Ic가 없는 경우에 있어서, 게이트 전압 Vg는 시점 t1과 시점 t3 사이에서 거의 제로로 있고, 시점 t3에서 라인 m2로 도시된 바와 같이 올라가기 시작하여, 시점 t9에서 소정 전압에 도달한다.

도 3(C)에 도시된 바와 같이, 싱크 전류 IC가 있는 경우, 게이트 전압 Vg가 소정 전압에 도달하는 필요한 시간은 싱크 전류 Ic가 없는 경우에 비해 보다 짧다. 이로 인해, FET(3)이 보다 신속하게 응답하도록 하여 출력 전압 Vo를 보다 신속하게 소정 전압으로 되돌릴 수 있게 된다.

상기 싱크 전류 Ic는 정전류원(6)이 동작함으로써 흐르도록 배치되어 있다. 이에 따라, 상기와 같은 설명으로 명확해진 바와 같이, 상기 싱크 전류 Ic는 항상 흐를 필요는 없다. 상기 싱크 전류 Ic가 예를 들어 도 2(C)에 도시된 바와 같이, 적어도 시점 t1과 t3 사이의 기간동안 연속적으로 흐르도록 주기적으로 온 및 오프하거나 부하의 변동이 있는 상태에 동기하여 온 및 오프하는 방식으로 상기 싱크 전류 Ic의 흐름을 제어할 수 있다.

또한, 본 실시형태에 사용된 정전류원(6)으로 인해 생기는 싱크 전류 Ic의 양은 예를 들면 약 100㎂ 이다. 상기 FET(7)가 아주 잠시동안 온으로 된 경우 FET(7)를 통해 흐르는 전류 Is의 양은 캐패시터(4)에 저장된 전하의 양에 따라 변동하지만, 예를 들면 수 십 mA 정도이다.

또한, FET(3)의 일례를 들면, 이 FET의 게이트에 공급된 상대 게이트 전압 Vrg(즉, 게이트 전압 Vg - 출력 전압 Vo)는 출력 전류(부하 전류) Io의 양에 따라 다소 변한다. 도 2(C)에 있어서, 예를 들면 FET(3)의 한계 게이트 전압을 약 1.2V로 가정한다. 그러면, 상기 출력 전류 Io가 제로인 경우에, 상대 게이트 전압 Vrg는 0V 내지 약 1.2V(도 2(C)에서 Vg1로 도시됨) 범위내에서 변한다. 상기 출력 전류 Io가 싱크 전류 Ic의 양에 상당하는 100㎂인 경우에, 상대 게이트 전압 Vrg는 약 1.5V(도 2(C)에서 Vg2로 도시됨)이다. 상기 출력 전류 Io가 중부하일 때의 전류에 상당하는 1A인 경우에, 상대 게이트 전압 Vrg는 약 2V(도 2(C)에서 Vg의 최고치로 도시됨)까지 변하도록 구성된다. 이러한 수치는 회로 구성 및 소자 타입에 따라 변하기 때문에, 본 실시형태가 상기 수치로 한정되지 않음을 주의한다.

상술된 실시형태에 따르면, 상기 부하(5)가 무부하에서 중부하로 변동하는 경우에, 부하가 변동하기 전의 무부하 기간동안, 정전류원(6)에 인입된 싱크 전류 Ic에 의해 출력 전류 제어 소자인 n채널 FET(3)의 게이트 전압이 상승된다. 이로 인해, 상기 FET(3)는 보다 신속하게 응답할 수 있고, 이에 따라 부하의 변동으로 인해 일어나는 출력 전압의 변동을 최소화로 억제할 수 있고, 또한 과도 응답의 특성을 개선시킬 수 있게 된다.

상기 부하(5)가 중부하에서 무부하로 변동하는 경우에, 스위칭 소자인 n채널 FET(7)이 온으로 됨으로써 캐패시터(4)에서 전하가 제거된다. 이로 인해, 출력 전압의 상승을 억제할 수 있게 된다. 또한, 동시에 상기 싱크 전류 Ic에 의해 상기 FET(3)의 응답 속도를 보다 신속하게 할 수 있고, 상기 부하의 변동으로 인해 일어나는 출력 전압의 변동을 더욱 억제할 수 있고, 또한 과도 응답의 특성을 개선시킬 수 있게 된다.

또한, 상기 출력 전류 제어 소자 및 스위칭 소자로서 n채널 FET을 사용함으로써 소비 전력을 감축할 수 있게 된다.

또한, 상기 실시형태에서, 상기 부하(5)가 무부하에서 중부하로, 또 중부하에서 무부하로 변동하는 경우에 대하여 설명하였으나, 상기 부하(5)가 경부하에서 중부하로, 또 중부하에서 경부하로 변동하는 경우에도, 상기 차동 증폭기(1) 및 FET(3)의 선형 동작에 의해 동일한 방식으로 동작하여 동일한 효과를 얻을 수 있다. 또한, 상기 실시형태에서는 상기 FET(7)가 캐패시터(4)에서 전하를 제거하는 것으로 설명하였으나, 상기 FET(7)는 상기 캐패시터(4) 이외에 라인 L1의 용량 성분에서 제거할 수도 있다. 이로 인해, 상기 부하의 변동에 대한 응답 속도를 개선시킬 수 있게 된다.

Claims

출력 전압에 따른 귀환 전압과 기준 전압과의 차에 따라 전압을 제어 전압으로 공급하는 차동 증폭기;

상기 차동 증폭기로부터 공급된 상기 제어 전압에 따라 출력 전류를 공급하는 출력 전류 제어 소자;

상기 출력 전류를 부하에 공급하기 위한 출력 라인;

상기 출력 라인에 접속되며, 상기 출력 라인의 전압을 상기 귀환 전압으로서 상기 차동 증폭기에 귀환시키기 위한 귀환 라인; 및

상기 귀환 라인과 접지와의 사이에 접속되며, 싱크 전류를 생성하여 이 싱크 전류를 이용함으로써 상기 출력 전류 제어 소자로 공급된 제어 전압을 소정치까지 상승시키는 싱크 전류 발생 회로를 구비하는 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 싱크 전류 발생 회로는 정전류원을 구비하는 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 출력 전류 제어 소자를 오프로 하는 신호에 동기하여 온으로 되는 스위칭 소자를 추가로 구비하고,

상기 스위칭 소자는 상기 귀환 라인과 접지와의 사이에 접속되는 것을 특징으로 하는 전원 회로.
제3항에 있어서,

상기 스위칭 소자는 온으로 되는 경우에 적어도 상기 출력 라인과 접지와의 사이에 접속된 캐패시터로부터 전하를 제거하는 것을 특징으로 하는 전원 회로.
제3항에 있어서,

상기 스위칭 소자는 n채널 FET(field-effect transistor)인 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 출력 전류 제어 소자는 n채널 FET(field-effect transistor)인 것을 특징으로 하는 전원 회로.
제1 전원이 공급되도록 하는 제1 전원 단자;

기준 전압을 받는 제1 입력단자와, 출력 전압에 따른 전압을 받는 제2 입력단자를 가지며, 상기 제1 및 제2 입력단자에 각각 공급된 2개 전압의 차에 따라 변하는 전압을 제어 전압으로서 공급하는 차동 증폭기;

게이트로 상기 제어 전압을 수취하고, 상기 제1 전원 단자에 접속된 드레인과, 상기 차동 증폭기의 제2 입력단자와 부하에 접속된 소스를 가지며, 상기 제어 전압에 따른 출력 전압을 상기 차동 증폭기의 제2 입력단자와 상기 부하에 공급하는 FET 트랜지스터; 및

상기 FET 트랜지스터의 소스와 접지와의 사이에 접속되며, 상기 FET 트랜지스터를 통해 상기 제1 전원으로부터의 싱크 전류를 인입하는 싱크 전류 발생 회로를 구비하고,

상기 싱크 전류는 상기 FET 트랜지스터가 오프 상태인 기간동안 상기 제어 전압을 소정 레벨까지 상승시킴으로써, 상기 FET 트랜지스터가 오프 상태에서 온 상태로 변동하는 경우에 상기 FET 트랜지스터의 과도 응답을 개선하는 것을 특징으로 하는 전원 회로.
제7항에 있어서,

상기 싱크 전류 발생 회로가 정전류원을 구비하는 것을 특징으로 하는 전원 회로.
제7항에 있어서,

제2 전원이 공급되도록 하는 제2 전원 단자;

상기 차동 증폭기에 내장되며, 상기 제2 전원 단자와 접지와의 사이에 접속되고, 상기 제어 전압을 생성하기 위한 입력 신호를 수취하여 상기 제어 전압을 공급하는 인버터 회로;

상기 싱크 전류 발생 회로와 병렬로 접속되며, 상기 제어 전압을 생성하기 위한 입력 신호를 상기 인버터 회로와 동시에 수취하는 스위칭 소자를 추가로 포함하고,

상기 스위칭 소자는 상기 FET 트랜지스터가 오프인 경우에 온으로 되는 것을 특징으로 하는 전원 회로.
제9항에 있어서,

상기 부하에 걸쳐서 용량 성분이 존재하는 경우에, 상기 스위칭 소자는 온으로 될 때 상기 용량 성분으로부터 저장된 전하를 제거함으로써, 상기 FET 트랜지스터가 온 상태에서 오프 상태로 변동하는 기간동안에 측정된 상기 FET 트랜지스터의 과도 응답을 개선하도록 하는 것을 특징으로 하는 전원 회로.
제9항에 있어서,

상기 스위칭 소자는 n채널 FET(field-effect transistor)인 것을 특징으로 하는 전원 회로.
제7항에 있어서,

상기 FET 트랜지스터는 n채널 FET(field-effect transistor)인 것을 특징으로 하는 전원 회로.