JPH11328991A - メモリ素子用アンチヒューズ安定化装置 - Google Patents
メモリ素子用アンチヒューズ安定化装置Info
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- JPH11328991A JPH11328991A JP34865498A JP34865498A JPH11328991A JP H11328991 A JPH11328991 A JP H11328991A JP 34865498 A JP34865498 A JP 34865498A JP 34865498 A JP34865498 A JP 34865498A JP H11328991 A JPH11328991 A JP H11328991A
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract
(57)【要約】 （修正有）
【課題】 アンチヒューズを直列に連結してそれぞれの
アンチヒューズにかかる電圧を低減することにより、別
途の低い電圧を用いず、周辺回路で用いる電源電圧でア
ンチヒューズを利用することができるようにしたアンチ
ヒューズ安定化回路を提供する。 【解決手段】 直列に連結された複数個のアンチヒュー
ズを有し、前記アンチヒューズそれぞれの適正印加電圧
より高い印加電圧によりプログラムされる直列アンチヒ
ューズブロック１と、直列に連結されている前記アンチ
ヒューズそれぞれをプログラムするため、前記各アンチ
ヒューズの両端に前記適正印加電圧より高いプログラム
電圧を印加するアンチヒューズプログラミングブロック
２と、前記直列アンチヒューズブロックの連結状態を確
認するための高電圧部３と、前記直列アンチヒューズブ
ロックの連結状態を確認するための低電圧部４とを備え
る。
アンチヒューズにかかる電圧を低減することにより、別
途の低い電圧を用いず、周辺回路で用いる電源電圧でア
ンチヒューズを利用することができるようにしたアンチ
ヒューズ安定化回路を提供する。 【解決手段】 直列に連結された複数個のアンチヒュー
ズを有し、前記アンチヒューズそれぞれの適正印加電圧
より高い印加電圧によりプログラムされる直列アンチヒ
ューズブロック１と、直列に連結されている前記アンチ
ヒューズそれぞれをプログラムするため、前記各アンチ
ヒューズの両端に前記適正印加電圧より高いプログラム
電圧を印加するアンチヒューズプログラミングブロック
２と、前記直列アンチヒューズブロックの連結状態を確
認するための高電圧部３と、前記直列アンチヒューズブ
ロックの連結状態を確認するための低電圧部４とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子用アン
チヒューズに係り、特に、アンチヒューズのプログラム
処理を安定化させたメモリ素子用アンチヒューズ安定化
装置に関する。
チヒューズに係り、特に、アンチヒューズのプログラム
処理を安定化させたメモリ素子用アンチヒューズ安定化
装置に関する。
【０００２】
【従来の技術】一般に、アンチヒューズとは、ヒューズ
と逆作用をする素子であり、プログラムを行うと、ヒュ
ーズは電気的に切断されるが、反対に、アンチヒューズ
は電気的につながる特性を有する。
と逆作用をする素子であり、プログラムを行うと、ヒュ
ーズは電気的に切断されるが、反対に、アンチヒューズ
は電気的につながる特性を有する。
【０００３】前記アンチヒューズの基本的な形態はコン
デンサと類似し、プログラムされると中央の絶縁物質が
破壊され電気的に連結するようになるのである。
デンサと類似し、プログラムされると中央の絶縁物質が
破壊され電気的に連結するようになるのである。
【０００４】アンチヒューズの使用は、半導体製造にお
いていろいろと利点を有している。ヒューズに用いられ
る面積を低減することができ、パッケージした後でも修
理が可能であり、大きさを縮小するときもヒューズとは
反対に他の部分とともに線形に縮小することができる。
いていろいろと利点を有している。ヒューズに用いられ
る面積を低減することができ、パッケージした後でも修
理が可能であり、大きさを縮小するときもヒューズとは
反対に他の部分とともに線形に縮小することができる。
【０００５】しかしながら、アンチヒューズを用いるに
おいて大きな問題の一つはアンチヒューズが安定的でな
いという点である。即ち、次のような安定性の問題が発
生する。第一に、プログラムを行ったが、アンチヒュー
ズがプログラムされない。（電気的につながらない。）
第二に、プログラムされた後、読み取る過程でプログラ
ムが消滅する。（電気的な連結が再び切断される。）第
三に、プログラムされていないアンチヒューズが、読み
取る過程でプログラムされてしまう。（低い電圧による
意図しないプログラミング）
おいて大きな問題の一つはアンチヒューズが安定的でな
いという点である。即ち、次のような安定性の問題が発
生する。第一に、プログラムを行ったが、アンチヒュー
ズがプログラムされない。（電気的につながらない。）
第二に、プログラムされた後、読み取る過程でプログラ
ムが消滅する。（電気的な連結が再び切断される。）第
三に、プログラムされていないアンチヒューズが、読み
取る過程でプログラムされてしまう。（低い電圧による
意図しないプログラミング）
【０００６】前記のような問題点を解決するため、従来
は次のような解決策を用いていた。先ず、第一の問題を
解決するためには安定的にプログラムすることができる
よう高い電圧を用いるか、または、容易に絶縁が破壊さ
れ得るアンチヒューズを用いる。
は次のような解決策を用いていた。先ず、第一の問題を
解決するためには安定的にプログラムすることができる
よう高い電圧を用いるか、または、容易に絶縁が破壊さ
れ得るアンチヒューズを用いる。
【０００７】
【発明が解決しようとする課題】しかしながら、高い電
圧は作り出すこと自体が負担であり、周辺回路にも悪影
響を及ぼす。また、容易に絶縁が破壊され得るアンチヒ
ューズは、第三の問題を引き起こす。他の解決策として
は、プログラムする時の電圧と読み取る時の電圧を分離
させ、意図しないプログラミングが発生しないようにす
るために、リード電圧を低く作り安定性を確保すること
もある。
圧は作り出すこと自体が負担であり、周辺回路にも悪影
響を及ぼす。また、容易に絶縁が破壊され得るアンチヒ
ューズは、第三の問題を引き起こす。他の解決策として
は、プログラムする時の電圧と読み取る時の電圧を分離
させ、意図しないプログラミングが発生しないようにす
るために、リード電圧を低く作り安定性を確保すること
もある。
【０００８】ここで、本発明で用いられる用語を簡単に
定義する。一つのアンチヒューズの両端にかかる電圧
で、意図しないプログラミングが引き起こされず、ま
た、意図しないプログラミングの消滅（プログラムされ
たアンチヒューズが再び切断されること）も起こらない
リード電圧をアンチヒューズの「適正印加電圧」と称
し、プログラムを意図した際、確実にプログラムされる
プログラム用高電圧をアンチヒューズの「プログラム電
圧」と称する。
定義する。一つのアンチヒューズの両端にかかる電圧
で、意図しないプログラミングが引き起こされず、ま
た、意図しないプログラミングの消滅（プログラムされ
たアンチヒューズが再び切断されること）も起こらない
リード電圧をアンチヒューズの「適正印加電圧」と称
し、プログラムを意図した際、確実にプログラムされる
プログラム用高電圧をアンチヒューズの「プログラム電
圧」と称する。
【０００９】このような適正印加電圧とプログラム電圧
はアンチヒューズの構造と形状、物性により異なる。適
正印加電圧が周辺回路の電源電圧になるようにアンチヒ
ューズを作れば、プログラム電圧は非常に高い電圧が必
要になる。殆どの場合、適正印加電圧の３乃至７倍の電
圧がプログラム電圧に必要である。
はアンチヒューズの構造と形状、物性により異なる。適
正印加電圧が周辺回路の電源電圧になるようにアンチヒ
ューズを作れば、プログラム電圧は非常に高い電圧が必
要になる。殆どの場合、適正印加電圧の３乃至７倍の電
圧がプログラム電圧に必要である。
【００１０】逆に、プログラム電圧が周辺回路の電源電
圧（Ｖcc又はＶpp）となるようアンチヒューズを作れ
ば、適正印加電圧で周辺回路の電源電圧（Ｖcc）より低
い電圧が必要となる。もし、電源電圧（Ｖcc）によりプ
ログラムされるほどのアンチヒューズであれば、適正印
加電圧は１／２Ｖcc以下とならなければならない。この
ように、周辺回路と異なる電圧を用いることになれば、
周辺回路に信号を伝えるためレベル遷移が必要になり、
付加的な回路が重ねて付けられるようになる。
圧（Ｖcc又はＶpp）となるようアンチヒューズを作れ
ば、適正印加電圧で周辺回路の電源電圧（Ｖcc）より低
い電圧が必要となる。もし、電源電圧（Ｖcc）によりプ
ログラムされるほどのアンチヒューズであれば、適正印
加電圧は１／２Ｖcc以下とならなければならない。この
ように、周辺回路と異なる電圧を用いることになれば、
周辺回路に信号を伝えるためレベル遷移が必要になり、
付加的な回路が重ねて付けられるようになる。
【００１１】そこで、本発明は、前記したような従来の
諸問題点等を解消すべく考案されたもので、アンチヒュ
ーズを直列に連結してそれぞれのアンチヒューズにかか
る電圧を低減することにより、別途の低い電圧を用い
ず、周辺回路で用いる電源電圧でアンチヒューズを利用
することができるようにしたアンチヒューズ安定化回路
を提供することにその目的を有する。
諸問題点等を解消すべく考案されたもので、アンチヒュ
ーズを直列に連結してそれぞれのアンチヒューズにかか
る電圧を低減することにより、別途の低い電圧を用い
ず、周辺回路で用いる電源電圧でアンチヒューズを利用
することができるようにしたアンチヒューズ安定化回路
を提供することにその目的を有する。
【００１２】
【課題を解決するための手段】前述のような目的を達成
するための本発明の周辺回路を備えたメモリ素子用アン
チヒューズ安定化装置は、直列に連結された複数個のア
ンチヒューズを有し、前記アンチヒューズそれぞれの適
正印加電圧より高い印加電圧によりプログラムされる直
列アンチヒューズブロックと、直列に連結されている前
記複数個のアンチヒューズをそれぞれプログラムさせる
ため、前記各アンチヒューズの両端に前記適正印加電圧
より高いプログラム電圧を印加するアンチヒューズプロ
グラミングブロックと、前記直列アンチヒューズブロッ
クの連結状態を確認するための高電圧部と、前記直列ア
ンチヒューズブロックの連結状態を確認するための低電
圧部と、を備える。本発明において、前記適正印加電圧
より高い印加電圧は、前記アンチヒューズプログラミン
グブロックにより前記各アンチヒューズの両端に印加さ
れる電圧を意味する。本発明において、一般に低電圧部
は接地電圧であるが、メモリ素子のセルトランジスタの
バルクに印加されるバルク電圧を用いることもできる。
するための本発明の周辺回路を備えたメモリ素子用アン
チヒューズ安定化装置は、直列に連結された複数個のア
ンチヒューズを有し、前記アンチヒューズそれぞれの適
正印加電圧より高い印加電圧によりプログラムされる直
列アンチヒューズブロックと、直列に連結されている前
記複数個のアンチヒューズをそれぞれプログラムさせる
ため、前記各アンチヒューズの両端に前記適正印加電圧
より高いプログラム電圧を印加するアンチヒューズプロ
グラミングブロックと、前記直列アンチヒューズブロッ
クの連結状態を確認するための高電圧部と、前記直列ア
ンチヒューズブロックの連結状態を確認するための低電
圧部と、を備える。本発明において、前記適正印加電圧
より高い印加電圧は、前記アンチヒューズプログラミン
グブロックにより前記各アンチヒューズの両端に印加さ
れる電圧を意味する。本発明において、一般に低電圧部
は接地電圧であるが、メモリ素子のセルトランジスタの
バルクに印加されるバルク電圧を用いることもできる。
【００１３】すなわち、アンチヒューズを直列につな
ぎ、それぞれのアンチヒューズにかかる電圧を低減する
ことにより、別途の低い電圧を用いず、周辺回路で用い
る電源電圧でアンチヒューズを利用することができる。
ぎ、それぞれのアンチヒューズにかかる電圧を低減する
ことにより、別途の低い電圧を用いず、周辺回路で用い
る電源電圧でアンチヒューズを利用することができる。
【００１４】従って、適正印加電圧が周辺回路の電源電
圧より低いアンチヒューズを利用する全ての回路で、付
加的な回路を用いずに、安定的なアンチヒューズの利用
が可能となる。
圧より低いアンチヒューズを利用する全ての回路で、付
加的な回路を用いずに、安定的なアンチヒューズの利用
が可能となる。
【００１５】
【発明の実施の形態】前述のような目的を達成するため
の本発明の周辺回路を備えたメモリ素子用アンチヒュー
ズ安定化装置は、図１にその機能を示すブロック図のよ
うに、直列に連結された複数個のアンチヒューズを有
し、前記アンチヒューズそれぞれの適正印加電圧より高
い印加電圧によりプログラムされる直列アンチヒューズ
ブロック１と、直列に連結されている前記複数個のアン
チヒューズをそれぞれプログラムさせるため、前記各ア
ンチヒューズの両端に前記適正印加電圧より高いプログ
ラム電圧を印加するアンチヒューズプログラミングブロ
ック２と、前記直列アンチヒューズブロックの連結状態
を確認するための高電圧部３と、前記直列アンチヒュー
ズブロックの連結状態を確認するための低電圧部４とを
備える。
の本発明の周辺回路を備えたメモリ素子用アンチヒュー
ズ安定化装置は、図１にその機能を示すブロック図のよ
うに、直列に連結された複数個のアンチヒューズを有
し、前記アンチヒューズそれぞれの適正印加電圧より高
い印加電圧によりプログラムされる直列アンチヒューズ
ブロック１と、直列に連結されている前記複数個のアン
チヒューズをそれぞれプログラムさせるため、前記各ア
ンチヒューズの両端に前記適正印加電圧より高いプログ
ラム電圧を印加するアンチヒューズプログラミングブロ
ック２と、前記直列アンチヒューズブロックの連結状態
を確認するための高電圧部３と、前記直列アンチヒュー
ズブロックの連結状態を確認するための低電圧部４とを
備える。
【００１６】図２は、本発明に係る実施の形態のメモリ
素子用アンチヒューズ安定化回路の回路構成を示す図で
あり、ここに示すように高電位電源３として周辺回路の
電源電圧（Ｖcc）を用いており、低電位電源４には接地
電圧を用い、プログラム電圧には、周辺回路の電源電圧
より高い電圧（例えば、Ｖpp）を用いている。他の実施
例として、周辺回路の電源電圧（Ｖcc）をプログラム電
圧に利用することもできる。更に、プログラム電圧は、
メモリ素子のワードライン活性化電圧に利用することが
できる。本実施例では、アンチヒューズ二つが直列に連
結されているため、適正印加電圧で周辺回路電源電圧の
半分の電圧（Ｖcc／２）を使うようになっている。
素子用アンチヒューズ安定化回路の回路構成を示す図で
あり、ここに示すように高電位電源３として周辺回路の
電源電圧（Ｖcc）を用いており、低電位電源４には接地
電圧を用い、プログラム電圧には、周辺回路の電源電圧
より高い電圧（例えば、Ｖpp）を用いている。他の実施
例として、周辺回路の電源電圧（Ｖcc）をプログラム電
圧に利用することもできる。更に、プログラム電圧は、
メモリ素子のワードライン活性化電圧に利用することが
できる。本実施例では、アンチヒューズ二つが直列に連
結されているため、適正印加電圧で周辺回路電源電圧の
半分の電圧（Ｖcc／２）を使うようになっている。
【００１７】本発明に係る動作原理を図面を参照して詳
細に説明すれば次の通りである。図３のタイミングチャ
ートにおいて、ａ区間はプログラミングされていない状
態を示し、ｂ区間は第１のアンチヒューズＣ１を切断す
る区間を示し、ｃ区間は第２のアンチヒューズＣ２を切
断する区間を示し、ｄ区間はプログラミングされた状態
を示す。即ち、この実施例はプログラミングを介し二つ
の状態を周辺回路の電源電圧で示す非揮発性選択表示装
置に用いられることもある。
細に説明すれば次の通りである。図３のタイミングチャ
ートにおいて、ａ区間はプログラミングされていない状
態を示し、ｂ区間は第１のアンチヒューズＣ１を切断す
る区間を示し、ｃ区間は第２のアンチヒューズＣ２を切
断する区間を示し、ｄ区間はプログラミングされた状態
を示す。即ち、この実施例はプログラミングを介し二つ
の状態を周辺回路の電源電圧で示す非揮発性選択表示装
置に用いられることもある。
【００１８】先ず、プログラムされない状態のａ区間を
見れば、図３（ア）に示すようにプログラミング制御信
号ｐｇがロー状態でアンチヒューズプログラミングブロ
ック２に入力される。前記ロー状態で入力されたプログ
ラミング制御信号ｐｇは、インバータＩ１を介してハイ
状態に反転しＰＭＯＳ（P-channel Metal Oxide Sem
iconductor）トランジスタＭＰ１のゲート端子に入力さ
れ、前記ＰＭＯＳトランジスタＭＰ１をターンオフさせ
る。
見れば、図３（ア）に示すようにプログラミング制御信
号ｐｇがロー状態でアンチヒューズプログラミングブロ
ック２に入力される。前記ロー状態で入力されたプログ
ラミング制御信号ｐｇは、インバータＩ１を介してハイ
状態に反転しＰＭＯＳ（P-channel Metal Oxide Sem
iconductor）トランジスタＭＰ１のゲート端子に入力さ
れ、前記ＰＭＯＳトランジスタＭＰ１をターンオフさせ
る。
【００１９】このような状態で、第１アンチヒューズ選
択信号ｐｇ１が図３（イ）に示すように、ハイ状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオフさせる。
択信号ｐｇ１が図３（イ）に示すように、ハイ状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオフさせる。
【００２０】さらに、第２のアンチヒューズ選択信号ｐ
ｇ２が図３（ウ）に示すように、ロー状態でＮ（N-chan
nel）ＭＯＳトランジスタＭＮ１のゲート端子に入力さ
れ、前記ＮＭＯＳトランジスタＭＮ１をターンオフさせ
る。
ｇ２が図３（ウ）に示すように、ロー状態でＮ（N-chan
nel）ＭＯＳトランジスタＭＮ１のゲート端子に入力さ
れ、前記ＮＭＯＳトランジスタＭＮ１をターンオフさせ
る。
【００２１】一方、ロー状態で入力された前記プログラ
ミング制御信号ｐｇは、ＰＭＯＳトランジスタＭＰ３の
ゲートに入力され、前記ＰＭＯＳトランジスタＭＰ３を
ターンオンさせる。
ミング制御信号ｐｇは、ＰＭＯＳトランジスタＭＰ３の
ゲートに入力され、前記ＰＭＯＳトランジスタＭＰ３を
ターンオンさせる。
【００２２】従って、前記ＰＭＯＳトランジスタＭＰ
１、ＭＰ２、及びＮＭＯＳトランジスタＭＮ１のターン
オフ動作によりプログラム電圧が直列アンチヒューズブ
ロック１に印加されないようにするため、状態感知表示
ブロック５の出力は図３（エ）のようにローとなる。
１、ＭＰ２、及びＮＭＯＳトランジスタＭＮ１のターン
オフ動作によりプログラム電圧が直列アンチヒューズブ
ロック１に印加されないようにするため、状態感知表示
ブロック５の出力は図３（エ）のようにローとなる。
【００２３】前記のような状態から、第一のアンチヒュ
ーズＣ１が切断される区間であるｂ区間を見れば、図３
（ア）に示すようにプログラミング制御信号ｐｇがハイ
状態でアンチヒューズプログラミングブロック２に入力
される。前記ハイ状態で入力されたプログラミング制御
信号ｐｇは、インバータＩ１を介してロー状態に反転し
ＰＭＯＳトランジスタＭＰ１のゲート端子に入力され、
前記ＰＭＯＳトランジスタをターンオンさせる。
ーズＣ１が切断される区間であるｂ区間を見れば、図３
（ア）に示すようにプログラミング制御信号ｐｇがハイ
状態でアンチヒューズプログラミングブロック２に入力
される。前記ハイ状態で入力されたプログラミング制御
信号ｐｇは、インバータＩ１を介してロー状態に反転し
ＰＭＯＳトランジスタＭＰ１のゲート端子に入力され、
前記ＰＭＯＳトランジスタをターンオンさせる。
【００２４】このような状態で、第１アンチヒューズ選
択信号ｐｇ１が図３（イ）に示すように、ロー状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオンさせる。
択信号ｐｇ１が図３（イ）に示すように、ロー状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオンさせる。
【００２５】さらに、第２アンチヒューズ選択信号ｐｇ
２が図３（ウ）に示すように、ロー状態でＮＭＯＳトラ
ンジスタＭＮ１のゲート端子に入力され、前記ＮＭＯＳ
トランジスタＭＮ１をターンオンさせる。一方、ハイ状
態で入力された前記プログラミング制御信号ｐｇは、Ｐ
ＭＯＳトランジスタＭＰ３をターンオフさせる。
２が図３（ウ）に示すように、ロー状態でＮＭＯＳトラ
ンジスタＭＮ１のゲート端子に入力され、前記ＮＭＯＳ
トランジスタＭＮ１をターンオンさせる。一方、ハイ状
態で入力された前記プログラミング制御信号ｐｇは、Ｐ
ＭＯＳトランジスタＭＰ３をターンオフさせる。
【００２６】従って、プログラム電圧が前記ＰＭＯＳト
ランジスタＭＰ１、ＭＰ２のターンオン動作により、直
列アンチヒューズブロック１の第１のアンチヒューズＣ
１に印加され、前記第１のアンチヒューズＣ１を短絡さ
せるため、状態感知表示ブロック５の出力は図３（エ）
のようにローとなる。
ランジスタＭＰ１、ＭＰ２のターンオン動作により、直
列アンチヒューズブロック１の第１のアンチヒューズＣ
１に印加され、前記第１のアンチヒューズＣ１を短絡さ
せるため、状態感知表示ブロック５の出力は図３（エ）
のようにローとなる。
【００２７】前記のように第１のアンチヒューズＣ１が
つながった（プログラムされた）状態で、第２のアンチ
ヒューズＣ２をつなぐ（プログラムする）区間であるｃ
区間を見れば、図３（ア）に示すようにプログラミング
制御信号ｐｇがハイ状態でアンチヒューズプログラミン
グブロック２に入力される。前記ハイ状態で入力された
プログラミング制御信号ｐｇは、インバータＩ１を介し
てロー状態に反転し、ＰＭＯＳトランジスタＭＰ１のゲ
ート端子に入力され、前記ＰＭＯＳトランジスタＭＰ１
をターンオンさせる。
つながった（プログラムされた）状態で、第２のアンチ
ヒューズＣ２をつなぐ（プログラムする）区間であるｃ
区間を見れば、図３（ア）に示すようにプログラミング
制御信号ｐｇがハイ状態でアンチヒューズプログラミン
グブロック２に入力される。前記ハイ状態で入力された
プログラミング制御信号ｐｇは、インバータＩ１を介し
てロー状態に反転し、ＰＭＯＳトランジスタＭＰ１のゲ
ート端子に入力され、前記ＰＭＯＳトランジスタＭＰ１
をターンオンさせる。
【００２８】このような状態で、第１アンチヒューズ選
択信号ｐｇ１が図３（イ）に示すように、ハイ状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオフさせる。
択信号ｐｇ１が図３（イ）に示すように、ハイ状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオフさせる。
【００２９】さらに、第２アンチヒューズ選択信号ｐｇ
２が図３（ウ）に示すように、ハイ状態でＮＭＯＳトラ
ンジスタＭＮ１のゲートに入力され、前記ＮＭＯＳトラ
ンジスタＭＮ１をターンオンさせる。
２が図３（ウ）に示すように、ハイ状態でＮＭＯＳトラ
ンジスタＭＮ１のゲートに入力され、前記ＮＭＯＳトラ
ンジスタＭＮ１をターンオンさせる。
【００３０】一方、ハイ状態で入力された前記プログラ
ミング制御信号ｐｇは、ＰＭＯＳトランジスタＭＰ３の
ゲートに入力され、前記ＰＭＯＳトランジスタＭＰ３を
ターンオフさせる。
ミング制御信号ｐｇは、ＰＭＯＳトランジスタＭＰ３の
ゲートに入力され、前記ＰＭＯＳトランジスタＭＰ３を
ターンオフさせる。
【００３１】従って、前記ＰＭＯＳトランジスタＭＰ
１、及びＮＭＯＳトランジスタＭＮ１のターンオン動作
により、プログラム電圧が直列アンチヒューズブロック
１の第２のアンチヒューズＣ２に印加され、前記第２の
アンチヒューズＣ２を短絡させるため、状態感知表示ブ
ロック５の出力は図３（エ）のようにローとなる。
１、及びＮＭＯＳトランジスタＭＮ１のターンオン動作
により、プログラム電圧が直列アンチヒューズブロック
１の第２のアンチヒューズＣ２に印加され、前記第２の
アンチヒューズＣ２を短絡させるため、状態感知表示ブ
ロック５の出力は図３（エ）のようにローとなる。
【００３２】前記のように、直列アンチヒューズブロッ
ク１のアンチヒューズＣ１、Ｃ２が全て短絡した状態で
プログラムされた状態のｄ区間を見れば、図３（ア）に
示すようにプログラミング制御信号ｐｇがロー状態でア
ンチヒューズプログラミングブロック２に入力される。
前記ロー状態で入力されたプログラミング制御信号ｐｇ
は、インバータＩ１を介し、ハイ状態に反転しＰＭＯＳ
トランジスタＭＰ１のゲート端子に入力され、前記ＰＭ
ＯＳトランジスタＭＰ１をターンオフさせる。
ク１のアンチヒューズＣ１、Ｃ２が全て短絡した状態で
プログラムされた状態のｄ区間を見れば、図３（ア）に
示すようにプログラミング制御信号ｐｇがロー状態でア
ンチヒューズプログラミングブロック２に入力される。
前記ロー状態で入力されたプログラミング制御信号ｐｇ
は、インバータＩ１を介し、ハイ状態に反転しＰＭＯＳ
トランジスタＭＰ１のゲート端子に入力され、前記ＰＭ
ＯＳトランジスタＭＰ１をターンオフさせる。
【００３３】このような状態で、第１アンチヒューズ選
択信号ｐｇ１が図３（イ）に示すように、ハイ状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオフさせる。
択信号ｐｇ１が図３（イ）に示すように、ハイ状態でＰ
ＭＯＳトランジスタＭＰ２のゲート端子に入力され、前
記ＰＭＯＳトランジスタＭＰ２をターンオフさせる。
【００３４】さらに、第２アンチヒューズ選択信号ｐｇ
２が図３（ウ）に示すように、ロー状態でＮＭＯＳトラ
ンジスタＭＮ１のゲートに入力され、前記ＮＭＯＳトラ
ンジスタＭＮ１をターンオフさせる。
２が図３（ウ）に示すように、ロー状態でＮＭＯＳトラ
ンジスタＭＮ１のゲートに入力され、前記ＮＭＯＳトラ
ンジスタＭＮ１をターンオフさせる。
【００３５】一方、ロー状態で入力された前記プログラ
ミング制御信号ｐｇは、ＰＭＯＳトランジスタＭＰ３の
ゲートに入力され、前記ＰＭＯＳトランジスタＭＰ３を
ターンオンさせる。
ミング制御信号ｐｇは、ＰＭＯＳトランジスタＭＰ３の
ゲートに入力され、前記ＰＭＯＳトランジスタＭＰ３を
ターンオンさせる。
【００３６】従って、前記ＰＭＯＳトランジスタＭＰ３
のターンオン動作により、高電位電源３が短絡された直
列アンチヒューズブロック１の第２のアンチヒューズＣ
２、及び、第１のアンチヒューズＣ１を介し低電位電源
４に印加されるが、この時、ＰＭＯＳトランジスタＭＰ
３が長いチャンネルで、大きい抵抗を有するため、状態
感知表示ブロック５の入力端子Ａの電位がローとなり、
状態感知表示ブロック５の出力は、図３（エ）のように
ハイになる。
のターンオン動作により、高電位電源３が短絡された直
列アンチヒューズブロック１の第２のアンチヒューズＣ
２、及び、第１のアンチヒューズＣ１を介し低電位電源
４に印加されるが、この時、ＰＭＯＳトランジスタＭＰ
３が長いチャンネルで、大きい抵抗を有するため、状態
感知表示ブロック５の入力端子Ａの電位がローとなり、
状態感知表示ブロック５の出力は、図３（エ）のように
ハイになる。
【００３７】本発明の好ましい実施例等は、例示の目的
のため開示されたもので、当業者であれば本発明の思想
と範囲内で多様な修正、変更、付加等が可能なはずであ
り、このような修正変更等は特許請求の範囲に属するも
のと見なさなければならないはずである。
のため開示されたもので、当業者であれば本発明の思想
と範囲内で多様な修正、変更、付加等が可能なはずであ
り、このような修正変更等は特許請求の範囲に属するも
のと見なさなければならないはずである。
【００３８】
【発明の効果】以上で詳しく説明したように本発明は、
アンチヒューズを直列につなぎ、それぞれのアンチヒュ
ーズにかかる電圧を低減することにより、別の低い電圧
を用いず、周辺回路で用いる電源電圧でアンチヒューズ
を利用することができる。
アンチヒューズを直列につなぎ、それぞれのアンチヒュ
ーズにかかる電圧を低減することにより、別の低い電圧
を用いず、周辺回路で用いる電源電圧でアンチヒューズ
を利用することができる。
【００３９】従って、適正印加電圧が周辺回路の電源電
圧より低いアンチヒューズを利用する全ての回路で、付
加的な回路を用いずに、安定的なアンチヒューズの利用
が可能となる。
圧より低いアンチヒューズを利用する全ての回路で、付
加的な回路を用いずに、安定的なアンチヒューズの利用
が可能となる。
【図１】本発明に係るアンチヒューズ安定化装置の機能
を示すブロック構成図である。
を示すブロック構成図である。
【図２】本発明に係る実施の形態のメモリ素子用アンチ
ヒューズ安定化回路の回路構成を示す図である。
ヒューズ安定化回路の回路構成を示す図である。
【図３】図２に対する入出力信号のタイミングを示すタ
イミングチャートである。
イミングチャートである。
【符号の説明】 １ 直列アンチヒューズブロック ２ アンチヒューズプログラミングブロック ３ 高電位電源 ４ 低電位電源 ５ 状態感知表示ブロック Ｉ１、Ｉ２ インバータ ＭＰ１〜ＭＰ３ ＰＭＯＳトランジスタ ＭＮ１ ＮＭＯＳトランジスタ Ｃ１、Ｃ２ アンチヒューズ
Claims (7)
- 【請求項１】周辺回路を備えたメモリ素子用アンチヒュ
ーズ安定化装置において、 直列に連結された複数個のアンチヒューズを有し、前記
アンチヒューズそれぞれの適正印加電圧より高い印加電
圧によりプログラムされる直列アンチヒューズブロック
と、 直列に連結されている前記複数個のアンチヒューズそれ
ぞれをプログラムするため、前記各アンチヒューズの両
端に前記適正印加電圧より高いプログラム電圧を印加す
るアンチヒューズプログラミングブロックと、 前記直列アンチヒューズブロックの連結状態を確認する
ための高電圧部と、 前記直列アンチヒューズブロックの連結状態を確認する
ための低電圧部と、 を備え、 前記適正印加電圧より高い印加電圧は、前記アンチヒュ
ーズプログラミングブロックにより前記各アンチヒュー
ズの両端に印加される電圧であることを特徴とするアン
チヒューズ安定化装置。 - 【請求項２】前記適正印加電圧より高い印加電圧の電圧
レベルは、前記プログラム電圧の電圧レベルと同じであ
ることを特徴とする請求項１記載のメモリ素子用アンチ
ヒューズ安定化装置。 - 【請求項３】前記高電圧部は、前記周辺回路に印加され
る電源電圧と同じであることを特徴とする請求項１記載
のメモリ素子用アンチヒューズ安定化装置。 - 【請求項４】前記低電圧部は、前記メモリ素子のセルト
ランジスタのバルクに印加されるバルク電圧と同じであ
ることを特徴とする請求項１記載のメモリ素子用アンチ
ヒューズ安定化装置。 - 【請求項５】前記低電圧部は、前記周辺回路に印加され
る接地電圧と同じであることを特徴とする請求項１記載
のメモリ素子用アンチヒューズ安定化装置。 - 【請求項６】前記プログラム電圧は、電源電圧であるこ
とを特徴とする請求項１記載のメモリ素子用アンチヒュ
ーズ安定化装置。 - 【請求項７】前記プログラム電圧は、前記メモリ素子の
ワードライン活性化電圧であることを特徴とする請求項
１記載のメモリ素子用アンチヒューズ安定化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-77394 | 1997-12-29 | ||
| KR1019970077394A KR100487914B1 (ko) | 1997-12-29 | 1997-12-29 | 안티퓨우즈안정화회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328991A true JPH11328991A (ja) | 1999-11-30 |
Family
ID=19529568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34865498A Pending JPH11328991A (ja) | 1997-12-29 | 1998-12-08 | メモリ素子用アンチヒューズ安定化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6041009A (ja) |
| JP (1) | JPH11328991A (ja) |
| KR (1) | KR100487914B1 (ja) |
| TW (1) | TW406282B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317490B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 안티퓨즈 회로 |
| KR100376265B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 |
| US6858916B2 (en) | 2002-04-18 | 2005-02-22 | Nec Electronics Corporation | Semiconductor memory device with series-connected antifuse-components |
| JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Ｏｔｐセル及びこれを備えるメモリ装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399896B1 (ko) * | 2001-04-23 | 2003-09-29 | 주식회사 하이닉스반도체 | 안티 퓨즈용 공급전압 콘트롤회로 |
| EP2195811B1 (en) * | 2007-10-03 | 2012-05-16 | STMicroelectronics Crolles 2 SAS | Anti-fuse element |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334880A (en) * | 1991-04-30 | 1994-08-02 | International Business Machines Corporation | Low voltage programmable storage element |
| KR930001215A (ko) * | 1991-06-03 | 1993-01-16 | 프레데릭 얀 스미트 | 프로그램 가능한 셀을 포함하는 전자 회로 |
| JPH06318864A (ja) * | 1993-05-07 | 1994-11-15 | Toshiba Corp | フィールドプログラマブルゲートアレイ |
| US5412593A (en) * | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
| US5426614A (en) * | 1994-01-13 | 1995-06-20 | Texas Instruments Incorporated | Memory cell with programmable antifuse technology |
| JP3497000B2 (ja) * | 1995-03-30 | 2004-02-16 | 川崎マイクロエレクトロニクス株式会社 | 半導体回路 |
| US5657293A (en) * | 1995-08-23 | 1997-08-12 | Micron Technology, Inc. | Integrated circuit memory with back end mode disable |
| US5689455A (en) * | 1995-08-31 | 1997-11-18 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US5631862A (en) * | 1996-03-05 | 1997-05-20 | Micron Technology, Inc. | Self current limiting antifuse circuit |
-
1997
- 1997-12-29 KR KR1019970077394A patent/KR100487914B1/ko not_active IP Right Cessation
-
1998
- 1998-11-20 TW TW087119241A patent/TW406282B/zh not_active IP Right Cessation
- 1998-12-07 US US09/206,318 patent/US6041009A/en not_active Expired - Lifetime
- 1998-12-08 JP JP34865498A patent/JPH11328991A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317490B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 안티퓨즈 회로 |
| KR100376265B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 |
| US6858916B2 (en) | 2002-04-18 | 2005-02-22 | Nec Electronics Corporation | Semiconductor memory device with series-connected antifuse-components |
| JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Ｏｔｐセル及びこれを備えるメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6041009A (en) | 2000-03-21 |
| KR100487914B1 (ko) | 2005-08-24 |
| KR19990057343A (ko) | 1999-07-15 |
| TW406282B (en) | 2000-09-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
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