KR100546180B1 - 타이밍 튜닝 장치 - Google Patents

Abstract

본 발명에 의한 타이밍 튜닝 장치는 입력 노드로부터 순차적으로 연결된 복수개의 지연회로; 상기 입력노드, 상기 지연회로들의 접합노드들, 및 상기 지연회로의 최종단과 출력 노드를 연결하는 복수개의 스위치; 및 상기 복수개의 스위치의 온오프를 각각 제어하는 복수개의 스위치 제어기를 포함한다.

Description

타이밍 튜닝 장치{Timing Tuning Device}

도1은 종래 기술에 의한 입력 신호의 경로를 나타내는 블록도.

도2는 본 발명에 의한 입력 신호의 경로를 나타내는 블록도.

도3은 본 발명의 일실시예에 의한 타이밍 튜닝 장치의 구성도.

도4는 본 발명의 일실시예에 의한 스위치 제어기의 구성도.

도5는 본 발명의 또 다른 실시예에 의한 스위치 제어기의 구성도.

본 발명은 메모리 장치의 타이밍 튜닝 장치에 관한 것으로서, 특히 지연 시간을 조절할 수 있는 지연회로를 이용하여 타이밍을 조절하는 타이밍 튜닝 장치에 관한 것이다.

도1은 종래의 기술에 의한 입력 신호의 경로를 나타내는 블록도이다. 클록 인에이블 신호 CKE는 입력핀(10)을 통해 메모리 장치로 입력되어, 버퍼와 래치를 거쳐 필요한 신호로 바뀐다. 메모리 장치의 설계 단계에서는 각각의 입력핀(10)에 거의 동일한 부하가 인가되는 것으로 전제하고 셋업 타임, 홀드 타임 등의 타이밍 스펙을 정하게 된다.

그러나 일부 핀들에 걸리는 입력부하가 상대적으로 크게 되는 경우에는 설계를 조정하여야 하며 이를 적용하기 위해서는 마스크를 수정하거나 교체할 수밖에 없었다. 이로 인하여 제품의 생산을 위해 소모되는 비용과 시간이 늘어나는 문제가 있었다.

이와 같은 종래 기술의 문제점을 해결하고자 본 발명은 지연시간을 조절할 수 있도록 퓨즈를 구비한 지연회로를 사용하여 마스크를 변경하지 않고 각 입력핀에서 입력되는 신호가 타이밍 스펙을 준수할 수 있도록 하는 타이밍 튜닝 장치를 제공하는 것을 목적으로 한다.

본 발명에 의한 타이밍 튜닝 장치는 입력 노드와 직렬로 연결된 복수개의 지연회로를 포함하는 지연부, 상기 각각의 지연회로와 연결된 복수개의 노드를 출력 노드와 각각 연결하는 복수개의 스위치를 포함하는 스위치 어레이, 및 상기 복수개의 스위치를 각각 제어하는 복수개의 스위치 제어기를 포함하는 스위치 제어기 어레이를 포함한다.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.

도2는 본 발명의 일실시예에 의한 입력 신호의 경로를 나타내는 블록도이다. 입력핀(10)을 통해 입력된 신호는 버퍼(20)에 입력된다. 버퍼(20)는 신호 CKEZ를 지연부(100)로 출력하고 지연부(100)는 신호 CKEZ_A를 래치(30)로 출력한다.

버퍼(20)는 LVTTL 레벨로 입력된 신호를 CMOS 레벨로 변경한다. 지연부(100)는 복수개의 지연부와 퓨즈를 이용한 스위치를 구비한다. 타이밍 조정이 완료되면 그 결과에 따라서 퓨즈를 끊거나 연결하여 지연시간을 조절하므로 마스크를 변경하지 않더라도 타이밍을 조절할 수 있다.

도3은 본 발명의 일실시예에 의한 지연부(100)의 구성을 나타낸다. 본 실시예에 의한 지연부(100)는 직렬로 연결된 복수개의 지연회로(110), 및 복수개의 스위치(T_i, T_j, T_k, T_l)를 포함한다.

복수개의 지연회로(110)는 서로 직렬로 연결되며 한 쪽 끝은 입력단자와 연결된다. 도3에는 세 개의 지연회로(110)가 도시되어 있으나 실시예에 따라서는 기타 소정의 개수의 지연회로(110)를 포함할 수 있다. 각 지연회로(110)는 소정의 개수의 인버터를 직렬로 연결하여 구성할 수 있다.

각각의 스위치(T_i, T_j, T_k, T_l)는 별도의 스위치 제어기(도시되지 않음)에 의해 제어되어 지연회로(110)가 연결된 노드와 출력단자 사이를 선택적으로 연결한다. 예를 들어 스위치 T_i가 온 상태이고 나머지 스위치가 오프 상태이면 입력신호는 지연되지 않고 출력된다. 스위치 T_j가 온 상태이고 나머지 스위치가 오프 상태이면 입력신호는 하나의 지연회로(110)만큼 지연되어 출력된다.

도4는 본 발명의 일실시예에 의한 스위치 제어기의 회로를 도시한다. 본 실시예에서는 노멀 퓨즈를 사용한다. 노멀 퓨즈는 전류의 양이 증가하면 양단이 차단된다.

도4a는 퓨즈 Fuse<i/j/k/l>가 연결된 상태의 회로이고, 도4b는 퓨즈 Fuse<i/j/k/l>이 끊어진 상태의 회로이다.

본 실시예에 의한 스위치 제어기는 퓨즈 Fuse<i/j/k/l>, 커패시터 C, NMOS 트랜지스터 N, 및 인버터 INV1 내지 INV4를 포함한다.

퓨즈 Fuse<i/j/k/l>는 전원 VDD와 노드 aa 사이에 연결된다. 커패시터 C는 노드 aa와 그라운드 사이에 연결된다. NMOS 트랜지스터 N의 소스는 그라운드와 연결되고, 드레인은 노드 aa와 연결된다. 인버터 INV1의 입력은 노드 aa와 출력은 NMOS 트랜지스터 N의 게이트와 연결된다. 인버터 INV2 내지 INV 4는 인버터 INV1과 직렬로 연결된다.

퓨즈 Fuse<i/j/k/l>가 연결된 상태에서는 노드 aa의 전위가 "하이"가 되어 인버터 INV3의 출력 opt_cke<i/j/k/l>은 "로우"가 되고, 인버터 INV4의 출력 opt_ckez<i/j/k/l>는 "하이"가 된다.

퓨즈 Fuse<i/j/k/l>가 끊어진 상태에서는 노드 aa의 전위가 "로우"가 되어 인버터 INV3의 출력 opt_cke<i/j/k/l>은 "하이"가 되고, 인버터 INV4의 출력 opt_ckez<i/j/k/l>는 "로우"가 된다.

도5는 본 발명의 또 다른 실시예에 의한 스위치 제어기의 회로를 도시한다. 본 실시예에서는 안티 퓨즈를 사용한다. 안티 퓨즈는 양단의 전압이 증가하면 단락상태가 되어 전류가 흐르게 된다.

도5a는 퓨즈 Fuse<i/j/k/l>가 연결된 상태의 회로이고, 도5b는 퓨즈 Fuse<i/j/k/l>이 끊어진 상태의 회로이다.

본 실시예에 의한 스위치 제어기는 NAND 게이트, PMOS 트랜지스터(P1, P2), NMOS 트랜지스터(N1, N2), 스위치 T, 퓨즈 Fuse<i/j/k/l>, 및 인버터(INV1, INV2)를 포함한다.

NAND 게이트는 외부 제어신호 Tm_i 및 Anti_en를 입력받아 NAND 연산을 수행한다. PMOS 트랜지스터 P1의 소스는 전원 VDD와 연결되고, 게이트는 NAND 게이트의 출력과 연결되며, 드레인은 노드 bb와 연결된다. PMOS 트랜지스터 P2의 소스는 전원 VDD와 연결되고, 게이트는 제어신호 pwrup와 연결되며, 드레인은 노드 bb와 연결된다. NMOS 트랜지스터 N1의 드레인은 노드 bb와 연결되고, 게이트는 NAND 게이트의 출력과 연결된다. NMOS 트랜지스터 N2의 드레인은 NMOS 트랜지스터 N1의 소스와 연결되고, 게이트는 제어신호 pg와 연결되며, 소스는 그라운드 VSS와 연결된다.

스위치는 노드 bb와 퓨즈 Fuse<i/j/k/l>의 한쪽 단자 사이에 연결되며, 퓨즈 Fuse<i/j/k/l>의 나머지 단자는 전원 VBBF와 연결된다. 인버터 INV1 및 INV2는 노드 bb와 직렬로 연결된다. 스위치 T는 그라운드 VSS 및 전원 VBBA에 의해 제어된다. 전원 VBBF는 음의 전위를 갖고 전원 VBBA는 양의 전위를 갖는다. 따라서 스위치 T는 항상 도통 상태가 된다.

초기에 제어신호 pwrup이 "로우"인 상태에서는 노드 bb가 "하이"상태를 유지한다. 테스트 모드에서 퓨즈를 끊기 위해서는 제어신호 Tm_i 및 Anti_en을 "하이"로 하고 제어신호 pg를 "로우"로 한다. 또한 전원 VDD의 전위를 더 높게 하고 VBBF의 전위를 음의 방향으로 더 낮게 하면 퓨즈 양단의 전위차가 증가하여 도통 상태가 된다.

테스트 모드가 종료한 상태에서는 전원 VBBF는 그라운드 VSS와 동일한 전위를 갖는다.

퓨즈 Fuse<i/j/k/l>이 도통된 상태에서는 노드 bb의 전위가 "로우"가 되므로 인버터 INV1의 출력 opt_cke<i/j/k/l>은 "하이", 인버터 INV2의 출력 opt_ckez<i/j/k/l>은 "로우"가 된다.

퓨즈 Fuse<i/j/k/l>이 끊어진 상태에서는 제어신호 Tm_i, Anti_en, 및 pg의 조합에 따라 인버터 INV1 및 INV2의 출력레벨이 달라진다. 예를 들어 NAND 게이트의 출력이 "로우"이면 인버터 INV1의 출력 opt_cke<i/j/k/l>은 "하이", 인버터 INV2의 출력 opt_ckez<i/j/k/l>은 "로우"가 된다. 반대로 NAND 게이트의 출력이 "하이"이면, 인버터 INV1의 출력 opt_cke<i/j/k/l>은 "로우", 인버터 INV2의 출력 opt_ckez<i/j/k/l>은 "하이"가 된다.

본 발명을 적용함으로써 마스크 설계를 변경하지 않더라도 셋업 타임 또는 홀드 타임 등의 타이밍을 조절할 수 있는 장점이 있다. 따라서 마스크의 변경을 필요한 비용 및 시간을 절약할 수 있다.

Claims (8)

1. 입력 노드로부터 순차적으로 연결된 복수개의 지연회로;

   상기 입력노드, 상기 지연회로들의 접합노드들, 및 상기 지연회로의 최종단과 출력 노드를 연결하는 복수개의 스위치부; 및

   상기 복수개의 스위치부의 온오프를 각각 제어하는 복수개의 스위치 제어기를 포함하고, 상기 스위치 제어기는

   외부에서 제공되는 제1 및 제2 제어신호를 입력받아 게이트 신호를 출력하는 제어기;

   소스는 제1 전원에 연결되고, 게이트는 상기 게이트 신호와 연결되며, 드레인은 제1 노드와 연결된 제1 PMOS 트랜지스터;

   소스는 상기 제1 전원에 연결되고, 게이트는 제3 제어신호와 연결되며, 드레인은 상기 제1 노드와 연결된 제2 PMOS 트랜지스터;

   드레인은 상기 제1 노드와 연결되고, 게이트는 상기 게이트 신호와 연결된 제1 NMOS 트랜지스터;

   드레인은 상기 제1 NMOS 트랜지스터의 소스와 연결되며, 게이트는 제4 제어신호와 연결되며, 소스는 제2 전원과 연결된 제2 NMOS 트랜지스터;

   제2 전원 및 제3 전원에 의해 제어되며 한 전극이 제1 노드와 연결된 스위치;

   상기 스위치의 다른 전극과 제4 전원사이에 연결된 퓨즈를 포함하며,

   상기 제1 노드의 전압을 상기 스위치를 제어하는 신호로서 사용하는 타이밍 튜닝 장치.
2. 제 1 항에 있어서,

   상기 지연회로는 소정의 개수의 인버터가 직렬로 연결된 회로임을 특징으로 하는 타이밍 튜닝 장치.
3. 제 1 항에 있어서,

   상기 스위치부는 트랜스미션 게이트임을 특징으로 하는 타이밍 튜닝 장치.
4. 삭제
5. 삭제
6. 삭제
7. 제 1 항에 있어서,

   상기 제어기는 NAND 게이트임을 특징으로 하는 타이밍 튜닝 장치.
8. 제 1 항에 있어서,

   상기 퓨즈는 상기 제1 전원과 상기 제4 전원 간의 전위차가 증가하면 단락되는 것을 특징으로 하는 타이밍 튜닝 장치.

Images