KR100361523B1 - 펄스인에이블타임제어회로 - Google Patents

Abstract

본 발명은 폴리 휴즈를 이용한 메모리 장치의 인에이블 타임 제어회로를 제공하는 것을 목적으로 한다.

이와같은 본 발명의 펄스 인에이블 타임 제어회로는 폴리 휴즈를 블로우잉 및 논-블로우잉 시키므로써, 인가전압을 하이,로우의 조합으로 변환하여 출력하는 블로우잉 및 논-블로우잉부와, 상기 블로우잉 및 논-블로우잉부로부터 입력되는 하이, 로우신호를 디코딩하는 디코딩부와, 상기 디코딩부에서 디코딩된 제어신호를 이용하여 입력펄스의 인에이블 타임을 조절하는 인에이블 타임 조절부로 구성된 것을 특징으로 한다.

Description

펄스 인에이블 타임 제어회로

본 발명은 메모리 장치의 인에이블 타임 제어회로에 관한 것으로서, 특히 폴리 휴즈를 이용한 인에이블 타임 제어회로에 관한 것이다.

메모리 제품에서 회로의 동작과 관련하여 일정한 폭을 갖는 펄스로는 A.T.D(Address Transition Detect) 펄스나 등화 펄스, 센서 증폭기 인에이블 펄스(sense amplifier enable pulse), 출력 버퍼 인에이블 펄스(output buffer enable pulse)들이 있다.

종래의 발명에서는 위에서 언급한 A.T.D 펄스나 등화 펄스, 센서 증폭기 인에이블 펄스, 출력 버퍼 인에이블 펄스등을 만들 때 일반 CMOS 인버터 지연기(DELAY)를 이용하여 펄스를 만들었다. 이 때 펄스 폭이나 인에이블(enable), 디스에이블(disable) 시간을 조절하기 위해 인버터 지연기 체인(delay chain)을 늘였다, 줄였다 하는 방법을 사용하였다.

그러나 이런 방법은 매번 회로의 개선시 마스크의 변경이 불가피하였고, 또한 변경된 회로가 첨부된 웨이퍼를 받아 그 결과를 확인하기까지 보통 2-3주간의 시간이 걸리는 단점이 있었다.

따라서, 본 발명의 목적은 마스크의 변경없이 한쌍의 폴리 휴즈를 필요에 따라서 레이저를 이용하여 블로우잉 및 논-블로우잉시키면서 두 신호를 디코딩하고, 이 디코딩 신호에 따라 입력펄스의 인에이블 타임을 제어하도록 하므로써, 상기한 문제점을 해결할 수 있는 펄스 인에이블 타임 제어 회로를 제공하기 위한 것이다.

이와같은 본 발명의 펄스 인에이블 타임 제어회로는 한쌍의 폴리 휴즈를 블로우잉 및 논-블로우잉 시키므로써, 인가전압을 하이,로우의 조합으로 변환하여 출력하는 입력 조합부와 ; 상기 입력 조합부로부터 입력되는 하이,로우신호를 디코딩하는 디코딩부와 ; 상기 디코딩부에서 디코딩된 제어신호를 이용하여 입력펄스의 인에이블 타임을 조절하는 인에이블 타임 조절부로 구성한 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.

제 1 도는 본 발명의 회로도이다. 본 발명에서는 간단히 제 1 도처럼 휴즈를 사용하여 기 발생된 펄스의 인에이블 시간을 조절하여 주는 회로를 구성하였다. 이 휴즈는 폴리 실리콘층으로 만들어지며 레이저를 사용하여 간단히 블로우잉(BLOWING :상기 폴리실리콘 휴즈를 오픈시킨는 것)이 이루어지는데, "휴즈"라는 용어는 레이저를 이용하여 연결을 끊어주고 닫아 주는 것이 가능한 휴즈처럼 행동한다고 하여 붙여진 이름이다. 이때 사용된 휴즈1과 휴즈 2의 조합에 의해 쉽게 펄스의 인에이블 시간을 조절할 수 있게 된다.

입력 단자는 레이저로 블로우잉이 가능한 휴즈1, 휴즈2 단자와 칩(CHIP) 내부에서 만들어진 펄스를 입력으로 받는 입력(IN)단자로 구성되고, 출력단자는 OUT NODE이다. 폴리 휴즈1, NMOS 트랜지스터 N9, 인버터(INVERTER) I15로 구성된 부분과 폴리 휴즈2, NMOS 트랜지스터 N16, 인버터(INVERTER I17) 로 구성된 부분이 폴리 휴즈를 논-블로우잉 상태로 유지하거나 블로우잉(BLOWING)시키는 부분으로서 휴즈가 논-블로우잉(NON-BLOWING)상태일 때는 I15, I17 인버터(INVERTER)의 입력은 Vcc(메모리 칩 파워에 따라서 5V나 3.3V)가 되고, 휴즈가 블로우잉된 상태라면 N9, N16 트랜지스터를 통해 접지로 흐르는 누설전류의 영향으로 I15, I17 인버터의 입력은 천천히 "로우" 상태가 되므로 그 출력은 천천히 "하이" 상태가 된다. 그 때 피드백되는 "하이"신호에 의하여 N9, N16의 NMOS 트랜지스터들의 게이트는 "ON"되어 인버터의 입력단은 완전히 로우상태를 유지하게 된다.

인버터 I1에서 14, 두 입력 NOR 게이트 I6, I7, I8, I13과 그리고 인버터 I9에서 I12까지의 회로는 휴즈 1과 휴즈 2의 신호를 디코딩(Decoding)하여 각각 A, B, C, D 노드의 신호를 만드는 회로이다. 이 A, B, C, D의 신호는 휴즈 1과 휴즈 2의 입력 조합에 의해 구성되며, 휴즈 2, 휴즈 1이 각각 블로우잉(BLOWING)이 되었다면 I8의 노아(NOR) 게이트의 출력만 "하이"가 되고(즉, 휴즈 1과 휴즈 2가 블로우잉된 상태에서 인버터 I5와 I17의 출력은 1이 되므로, 노아게이트 I13, I6, I7, I8로 들어가는 두 입력이 모두 "0"인 것은 I8 이므로, I8의 출력만 하이가 됨), 나머지 노아 게이트의 출력은 "로우"가 된다. 그래서 이 신호를 입력으로 받는 I9의 인버터의 출력만 "로우"가 되고 다른 인버터의 출력은 "하이"가 된다.

반대로 휴즈1과 휴즈 2가 각각 논-블로우잉 상태라면 I13노아게이트의 출력만 "하이"가 되어 I10 인버터의 출력만 "로우"가 되고 나머지 인버터의 출력은 "하이"가 된다.

인버터 I32, I36, I43, I50, I55와 PMOS Pl, NMOS N1부터 N8, PMOS와 NMOS 한 쌍으로 구성된 부분이 A, B, C, D를 입력으로 받아 P1의 게이트로 들어오는 펄스의 인에이블 시간을 조절하는 회로이다.

각각의 트랜스퍼 게이트(TRASNSFER GATE) M1, M2, M3, M4는 A, B, C, D 노드에 의해 제어되어 입력(IN) 노드의 신호를 다음 단으로 전달시키는 역할을 한다.

NMOS N1, N2, N3, N4는 각각의 가중치를 가지고 있다. 이 가중치는 예를 들면 N2 NMOS 를 기준으로 한다고 가정하면 가중치 M=1이 되고 이때 게이트의 폭은 10 ㎛ 길이는 1 ㎛라고 가정하면, M=2인 N3 NMOS의 폭은 20 ㎛, 길이는 1㎛이다. M=0.5인 N1 NMOS는 폭은 10 ㎛, 길이는 2 ㎛가 된다. 즉 M=1을 기준으로 하여 1 이상이면 그 수만큼 게이트의 저항이 작아져서 전류 전달 능력이 커지는 것이고, 반대로 1 이하이면 그 수의 역수만큼 저항이 커져서 전류 전달 능력이 떨어진다. 이 각각의 게이트의 크기와 비례는 회로 설계자 자신이 마음대로 가감하여 원하는 결과를 얻을 수가 있는데, 이를 NMOS의 사시도 및 게이트 폭 및 길이에 따른 트랜지스터의 이동능력을 설명하기 위하여 도시한 제 3 도를 참조하여 설명한다.

제 3 도의 (가)도면은 상기 가중치에 따른 게이트 폭과 길이관계를 설명하기 위한 NMOS 전계효과 트랜지스터의 사시도를 도시한 도면으로서, W는 트랜지스터의 "WIDTH"를 나타내고, L은 "LENGTH"를 나타낸다. 여기서 이 "WIDTH"와 "LENGTH"를 한글로 그대로 직역하면 실제 MOS 트랜지스터의 "폭"과 "길이"의 반대 개념이 된다.

(나) 도면과 같은 강이 있다고 가정하고 A 지점에서 B지점으로 병사들이 행군을 해야 되고 이때 단위 시간당 병사들의 행군속도는 일정하다고 가정하고 일정 시간 T시간 후의 B 지점에 건너 온 병사의 수는 이 트랜지스터의 이동능력이 된다.

이 때, (다) 도면처럼, W가 2배라면 병사들은 2 배가 더 건너갈 수 있으므로 T시간 후의 B 지점의 병사의 수는 2 배로 늘어날 것이다.

(라) 도면처럼, L이 2배라면 건너는데 시간이 2 배 걸릴 것이고 T 시간 후에는 (다)의 경우에 비하여 l/2 밖에 안 될 것이다.

이와 마찬가지로 W = 10, L = 2 (10/2)짜리 트랜지스터의 가중치를 1로 놓고 가중치 2 짜리, 즉 2 배의 전하 이송능력이 있는 트랜지스터를 만든다면 2 가지 방법이 있는데, 첫 번째는 L은 그대로 둔채 W를 2 배로 늘리는 방법과, 두 번째로는 W는 그대로 둔채 L을 2배 늘리는 방법(10/1)이다.

또한 가중치 0.5짜리는 L을 그대로 둔채 W를 1/2로 줄이는 방법(5/2)과, W는 그대로 둔채 L을 2 배 늘리는 방법(10/4)을 이용한다.

제 2 도의 그림은 제 1 도에 회로의 동작 원리를 도시한 것으로서, (가)는 입력펄스, (나)는 휴즈2와 휴즈1이 각각 논-블로우잉 및 블로우잉된 상태에서의 출력, (다)는 휴즈2와 휴즈1이 각각 블로우잉 및 논-블로우잉된 상태에서의 출력, (라)는 휴즈2와 휴즈1이 둘다 논-블로우잉된 상태에서의 출력이고 (마)는 휴즈2와 휴즈1이 둘다 블로우잉된 상태에서의 출력펄스를 나타낸다.

제 1 도에서 입력 노드(IN NODE)로 제 2 도의 펄스가 입력으로 들어온다고 가정하면 처음 로우 데이타가 들어을 때는 P1 PMOS 게이트가 온되어 E 노드는 하이로 사전에 충전될 것이다. 이 때 휴즈가 모두 논-블로우잉된 (라)상태라면 I13노아 게이트만이 하이로 되어 인버터 I10의 출력인 B 노드만이 로우로 되어 M2의 전달 게이트만 동작할 것이다. 그래서 IN 노드의 입력은 N2 NMOS 트랜지스터의 게이트로 연결된다. 하지만 입력이 로우이므로 NMOS 트랜지스터는 턴-온이 되지 못하고, 이 때 N1, N3, N4 NMOS들도 A, C, D 노드의 출력을 입력으로 받는 N5, N7, N8 의 영향으로 턴-온이 되지 못한다.

그래서 E 노드는 하이로 먼저 충전되고 그 값들은 C56의 캐패시턴스에 축적될 것이다. 이후 IN 노드의 입력 신호가 "로우"에서 "하이"로 변하면 PMOS P1은 오프 상태가 되고 IN 노드의 "하이"입력이 M2의 NMOS를 통하여 도통되므로 NMOS N2는 온 상태가 되어 E 노드의 전압 레벨이 로우로 서서히 내려 갈 것이다. 여기서 만약 N4 NMOS가 온된다면(휴즈2, 휴즈1이 각각 논-블로잉, 블로잉 상태일 때) 상대적으로 N2 NMOS가 온되었을 때 보다 훨씬 트랜지스터의 사이즈가 크므로 앞에서 설명한 것과 같이 빨리 E 노드의 레벨이 로우가 되어 휴즈가 둘다 논-블로우잉된 상태에 비하여 (나)와 같이 인에이블 시간이 빨라질 것이다. N1 NMOS가 선택(휴즈2, 휴즈1이 둘다 블로우잉 상태일 때)되면 (라)의 상태에 비하여 인에이블 시간이 늦어져서 훨씬 느리게 로우가 되어 (마)와 같은 타이밍 도를 얻을 수 있다.

이상에서 설명한 바와같이 본 발명의 펄스 인에이블 타임 제어회로는 메모리 제품에서 회로의 동작과 관련하여 일정한 펄스폭을 만드는 회로를 개선한 것으로서 반도체 제품중 일정한 펄스폭을 필요로 하는 ATD 펄스나 등화펄스, 센서 증폭기 인에이블 펄스, 출력 버퍼 인에이를 펄스를 만드는 회로에서 인에이블 디스에이블 타임의 변경이 필요할 때 마스크의 변경없이 폴리 휴즈를 조합으로 블로우잉 및 논-블로우잉 시켜주므로써 가능하며, 이로 인하여 종래의 기술에서 인에이블 타임을 변경하기 위하여 마스크를 고칠때 소요되는 경비와 공정에서 걸리는 시간을 감소시킬 수 있다.

여기에서는 본 발명의 실시예에 대하여 설명하고 도시하였지만 당 업자에 의하여 이에 대한 수정과 변형이 가능하다. 즉, 제 1도에서 도시한 회로에서 블로우잉 및 논-블로우잉부의 입력단자를 3개를 사용하면 8개의 조합을 얻을 수가 있다. 따라서, 이하 특허 청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

제 1 도는 본 발명의 펄스 인에이블 타임 제어회로도.

제 2 도는 제 1 도의 동작을 설명하기 위한 동작 상태도.

제 3 도는 제 1 도의 회로에 있어서, MOS의 폭과 길이 관계를 설명하기 위한 도면으로서,

(가)는 금속 산화물 반도체 전계효과 트랜지스터의 사시도이고,

(나)는 게이트의 폭과 길이 관계를 설명하기 위한 제 1 모형도,

(다)는 제 2 모형도

(라)는 제 3 모형도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

I₁~ I₄, I₉~ I₁₂, I₁₃, I₁₅, I₁₇, I₃₂~ I₃₆, I₄₃, I₅₀, I₅₅: 인버터

I₆~ I₈, I₁₃: 노아게이트

M₁~ M₄: 트랜스퍼 게이트

N₁~ N₄, N₉, N_l6: NMOS P1 : PMOS

Claims (7)

1. 펄스 인에이블 타임을 제어하는 회로에 있어서,

   폴리 휴즈를 블로우잉 또는 논-블로우잉 시키므로써, 인가전압을 하이,로우의 조합으로 변환하여 출력하는 분리된 한쌍의 입력 조합부와,

   상기 입력 조합부로부터 입력되는 하이, 로우 신호를 디코딩하는 디코딩부와,

   상기 디코딩부에서 디코딩된 제어신호를 이용하여 입력펄스의 인에이블 타임을 조절하는 인에이블 타임 조절부를

   포함하는 것을 특징으로 하는 펄스 인에이블 타임 제어회로.
2. 제 1 항에 있어서,

   상기 입력 조합부는 레이저를 통하여 블로우잉 또는 논-블로부잉된 폴리 휴즈를 통하여 입력되는 인가전압을 인버팅하는 인가전압 인버터와,

   상기 인가전압 인버터의 출력을 게이트 제어신호로 받아 인가전압을 통전 또는 차단하는 제 1 NMOS를

   포함하는 것을 특징으로 하는 펄스 인에이블 타임 제어회로.
3. 제 1 항에 있어서,

   상기 디코딩부는 상기 입력 조합부의 두 출력을 각각 인버팅하는 제 1 및 제2 인버터와,

   상기 제 1 및 제 2 인버터의 출력을 각각 인버팅하는 제 3 및 제 4 인버터와,

   상기 제 1 내지 제 4 인버터의 출력 중 2개를 조합하여 노아링하는 4개의 노아 게이트와,

   상기 각 노아 게이트의 출력을 인버팅하는 복수의 제 5 인버터를

   포함하는 것을 특징으로 하는 펄스 인에이블 타임 제어회로.
4. 제 1 항에 있어서,

   상기 인에이블 타임 조절부는 상기 디코딩부의 출력을 인버팅하는 복수개의 디코딩부 인버터와,

   상기 디코딩부 인버터를 통하여 인버팅된 출력 및 상기 디코딩부의 출력을 각각 NMOS 및 PMOS의 게이트 제어신호를 하여 입력펄스를 턴온시키는 트랜스퍼 게이트와,

   상기 입력펄스를 게이트의 제어신호로 하여 스위칭되는 제 1 PMOS와,

   상기 제 1 PMOS가 도통될 때 전압을 축적하는 콘덴서와,

   상기 디코딩부의 출력을 각각 게이트 제어신호로 하여 상기 트랜스퍼 게이트의 통하여 통전된 입력펄스를 도통시키는 복수개의 제 2 NMOS와,

   상기 트랜스퍼 게이트를 통하여 도통되는 입력펄스를 제어신호로 하여 도통되므로써 상기 콘덴서에 축적된 전압을 강하시키는 복수개의 제 3 NMOS를

   포함하는 것을 특징으로 하는 펄스 인에이블 타임 제어회로.
5. 제 1 항에 있어서,

   상기 콘덴서에 축적된 전압을 강하시키는 상기 제 3 NMOS들은 서로 다른 가중치에 따른 게이트 폭과 길이를 갖는 것을 특징으로 하는 펄스 인에이블 타임 제어회로.
6. 제 1 항에 있어서,

   상기 입력 조합부의 입력단을 1개로 구성한 것을 특징으로 하는 펄스 인에이블 타임 제어 회로.
7. 제 1 항에 있어서,

   상기 입력 조합부의 입력단을 3개 이상으로 구성한 것을 특징으로 하는 펄스 인에이블 타임 제어회로