KR19980075589A - 반도체 메모리장치의 내부 전압 제어회로 및 그 제어방법 - Google Patents

반도체 메모리장치의 내부 전압 제어회로 및 그 제어방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 제어 회로 및 그 제어 방법에 관한 것으로, 본 발명의 내부 전압 제어 회로는 제어부와 내부 전압 발생부들을 구비한다. 상기 제어부는 X2n(n≥2) 비트 구성 신호들에 응답하여 복수개의 제어 신호들을 발생한다. 상기 내부 전압 발생부들은 상기 복수개의 제어 신호들 중 한 개의 제어 신호와 데이터 독출 동작시 인에이블되는 독출 제어 신호에 응답하여 소정의 내부 전압을 발생하는 (n-1)개의 내부 전압 발생부들만 동작한다.

Description

반도체 메모리 장치의 내부 전압 제어 회로 및 그 제어 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 출력 버퍼부들을 위한 내부 전압 제어 회로 및 그 제어 방법에 관한 것이다.
최근에는 반도체 메모리 장치의 집적도가 증가함과 더불어 데이터의 출력 속도 및 대역폭(bandwidth)이 증가하고 있다. 특히 동기식 디램(Synchronous DRAM) 반도체 장치의 출력 모드의 일종인 버스트 동작이 중요해짐에 따라 데이터의 유지 시간(tOH)과 데이터의 출력 시점(tSAC)간의 간격(gap) 또한 중요한 변수가 되고 있다. 정해진 데이터의 유지 시간과 데이터의 출력 시점에 상기 간격을 더하면 사이클 타임(tCC)이 되고, 상기 간격이 증가함에 따라 사이클 타임이 증가한다. 사이클 타임이 증가하면 반도체 메모리 장치의 대역폭이 감소한다. 따라서 광대역폭을 구현하려는 방향과 반대가 된다.
데이터의 유지 시간과 데이터의 출력 시점간의 간격은 전원 전압(Vcc), 온도, 공정 변화, 출력 핀간의 불일치 등에 의해 발생하는데, 그 중에서도 전원 전압과 온도 변화에 의한 간격의 증가가 두드러진다. 이러한 요인 중에서 전원 전압의 변화에 의한 간격의 증가를 억제하기 위하여 출력 버퍼용 내부 전압 발생부를 사용한다. 단지 출력 버퍼들만을 위해 사용되는 내부 전압 발생부는 외부 전원 전압의 변동, 예컨대 3.0∼3.6 볼트의 전압 변화에 영향을 적게 받기 때문에 일정한 레벨의 전류를 출력 버퍼들에 공급할 수가 있다. 이와같은 전류의 공급 능력을 제어 하기 위하여 내부 전압 제어 회로가 사용된다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 내부 전압 제어 회로를 설명하기 위한 블록도이다. 도 1에는 설명의 편의상 8개의 출력 버퍼들(21∼28)과, 2개의 내부 전압 발생부들(51,53)만을 도시해놓았다. 실제로는 32개의 출력 버퍼들과 4개의 내부 전압 발생부들이 사용될 수도 있다.
도 1을 참조하면, 반도체 메모리 장치(11) 내에 내부 전압 제어 회로(17)와, 제1 내지 제8 출력 버퍼들(21∼28)이 도시되어있다.
상기 내부 전압 제어 회로(17)는 제1 내지 제2 내부 전압 발생부들(51,53)을 구비한다. 상기 내부 전압 제어 회로(17)는 외부 제어 신호(EN)를 입력으로하고, 내부 전압(IVC)을 출력한다. 상기 외부 제어 신호(EN)가 액티브(active)되면 제1 내지 제2 내부 전압 발생부들(51,53)은 각각 소정의 내부 전압(IVC)을 출력한다. 상기 내부 전압(IVC)은 제1 내지 제8 출력 버퍼들(21∼28)이 동작하는데 필요한 전압이다. 제1 내지 제8 출력 버퍼들(21∼28)은 상기 내부 전압(IVC)을 공급받아서 데이터 신호들(D0∼D7)을 반도체 메모리 장치(11)의 외부로 출력한다. 제1 내지 제8 출력 버퍼들(21∼28)로부터 데이터(DOUT0∼DOUT7)가 출력된다.
상기 제1 내지 제2 내부 전압 발생부들(51,53)의 회로가 도 2에 도시되어있다. 상기 제1 내지 제2 내부 전압 발생부들(51,53)은 그 구조가 서로 동일하므로 설명의 중복을 피하기 위해 여기서는 제1 내부 전압 발생부(51)에 관해 설명하기로 한다.
도 2를 참조하면, 제1 내부 전압 발생부(51)는 비교부(31)와 전류원(33)으로 구성된 차동 증폭기로 구성된다.
상기 전류원(33)은 상기 외부 제어 신호(EN)에 게이트가 연결된 NMOS트랜지스터(41)로 이루어져있다. 따라서 상기 외부 제어 신호(EN)가 액티브, 즉 논리 하이 레벨이 되면 NMOS트랜지스터(41)는 활성화된다. 따라서, 상기 비교부(31)로부터 접지단(GND)으로 일정한 전류가 흐르게 되므로 전류원의 역할을 한다.
상기 비교부(31)는 두 개의 NMOS트랜지스터들(43,45)과 3개의 PMOS트랜지스터들(47,49,51)을 구비한다. NMOS트랜지스터들(43,45)의 게이트들에는 각각 기준 전압(VREF)과 상기 내부 전압(IVC)이 인가된다. NMOS트랜지스터(43)는 NMOS트랜지스터(45)와 비교되어 각각 그 게이트에 걸리는 전압이 높은 쪽이 활성화된다. 즉, 상기 기준 전압(VREF)이 상기 내부 전압(IVC)보다 높으면 NMOS트랜지스터(43)가 활성화되고, 반대로 상기 내부 전압(IVC)이 상기 기준 전압(VREF)보다 높으면 NMOS트랜지스터(45)가 활성화된다.
도 2에 도시된 제1 내부 전압 발생부(51)의 전반적인 동작을 설명하기로 한다. 상기 외부 제어 신호(EN)가 액티브되면 NMOS트랜지스터(41)가 활성화된다. 상기 외부 제어 신호(EN)는 반도체 메모리 장치(11)의 독출 동작시 논리 하이로 액티브된다. 이어서 상기 기준 전압(VREF)에 의해 NMOS트랜지스터(43)가 활성화되고, 동시에 노드(N1)가 접지단(GND) 전압 레벨로 하강한다. 그러면 PMOS트랜지스터(51)가 활성화되고, 그로 인하여 상기 내부 전압(IVC)은 전원 전압(VCC) 레벨로 상승한다. 그러다가 상기 내부 전압(IVC)이 상기 기준 전압(VREF)보다 높아지면 NMOS트랜지스터(45)가 활성화되고, NMOS트랜지스터(43)은 비활성화된다. NMOS트랜지스터(45)가 활성화되면 노드(N2)의 전압 레벨이 접지단(GND) 전압 레벨로 하강한다. 그로 인하여 PMOS트랜지스터(47)와 PMOS트랜지스터(49)가 동시에 활성화된다. 그러면 노드(N1)의 전압 레벨이 상승하게되기 때문에 PMOS트랜지스터(51)는 비활성화된다. PMOS트랜지스터(51)가 비활성화되면 상기 내부 전압(IVC)은 전압 레벨이 하강하게 되므로 NMOS트랜지스터(45)는 비활성화된다. 반면에 NMOS트랜지스터(43)는 다시 활성화된다. 이와같이 NMOS트랜지스터(43)와 NMOS트랜지스터(45)가 번갈아가면서 활성화되어 상기 내부 전압(IVC)이 발생하게 된다. 상기 외부 제어 신호(EN)가 활성화되면 제2 내부 전압 발생부(53)도 상기 제1 내부 전압 발생부(51)와 동일한 동작을 하고, 상기 제1 내부 전압 발생부(51)에서 발생하는 내부 전압과 동일한 크기의 내부 전압을 발생한다.
상술한 바와 같이 종래에는 상기 외부 제어 신호(EN)가 액티브되면 제1 내지 제2 내부 전압 발생부들(51,53)이 모두 동작하여 내부 전압(IVC)을 발생시킨다. 만일 제1 내지 제8 출력 버퍼들(21∼28) 중에서 제1 내지 제4 출력 버퍼들(21∼24)만 사용될 경우라 할지라도, 제1 내지 제2 내부 전압 발생부(51,53)는 모두 내부 전압을 발생하므로, 결국 제1 내지 제4 출력 버퍼들(21∼24)에 공급되는 전류는 제1 내지 제8 출력 버퍼들(21∼28)에 공급되는 전류의 2배가 된다. 다시 말하면, 출력 버퍼의 수가 감소하면 각 출력 버퍼에 공급되는 전류량은 증가하고 출력 버퍼의 수가 증가하면 각 출력 버퍼에 공급되는 전류량은 감소한다. 따라서 내부 전압 제어 회로는 일정한 레벨의 전류를 공급하지 못하는 문제점을 유발한다. 또, 출력 버퍼의 수가 적을 경우, 하나의 내부 전압 발생부만 사용해도 되는 것을 두 개의 내부 전압 발생부들이 모두 동작함으로써 전력 소모도 증가한다.
따라서 본 발명이 이루고자하는 기술적 과제는 출력 버퍼들의 수에 관계없이 항상 일정한 레벨의 전류를 공급하는 반도체 메모리 장치의 내부 전압 제어 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 항상 일정한 레벨의 전류를 공급하기 위한 반도체 메모리 장치의 내부 전압 제어 방법을 제공하는데 있다
도 1은 종래 기술에 의한 반도체 메모리 장치의 내부 전압 제어 회로를 설명하기 위한 블록도.
도 2는 상기 도 1에 도시된 제1 내지 제2 내부 전압 발생부들의 회로도.
도 3은 본 발명에 의한 반도체 메모리 장치의 내부 전압 제어 회로의 제1 실시예에 따른 블록도.
도 4는 상기 도 3에 도시된 제어부의 회로도.
도 5는 상기 도 3에 도시된 제1 내지 제2 내부 전압 발생부들의 회로도.
도 6은 본 발명에 의한 반도체 메모리 장치의 내부 전압 제어 회로의 제2 실시예에 따른 블록도.
도 7은 상기 도 6에 도시된 제어부의 회로도.
도 8은 상기 도 6에 도시된 제1 내지 제2 내부 전압 발생부들의 제1 실시예에 따른 회로도.
도 9는 상기 도 6에 도시된 제1 내지 제2 내부 전압 발생부들의 제2 실시예에 따른 회로도.
도 10은 본 발명에 의한 내부 전압 제어 방법의 제1 실시예에 따른 흐름도.
도 11은 본 발명에 의한 내부 전압 제어 방법의 제2 실시예에 따른 흐름도.
상기 기술적 과제를 이루기 위하여 본 발명은, 제어부와 복수개의 내부 전압 발생부들을 구비한다.
상기 제어부는 X2n(n≥2) 비트 구성 신호들에 응답하여 복수개의 제어 신호들을 발생한다.
상기 내부 전압 발생부들은 각각 복수개의 제어 신호들 중 한 개의 제어 신호와 데이터 독출 동작시 인에이블되는 독출 제어 신호에 응답하여 소정의 내부 전압을 발생하는 (n-1)개의 내부 전압 발생부들만 동작한다.
상기 내부 전압 발생부들은 각각 복수개의 제어 신호들 중 한 개의 제어 신호와 독출 제어 신호를 입력으로하고 한 개의 제어 신호와 독출 제어 신호가 액티브일 때 활성화되는 전류원과, Vcc과 기준 전압 및 전류원에 연결되어 전류원이 활성화될 때 내부 전압을 발생하는 비교부를 구비한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 외부에서 입력되는 제어 신호와 X2n(n≥2) 비트 구성 정보를 갖는 비트 구성 신호에 응답하여 소정의 내부 전압을 발생하는 복수개의 내부 전압 발생부를 제어하는 반도체 메모리 장치의 내부 전압 제어 방법에 있어서, 제어 신호가 발생하는 단계와, 비트 구성 신호가 발생하는 단계, 및 비트 구성 정보에 양에 따라 활성화되는 내부 전압 발생부의 수는 (n-1)개가 되는 단계를 포함한다.
상기 본 발명의 내부 전압 제어 회로는 출력 버퍼들의 수에 관계없이 항상 일정한 레벨의 전류를 공급할 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 내부 전압 제어 회로를 설명하기 위한 블록도이다. 도 3을 참조하면, 반도체 메모리 장치(101) 내에 내부 전압 제어 회로(103)와, 제1 내지 제8 출력 버퍼들(111∼118)이 도시되어있다.
상기 내부 전압 제어 회로(103)는 제어부(105)와, 제1 내지 제2 내부 전압 발생부들(107,109)을 구비한다.
상기 제어부(105)는 X4 비트 구성 신호와 X8 비트 구성 신호를 입력으로하고 출력 신호들(OUT1,OUT2)을 발생한다.
상기 제1 내지 제2 내부 전압 발생부들(107,109)은 외부에서 입력되는 외부 제어 신호(EN)를 입력으로하고 내부 전압(IVC)을 발생한다. 상기 외부 제어 신호(EN)가 액티브(active)되면 제1 내지 제2 내부 전압 발생부들(107,109)은 각각 소정의 내부 전압(IVC), 예컨대 2.0볼트의 전압을 발생한다. 상기 내부 전압(IVC)은 상기 제1 내지 제8 출력 버퍼들(111∼118)이 동작하는데 필요한 전원이다. 상기 제1 내지 제8 출력 버퍼들(111∼118)은 상기 내부 전압(IVC)을 공급받아서 데이터 신호들(D0∼D7)을 반도체 메모리 장치(101)의 외부로 출력한다. 제1 내지 제8 출력 버퍼들(111∼118)로부터 데이터(DOUT0∼DOUT7)가 출력된다.
도 4는 도 3에 도시된 제어부(105)의 회로도이다. 상기 제어부(105)는 X4 비트 구성 신호와 X8 비트 구성 신호를 입력으로하고, 제어 신호들(OUT1,OUT2)을 발생한다.
상기 제어부(105)는 OR 게이트(141)를 구비한다. 상기 OR 게이트(141)는 상기 X4 비트 구성 신호와 상기 X8 비트 구성 신호를 입력으로하고 상기 제어 신호(OUT1)를 발생한다. 상기 X4 비트 구성 신호와 상기 X8 비트 구성 신호 중 적어도 어느 하나가 논리 하이(high)이면 상기 제어 신호(OUT1)는 논리 하이가 되고, 상기 X4 비트 구성 신호와 상기 X8 비트 구성 신호가 모두 논리 로우(low)이면, 상기 제어 신호(OUT1)는 논리 로우가 된다. 상기 제어 신호(OUT2)는 상기 X8 비트 구성 신호와 동일한 신호이다.
도 5는 도 3에 도시된 제1 내지 제2 내부 전압 발생부들(107,109)의 회로도이다. 제1 내부 전압 발생부(107)와 제2 내부 전압 발생부(109)는 그 구성이 동일하므로 중복 설명을 피하기 위해서 제1 내부 전압 발생부(107)에 관해서만 설명하기로 한다.
제1 내부 전압 발생부(107)는 비교부(151)와 전류원(153)을 구비한다.
상기 비교부(151)는 제1 내지 제3 PMOS트랜지스터들(161,163,165)과, 제1 내지 제2 NMOS트랜지스터들(171,173)로 구성된다. . 제1 내지 제2 PMOS트랜지스터들(161,163)의 소오스들에는 상기 전원 전압(Vcc)이 연결되어 제1 내부 전압 발생부(151)가 동작하는데 필요한 전력을 공급한다.
상기 제1 내지 제2 PMOS트랜지스터들(161,163)은 그 게이트들이 제2 PMOS트랜지스터(163)의 드레인에 연결되어 있어서, 제2 PMOS트랜지스터(163)의 드레인이 상기 전원 전압(Vcc) 레벨이 되면 제1 내지 제2 PMOS트랜지스터들(161,163)은 비활성화되고, 제2 PMOS트랜지스터(163)의 드레인이 접지단(GND) 전압 레벨이 되면 제1 내지 제2 PMOS트랜지스터들(161,163)은 활성화되어 상기 전원 전압(Vcc)으로부터 공급되는 전류를 제1 내지 제2 NMOS트랜지스터들(171,173)에 전달한다.
상기 제3 PMOS트랜지스터(165)는 그 소오스가 상기 전원 전압(Vcc)에 연결되고, 그 게이트는 제1 PMOS트랜지스터(161)의 드레인에 연결된다. 따라서 제1 PMOS트랜지스터(161)의 드레인, 즉 노드(N1)가 상기 전원 전압(Vcc) 레벨이면 비활성화되고, 노드(N1)가 상기 접지단(GND) 전압 레벨이면 활성화되어 상기 내부 전압(IVC)을 발생한다.
상기 제1 NMOS트랜지스터(171)는 그 드레인이 제1 PMOS트랜지스터(161)의 드레인에 연결되어있고, 그 게이트는 기준 전압(VREF)에 연결된다. 상기 기준 전압(VREF)은 제1 내지 제8 출력 버퍼들(111∼118)로부터 출력되는 데이터의 출력이 출력 하이 전압(Voh;Outout High Voltage)을 만족하는 값에서 결정된다. 따라서 제1 NMOS트랜지스터(171)는 상기 기준 전압(VREF)의 레벨에 따라 활성화 여부가 결정된다. 즉, 상기 기준 전압(VREF)이 상기 전원 전압(Vcc)에 근접하면 제1 NMOS트랜지스터(171)는 활성화되고, 상기 기준 전압(VREF)이 상기 접지단(GND) 전압에 근접하면 제1 NMOS트랜지스터(171)는 비활성화된다.
상기 제2 NMOS트랜지스터(173)는 그 드레인이 제2 PMOS트랜지스터(163)의 드레인, 즉 노드(N2)에 연결되어있고, 그 게이트는 제3 PMOS트랜지스터(165)의 드레인, 즉 상기 내부 전압(IVC)에 연결되며, 그 소오스는 제1 NMOS트랜지스터(171)의 소오스에 연결된다. 따라서 제2 NMOS트지스터(173)는 상기 내부 전압(IVC)의 레벨에 따라 활성화 여부가 결정된다. 즉, 상기 내부 전압(IVC)이 상기 전원 전압(Vcc)에 근접하면 제2 NMOS트랜지스터(173)는 활성화되고, 상기 내부 전압(IVC)이 상기 접지단(GND) 전압에 근접하면 제2 PMOS트랜지스터(173)는 비활성화된다.
상기 전류원(153)은 제3 내지 제4 NMOS트랜지스터들(181,183)로 구성된다.
상기 제3 NMOS트랜지스터(181)는 그 게이트가 상기 제어 신호(OUT1)에 연결되고, 그 소오스는 상기 접지단(GND)에 연결된다. 따라서 제3 NMOS트랜지스터(181)는 상기 제어 신호(OUT1)가 논리 하이이면 활성화되고, 상기 제어 신호(OUT1)가 논리 로우이면 비활성화된다.
상기 제4 NMOS트랜지스터(183)는 그 게이트가 상기 외부 제어 신호(EN)에 연결되고, 그 드레인은 상기 비교부(151)에 속한 제1 내지 제2 NMOS트랜지스터들(171,173)의 소오스들에 연결되며, 그 소오스는 제3 NMOS트랜지스터(181)의 드레인에 연결된다. 따라서 제4 NMOS트랜지스터(183)는 상기 외부 제어 신호(EN)가 논리 하이이면 활성화되고, 상기 외부 제어 신호(EN)가 논리 로우이면 비활성화된다. 여기서, 상기 외부 제어 신호(EN)와 상기 제어 신호(OUT1)가 모두 논리 하이이면 상기 전류원(153)은 활성화되어서 상기 비교부(151)로부터 상기 접지단(GND)으로 흐르는 전류의 흐름을 일정하게 하여 전류원의 역할을 제공한다. 상기 외부 제어 신호(EN)와 상기 제어 신호(OUT1) 중 적어도 어느 하나가 논리 로우이면 상기 전류원(153)은 비활성화되어 전류원의 역할을 상실한다. 상기 전류원(153)이 비활성화되면 제1 내부 전압 발생부(107)는 동작하지 않게 되어 상기 내부 전압(IVC)은 발생하지않는다.
도 3과 도 4를 참조하여 도 5에 도시된 내부 전압 발생부의 동작을 설명하기로 한다.
먼저, 상기 X4 비트 구성 신호만 논리 하이인 경우에 관해 설명하기로 한다. 제1 내지 제4 출력 버퍼들(111∼118)만 사용될 경우에 상기 X4 비트 구성 신호가 논리 하이가 된다. 이 때, 상기 X8 비트 구성 신호는 물론 논리 로우이다. 상기 X4 비트 구성 신호가 논리 하이가 되면 제어부(105)의 출력 신호들 중 상기 제어 신호(OUT1)는 논리 하이가 되고, 상기 제어 신호(OUT2)는 논리 로우가 된다. 그러면 제2 내부 전압 발생부(109)는 동작하지 않고 제1 내부 전압 발생부(107)만 동작하게 된다. 여기서 상기 외부 제어 신호(EN)는 반도체 메모리 장치(101)의 독출 동작시 논리 하이로 액티브되는 신호로서 도 3에 도시된 회로에서는 설명의 편의상 항상 논리 하이가 되어있다고 가정한다. 만일 상기 외부 제어 신호(EN)가 논리 로우로 인액티브되(inactive)어있으면, 도 3에 도시된 내부 전압 제어 회로(103)는 전혀 동작하지않는다. 상기 외부 제어 신호(EN)와 상기 제어 신호(OUT1)가 논리 하이이면 상기 전류원(153)은 활성화된다.
초기 상태에서 상기 내부 전압(IVC)은 제로이고, 상기 기준 전압(VREF)은 상기 전원 전압(Vcc)에 가까운 전압, 예컨대 2.5볼트이다. 따라서 제1 NMOS트랜지스터(171)가 먼저 활성화된다. 그러면 노드(N1)는 접지단(GND) 전압 레벨이 되고, 제3 PMOS트랜지스터(165)는 활성화되어 상기 전원 전압(Vcc)이 제3 PMOS트랜지스터(165)를 통해서 전달되므로 상기 내부 전압(IVC)은 상기 전원 전압(Vcc) 레벨로 상승한다. 상기 내부 전압(IVC)이 상승하여 상기 기준 전압(VREF)보다 전압 레벨이 더 높아지면 제2 NMOS트랜지스터(173)가 활성화되어 노드(N2)는 상기 접지단(GND) 전압 레벨이 된다. 이 때 제1 NMOS트랜지스터(171)는 비활성화된다. 노드(N2)가 상기 접지단(GND) 전압 레벨이 되면 제1 PMOS트랜지스터(161)와 제2 PMOS트랜지스터(163)가 활성화되고, 그로 인하여 노드(N1)의 전압 레벨이 상기 전원 전압(Vcc) 레벨로 상승한다. 이와 동시에 상기 내부 전압(IVC)의 전압 레벨도 하강하게 된다. 상기 내부 전압(IVC)이 하강하다가 상기 기준 전압(VREF)보다 더 낮아지면 제2 NMOS트랜지스터(173)는 비활성화되고, 제1 NMOS트랜지스터(171)는 활성화되어서 노드(N1)의 전압 레벨은 다시 하강하므로 제3 PMOS트랜지스터(165)는 다시 활성화된다. 그로 인하여 상기 내부 전압(IVC)은 다시 상승한다. 이와같이 제1 내지 제2 NMOS트랜지스터들(171,173)의 활성화 및 비활성화가 반복되면서 상기 내부 전압(IVC)이 발생된다.
만일 상기 X8 비트 구성 신호가 논리 하이로 액티브되면 상기 제어 신호들(OUT1,OUT2)은 모두 논리 하이가 된다. 일반적으로 제1 내지 제8 출력 버퍼들(111∼118)이 모두 사용될 경우에 상기 X8 비트 구성 신호가 액티브된다. 이 때 상기 X4 비트 구성 신호는 물론 논리 로우이다. 상기 제어 신호들(OUT1,OUT2)이 모두 논리 하이로 되면, 제1 내부 전압 발생부(107)와 제2 내부 전압 발생부(109)가 모두 동작하게 되므로 상기 내부 전압 제어 회로(103)의 전류 공급 능력은 제1 내부 전압 발생부(107)만 동작할 때보다 배가 더 향상된다. 따라서 8개의 출력 버퍼들(111∼118)이 사용될지라도 4개의 출력 버퍼들(111∼114)이 사용될 때와 동일한 전류가 상기 내부 전압 제어부(103)로부터 발생된다.
이와같이, X2n(n≥2) 비트 구성 신호에 따라 동작하는 내부 전압 발생부들의 수를 (n-1)개로 조정함으로써 내부 전압 제어 회로(103)의 전류 공급 능력이 조절되어 상기 내부 전압(IVC)의 전류는 항상 일정하게 유지될 수 있다. 예를 들면, 비트 구성 신호가 X4이면 1개의 내부 전압 발생부가, 비트 구성 신호가 X8이면 2개의 내부 전압 발생부가, 비트 구성 신호가 X16이면 3개의 내부 전압 발생부가, 비트 구성 신호가 X32이면 4개의 내부 전압 발생부가 동작하여 내부 전압(IVC)을 발생시킨다. 상기 내부 전압(IVC)의 전류가 일정하면 데이터의 유지 시간(tOH)과 데이터의 출력 시점(tSAC)간의 간격이 좁아지게 되고, 그로 인하여 데이터의 사이클 타임(tCC)이 감소되어 반도체 메모리 장치(101)의 광대역폭이 실현될 수 있다.
도 6은 본 발명에 의한 반도체 메모리 장치의 내부 전압 제어 회로의 제2 실시예에 따른 회로도이다. 도 6을 참조하면, 반도체 메모리 장치(101a) 내에 내부 전압 제어 회로(103a)와, 제1 내지 제8 출력 버퍼들(111a∼118a)이 도시되어있다.
상기 내부 전압 제어 회로(103a)는 제어부(105a)와, 제1 내지 제2 내부 전압 발생부들(107a,109a)을 구비한다.
상기 제어부(105a)는 X4 비트 구성 신호와 X8 비트 구성 신호를 입력으로하고 출력 신호들(OUT1,OUT2)을 발생한다.
상기 제1 내부 전압 발생부(107a)와 제2 내부 전압 발생부(109a)는 각각 외부 외부 제어 신호(EN)와 제어 신호들(OUT1,OUT2)을 입력으로하고 소정의 내부 전압(IVC), 예컨대 2.0 볼트를 발생한다. 상기 외부 제어 신호(EN)는 반도체 메모리 장치(101a)의 독출 동작시 논리 하이로 된다. 상기 내부 전압(IVC)은 상기 제1 내지 제8 출력 버퍼들(111a∼118a)이 동작하는데 필요한 전압이다. 상기 제1 내지 제8 출력 버퍼들(111a∼118a)은 상기 내부 전압(IVC)을 공급받아서 데이터 신호들(D0∼D7)을 반도체 메모리 장치(101a)의 외부로 출력한다. 상기 제1 내지 제8 출력 버퍼들(111a∼118a)로부터 데이터(DOUT0∼DOUT7)가 출력된다.
도 7은 도 6에 도시된 제어부(105a)의 회로도이다. 상기 제어부(105a)는 X4 비트 구성 신호와 X8 비트 구성 신호를 입력으로하고 상기 제어 신호들(OUT1,OUT2)을 출력한다. 상기 제어부(105a)는 OR 게이트(191)를 구비한다. 상기 OR 게이트(191)는 상기 X4 비트 구성 신호와 상기 X8 비트 구성 신호를 입력으로하고 상기 제어 신호(OUT1)을 출력한다. 상기 OR 게이트(191)는 상기 X4 비트 구성 신호와 상기 X8 비트 구성 신호 중 적어도 어느 하나가 논리 하이이면 논리 하이가 되고, 둘 다 논리 로우이면 논리 로우가 된다. 상기 제어 신호(OUT2)는 상기 X8 비트 구성 신호와 동일한 신호이다.
도 8은 도 6에 도시된 제1 내지 제2 내부 전압 발생부들(107a,109a)의 제1 실시예에 따른 회로도이다. 도 8에서 제1 내부 전압 발생부(107a)와 제2 내부 전압 발생부(109a)는 그 구성이 동일하므로 중복 설명을 피하기 위해서 제1 내부 전압 발생부(107a)에 관해서만 설명하기로 한다.
상기 제1 내부 전압 발생부(107a)는 비교부(201)와 전류원(203)으로 구성된다. .
상기 비교부(201)는 제1 내지 제3 PMOS트랜지스터들(211,213,215)과, 제1 내지 제2 NMOS트랜지스터들(221,223)로 구성된다. . 제1 내지 제2 PMOS트랜지스터들(211,213)의 소오스들에는 전원 저압(Vcc)이 연결되어 제1 내부 전압 발생부(107a)가 동작하는데 필요한 전력을 공급한다.
상기 제1 내지 제2 PMOS트랜지스터들(211,213)은 그 게이트들이 제2 PMOS트랜지스터(213)의 드레인에 연결되어 있어서, 제2 PMOS트랜지스터(213)의 드레인이 상기 전원 전압(Vcc) 레벨이 되면 비활성화되고, 제2 PMOS트랜지스터(213)의 드레인이 접지단(GND) 전압 레벨이 되면 활성화되어 상기 전원 전압(Vcc)을 제1 내지 제2 NMOS트랜지스터들(221,223)에 공급한다.
상기 제3 PMOS트랜지스터(215)는 그 소오스가 상기 전원 전압(Vcc)에 연결되고, 그 게이트는 제1 PMOS트랜지스터(211)의 드레인에 연결되므로 제1 PMOS트랜지스터(211)의 드레인이 상기 전원 전압(Vcc) 레벨이면 비활성화되고, 제1 PMOS트랜지스터(211)의 드레인이 접지단(GND) 레벨이면 활성화되어 내부 전압(IVC)을 발생한다.
상기 제1 NMOS트랜지스터(221)는 그 드레인이 제1 PMOS트랜지스터(211)의 드레인에 연결되어있고, 그 게이트는 기준 전압(VREF)에 연결되어있어서 상기 기준 전압(VREF)의 레벨에 따라 활성화 여부가 결정된다. 즉, 상기 기준 전압(VREF)이 상기 전원 전압(Vcc)에 근접하면 제1 NMOS트랜지스터(221)는 활성화되고, 상기 기준 전압(VREF)이 상기 접지단(GND) 전압에 근접하면 제1 NMOS트랜지스터(221)는 비활성화된다. 상기 기준 전압(VREF)은 제1 내지 제8 출력 버퍼들(111a∼118a)로부터 출력되는 데이터의 출력이 상기 출력 하이 전압(Voh)을 만족하는 값에서 결정된다.
상기 제2 NMOS트랜지스터(223)는 그 드레인이 제2 PMOS트랜지스터(213)의 드레인에 연결되어있고, 그 게이트는 제3 PMOS트랜지스터(215)의 드레인, 즉 상기 내부 전압(IVC)에 연결되어있으며, 그 소오스는 제1 NMOS트랜지스터(221)의 소오스에 연결되어있다. 따라서 제2 NMOS트랜지스터(223)는 상기 내부 전압(IVC)의 레벨에 따라 활성화 여부가 결정된다. 즉, 상기 내부 전압(IVC)이 상기 전원 전압(Vcc)에 근접하면 제2 NMOS트랜지스터(223)는 활성화되고, 상기 내부 전압(IVC)이 상기 접지단(GND) 전압에 근접하면 제2 NMOS트랜지스터(223)는 비활성화된다.
상기 전류원(203)은 제3 내지 제6 NMOS트랜지스터들(225,227,229,231)로 구성된다. .
상기 제3 내지 제4 NMOS트랜지스터들(225,227)은 상기 외부 외부 제어 신호(EN)에 그 게이트들이 연결되어있고, 비교부(201)의 제1 내지 제2 NMOS트랜지스터들(221,223)의 소오스들에 그 드레인들이 연결되어있다. 따라서 제3 내지 제4 NMOS트랜지스터들(225,227)은 상기 외부 제어 신호(EN)가 논리 하이이면 활성화되고, 상기 외부 제어 신호(EN)가 논리 로우이면 비활성화된다.
상기 제5 NMOS트랜지스터(229)는 상기 제어 신호(OUT1)에 그 게이트가 연결되어있고, 제3 NMOS트랜지스터(225)의 소오스에 그 드레인이 연결되어있으며, 그 소오스는 접지되어있다. 따라서 제5 NMOS트랜지스터(229)는 상기 제어 신호(OUT1)가 논리 하이이면 활성화되고, 상기 제어 신호(OUT1)가 논리 로우이면 비활성화된다.
상기 제6 NMOS트랜지스터(231)는 상기 제어 신호(OUT2)에 그 게이트가 연결되어있고, 제4 NMOS트랜지스터(227)의 소오스에 그 드레인이 연결되어있으며, 그 소오스는 접지되어있다. 따라서 제6 NMOS트랜지스터(231)는 상기 제어 신호(OUT2)가 논리 하이이면 활성화되고, 상기 제어 신호(OUT2)가 논리 로우이면 비활성화된다. 여기서, 상기 외부 제어 신호(EN)가 논리 하이인 상태에서 상기 제어 신호들(OUT1,OUT2) 중에서 적어도 어느 하나가 논리 하이가 되면 상기 전류원(203)은 활성화되어 상기 비교부(201)로부터 상기 접지단(GND)으로 흐르는 전류의 흐름을 일정하게 하므로 전류원의 역할을 한다. 그런데 상기 외부 제어 신호(EN)와 상기 제어 신호들(OUT1,OUT2)이 모두 논리 하이가 되면, 상기 외부 제어 신호(EN)와 상기 제어 신호(OUT1)만 논리 하이가 되거나, 또는 상기 외부 제어 신호(EN)와 상기 제어 신호(OUT2)만 논리 하이가 될 때보다 2배의 전류가 상기 전류원(203)을 통해서 흐른다.
그러면, 도 6 및 도 7을 참조하여 도 8에 도시된 제1 내부 전압 발생부(107a)의 동작을 설명하기로 한다. 먼저, 상기 X4 비트 구성 신호만 논리 하이인 경우에 관해 설명하기로 한다. 일반적으로 제1 내지 제4 출력 버퍼들(111a∼114a)만 사용될 경우에 상기 X4 비트 구성 신호는 논리 하이가 된다. 이 때, 상기 X8 비트 구성 신호는 논리 로우이다. 상기 X4 비트 구성 신호가 논리 하이가 되면 제어부(105a)의 출력 신호들 중 상기 제어 신호(OUT1)만 논리 하이가 된다. 그러면 제1 내지 제2 내부 전압 발생부들(107a,109a)은 모두 동작하게 된다. 그런데 제1 내부 전압 발생부(107a)의 동작과 제2 내부 전압 발생부(109a)의 동작이 동일하므로 여기서는 중복 설명을 피하기 위해 제1 내부 전압 발생부(107a)에 관해서만 설명하기로 한다. 그리고 상기 외부 제어 신호(EN)는 반도체 메모리 장치(101a)의 독출 동작시 논리 하이로 액티브되는 신호로서 도 6에 도시된 회로에서는 설명의 편의상 항상 논리 하이가 되어있다고 가정한다. 만일 상기 외부 제어 신호(EN)가 논리 로우로 인액티브되어있으면, 제1 내지 제2 내부 전압 발생부들(107a,109a)은 모두 동작하지않는다. 상기 외부 제어 신호(EN)와 상기 제어 신호(OUT1)가 논리 하이이므로 전류원(203)의 제3 NMOS트랜지스터(225)와 제5 NMOS트랜지스터(229)만 활성화된다.
초기 상태에서 상기 내부 전압(IVC)은 제로이고, 상기 기준 전압(VREF)은 상기 전원 저압(Vcc)에 가까운 전압, 예컨대 2.5볼트이다. 따라서 제1 NMOS트랜지스터(221)가 먼저 활성화된다. 그러면, 노드(N3)는 상기 접지단(GND) 전압 레벨이 되고, 제3 PMOS트랜지스터(215)는 활성화되어 상기 전원 전압(Vcc)이 제3 PMOS트랜지스터(215)를 통해서 전달되므로 상기 내부 전압(IVC)은 상기 전원 전압(Vcc) 레벨로 상승한다. 상기 내부 전압(IVC)이 상승하여 상기 기준 전압(VREF)보다 그 전압 레벨이 더 높아지면 제2 NMOS트랜지스터(223)가 활성화되어 노드(N4)는 상기 접지단(GND) 전압 레벨이 된다. 이 때 제1 NMOS트랜지스터(221)는 비활성화된다. 그러면, 제1 NMOS트랜지스터(221)를 통해서 제3 PMOS트랜지스터(215)로 연결되는 상기 접지단(GND)의 통로가 차단되어 제3 PMOS트랜지스터(215)는 비활성화된다. 노드(N4)가 접지단(GND) 전압 레벨이 되면 제1 내지 제2 PMOS트랜지스터들(211,213)은 모두 활성화되므로 노드(N3)와 노드(N4)의 전압 레벨은 상기 전원 전압(Vcc) 레벨로 상승한다. 노드(N4)의 전압 레벨이 상기 전원 전압(Vcc)에 근접하면 제3 PMOS트랜지스터(215)는 비활성화된다. 그로 인하여 상기 내부 전압(IVC)은 상기 전원 전압(Vcc) 레벨에서 점점 하강하기 시작한다. 그러다가 상기 내부 전압(IVC)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 낮아지게 되면, 제2 NMOS트랜지스터(223)는 비활성화된다. 그로 인하여 노드(N4)는 플로우팅(floating)되므로 제1 내지 제2 PMOS트랜지스터들(211,213)은 모두 비활성화된다. 그러는 동안 제1 NMOS트랜지스터(221)는 활성화되어서 노드(N3)의 전압 레벨은 상기 전원 전압(Vcc) 레벨에서 다시 상기 접지단(GND) 전압 레벨로 하강하고, 그로 인하여 제3 PMOS트랜지스터(215)는 다시 활성화되어 상기 내부 전압(IVC)의 전압 레벨을 상승시킨다. 이와같은 동작이 반복되면서 제1 내부 전압 발생부(107a)는 상기 내부 전압(IVC)을 발생하게 된다. 제2 내부 전압 발생부(109a)도 제1 내부 전압 발생부와 동일한 동작에 의해 상기 내부 전압(IVC)을 발생한다.
만일 상기 X8 비트 구성 신호가 논리 하이로 인에이블되면 상기 제어 신호들(OUT1,OUT2)은 모두 논리 하이가 된다. 일반적으로 8개의 출력 버퍼들이 사용될 경우에 상기 X8 비트 구성 신호가 논리 하이가 된다. 이 때, 상기 X4 비트 구성 신호는 논리 로우이다. 상기 제어 신호들(OUT1,OUT2)이 모두 논리 하이가 되면, 제3 내지 제6 NMOS트랜지스터들(225,227,229,231)이 모두 활성화된다. 그렇게 되면 상기 전류원(203)을 통해서 흐르는 전류의 양은 제3 NMOS트랜지스터(225)와 제5 NMOS트랜지스터(229), 또는 제4 NMOS트랜지스터(227)와 제6 NMOS트랜지스터(231)가 활성화될 때보다 2배인 전류가 흐르게 된다. 상기 전류원(203)을 통해 흐르는 전류의 양이 많아지면 제1 내부 전압 발생부의 응답 시간(response time)이 빨라질 뿐만 아니라 제1 내부 전압 발생부(107a)의 전류 공급 능력이 향상된다.
그런데, 제1 내부 전압 발생부(107a)의 전류 공급 능력이 향상되면, 제2 내부 전압 발생부(109a)의 전류 공급 능력도 제1 내부 전압 발생부(107a)와 동일하게 향상되므로 도 6에 도시된 본 발명의 내부 전압 제어 회로(103a)의 전체적인 전류 공급 능력이 향상된다.
이와같이 상기 X8 비트 구성 신호가 논리 하이가 될 경우 상기 X4 비트 구성 신호가 논리 하이가 될 경우보다 내부 전압 제어 회로(도 6에 도시된 103a)의 전류 공급 능력이 2배로 향상되어 제1 내지 제8 출력 버퍼들(111a∼118a)에 일정한 레벨의 전류가 공급될 수가 있다. 다시 말하면 비트 구성 신호가 증가하면 내부 전압 제어 회로(도 6에 도시된 103a)의 전류 공급 능력도 향상되므로 항상 일정한 레벨의 내부 전류가 공급된다. 따라서 반도체 메모리 장치(101a)의 광대역폭이 실현될 수 있다. 또, 비트 구성 신호가 작으면, 즉 사용되는 출력 버퍼들의 수가 적으면 제1 내지 제2 내부 전압 발생부들(107a,109a)로부터 공급되는 전류의 양도 적으므로 전력 소모도 감소한다.
도 9는 도 6에 도시된 제1 내지 제2 내부 전압 발생부들(107a,109a)의 제2 실시예에 따른 회로도이다. 도 9에서 제1 내부 전압 발생부(107a)와 제2 내부 전압 발생부(109a)는 그 구성이 동일하므로 중복 설명을 피하기 위해서 제1 내부 전압 발생부(107a)에 관해 설명하기로 한다.
상기 제1 내부 전압 발생부(107a)는 비교부(201a)와 전류원(203a) 및 전압원(205)을 구비한다.
상기 비교부(201a)는 제1 내지 제2 PMOS트랜지스터들(311,313)과, 제1 내지 제2 NMOS트랜지스터들(331,333)로 구성된다. .
상기 제1 내지 제2 PMOS트랜지스터들(311,313)은 전원 전압(Vcc)에 그 소오스들이 연결되어있고, 그 게이트들이 제2 PMOS트랜지스터(313)의 드레인에 연결되어 있다. 따라서, 제2 PMOS트랜지스터(313)의 드레인이 상기 전원 전압(Vcc) 레벨로 되면 제1 내지 제2 PMOS트랜지스터들(311,313)은 비활성화되고, 제2 PMOS트랜지스터(313)의 드레인이 접지단(GND) 전압 레벨이 되면 제1 내지 제2 PMOS트랜지스터들(311,313)은 활성화되어 상기 전원 전압(Vcc)을 각각 제1 내지 제2 NMOS트랜지스터들(331,333)로 공급한다.
상기 제1 NMOS트랜지스터(331)는 제1 PMOS트랜지스터(311)의 드레인에 그 드레인이 연결되어있고, 기준 전압(VREF)에 그 게이트가 연결되어있어서 상기 기준 전압(VREF)의 레벨에 따라 활성화 여부가 결정된다. 즉, 제1 NMOS트랜지스터(331)는 상기 기준 전압(VREF)이 상기 전원 전압(Vcc)에 근접하면 활성화되고, 상기 기준 전압(VREF)이 상기 접지단(GND) 전압에 근접하면 비활성화된다. 상기 기준 전압(VREF)은 제1 내지 제8 출력 버퍼들(111a∼118a)로부터 출력되는 데이터의 출력이 출력 하이 전압(Voh)을 만족하는 값에서 결정된다.
상기 제2 NMOS트랜지스터(333)는 제2 PMOS트랜지스터(313)의 드레인에 그 드레인이 연결되어있고, 상기 내부 전압(IVC)에 그 게이트가 연결되어있으며, 제1 NMOS트랜지스터(331)의 소오스에 그 소오스가 연결되어있다. 따라서 제2 NMOS트랜지스터(333)는 상기 내부 전압(IVC)의 레벨에 따라 활성화 여부가 결정된다. 즉, 제2 NMOS트랜지스터(333)는 상기 내부 전압(IVC)이 상기 전원 전압(Vcc)에 근접하면 활성화되고, 상기 내부 전압(IVC)이 상기 접지단(GND) 전압에 근접하면 비활성화된다.
상기 전압원(205)은 제1 내지 제2 인버터들(341,343)과, 제3 내지 제6 PMOS트랜지스터들(315,317,319,321)로 구성된다. .
상기 제1 인버터(341)는 상기 제어 신호(OUT1)를 반전시켜서 출력한다.
상기 제2 인버터(343)는 상기 제어 신호(OUT2)를 반전시켜서 출력한다.
상기 제3 PMOS트랜지스터(315)는 상기 전원 전압(Vcc)에 소오스가 연결되어있고, 제1 인버터(341)에 그 게이트가 연결되어있다. 따라서 제3 PMOS트랜지스터(315)는 제1 인버터(341)의 출력이 논리 로우이면 활성화되고, 제1 인버터(341)의 출력이 논리 하이이면 비활성화된다.
상기 제4 PMOS트랜지스터(317)는 제3 PMOS트랜지스터(315)의 드레인에 그 소오스가 연결되어있고, 제1 PMOS트랜지스터(311)의 드레인 즉, 노드(N5)에 그 게이트가 연결되어있으며, 상기 내부 전압(IVC)에 그 드레인이 연결되어있다. 따라서 제4 PMOS트랜지스터(317)는 노드(N5)가 상기 전원 전압(Vcc) 레벨이 되면 비활성화되고, 노드(N5)가 접지단(GND) 전압 레벨이면 활성화된다.
상기 제5 PMOS트랜지스터(319)는 상기 전원 전압(Vcc)에 소오스가 연결되어있고, 노드(N5)에 게이트가 연결되어있다. 따라서 제5 PMOS트랜지스터(319)는 제4 PMOS트랜지스터(317)와 마찬가지로 노드(N5)가 전원 전압(Vcc) 레벨이면 비활성화되고, 노드(N5)가 상기 접지단(GND) 전압 레벨이면 활성화된다.
상기 제6 PMOS트랜지스터(321)는 제5 PMOS트랜지스터(319)의 드레인에 소오스가 연결되어있고, 제2 인버터(343)의 출력단에 게이트가 연결되어있으며, 상기 내부 전압(IVC)에 드레인이 연결되어있다. 따라서, 제2 인버터(343)의 출력이 논리 하이이면 비활성화되고, 제2 인버터(343)의 출력이 논리 로우이면 활성화된다.
상기 전류원(203a)은 제3 NMOS트랜지스터(335)로 구성된다. . 제3 NMOS트랜지스터(335)는 상기 외부 제어 신호(EN)에 게이트가 연결되어있고, 비교부(201a)의 제1 내지 제2 NMOS트랜지스터들(331,333)의 소오스들에 그 드레인이 연결되어있으며, 소오스는 접지되어있다. 따라서 제3 NMOS트랜지스터(335)는 상기 외부 제어 신호(EN)가 논리 하이이면 활성화되고, 상기 외부 제어 신호(EN)가 논리 로우이면 비활성화된다. 제3 NMOS트랜지스터(335)가 활성화되면 비교부(201a)로부터 상기 접지단(GND)으로 흐르는 전류의 흐름을 일정하게 하여 전류원의 역할을 한다. 상기 외부 제어 신호(EN)는 도 6에 도시된 반도체 메모리 장치(101a)의 독출 동작시에만 논리 하이가 된다. 여기서, 상기 외부 제어 신호(EN)가 논리 하이이고 노드(N5)가 상기 접지단(GND) 전압 레벨일 때, 상기 제어 신호(OUT1)와 상기 제어 신호(OUT2) 중에서 적어도 어느 하나가 논리 하이가 되더라도 전압원(205)은 활성화되어 상기 내부 전압(IVC)이 발생한다. 그런데 상기 제어 신호(OUT1)와 상기 제어 신호(OUT2)가 모두 논리 하이이면, 상기 제어 신호(OUT1)만 논리 하이이거나, 또는 상기 제어 신호(OUT2)만 논리 하이일 때보다 흐2배의 전류가 전압원(205)을 통해서 흐른다. 즉, 제1 내부 전압 발생부(107a)의 전류 공급 능력이 2배로 향상된다.
도 6을 참조하여 도 9에 도시된 제1 내부 전압 발생부(107a)의 동작을 설명하기로 한다. 먼저, 제어 신호(OUT1)만 논리 하이인 경우에 관해 설명하기로 한다. 이 때, 상기 제어 신호(OUT2)는 논리 로우이다. 상기 제어 신호(OUT1)가 논리 하이가 되면 제3 PMOS트랜지스터(315)는 활성화된다. 이 상태에서 상기 외부 제어 신호(EN)가 논리 하이가 되면 제3 NMOS트랜지스터(315)가 활성화된다.
초기 상태에서 상기 내부 전압(IVC)은 제로이고, 상기 기준 전압(VREF)은 상기 전원 전압(Vcc)에 가까운 전압, 예컨대 2.5볼트이다. 따라서 제1 NMOS트랜지스터(331)가 먼저 활성화된다. 그러면 노드(N5)는 상기 접지단(GND) 전압 레벨이 되고, 제4 PMOS트랜지스터(317)와 제5 PMOS트랜지스터(319)는 활성화된다. 그런데 제6 PMOS트랜지스터(321)는 비활성화되어있으므로 제5 PMOS트랜지스터(319)는 활성화되어도 이 시점에서는 아무런 영향을 끼치지 못한다. 제3 내지 제4 PMOS트랜지스터들(315,317)이 활성화되면 상기 전원 전압(Vcc)이 제3 내지 제4 PMOS트랜지스터들(315,317)을 통해서 전달되므로 상기 내부 전압(IVC)은 상기 전원 전압(Vcc) 레벨로 상승한다. 상기 내부 전압(IVC)의 전압 레벨이 상승하여 상기 기준 전압(VREF)보다 더 높아지면 제2 NMOS트랜지스터(333)가 활성화되어 노드(N6)는 상기 접지단(GND) 전압 레벨이 된다. 동시에 제1 NMOS트랜지스터(331)는 비활성화된다. 그러면, 제1 NMOS트랜지스터(331)를 통해서 제4 PMOS트랜지스터(317)로 공급되는 상기 접지단(GND)의 통로가 차단되어 제4 PMOS트랜지스터(317)와 제5 PMOS트랜지스터(319)는 비활성화된다.
노드(N6)가 상기 접지단(GND) 전압 레벨이 되면 제1 내지 제2 PMOS트랜지스터들(311,313)은 모두 활성화되므로 노드(N5)와 노드(N6)의 전압 레벨은 상기 전원 전압(Vcc) 레벨로 상승한다. 노드(N5)가 상기 전원 전압(Vcc) 레벨에 근접하면 제4 내지 제5 PMOS트랜지스터들(317,319)은 모두 비활성화되므로 상기 내부 전압(IVC)은 플로우팅되어 상기 전원 전압(Vcc) 레벨로부터 점점 하강한다. 그러다가 내부 전압(IVC)의 전압 레벨이 사익 기준 전압(VREF)의 전압 레벨보다 더 낮아지게 되면, 제2 NMOS트랜지스터(333)는 비활성화되고 제1 NMOS트랜지스터(331)는 활성화된다. 따라서 노드(N6)도 플로우팅되어 제1 내지 제2 PMOS트랜지스터들(311,313)은 비활성화되고, 그로 인하여 노드(N5)도 플로우팅된다. 제1 NMOS트랜지스터(331)가 활성화되면 노드(N5)의 전압 레벨은 상기 전원 전압(Vcc) 레벨에서 상기 접지단(GND) 전압 레벨로 하강하고, 그로 인하여 제4 PMOS트랜지스터(317)와 제5 PMOS트랜지스터(319)는 다시 활성화되어 상기 내부 전압(IVC)의 전압 레벨을 상승시킨다. 이와같은 동작이 반복되면서 제1 내부 전압 발생부(107a)는 상기 내부 전압(IVC)을 발생하게 된다.
만일 제어 신호들(OUT1,OUT2)이 모두 논리 하이가 되면, 제3 PMOS트랜지스터(315)와 제6 PMOS트랜지스터(321)가 모두 활성화된다. 그렇게 되면 전압원(205)을 통해서 흐르는 전류의 양은 상기 제어 신호(OUT1)만 논리 하이일 때보다 상기 전압원(205)을 통해 흐르는 전류는 2배로 증가된다. 상기 전압원(205)을 통해 흐르는 전류의 양이 많아지면 제1 내부 전압 발생부(107a)의 응답 시간(response time)이 빨라질 뿐만 아니라, 제1 내부 전압 발생부(107a)의 전류 공급 능력이 향상된다. 그런데 제1 내부 전압 발생부(107a)의 전류 공급 능력이 향상되면 제2 내부 전압 발생부(109a)의 전류 공급 능력도 제1 내부 전압 발생부(107a)와 동일하게 향상되므로 도 9에 도시된 제1 내지 제2 내부 전압 발생부들(107a,109a)를 이용하는 도 6에 도시된 내부 전압 제어 회로(103a)의 전체적인 전류 공급 능력이 향상된다.
이와같이 상기 X8 비트 구성 신호가 논리 하이가 될 경우 상기 X4 비트 구성 신호가 논리 하이가 될 경우보다 내부 전압 제어 회로(도 6에 도시된 103a)의 전류 공급 능력이 2배로 향상되어 제1 내지 제8 출력 버퍼들(111a∼118a)에 일정한 레벨의 전류가 공급될 수가 있다. 다시 말하면 비트 구성 신호가 증가하면 내부 전압 제어 회로(도 6에 도시된 103a)의 전류 공급 능력도 향상되므로 항상 일정한 레벨의 전류가 발생되고, 그로 인하여 반도체 메모리 장치(101a)의 광대역폭이 구현될 수 있다. 또, 비트 구성 신호가 작으면, 즉 사용되는 출력 버퍼들의 수가 적으면 제1 내지 제2 내부 전압 발생부들(도 9에 도시된 107a,109a)로부터 공급되는 전류의 양도 적으므로 전력 소모도 감소한다.
도 10은 본 발명에 의한 내부 전압 제어 방법의 제1 실시예에 따른 흐름도이다. 도 10에 도시된 흐름도는 제어부와 내부 전압 발생부들을 구비하는 반도체 메모리 장치에 있어서, 외부 제어 신호 발생 단계(400)와, 비트 구성 신호 발생 단계(410)와, 비트 구성 신호 확인 단계(420), 및 내부 전압 발생 단계(430)를 포함한다.
외부 제어 신호 발생 단계(400)에서는 외부 제어 신호(도 3에 도시된 EN)는 반도체 메모리 장치의 독출 동작시 인에이블되어 내부 전압 발생부들을 동작 대기 상태로 만든다.
비트 구성 신호 발생 단계(410)에서는 비트 구성 신호(도 3에 도시된 X4 또는 X8)가 발생한다. 즉, X4 비트 구성 신호와 X8 비트 구성 신호 중 하나가 인에이블된다.
비트 구성 신호 확인 단계(420)에서는 비트 구성 신호가 X2n(n≥2)인지를 확인한다. 예를 들어 (n=2)이면 비트 구성 신호는 X4이고, (n=3)이면 비트 구성 신호는 X8이다.
내부 전압 발생 단계(430)에서는 (n-1)개의 내부 전압 발생부가 동작하여 내부 전압을 발생한다. 예를 들면, (n=2)이면 1개의 내부 전압 발생부가 동작하고, (n=3)이면 2개의 내부 전압 발생부들이 동작하여 내부 전압을 발생한다. n이 클수록, 즉 비트 구성 신호가 클수록 내부 전압 발생부의 내부 전압 공급 능력이 향상된다.
도 11은 본 발명에 의한 내부 전압 제어 방법의 제2 실시예에 따른 흐름도이다. 도 11에 도시된 흐름도는 제어부와 내부 전압 발생부들을 구비하는 반도체 메모리 장치에 있어서, 외부 제어 신호 발생 단계(500)와, 비트 구성 신호 발생 단계(510)와, 비트 구성 신호 확인 단계(520), 및 공급 전류량 조절 단계(530)를 포함한다.
외부 제어 신호 발생 단계(500)에서는 외부 제어 신호(도 6에 도시된 EN)는 반도체 메모리 장치의 독출 동작시 인에이블되어 내부 전압 발생부들을 동작 대기 상태로 만든다.
비트 구성 신호 발생 단계(510)에서는 비트 구성 신호(도 6에 도시된 X4 또는 X8)가 발생한다. 즉, X4 비트 구성 신호와 X8 비트 구성 신호 중 하나가 인에이블된다.
비트 구성 신호 확인 단계(520)에서는 비트 구성 신호가 X2n(n≥2)인지를 확인한다. 예를 들어 (n=2)이면 비트 구성 신호는 X4이고, (n=3)이면 비트 구성 신호는 X8이다.
공급 전류량 조절 단계(530)에서는 n에 따라 내부 전압 발생부들의 내부 전압 공급 능력이 달라진다. 예를 들면, (n=2)이면 내부 전압 발생부들의 내부 전압 공급 능력은 최소이고, (n=3)이면 내부 전압 발생부들의 내부 전압 공급 능력이 2배로 향상된다.
본 발명은 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명의 내부 전압 제어 회로에 따르면, 비트 구성 신호에 작으면 전류 공급 능력이 적어지고, 비트 구성 신호가 크면 전류 공급 능력이 많아지게 되므로 항상 일정한 레벨의 전류가 출력 버퍼에 공급된다. 또 비트 구성 신호에 따라 전류 공급 능력이 조정되므로 전력 소모도 감소된다.

Claims (18)

  1. X2n(n≥2) 비트 구성 신호들에 응답하여 복수개의 제어 신호들을 발생하는 제어부; 및
    상기 복수개의 제어 신호들 중 한 개의 제어 신호와 데이터 독출 동작시 인에이블되는 독출 제어 신호에 응답하여 소정의 내부 전압을 발생하는 (n-1)개의 내부 전압 발생부들만 동작하는 복수개의 내부 전압 발생부들을 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  2. 제1항에 있어서, 상기 X2n(n≥2) 비트 구성 정보는 X4, X8, X16, 및 X32 비트 구성 정보들인 것을 특징으로하는 반도체 메모리 장치의 내부 전원 발생부.
  3. 제1항에 있어서, 상기 내부 전압 발생부들은
    각각 상기 복수개의 제어 신호들 중 한 개의 제어 신호와 상기 독출 제어 신호를 입력으로하고 상기 한 개의 제어 신호와 상기 독출 제어 신호가 액티브일 때 활성화되는 전류원과, 전원 전압과 기준 전압 및 상기 전류원에 연결되어 상기 전류원이 활성화될 때 내부 전압을 발생하는 비교부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  4. 제3항에 있어서, 상기 비교부는
    상기 전원 전압에 소오스가 연결된 제1 PMOS트랜지스터;
    상기 전원 전압에 소오스가 연결되고 상기 제1 PMOS트랜지스터의 게이트에 게이트와 소오스가 연결된 제2 PMOS트랜지스터;
    상기 제1 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 기준 전압에 게이트가 연결되며 상기 전류원에 소오스가 연결된 제1 NMOS트랜지스터;
    상기 제1 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제1 NMOS트랜지스터의 소오스에 소오스가 연결된 제4 NMOS트랜지스터; 및
    상기 전원 전압에 소오스가 연결되고 상기 제1 NMOS트랜지스터의 드레인에 게이트가 연결되며 상기 제2 NMOS트랜지스터의 게이트에 드레인이 연결된 제3 PMOS트랜지스터를 구비하며,
    상기 제3 PMOS트랜지스터의 드레인으로부터 내부 전압이 발생하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  5. 제3항에 있어서, 상기 전류원은
    상기 한 개의 제어 신호에 게이트가 연결되고 소오스는 접지된 제3 NMOS트랜지스터; 및
    상기 제3 NMOS트랜지스터의 드레인에 소오스가 연결되고 상기 독출 제어 신호에 게이트가 연결되며 상기 비교부에 드레인이 연결된 제4 NMOS트랜지스터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  6. 제1항에 있어서, 상기 제어부는
    X4 비트 구성 신호와 X8 비트 구성 신호를 입력으로하고 상기 X4 비트 구성 신호와 상기 X8 비트 구성 신호 중 적어도 어느 하나가 논리 하이이면 논리 하이가 되는 한 개의 제어 신호를 발생하는 노아 게이트; 및
    상기 X8 비트 구성 신호를 입력으로하고 상기 X8 비트 구성 신호와 레벨이 동일한 제어 신호를 발생하는 버퍼를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  7. 복수개의 비트 구성 신호들에 응답하여 복수개의 제어 신호들을 발생하는 제어부; 및
    상기 제어부에 연결되고 상기 복수개의 제어 신호들과 데이터 독출 동작시 인에이블되는 독출 제어 신호에 응답하여 소정의 내부 전압을 발생하는 복수개의 내부 전압 발생부들을 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  8. 제7항에 있어서, 상기 내부 전압 발생부들은
    각각 상기 복수개의 제어 신호들과 상기 독출 제어 신호를 입력으로하는 전류원; 및
    기준 전압과 전원 전압 및 상기 전류원에 연결된 비교부를 구비하고, 상기 독출 제어 신호가 액티브이고 상기 복수개의 제어 신호들 중 적어도 하나의 제어 신호가 액티브일 때 활성화되어 상기 비교부로부터 내부 전압이 발생하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  9. 제8항에 있어서, 상기 비교부는
    상기 전원 전압에 소오스가 연결된 제1 PMOS트랜지스터;
    상기 전원 전압에 소오스가 연결되고 상기 제1 PMOS트랜지스터의 게이트에 게이트와 소오스가 연결된 제2 PMOS트랜지스터;
    상기 제1 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 기준 전압에 게이트가 연결되며 상기 전류원에 소오스가 연결된 제1 NMOS트랜지스터;
    상기 제1 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제1 NMOS트랜지스터의 소오스에 소오스가 연결된 제4 NMOS트랜지스터; 및
    상기 전원 전압에 소오스가 연결되고 상기 제1 NMOS트랜지스터의 드레인에 게이트가 연결되며 상기 제2 NMOS트랜지스터의 게이트에 드레인이 연결된 제3 PMOS트랜지스터를 구비하고,
    상기 제3 PMOS트랜지스터의 드레인으로부터 내부 전압이 발생하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  10. 제8항에 있어서, 상기 전류원은
    상기 비교부에 드레인이 연결되고 상기 독출 제어 신호에 게이트가 연결된 제3 내지 제4 NMOS트랜지스터들;
    상기 제3 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 복수개의 제어 신호들 중 하나의 제어 신호에 게이트가 연결되며 소오스는 접지된 제5 NMOS트랜지스터; 및
    상기 제4 NMOS트랜지스터의 소오스에 드레인이 연결되고 상기 복수개의 제어 신호들 중 다른 하나의 제어 신호에 게이트가 연결되며 소오스는 접지된 제6 NMOS트랜지스터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  11. 제7항에 있어서, 상기 내부 전압 발생부들은
    각각 상기 독출 제어 신호를 입력으로하는 전류원;
    상기 복수개의 제어 신호들과 전원 전압을 입력으로하는 전압원; 및
    기준 전압과 상기 전원 전압 및 상기 전류원에 연결된 비교부를 구비하고,
    상기 독출 제어 신호가 액티브이고 상기 복수개의 제어 신호들 중 적어도 하나의 제어 신호가 액티브일 때 활성화되어 상기 전압원으로부터 내부 전압이 발생하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  12. 제11항에 있어서, 상기 비교부는
    상기 전원 전압에 소오스가 연결된 제4 PMOS트랜지스터;
    상기 전원 전압에 소오스가 연결되고 상기 제4 PMOS트랜지스터의 게이트에 게이트와 소오스가 연결된 제5 PMOS트랜지스터;
    상기 제4 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 기준 전압에 게이트가 연결되며 상기 전류원에 소오스가 연결된 제7 NMOS트랜지스터; 및
    상기 제5 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제7 NMOS트랜지스터의 소오스에 소오스가 연결된 제8 NMOS트랜지스터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  13. 제11항에 있어서, 상기 전압원은
    상기 복수개의 제어 신호들 중 하나의 제어 신호를 반전시키는 인버터;
    상기 인버터의 출력단에 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제4 PMOS트랜지스터;
    상기 제4 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 비교부에 게이트가 연결된 제5 PMOS트랜지스터;
    상기 제5 PMOS트랜지스터의 게이트에 게이트가 연결되고 상기 전원 전압에 소오스가 연결된 제6 PMOS트랜지스터;
    상기 제6 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제5 PMOS트랜지스터의 드레인에 드레인이 연결되어 내부 전압을 출력하는 제7 PMOS트랜지스터; 및
    상기 복수개의 제어 신호들 중 다른 하나의 제어 신호를 반전시켜서 상기 제7 PMOS트랜지스터의 게이트로 출력하는 다른 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  14. 제11항에 있어서, 상기 전류원은
    상기 독출 제어 신호에 게이트가 연결되고 상기 비교부에 드레인이 연결되며 소오스는 접지된 제9 NMOS트랜지스터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 회로.
  15. 외부에서 입력되는 제어 신호와 X2n(n≥2) 비트 구성 정보를 갖는 비트 구성 신호에 응답하여 소정의 내부 전압을 발생하는 복수개의 내부 전압 발생부를 제어하는 반도체 메모리 장치의 내부 전압 제어 방법에 있어서,
    상기 제어 신호를 발생하는 단계;
    상기 비트 구성 신호를 발생하는 단계; 및
    상기 비트 구성 정보에 양에 따라 활성화되는 내부 전압 발생부의 수는 (n-1)개가 되는 단계를 포함하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 방법.
  16. 제15항에 있어서, 상기 X2n(n≥2) 비트 구성 정보는 X4, X8, X16, 및 X32로 구성하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 방법.
  17. 외부에서 입력되는 제어 신호와 X2n(n≥2) 비트 구성 정보를 갖는 복수개의 비트 구성 신호들에 응답하여 소정의 내부 전압을 발생하는 복수개의 내부 전압 발생부를 제어하는 반도체 메모리 장치의 내부 전압 제어 방법에 있어서,
    상기 제어 신호를 발생하는 단계;
    상기 복수개의 비트 구성 신호들을 발생하는 단계; 및
    상기 비트 구성 정보가 증가하면 상기 내부 전압 발생부들의 내부 전압 공급 능력이 커지고, 상기 비트 구성 정보가 감소하면 상기 내부 전압 발생부들의 내부 전압 공급 능력이 작아지는 단계를 포함하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 방법.
  18. 제17항에 있어서, 상기 비트 구성 정보는 X4, X8, X16, 및 X32로 구성하는 것을 특징으로하는 반도체 메모리 장치의 내부 전압 제어 방법.
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