KR20190113046A - 전압 생성 회로 - Google Patents

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Abstract

본 발명은 전압 생성 회로에 관한 것으로, 각종 집적 회로에서 사용되는 내부 전압을 생성하는 기술이다. 이러한 본 발명은 테스트신호와 액티브신호에 대응하여 전압 레벨을 레벨 쉬프팅하고 레벨 쉬프팅 된 인에이블신호를 생성하는 인에이블신호 생성부, 인에이블신호의 활성화시 기준전압과 피드백 전압을 비교 및 증폭하여 구동전압을 생성하는 전압 제어부, 구동전압을 구동하여 내부전압을 출력하고, 내부전압에 대응하는 피드백 전압을 생성하는 전압 구동부 및 인에이블신호의 활성화시 피드백 전압을 풀다운 구동하는 풀다운 구동부를 포함한다.

Description

전압 생성 회로{Circuit for generating voltage}
본 발명은 전압 생성 회로에 관한 것으로, 각종 집적 회로에서 사용되는 내부 전압을 생성하는 기술이다.
각종 집적 회로들은 외부에서 공급된 전압을 이용하여 내부의 회로들을 동작시킨다. 그런데, 집적 회로들 내부에서 사용되는 전압의 종류는 매우 다양하기 때문에, 집적 회로들 내부에서 사용할 모든 전압들을 외부에서 공급해주기는 힘들다. 따라서, 집적 회로들 내부적으로 새로운 레벨의 전압을 생성해주기 위한 전압 생성 회로들을 구비한다.
여기서, 전압 생성 회로는 베타-멀티플라이어(Beta-Multiplier) 타입의 전압 생성기, 밴드-갭(Band-gap) 타입의 전압 생성기 및 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator) 타입의 전압 생성기 등으로 이루어질 수 있다. 이러한 전압 생성 회로가 최근 개발되는 전자 회로에 적용되는 경우 사용자의 요구에 맞게 안정적인 전압을 공급하면서도 전력 소모를 줄일 필요성이 있다.
본 발명은 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator)에서 안정적인 전압을 공급하고 전력 소모를 줄일 수 있도록 하는 전압 생성 회로를 제공한다.
본 발명의 실시예에 따른 전압 생성 회로는, 테스트신호와 액티브신호에 대응하여 전압 레벨을 레벨 쉬프팅하고 레벨 쉬프팅 된 인에이블신호를 생성하는 인에이블신호 생성부; 인에이블신호의 활성화시 기준전압과 피드백 전압을 비교 및 증폭하여 구동전압을 생성하는 전압 제어부; 구동전압을 구동하여 내부전압을 출력하고, 내부전압에 대응하는 피드백 전압을 생성하는 전압 구동부; 및 인에이블신호의 활성화시 피드백 전압을 풀다운 구동하는 풀다운 구동부를 포함한다.
본 발명의 다른 실시예에 따른 전압 생성 회로는, 테스트신호와 액티브신호에 대응하여 인에이블신호를 생성하는 인에이블신호 생성부; 인에이블신호의 활성화시 기준전압과 피드백 전압을 비교 및 증폭하여 구동전압을 생성하는 전압 제어부; 구동전압을 레벨 쉬프팅하여 전압 레벨이 쉬프팅 된 내부전압을 출력하고, 내부전압에 대응하는 피드백 전압을 생성하는 전압 구동부; 및 인에이블신호의 활성화시 피드백 전압을 풀다운 구동하는 풀다운 구동부를 포함한다.
본 발명은 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator)에서 안정적인 전압을 공급하고 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 전압 생성 회로의 구성도.
도 2는 도 1의 전압 생생 회로에서 인에이블신호 생성부에 관한 상세 회로도.
도 3은 도 1의 전압 생성 회로에서 구동회로에 관한 상세 회로도.
도 4는 도 1의 전압 생성 회로에서 인에이블신호 생성부에 관한 다른 실시예.
도 5는 도 1의 전압 생성 회로에서 구동회로에 관한 다른 실시예.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 전압 생성 회로의 구성도이다.
본 발명의 실시예에 따른 전압 생성 회로(10)는 인에이블신호 생성부(100)와, 구동회로(200)를 포함한다.
인에이블신호 생성부(100)는 테스트신호 TM와 액티브신호 ACTEN에 대응하여 구동회로(200)를 동작시키기 위한 인에이블신호 EN, ENB를 생성한다. 여기서, 테스트신호 TM는 테스트 모드시 활성화되는 신호이다. 그리고, 액티브신호 ACTEN는 리드 또는 라이트 동작시 활성화되는 신호이다.
그리고, 구동회로(200)는 인에이블신호 EN, ENB의 활성화시 기준전압 VREF에 대응하여 내부전압 VINT을 생성한다.
도 1의 실시예에서는 전압 생성 회로(10)에서 생성된 내부전압 VINT이 디코딩 회로(300)의 디코딩 전압(예를 들면, 컬럼 디코더에 사용되는 컬럼 디코딩 전압)에 적용되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 내부전압 VINT는 비트라인 이퀄라이징 전압, 코어전압 등으로 사용될 수 있다.
반도체 메모리 장치, 예를 들면, 디램(DRAM : Dynamic Random Access Memory)의 집적도가 증가하고 외부 전원전압을 고전압으로 사용하는 경우 트랜지스터의 신뢰성(reliability)이 나빠지게 된다. 이를 해결하고자 칩(chip) 내부에서 전원전압을 낮추는 전압 변환 회로가 본격적으로 채택되고 있다. 낮은 전원전압을 사용하면 전력 소모를 줄일 수 있고 내부 전압원을 정전압으로 설정하면 외부 전원전압이 변동을 하여도 안정된 전원전압을 확보할 수 있어 칩의 동작이 안정화된다.
하나의 칩 안에서 생성된 전원의 종류는 다양하게 존재한다. 이렇게 다양한 전압 조건에서 외부 환경과 무관하게 항상 일정한 내부전압을 생성하기 위해 위해서 많은 회로들이 사용된다. 이에, 본 발명의 실시예에서는 로우 드롭 아웃(LDO; Low Drop Output) 계열의 전압 생성 회로를 사용하여 빠른 응답속도를 가지면서도 큰 부하를 컨트롤할 수 있도록 한다.
도 2는 도 1의 전압 생생 회로에서 인에이블신호 생성부(100)에 관한 상세 회로도이다.
인에이블신호 생성부(100)는 테스트신호 TM와 액티브신호 ACTEN에 대응하여 전압 레벨을 레벨 쉬프팅하여 레벨 쉬프팅 된 인에이블신호 EN, ENB를 생성한다. 인에이블신호 생성부(100)는 테스트신호 TM의 비활성화시 액티브신호 ACTEN의 로직 레벨에 대응하여 인에이블신호 EN, ENB를 선택적으로 활성화시킨다.
이러한 인에이블신호 생성부(100)는 복수의 인버터 IV1~IV5와, 낸드게이트 ND1 및 레벨 쉬프터(110)를 포함한다. 낸드게이트 ND1는 인버터 IV1에 의해 반전된 테스트신호 TM와, 액티브신호 ACTEN를 낸드연산한다. 그리고, 인버터 IV2는 낸드게이트 ND1의 출력을 반전하여 레벨 쉬프터(110)에 출력한다.
그리고, 레벨 쉬프터(110)는 전원전압 VDD2을 레벨 쉬프팅하여 전원전압 VDD1을 생성한다. 반도체 메모리 장치, 예를 들면, 디램에서는 이종 전원을 사용하여 동작에 필요한 전원을 생성한다. 이를 위해, 레벨 쉬프터(110)는 전원전압 VDD2의 레벨을 상승시켜 구동회로(200)에서 소스 전원으로 사용되는 전원전압 VDD1을 생성한다.
즉, 테스트신호 TM와 액티브신호 ACTEN는 소스 전원으로 전원전압 VDD2을 사용한다. 그러므로, 레벨 쉬프터(110)는 전원전압 VDD1을 소스 전원으로 사용하는 구동회로(200)를 제어하기 위해 전원전압 VDD2을 전원전압 VDD1으로 레벨 쉬프팅한다.
인버터 IV3, IV4는 레벨 쉬프터(110)의 출력을 비반전 지연하여 인에이블신호 EN를 출력한다. 또한, 인버터 IV5는 인에이블신호 EN를 반전 구동하여 인에이블신호 ENB를 출력한다. 즉, 인에이블신호 ENB는 인에이블신호 EN와 위상이 반대인 신호이다.
여기서, 레벨 쉬프터(110)의 이전 단에 포함된 복수의 인버터 IV1, IV2와, 낸드게이트 ND1는 전원전압 VDD2을 소스 전원으로 하여 구동된다. 그리고, 레벨 쉬프터(110)의 이후 단에 포함된 복수의 인버터 IV3~IV5는 전원전압 VDD1을 소스 전원으로 하여 구동된다. 전원전압 VDD1는 전원전압 VDD2 보다 높은 전압 레벨을 갖는다.
본 발명의 실시예에서 레벨 쉬프터(110)는 전원전압 VDD2 높은 레벨을 갖는 전원전압 VDD1를 생성하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 레벨 쉬프터(110)가 전원전압 VDD2 보다 높은 레벨을 갖는 전원전압 VDD 또는 펌핑전압 VPPPEXT을 생성할 수도 있다. 여기서, 펌핑전압 VPPPEXT은 전원전압 VDD1 보다 높은 레벨을 갖는다. 즉, 가장 높은 전압 레벨부터 가장 낮은 전압 레벨 순으로 정리하면, VPPEXT > VDD1 > VDD > VDD2 레벨로 설정될 수 있다.
도 3은 도 1의 전압 생성 회로에서 구동회로(200)에 관한 상세 회로도이다.
구동회로(200)는 전압 제어부(210), 전압 구동부(220), 풀다운 구동부(230) 및 부하부(240)를 포함한다.
여기서, 전압 제어부(210)는 인에이블신호 EN의 활성화시 기준전압 VREF과 피드백 전압 FEED을 비교 및 증폭하여 구동전압 DRV을 생성한다. 이러한 전압 제어부(210)는 비교부(211), 풀업부(212, 213) 및 바이어싱부(214)를 포함한다.
비교부(211)는 기준전압 VREF과 피드백 전압 FEED을 비교한다. 이러한 비교부(211)는 복수의 PMOS 트랜지스터 P1, P2와, 복수의 NMOS 트랜지스터 N1~N3를 포함한다.
PMOS 트랜지스터 P1, P2는 공통 게이트 단자가 노드 OUT_B에 연결되고, 공통 소스 단자에 전원전압 VDD1이 인가된다. NMOS 트랜지스터 N1는 노드 OUT_B와 NMOS 트랜지스터 N3 사이에 연결되고, NMOS 트랜지스터 N2는 노드 OUT_A와 NMOS 트랜지스터 N3 사이에 연결된다. NMOS 트랜지스터 N1는 게이트 단자를 통해 기준전압 VREF이 인가된다. 그리고, NMOS 트랜지스터 N2는 게이트 단자를 통해 피드백전압 FEED이 인가된다. NMOS 트랜지스터 N3는 NMOS 트랜지스터 N1, N2의 공통 소스 단자와 접지전압단 사이에 연결되어, 게이트 단자를 통해 인에이블신호 EN가 인가된다.
그리고, 풀업부(212)는 인에이블신호 EN의 활성화시 노드 OUT_B를 전원전압 VDD1 레벨로 풀업시킨다. 이러한 풀업부(212)는 PMOS 트랜지스터 P3를 포함한다. PMOS 트랜지스터 P3는 전원전압 VDD1 인가단과 노드 OUT_B 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다.
또한, 풀업부(213)는 인에이블신호 EN의 활성화시 노드 OUT_A를 전원전압 VDD1 레벨로 풀업시킨다. 이러한 풀업부(213)는 PMOS 트랜지스터 P4를 포함한다. PMOS 트랜지스터 P4는 전원전압 VDD1 인가단과 노드 OUT_A 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다.
그리고, 바이어싱부(214)는 노드 OUT_A, OUT_B의 전압에 대응하여 구동전압 DRV를 제어한다. 이러한 바이어싱부(214)는 복수의 PMOS 트랜지스터 P5, P6와, 복수의 NMOS 트랜지스터 N4~N6를 포함한다.
여기서, PMOS 트랜지스터 P5와 NMOS 트랜지스터 N4는 전원전압 VDD1 인가단과 접지전압단 사이에 직렬 된다. PMOS 트랜지스터 P5는 게이트 단자가 노드 OUT_B에 연결된다. 그리고, NMOS 트랜지스터 N4는 게이트 단자와 드레인 단자가 공통 연결된다.
그리고, PMOS 트랜지스터 P6와 NMOS 트랜지스터 N5는 전원전압 VDD1 인가단과 접지전압단 사이에 직렬 된다. PMOS 트랜지스터 P6는 게이트 단자가 노드 OUT_A에 연결된다. 그리고, NMOS 트랜지스터 N5는 게이트 단자가 NMOS 트랜지스터 N4와 공통 연결된다. 또한, NMOS 트랜지스터 N6는 NMOS 트랜지스터 N4, N5의 공통 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 ENB가 인가된다.
또한, 전압 구동부(220)는 구동전압 DRV을 구동하여 내부전압 VINT을 출력한다. 이러한 전압 구동부(220)는 PMOS 트랜지스터 P7, P8(풀업 구동소자)와, 지연부(221) 및 NMOS 트랜지스터 N7(풀다운 구동소자)를 포함한다.
PMOS 트랜지스터 P7는 전원전압 VDD1 인가단과 구동전압 DRV 출력단 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다. 그리고, 지연부(221)는 구동전압 DRV을 비반전 지연하는 인버터 IV6, IV7를 포함한다. 그리고, PMOS 트랜지스터 P8는 전원전압 VDD1 인가단과 내부전압 VINT의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV7의 출력이 인가된다. NMOS 트랜지스터 N7는 내부전압 VINT의 출력단과 피드백 전압 FEED의 출력단 사이에 연결되어 게이트 단자와 드레인 단자가 공통 연결된다.
또한, 풀다운 구동부(230)는 인에이블신호 EN의 활성화시 피드백 전압 FEED을 풀다운 구동한다. 이러한 풀다운 구동부(230)는 NMOS 트랜지스터 N8, N9(풀다운 구동소자)를 포함한다.
NMOS 트랜지스터 N8, N9는 피드백 전압 FEED의 출력단과 접지전압단 사이에 직렬 연결된다. 그리고, NMOS 트랜지스터 N8는 게이트 단자와 드레인 단자가 공통 연결된다. NMOS 트랜지스터 N9는 게이트 단자를 통해 인에이블신호 EN가 인가된다.
또한, 부하부(240)는 내부전압 VINT의 출력단과 접지전압 사이에 연결된 커패시터 C1를 포함한다. 이러한 커패시터 C1는 내부전압 VINT의 로드 커패시턴스를 제어한다.
이러한 구성을 갖는 본 발명의 실시예에 관한 동작을 설명하면 다음과 같다.
먼저, 인에이블신호 생성부(100)는 테스트신호 TM가 로우 레벨로 비활성화되고 액티브신호 ACTEN가 활성화되면, 레벨 쉬프터(110)에 의해 높은 전압 레벨을 갖는 전원전압 VDD1을 생성한다. 그러면, 인에이블신호 생성부(100)는 전원전압 VDD1을 소스 전원으로 사용하여 인에이블신호 EN를 활성화시킨다.
즉, 테스트신호 TM가 활성화되면 인에이블신호 ENB가 하이 레벨이 되어 전압 제어부(210)가 동작하지 않는다. 반면에, 액티브신호 ACTEN가 활성화되면 인에이블신호 ENB가 로우 레벨이 되고 인에이블신호 EN가 하이 레벨이 되어 전압 제어부(210)가 동작하게 된다.
인에이블신호 생성부(100)에서 출력되는 인에이블신호 EN가 활성화되면 NMOS 트랜지스터 N3가 턴 온 되어 비교부(211)가 동작한다. 이때, 풀업부(212, 213)의 PMOS 트랜지스터 P3, P4는 턴 오프 상태가 되어 동작하지 않는다. 그러면, 비교부(211)는 기준전압 VREF과 피드백 전압 FEED을 서로 비교하여 노드 OUT_A, OUT_B에 출력한다.
여기서, 비교부(211)는 기준전압 VREF과 피드백 전압 FEED에 대응하여 NMOS 트랜지스터 N1, N2의 구동 능력이 달라져 양쪽의 출력 노드 OUT_A, OUT_B의 전압이 달라진다. 인에이블신호 EN의 활성화시 전압 구동부(220)의 전압과 풀다운 구동부(230)의 전압에 대응하여 피드백 전압 FEED의 레벨이 제어될 수 있다.
예를 들면, 내부전압 VINT의 초기 값이 0V라고 가정한다. 비교부(211)는 파워 업 동작시 NMOS 트랜지스터 N1, N2의 게이트 단자로 인가되는 피드백 전압 FEED과 기준전압 VREF을 비교한다.
인에이블신호 EN의 활성화에 의해 비교부(211)의 NMOS 트랜지스터 N3가 턴 온 된다. 그러면, 노드 OUT_B가 로우 레벨이 되어 PMOS 트랜지스터 P5가 턴 온되고 NMOS 트랜지스터 N4, N5에 의해 전류 미러가 형성된다. NMOS 트랜지스터 N5에 전류가 흐르면 PMOS 트랜지스터 P1, P2의 전류 미러에 의해 노드 OUT_A의 전압 레벨이 노드 OUT_B의 전압 레벨 보다 상대적으로 낮아지게 된다.
즉, 내부전압 VINT에 대응하여 피드백 전압 FEED의 레벨이 기준전압 VREF 보다 낮아지는 경우 전압 제어부(210)의 구동전압 DRV이 로우 레벨이 된다. 이에 따라, PMOS 트랜지스터 P8이 턴 온 되어 내부전압 VINT의 레벨이 상승하게 된다.
반면에, 내부전압 VINT이 일정 전압 레벨 이상으로 상승하여 피드백 전압 FEED의 레벨이 기준전압 VREF 보다 높아지는 경우 전압 제어부(210)의 구동전압 DRV이 하이 레벨이 된다. 이러한 경우, PMOS 트랜지스터 P8이 턴 오프 상태가 되어 내부전압 VINT의 레벨이 더 이상 상승하지 않게 된다.
이후에, 인에이블신호 EN가 비활성화되고 인에이블신호 ENB가 활성화되면 풀업부(212, 213)와 NMOS 트랜지스터 N6가 모두 턴 온 된다. 그러면, 전압 제어부(210)가 전원전압 VDD1 레벨로 프리차지 되어 비교부(211)가 동작하지 않는다.
한편, 전압 구동부(220)는 인에이블신호 EN가 활성화되면 구동전압 DRV을 지연시켜 출력한다. 그리고, 전압 구동부(220)는 지연부(221)의 출력에 대응하여 PMOS 트랜지스터 P8가 선택적으로 턴 온 되어 내부전압 VINT의 레벨이 제어된다. 만약, 인에이블신호 EN가 비활성화되면 PMOS 트랜지스터 P7가 턴 온 된다. 그러면, 구동전압 DRV이 전원전압 VDD1 레벨로 풀업 구동되어 전압 구동부(220)가 동작하지 않는다.
이상에서와 같이, 본 발명의 실시예는 인에이블신호 생성부(100)에서 레벨 쉬프팅 된 전원전압 VDD1을 소스 전원으로 사용하여 인에이블신호 EN를 생성한다. 본 발명의 실시예에 따른 로우 드롭 아웃(LDO: Low Drop Out) 계열의 전압 생성 회로는 2 개의 입력을 비교하는 비교부(211)를 인에이블신호 EN에 의해 제어하여 구동전압 DRV을 빠르고 안정적으로 출력단으로 전달할 수 있도록 한다.
도 4는 도 1의 전압 생생 회로에서 인에이블신호 생성부(100)에 관한 다른 실시예이다.
인에이블신호 생성부(100_1)는 테스트신호 TM와 액티브신호 ACTEN에 대응하여 인에이블신호 EN, ENB를 생성한다. 인에이블신호 생성부(100_1)는 테스트신호 TM의 비활성화시 액티브신호 ACTEN의 로직 레벨에 대응하여 인에이블신호 EN, ENB를 선택적으로 활성화시킨다.
이러한 인에이블신호 생성부(100_1)는 복수의 인버터 IV10, IV11와, 낸드게이트 ND2를 포함한다. 여기서, 인에이블신호 생성부(100_1)에 포함된 복수의 인버터 IV10, IV11와, 낸드게이트 ND2는 전원전압 VDD2을 소스 전원으로 하여 구동된다.
낸드게이트 ND2는 인버터 IV10에 의해 반전된 테스트신호 TM와, 액티브신호 ACTEN를 낸드연산하여 인에이블신호 ENB를 출력한다. 그리고, 인버터 IV11는 인에이블신호 ENB를 반전하여 인에이블신호 EN를 출력한다. 즉, 인에이블신호 ENB는 인에이블신호 EN와 위상이 반대인 신호이다.
이상에서와 같이, 도 4의 실시예에 따른 인에이블신호 생성부(100_1)는 도 2의 실시예에 대비하여 레벨 쉬프터의 구성이 생략된 것을 볼 수 있다. 그리고, 도 4의 실시예에 따른 인에이블신호 생성부(100_1)는 전원전압 VDD2을 소스 전원으로 하여 구동되는 것이 도 2와 상이하다.
도 5는 도 1의 전압 생성 회로에서 구동회로(200)에 관한 다른 실시예이다.
구동회로(200_1)는 전압 제어부(250), 전압 구동부(260), 풀다운 구동부(270) 및 부하부(280)를 포함한다.
여기서, 전압 제어부(250)는 인에이블신호 EN의 활성화시 기준전압 VREF과 피드백 전압 FEED을 비교 및 증폭하여 구동전압 DRV을 생성한다. 이러한 전압 제어부(250)는 비교부(251), 풀업부(252, 253) 및 바이어싱부(254)를 포함한다.
비교부(251)는 기준전압 VREF과 피드백 전압 FEED을 비교한다. 이러한 비교부(251)는 복수의 PMOS 트랜지스터 P10, P11와, 복수의 NMOS 트랜지스터 N10~N12를 포함한다.
PMOS 트랜지스터 P10, P11는 공통 게이트 단자가 노드 OUT_B에 연결되고, 공통 소스 단자에 전원전압 VDD2이 인가된다. NMOS 트랜지스터 N10는 노드 OUT_B와 NMOS 트랜지스터 N12 사이에 연결되고, NMOS 트랜지스터 N11는 노드 OUT_A와 NMOS 트랜지스터 N12 사이에 연결된다. NMOS 트랜지스터 N10는 게이트 단자를 통해 기준전압 VREF이 인가된다. 그리고, NMOS 트랜지스터 N11는 게이트 단자를 통해 피드백전압 FEED이 인가된다. NMOS 트랜지스터 N12는 NMOS 트랜지스터 N10, N11의 공통 소스 단자와 접지전압단 사이에 연결되어, 게이트 단자를 통해 인에이블신호 EN가 인가된다.
그리고, 풀업부(252)는 인에이블신호 EN의 활성화시 노드 OUT_B를 전원전압 VDD2 레벨로 풀업시킨다. 이러한 풀업부(252)는 PMOS 트랜지스터 P13를 포함한다. PMOS 트랜지스터 P13는 전원전압 VDD2 인가단과 노드 OUT_B 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다.
또한, 풀업부(253)는 인에이블신호 EN의 활성화시 노드 OUT_A를 전원전압 VDD2 레벨로 풀업시킨다. 이러한 풀업부(253)는 PMOS 트랜지스터 P14를 포함한다. PMOS 트랜지스터 P14는 전원전압 VDD2 인가단과 노드 OUT_A 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다.
그리고, 바이어싱부(254)는 노드 OUT_A, OUT_B의 전압에 대응하여 비교부(251)에 바이어싱 전압을 공급한다. 이러한 바이어싱부(254)는 복수의 PMOS 트랜지스터 P15, P16와, 복수의 NMOS 트랜지스터 N13~N15를 포함한다.
여기서, PMOS 트랜지스터 P15와 NMOS 트랜지스터 N13는 전원전압 VDD2 인가단과 접지전압단 사이에 직렬 된다. PMOS 트랜지스터 P15는 게이트 단자가 노드 OUT_B에 연결된다. 그리고, NMOS 트랜지스터 N13는 게이트 단자와 드레인 단자가 공통 연결된다.
그리고, PMOS 트랜지스터 P16와 NMOS 트랜지스터 N14는 전원전압 VDD2 인가단과 접지전압단 사이에 직렬 된다. PMOS 트랜지스터 P16는 게이트 단자가 노드 OUT_A에 연결된다. 그리고, NMOS 트랜지스터 N14는 게이트 단자가 NMOS 트랜지스터 N13와 공통 연결된다. 또한, NMOS 트랜지스터 N15는 NMOS 트랜지스터 N13, N14의 공통 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 ENB가 인가된다.
또한, 전압 구동부(260)는 구동전압 DRV을 레벨 쉬프팅하고 지연하여 내부전압 VINT을 출력한다. 이러한 전압 구동부(260)는 PMOS 트랜지스터 P17, P18(풀업 구동소자)와, 레벨 쉬프터(261)와, 지연부(262) 및 NMOS 트랜지스터 N16(풀다운 구동소자)를 포함한다.
PMOS 트랜지스터 P17는 전원전압 VDD2 인가단과 구동전압 DRV의 출력단 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다.
그리고, 레벨 쉬프터(261)는 전원전압 VDD2을 레벨 쉬프팅하여 전원전압 VDD1을 생성한다. 본 발명의 실시예에서는 레벨 쉬프터(261)가 전원전압 VDD2을 레벨 쉬프팅하여 전원전압 VDD1을 생성하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 레벨 쉬프터(261)가 전원전압 VDD2을 펌핑전압 VPPPEXT 레벨로 쉬프팅할 수도 있다.
반도체 메모리 장치, 예를 들면, 디램에서는 이종 전원을 사용하여 동작에 필요한 전원을 생성한다. 이를 위해, 레벨 쉬프터(261)는 전원전압 VDD2의 레벨을 상승시켜 내부전압 VINT의 소스 전원으로 사용되는 전원전압 VDD1을 생성한다. 전원전압 VDD1는 전원전압 VDD2 보다 높은 전압 레벨을 갖는다.
즉, 전압 제어부(250)는 소스 전원으로 전원전압 VDD2을 사용한다. 그리고, 레벨 쉬프터(261)의 이후 단에 포함된 복수의 인버터 IV13~IV14는 전원전압 VDD1을 소스 전원으로 하여 구동된다. 그러므로, 레벨 쉬프터(261)는 전원전압 VDD1을 소스 전원으로 사용하는 내부전압 VINT을 생성하기 위해 전원전압 VDD2을 전원전압 VDD1으로 레벨 쉬프팅한다.
그리고, 지연부(262)는 레벨 쉬프터(261)의 출력을 비반전 지연하는 인버터 IV13, IV14를 포함한다. 그리고, PMOS 트랜지스터 P18는 전원전압 VDD1 인가단과 내부전압 VINT의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV14의 출력이 인가된다. NMOS 트랜지스터 N16는 내부전압 VINT의 출력단과 피드백 전압 FEED의 출력단 사이에 연결되어 게이트 단자와 드레인 단자가 공통 연결된다.
또한, 풀다운 구동부(270)는 인에이블신호 EN의 활성화시 피드백 전압 FEED을 풀다운 구동한다. 이러한 풀다운 구동부(270)는 NMOS 트랜지스터 N17, N18(풀다운 구동소자)를 포함한다.
NMOS 트랜지스터 N17, N18는 피드백 전압 FEED의 출력단과 접지전압단 사이에 직렬 연결된다. 그리고, NMOS 트랜지스터 N17는 게이트 단자와 드레인 단자가 공통 연결된다. NMOS 트랜지스터 N18는 게이트 단자를 통해 인에이블신호 EN가 인가된다.
또한, 부하부(280)는 내부전압 VINT의 출력단과 접지전압 사이에 연결된 커패시터 C2를 포함한다. 이러한 커패시터 C2는 내부전압 VINT의 로드 커패시턴스를 제어한다.
이러한 구성을 갖는 도 5의 실시예의 동작 과정을 설명하면 다음과 같다.
인에이블신호 생성부(100_1)는 테스트신호 TM가 로우 레벨로 비활성화되고 액티브신호 ACTEN가 활성화되면 인에이블신호 EN를 활성화시킨다. 여기서, 인에이블신호 생성부(100_1)는 전원전압 VDD2을 소스 전원으로 사용하여 인에이블신호 EN를 활성화시킨다.
즉, 테스트신호 TM가 활성화되면 인에이블신호 ENB가 하이 레벨이 되어 전압 제어부(250)가 동작하지 않는다. 반면에, 액티브신호 ACTEN가 활성화되면 인에이블신호 ENB가 로우 레벨이 되고 인에이블신호 EN가 하이 레벨이 되어 전압 제어부(250)가 동작하게 된다.
인에이블신호 생성부(100_1)에서 출력되는 인에이블신호 EN가 활성화되면 NMOS 트랜지스터 N12가 턴 온 되어 비교부(251)가 동작한다. 이때, 풀업부(252, 253)의 PMOS 트랜지스터 P13, P14는 턴 오프 상태가 되어 동작하지 않는다. 그러면, 비교부(251)는 기준전압 VREF과 피드백 전압 FEED을 서로 비교하여 노드 OUT_A, OUT_B에 출력한다.
한편, 전압 제어부(250)의 동작 과정은 도 3의 전압 제어부(210)의 동작 과정과 동일하므로 상세한 설명은 생략하기로 한다. 다만, 도 5의 실시예에서는 전압 제어부(250)의 소스 전원이 전원전압 VDD1이 아니라 전원전압 VDD2 이라는 것이 도 3과 상이하다.
본 발명의 실시예에서는 전압 제어부(250)의 소스 전원이 전원전압 VDD2 레벨인 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 전압 제어부(250)의 소스 전원이 전원전압 VDD 레벨로 설정될 수도 있다.
이후에, 전압 구동부(260)는 인에이블신호 EN가 활성화되면 구동전압 DRV의 소스 전원을 전원전압 VDD2 레벨에서 전원전압 VDD1 레벨로 레벨 쉬프팅 하여 출력한다. 전압 구동부(260)는 지연부(262)의 출력에 대응하여 PMOS 트랜지스터 P18가 선택적으로 턴 온 되어 내부전압 VINT의 레벨이 전원전압 VDD1 레벨로 출력된다.
만약, 인에이블신호 EN가 비활성화되면 PMOS 트랜지스터 P17가 턴 온 된다. 그러면, 구동전압 DRV이 전원전압 VDD2 레벨로 풀업 구동되어 전압 구동부(260)가 동작하지 않는다.
이상에서와 같이, 도 5의 실시예에 따른 전압 생성 회로는 전압 제어부(250)의 소스 전원을 전원전압 VDD2로 사용하고, 전압 구동부(260)의 레벨 쉬프터(261)를 통해 전원전압 VDD2 보다 높은 레벨을 갖는 전원전압 VDD1을 생성한다. 이러한 경우 인에이블신호 생성부(100_1)에 별도의 레벨 쉬프터를 구비하지 않아 회로 구성을 간략화 시킬 수 있다.
또한, 도 5의 실시예에 따른 전압 생성 회로는 인에이블신호 생성부(100_1)와 전압 제어부(250)에서 낮은 레벨을 갖는 전원전압 VDD2을 소스 전원으로 사용하므로 전력 소모를 줄일 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 테스트신호와 액티브신호에 대응하여 전압 레벨을 레벨 쉬프팅하고 레벨 쉬프팅 된 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 인에이블신호의 활성화시 기준전압과 피드백 전압을 비교 및 증폭하여 구동전압을 생성하는 전압 제어부;
    상기 구동전압을 구동하여 내부전압을 출력하고, 상기 내부전압에 대응하는 상기 피드백 전압을 생성하는 전압 구동부; 및
    상기 인에이블신호의 활성화시 상기 피드백 전압을 풀다운 구동하는 풀다운 구동부를 포함하는 전압 생성 회로.
  2. 제 1항에 있어서, 상기 인에이블신호 생성부는
    상기 테스트신호의 비활성화시 상기 액티브신호의 로직 레벨에 대응하여 상기 인에이블신호를 선택적으로 활성화시키는 전압 생성 회로.
  3. 제 1항에 있어서, 상기 인에이블신호 생성부는
    소스 전원을 제 1전원전압 레벨보다 높은 제 2전원전압 레벨로 쉬프팅 하는 레벨 쉬프터를 포함하는 전압 생성 회로.
  4. 제 1항에 있어서, 상기 인에이블신호 생성부는
    상기 테스트신호와 상기 액티브신호는 소스 전원으로 제 1전원전압을 사용하고, 상기 인에이블신호는 소스 전원으로 제 1전원전압 보다 높은 제 2전원전압을 사용하는 전압 생성 회로.
  5. 제 1항에 있어서, 상기 전압 제어부는
    상기 인에이블신호의 활성화시 상기 기준전압과 상기 피드백 전압을 비교하는 비교부;
    상기 인에이블신호의 활성화시 상기 비교부의 출력 노드를 제 2전원전압 레벨로 풀업시키는 풀업부; 및
    상기 인에이블신호의 반전신호의 활성화시 상기 비교부의 출력 전압에 대응하여 상기 구동전압을 제어하는 바이어싱부를 포함하는 전압 생성 회로.
  6. 제 5항에 있어서, 상기 전압 제어부는
    상기 제 2전원전압을 소스 전원으로 하여 구동되는 전압 생성 회로.
  7. 제 1항에 있어서, 상기 전압 구동부는
    상기 인에이블신호의 활성화시 상기 구동전압을 풀업 구동시키는 제 1풀업 구동소자;
    상기 구동전압을 지연시키는 지연부;
    상기 지연부의 출력에 대응하여 상기 내부전압을 제 2전원전압 레벨로 풀업 구동시키는 제 2풀업 구동소자; 및
    상기 내부전압의 출력단과 상기 피드백 전압의 출력단 사이에 연결되어 게이트 단자와 드레인 단자가 공통 연결된 제 1풀다운 구동소자를 포함하는 전압 생성 회로.
  8. 제 7항에 있어서, 상기 전압 구동부는
    상기 제 2전원전압을 소스 전원으로 하여 구동되는 전압 생성 회로.
  9. 제 1항에 있어서, 상기 풀다운 구동부는
    상기 피드백 전압의 출력단에 게이트 단자와 드레인 단자가 공통 연결되는 제 2풀다운 구동소자; 및
    상기 제 2풀다운 구동소자와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 인에이블신호가 인가되는 제 3풀다운 구동소자를 포함하는 전압 생성 회로.
  10. 제 1항에 있어서,
    상기 내부전압의 로드 커패시턴스를 제어하는 부하부를 더 포함하는 전압 생성 회로.
  11. 테스트신호와 액티브신호에 대응하여 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 인에이블신호의 활성화시 기준전압과 피드백 전압을 비교 및 증폭하여 구동전압을 생성하는 전압 제어부;
    상기 구동전압을 레벨 쉬프팅하여 전압 레벨이 쉬프팅 된 내부전압을 출력하고, 상기 내부전압에 대응하는 상기 피드백 전압을 생성하는 전압 구동부; 및
    상기 인에이블신호의 활성화시 상기 피드백 전압을 풀다운 구동하는 풀다운 구동부를 포함하는 전압 생성 회로.
  12. 제 11항에 있어서, 상기 인에이블신호 생성부는
    상기 테스트신호의 반전신호와 상기 액티브신호가 활성화되는 경우 상기 인에이블신호를 활성화시키는 전압 생성 회로.
  13. 제 11항에 있어서, 상기 인에이블신호 생성부는
    소스 전원으로 제 1전원전압 레벨을 사용하는 전압 생성 회로.
  14. 제 11항에 있어서, 상기 전압 제어부는
    상기 인에이블신호의 활성화시 상기 기준전압과 상기 피드백 전압을 비교하는 비교부;
    상기 인에이블신호의 활성화시 상기 비교부의 출력 노드를 제 1전원전압 레벨로 풀업시키는 풀업부; 및
    상기 인에이블신호의 반전신호의 활성화시 상기 비교부의 출력 전압에 대응하여 상기 구동전압을 제어하는 바이어싱부를 포함하는 전압 생성 회로.
  15. 제 14항에 있어서, 상기 전압 제어부는
    상기 제 1전원전압을 소스 전원으로 하여 구동되는 전압 생성 회로.
  16. 제 11항에 있어서, 상기 전압 구동부는
    상기 구동 전압의 소스 전원을 제 1전원전압 레벨보다 높은 제 2전원전압 레벨로 쉬프팅 하는 레벨 쉬프터를 포함하는 전압 생성 회로.
  17. 제 16항에 있어서, 상기 전압 구동부는
    상기 인에이블신호의 활성화시 상기 구동전압을 풀업 구동시키는 제 1풀업 구동소자;
    상기 레벨 쉬프터의 출력을 지연시키는 지연부;
    상기 지연부의 출력에 대응하여 상기 내부전압을 제 2전원전압 레벨로 풀업 구동시키는 제 2풀업 구동소자; 및
    상기 내부전압의 출력단과 상기 피드백 전압의 출력단 사이에 연결되어 게이트 단자와 드레인 단자가 공통 연결된 제 1풀다운 구동소자를 더 포함하는 전압 생성 회로.
  18. 제 17항에 있어서,
    제 1풀업 구동소자는 상기 제 1전원전압을 소스 전원으로 하여 구동되고,
    상기 지연부와, 상기 제 2풀업 구동소자 및 제 1풀다운 구동소자는 상기 제 2전원전압을 소스 전원으로 하여 구동되는 전압 생성 회로.
  19. 제 11항에 있어서, 상기 풀다운 구동부는
    상기 피드백 전압의 출력단에 게이트 단자와 드레인 단자가 공통 연결되는 제 2풀다운 구동소자; 및
    상기 제 2풀다운 구동소자와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 인에이블신호가 인가되는 제 3풀다운 구동소자를 포함하는 전압 생성 회로.
  20. 제 11항에 있어서,
    상기 내부전압의 로드 커패시턴스를 제어하는 부하부를 더 포함하는 전압 생성 회로.
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