KR100772546B1 - 고전압 생성장치 및 그를 사용한 메모리 장치의 워드라인구동 고전압 생성장치 - Google Patents

Abstract

본 발명은 데이터폭옵션모드에 따라 펌핑하는 전하의 양을 달리함으로써, 고전압의 목표전압의 변동 변화폭을 최소화하기 위한 고전압생성장치를 제공하고, 이를 이용하여 칩상에 하드웨어적 효율성을 높이도록 배치된 워드라인 구동 고전압생성장치를 갖는 메모리 장치에 관한 것으로, 이를 위한 본 발명의 일측면에 따르면, 기준전압과 피드백된 고전압을 비교하여 상기 고전압의 전압 레벨을 검출하기 위한 검출수단과, 상기 검출수단의 출력신호와 데이터폭옵션모드에 따른 선택신호에 응답하여 제1제어신호와 제2제어신호를 생성하는 오실레이터 선택부와, 상기 제1제어신호 및 제2제어신호에 응답하여 서로 다른 주파수의 펄스신호를 생성하는 오실레이터, 및 상기 펄스신호에 응답하여 차지 펌핑에 의해 상기 고전압을 생성하는 펌핑수단을 포함하는 고전압 생성 장치를 제공한다.

고전압생성부, 오실레이터, 데이터폭옵션모드

Description

고전압 생성장치 및 그를 사용한 메모리 장치의 워드라인 구동 고전압 생성장치{HIGH VOLTAGE GENERATOR AND WORD LINE DRIVING HIGH VOLTAGE GENERATOR OF MEMORY DEVICE}

도 1은 일반적으로 데이터폭옵션모드에 따라 활성화되는 워드라인을 설명하기 위하여 도시한 개략도.

도 2는 종래 기술에 따른 고전압생성부를 설명하기 위하여 도시한 블록도.

도 3은 일반적으로 뱅크와 고전압생성부의 배치를 설명하기 위하여 도시한 블록도.

도 4는 종래의 고전압생성부에서 생성되는 고전압의 전압레벨 변화폭를 설명하기 위하여 도시한 그래프.

도 5는 본 발명에 따른 고전압생성부를 설명하기 위하여 도시한 블록도.

도 6a 내지 도 6c는 본 발명에 따른 오실레이터의 제1 내지 제3 실시예를 설명하기 위하여 도시한 회로도.

도 7은 본 발명에 따른 고전압생성부에서 생성되는 고전압의 전압레벨 변화폭를 설명하기 위하여 도시한 그래프.

* 도면의 주요 부분에 대한 부호의 설명

200 : 고전압검출부 300 : 주파수선택부

400 : 오실레이터 600 : 고전압펌핑부

320 : 제1 제어신호생성부 340 : 제2 제어신호생성부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 고전압 생성장치 및 그를 사용한 메모리 장치에 관한 것이다.

최근에는 데이터 전송 속도를 높이기 위해 데이터폭옵션모드에 따라 멀티 비트(multi bit) 구조(organization)의 입출력 경로를 설계하고 있다. 멀티 비트 구조에 따르면, 한 번의 어드레싱(addressing)에 의해서 동시에 읽기(read)를 하거나 쓰기(write)를 하는 데이터(data)의 개수를 나타내는 것으로, 동일한 용량을 가지는 반도체 메모리 장치일지라도 상이한 구성을 취할 수 있다. 예를 들어 데이터폭옵션모드인 x4, x8, x16 동작모드는 각 4비트, 8비트, 16비트 구조의 메모리 장치를 의미한다. 때문에, 반도체 메모리 장치는 x4, x8 및 x16 동작모드를 모두 만족시킬 수 있도록 설계되어 제작된 다음, 데이터폭옵션모드에 따라 옵션(optinon) 처리를 실시하여 최종적으로 x4, x8 또는 x16 동작모드로 동작하게끔 구성된다.

한편, 반도체 기억소자의 경우, 외부전원전압(VDD)이 낮아지고 고속 동작이 요구되면서 워드라인(WL) 전압을 승압시켜 낮은 전압 마진을 확보하고, 메모리 셀로부터 데이터의 센싱(sensing) 속도를 개선하고 있다. 일반적으로, 하나의 트랜지스터와 하나의 캐패시터로 구성되는 셀의 경우, 셀 트랜지스터는 PMOS 트랜지스터에 비해 적은 면적을 차지하는 NMOS 트랜지스터로 구성된다. 그런데, NMOS 트랜지스터는 논리'로우'(low)인 데이터는 신속히 전달하지만, 논리'하이'(high)인 데이터의 경우에는 문턱전압의 강하를 감지하고 전달한다. 따라서 문턱 전압만큼의 손실없이 완전한 외부전원전압(VDD)을 셀에 읽기(read) 또는 쓰기(write)를 하기 위해서는 외부전원전압(VDD)보다 셀 트랜지스터의 문턱전압만큼 더 큰 전압인 고전압(VPP)을 사용한다. 고전압(VPP)은 외부 전원전압(VDD)보다 높은 전위를 유지하여야 하기 때문에 반도체 메모리 장치 내에서 외부전원전압(VDD)을 승압하여 사용한다. 대부분의 DRAM에서는 차지펌프(charge pump) 방식을 이용하여 고전압(VPP)을 발생시켜 사용한다.

도 1은 일반적으로 데이터폭옵션모드에 따라 활성화되는 워드라인(Wold Lind : WL)을 설명하기 위하여 도시한 개략도이다.

도 1을 참조하면, 하나의 뱅크(10)는 데이터폭옵션모드에 따른 x4, x8, x16 동작모드에 따라 활성화되는 워드라인(WL1, WL2, WL3)이 달라진다. x4, x8 동작모드의 경우에는 하나의 워드라인(WL1)이 활성화된다. x16 동작모드의 경우에는 두 블록(UP, DOWN)으로 나뉜 하나의 뱅크(10)에 두개의 워드라인(WL2, WL3)이 활성화된다. x16 동작모드의 경우에는 x4, x8 동작모드의 경우보다 워드라인의 개수가 하나 더 많아 지는 것을 볼 수 있다. 이것은 x16 동작모드의 경우, 워드라인(WL2, WL3)이 활성화됨에 따라 활성화되어야 하는 셀(cell)의 개수가 x4, x8 동작모드의 경우보다 두배가 된다는 의미이고, 두개의 워드라인(W2, W3)을 구동하기 위하여 고전압생성부는 두배의 구동력을 가져야 한다.

도 2는 종래 기술에 따른 고전압생성부를 설명하기 위하여 도시한 블록도이다.

도 2를 참조하면, 기준전압(Vref)과 피드백된 고전압(VPP)을 비교하여 고전압(VPP)이 기준전압(Vref)보다 낮아지면 오실레이터 인에이블신호(ppes)를 활성화하는 고전압검출부(20)와, 오실레이터 인에이블신호(ppes)를 입력받아 소정의 주파수를 갖는 펄스신호(osc)를 생성하는 오실레이터(40), 및 오실레이터(40)에서 생성된 펄스신호(osc)를 입력받아 차지 펌핑(charge pumping)동작을 하여 고전압(VPP)을 출력하는 고전압펌핑부(60)로 구성된다.

도 3은 일반적으로 뱅크와 고전압생성부의 배치를 설명하기 위하여 도시한 블록도이다.

도 3을 참조하면, 제1 내지 제4 고전압생성부(12a, 12b, 12c, 12d)는 일반적으로 제1 내지 제4 뱅크(10a, 10b, 10c, 10d)마다 하나씩 위치하고 그 주변에는 주변회로(14)가 위치하여 있다.

도 4는 종래의 고전압생성부에서 생성되는 고전압(VPP)의 전압레벨 변화폭(ΔV)를 설명하기 위하여 도시한 그래프이다.

도 4를 참조하면, 고전압검출부(20)의 응답 시간(response time)에 의한 지 연(delay)에 의해 고전압(VPP)은 목표전압(VPP_target)을 일정하게 유지하지 못하고 변화폭(ΔV)을 갖으며 변동(fluctuation)하게 된다.

즉, 도 1에서 설명한 바와 같이, x16 동작모드의 경우 x4, x8 동작모드보다 고전압생성부는 두배의 구동력 차이가 난다. 그러므로 기존에는 고전압생성부를 워스트(worst)한 경우인 x16 동작모드를 기준으로 설정(setting)해 놓거나, x4, x8 동작모드의 경우 도 3에 도시된 네개-설명의 편의상 네개만 도시-의 고전압생성부(12a, 12b, 12c, 12d) 중 절반을 사용했다. 즉, x16 동작모드에 맞쳐서 고전압발생부를 설계하거나, x4, x8 동작모드의 경우 네개의 고전압생성부(12a, 12b, 12c, 12d)를 모두 사용하는 것이 아니라 어느 두개를 사용하는 방법을 이용했다.

그러나 전자의 방법을 사용하는 경우 고전압검출부(20)의 응답 시간(response time)이 느리다면, x4, x8 동작모드보다 펌핑(pumping) 능력을 키워 놓은 상태이므로 고전압의 목표전압(VPP_target)에 대한 실제 고전압(VPP)의 변화폭(ΔV)이 매우 심하게 나타나게 되는 단점이 있다.

반면 후자의 방법을 사용하는 경우는 x4, x8 동작모드시 사용되는 고전압생성부가 칩(chip) 전체에 균일하게 위치하는게 아니라 칩의 한 쪽에 치우치게 위치하게 됨으로써, 고전압생성부에서 멀리 떨어진 부분은 제어(control)하기가 어려워진다. 뿐만 아니라, 칩 내부에서는 x16 동작모드를 기준으로 회로를 갖추고 있지만, 사용하지 않는 회로가 생기게 됨으로써 하드웨어(hardware) 측면에서 효율성이 떨어지게 되는 단점도 가지게 된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 데이터폭옵션모드에 따라 펌핑하는 전하의 양을 달리함으로써, 고전압의 목표전압(VPP_target)의 변동 변화폭(ΔV)을 최소화하기 위한 고전압생성장치를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 데이터폭옵션모드에 따른 x4, x8 또는 x16 동작모드에 따라 오실레이터의 주기를 달리하여, 워드라인 구동을 위한 고전압의 목표전압(VPP_target)의 변동 변화폭(ΔV)을 최소화하고 아울러 칩상에 하드웨어적 효율성을 높이도록 배치된 워드라인 구동 고전압 생성장치를 갖는 메모리 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기준전압과 피드백된 고전압을 비교하여 상기 고전압의 전압 레벨을 검출하기 위한 검출수단; 상기 검출수단의 출력신호와 데이터폭옵션모드에 따른 선택신호에 응답하여 제1제어신호와 제2제어신호를 생성하는 오실레이터 선택부; 상기 제1제어신호 및 제2제어신호에 응답하여 서로 다른 주파수의 펄스신호를 생성하는 오실레이터; 및 상기 펄스신호에 응답하여 차지 펌핑에 의해 상기 고전압을 생성하는 펌핑수단을 포함하는 고전압 생성 장치를 제공한다.

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이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5는 본 발명에 따른 고전압생성부를 설명하기 위하여 도시한 블록도이다.

도 5를 참조하면, 본 발명에 따른 고전압생성부는 고전압검출부(200)와, 오실레이터 주파수선택부(300)와, 오실레이터(400), 및 고전압펌핑부(600)로 구성된다.

고전압검출부(200)는 기준전압(Vref)과 피드백(feedback)되는 고전압(VPP)-도 1에 도시된 워드라인(WL)을 구동하기 위한 고전압(VPP)-을 비교하여 고전압(VPP)이 기준전압(Vref)보다 낮아지면 오실레이터 인에이블 신호(ppes)를 활성화한다. 주파수선택부(300)는 활성화된 인에이블 신호(ppes)와 데이터폭옵션모드-x4, x8, x16 동작모드-에 따른 동작신호(x4, x8 또는 x16)에 응답하여 제1 제어신호(A) 또는 제2 제어신호(B)를 출력한다. 오실레이터(400)는 이 제1 제어신호(A) 또는 제2 제어신호(B)에 응답하여 서로 다른 주파수를 갖는 펄스신호(osc)를 생성하고, 고전압펌핑부(600)는 그 펄스신호(osc)를 입력받아 차지 펌핑(charge pumping)동작을 하여 펄스신호(osc)에 대응하는 고전압(VPP)을 출력한다.

여기서, 고전압검출부(200), 고전압펌핑부(600)의 기술적 구현은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 이하, 본 발명과 밀접한 관련이 있는 주파수선택부(300) 및 오실레이터(400)를 설명하도록 한다.

주파수선택부(300)는 고전압검출부(200)의 오실레이터 인에이블신호(ppes)와 x16 동작신호(x16)를 입력받는 AND 게이트(AND2)로 구성된 제1 제어신호생성부(320)와, x4 또는 x8 동작신호(x4 또는 x8)를 입력받는 OR 게이트(OR2), 및 인에이블 신호(ppes)와 OR 게이트(OR2)의 출력신호를 입력받는 AND 게이트(AND4)로 구성된 제2 제어신호생성부(340)로 구성된다.

동작을 살펴보면, 주파수선택부(300)는 고전압검출부(200)의 오실레이터 인에이블 신호(ppes)와 x16 동작신호(x16)에 응답하여 제1 제어신호(A)를 출력하고, x4 동작신호(x4) 또는 x8 동작신호(x8)에 응답하여 제2 제어신호(B)를 출력한다.

도 6a 내지 도 6c는 본 발명에 따른 오실레이터(400)의 제1 내지 제3 실시예를 설명하기 위하여 도시한 회로도이다.

도 6a는 본 발명에 따른 제1 실시예로서 도 6a를 참조하면, 도 5의 오실레이 터(400)는 제1 제어신호(A)에 응답하여 고주파의 펄스신호를 생성하는 제1 오실레이터부(420a)와, 제2 제어신호(B)에 응답하여 제1 오실레이터부(420a)에서 생성되는 펄스신호보다 저주파인 펄스신호를 생성하는 제2 오실레이터부(440a), 및 제1 및 제2 오실레이터부(420a, 440a)의 출력신호에 응답하여 최종 출력 펄스신호(osc)를 생성하는 출력부(NAND1)로 구성된다.

제1 오실레이터부(420a)는 제1 제어신호(A)와 제1 인버터부(INV3)의 최종 출력신호를 입력받는 NAND 게이트(NAND3)와, NAND 게이트(NAND3)의 출력신호를 입력받는 직렬접속된 복수의 제1 인버터부(INV3)로 구성된다.

제2 오실레이터부(440a)는 제2 제어신호(B)와 제2 인버터부(INV5)의 최종 출력신호를 입력받는 NAND 게이트(NAND5)와, NAND 게이트(NAND5)의 출력신호를 입력받는 직렬접속된 복수의 제2 인버터부(INV5)로 구성되고, 제2 인버터부(INV5)는 제1 인버터부(INV3)보다 더 많은 복수의 스테이지로 구성된다.

출력부(NAND1)는 제1 인버터부(INV3)와 제2 인버터부(INV5)의 각 출력신호를 입력받는 NAND 게이트(NAND1)로 구성된다.

도 6b는 본 발명에 따른 제2 실시예로서 도 6b를 참조하면, 도 5의 오실레이터(400)는 제1 제어신호(A)와 제2 제어신호(B)를 입력받는 OR 게이트(OR3)와, OR 게이트(OR3)의 출력신호와 최종 출력 펄스신호(osc)를 입력받는 NAND 게이트(NAND7)와, NAND 게이트(NAND7)의 출력신호를 입력받는 직렬 접속된 복수의 제1 인버터부(INV7)와, 제1 인버터부(INV7)의 출력신호와 제2 제어신호(B)를 입력받는 NAND 게이트(NAND9)와, NAND 게이트(NAND9)의 출력신호를 입력받는 직렬 접속된 복 수의 제2 인버터부(INV9)와, 제1 제어신호(A)와 제1 제어신호의 반전신호(/A)에 응답하여 제1 인버터부(INV7)의 출력을 NAND 게이트(NAND7) 및 출력노드(Nout)에 전달하는 제1 패스게이트(G7), 및 제2 제어신호(B)와 제2 제어신호의 반전신호(/B)에 응답하여 제2 인버터부(INV9)의 출력을 NAND 게이트(NAND7) 및 출력노드(Nout)에 전달하는 제2 패스게이트(G9)로 구성된다.

도 6c는 본 발명에 따른 제3 실시예로서 도 6c를 참조하면, 도 5의 오실레이터(400)는 제1 제어신호(A)와 제2 제어신호(B)를 입력받는 OR 게이트(OR4)와, OR 게이트(OR3)의 출력신호와 최종 출력 펄스신호(osc)를 입력받는 NAND 게이트(NAND11)와, NAND 게이트(NAND11)의 출력신호를 입력받는 직렬 접속된 복수의 인버터부(INV11)와, 인버터부(INV11)의 각 노드(M1, M2, M3, M4, M5)에 일측단이 연결되고 제2 제어신호(B)를 게이트 입력받는 복수의 NMOS 트랜지스터(N1, N2, N3, N4, N5), 및 복수의 NMOS 트랜지스터(N1, N2, N3, N4, N5)의 타측단과 접지전압단(VSS)사이에 대응되어 연결된 복수의 NMOS 캐패시터(C1, C2, C3, C4, C5)로 구성된다.

상기에 설명한 오실레이터(400)의 제1 내지 제3 실시예는 데이터폭옵션모드-x4, x8 또는 x16)에 따라 생성되는 제1 제어신호(A) 또는 제2 제어신호(B)를 입력받아 서로 다른 오실레이터 주파수(osc)를 생성한다. 다시 말하면, x16 동작모드인 경우 제1 제어신호(A)가 활성화되고, x4 또는 x8 동작모드인 경우 제2 제어신호(B)가 활성화된다. 오실레이터(400)는 제1 제어신호(A)를 입력받아 제2 제어신호(B)시 생성되는 펄스신호보다 2배이상 높은 주파수를 갖는 펄스신호를 생성한다.

다시 도 5를 참조하면, 고전압펌핑부(600)는 펄스신호(osc)에 대응되는 차지 펌핑(charge pumping)동작을 하여 고전압(VPP)을 출력한다. 이때, 제1 제어신호(A)를 입력받아 출력되는 펄스신호에 응답하는 고전압펌핑부(600)는 두배이상의 빠르기로 동작하여 전하(charge)의 양을 두배 이상으로 키워준다. 반면, 제2 제어신호(B)를 입력받아 출력되는 펄스신호에 응답하는 고전압펌핑부(600)는 제1 제어신호에 의한 펄스신호보다 주파수가 ½로 줄어든 펄스신호로 인해 공급되는 전하의 양이 절반으로 줄게 된다.

도 7은 본 발명에 따른 고전압생성부에서 생성되는 고전압(VPP)의 목표전압(VPP_target)에 대한 전압레벨 변화폭(ΔV_NEW)를 설명하기 위하여 도시한 그래프이다.

도 7을 참조하면, 종래에 x4 또는 x8 동작모드시 고전압검출부(200)의 응답 시간(response time)이 느릴 경우에는 x16 동작모드를 기준으로 고전압생성부를 설계되어 있어서, 한번에 공급되는 전하양이 많았다. 때문에, 공급되는 고전압(VPP)은 목표전압(VPP_target)에 대한 상당한 양의 변화폭(ΔV_OLD)을 보였다. 그러나 본 발명에 따른 고전압생성부를 설계했을 경우에는 고전압검출부(200)의 응답 시간이 종래와 같을 경우, x4 또는 x8 동작모드에 맞는 전하양을 펌핑해주기 때문에, 공급되는 고전압(VPP)은 목표전압(VPP_target)에 대해 현저하게 줄어든 변화폭(ΔV_NEW)을 갖게 된다.

또한, 종래에는 x4, x8 동작모드시 사용되는 고전압생성부를 치우치게 위치하여 많은 양의 전하를 공급했지만, 본 발명에 따른 고전압생성부는 데이터폭옵션모드(x4, x8 또는 x16)에 따라 서로 다른 전하를 공급해주기 때문에, 반도체 메모리 칩 내에 구비된 복수의 뱅크별로 균등하게 배치가 가능하다. 이렇게 본 발명에 따른 고전압생성부를 갖춘 메모리 장치는 x4, x8 동작모드에 대응하여 한개의 워드라인을 구동하고 x16 동작모드에 대응하여 두개의 워드라인을 구동하는데 있어서, 모든 고전압생성부를 사용하게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 고전압의 목표전압(VPP_taget)에 대한 전압레벨 변화폭을 작게 하여 안정적인 고전압(VPP)을 얻을 수 있고, 고전압생성부를 칩 내부에 구비된 뱅크에 균일한 배치를 통한 모든 뱅크의 안정적인 제어가 가능하며, 동작모드에 상관없이 모든 고전압생성부를 사용함으로써, 하드웨어 측면에서도 효율성을 높일 수 있다.

Claims (23)

1. 기준전압과 피드백된 고전압을 비교하여 상기 고전압의 전압 레벨을 검출하기 위한 검출수단;

   상기 검출수단의 출력신호와 데이터폭옵션모드에 따른 선택신호에 응답하여 제1제어신호와 제2제어신호를 생성하는 오실레이터 선택부;

   상기 제1제어신호 및 제2제어신호에 응답하여 서로 다른 주파수의 펄스신호를 생성하는 오실레이터; 및

   상기 펄스신호에 응답하여 차지 펌핑에 의해 상기 고전압을 생성하는 펌핑수단

   을 포함하는 고전압 생성 장치.
2. 제1항에 있어서,

   상기 오실레이터선택부는,

   많은 구동력이 필요시되는 제1모드의 경우 상기 제1제어신호가 활성화되고, 상기 제1모드보다 적은 구동력이 필요시되는 제2모드의 경우 상기 제2제어신호가 활성화되는 고전압 생성 장치.
3. 제2항에 있어서,

   상기 오실레이터는 상기 제1모드인 경우 상기 제2모드에서 보다 높은 고주파의 펄스신호를 생성하는 고전압 생성 장치.
4. 제2항에 있어서,

   상기 오실레이터선택부는,

   상기 검출수단의 출력신호와 상기 제1모드에 대응하는 제1선택신호에 응답하여 상기 제1제어신호를 생성하는 제1제어신호생성부;

   상기 검출수단의 출력신호와 상기 제2모드에 대응하는 제2선택신호에 응답하여 상기 제2제어신호를 생성하는 제2제어신호생성부

   를 포함하는 고전압 생성 장치.
5. 제1항에 있어서,

   상기 오실레이터는,

   상기 제1제어신호에 응답하여 제1주파수의 펄스신호를 생성하는 제1오실레이터부;

   상기 제2제어신호에 응답하여 상기 제1주파수보다 적은 제2주파수의 펄스신호를 생성하는 제2오실레이터부; 및

   상기 제1오실레이터부 및 상기 제2오실레이터부의 출력신호에 응답하여 최종출력 펄스신호를 생성하는 출력부

   를 포함하는 고전압 생성 장치.
6. 제5항에 있어서,

   상기 제1오실레이터는,

   상기 제1제어신호를 일입력으로 하는 제1낸드게이트; 및

   상기 제1낸드게이트의 출력단에 직렬접속된 복수의 제1인버터단 - 상기 복수의 제1인버터단의 최종 출력은 상기 제1낸드게이트의 타입력단과 접속됨 -

   을 포함하는 고전압 생성 장치.
7. 제5항에 있어서,

   상기 제2오실레이터는,

   상기 제2제어신호를 일입력으로 하는 제2낸드게이트;

   상기 제2낸드게이트의 출력단에 직렬접속되고 상기 제1오실레이터보다 많은 복수의 스테이지로 구성된 제2인버터단 - 상기 복수의 제2인버터단의 최종 출력은 상기 제2낸드게이트의 타입력단과 접속됨 -

   을 포함하는 고전압 생성 장치.
8. 제6항 또는 제7항에 있어서,

   상기 출력부는 상기 제1인버터단과 상기 제2인버터단의 각 출력을 입력받는 제3낸드게이트를 포함하는 고전압생성장치.
9. 제1항에 있어서,

   상기 오실레이터는,

   출력노드;

   상기 제1제어신호와 제2제어신호를 입력받는 OR게이트;

   상기 OR게이트의 출력을 입일력으로 하는 제1낸드게이트;

   상기 제1낸드게이트의 출력단에 직렬 접속된 복수의 제1인버터단;

   상기 제1인버터단의 출력과 상기 제2제어신호를 입력받는 제2낸드게이트;

   상기 제2낸드게이트의 출력단에 직렬 접속된 복수의 제2인버터단;

   상기 제1제어신호에 응답하여 상기 제1인버터단의 출력을 상기 제1낸드게이트의 타입력단 및 상기 출력노드에 전달하는 제1패스게이트;

   상기 제2제어신호에 응답하여 상기 제2인버터단의 출력을 상기 제1낸드게이트의 타입력단 및 상기 출력노드에 전달하는 제2패스게이트

   를 포함하는 고전압 생성 장치.
10. 제1항에 있어서,

    상기 오실레이터는,

    상기 제1제어신호와 제2제어신호를 입력받는 OR게이트;

    상기 OR게이트의 출력을 입일력으로 하는 제1낸드게이트;

    상기 제1낸드게이트의 출력단에 직렬 접속되고 최종 출력이 상기 제1낸드게이트의 타입력단에 접속된 복수의 인버터단;

    상기 직렬연결된 복수의 인버터단의 각 노드에 자신의 일측단이 접속되고 상기 제2제어신호를 게이트로 압력받는 복수의 MOS트랜지스터; 및

    상기 복수의 MOS트랜지스터의 타측단과 접지전압단 사이에 대응되어 연결되는 복수의 모스캐패시터

    를 포함하는 고전압 생성 장치.
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