JP2002141468A

JP2002141468A - 半導体集積回路装置、半導体集積回路装置におけるｉｄの書き込み方法及びｉｄの読み出し方法

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Publication number: JP2002141468A
Application number: JP2000333200A
Authority: JP
Inventors: Tsutomu Herai; 勉戸来
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2002-05-17

Abstract

(57)【要約】【課題】製造コストの増加やチップ占有面積の増大、製
造工程の煩雑化を招くことなくＩＤを記憶するＩＤ記憶
回路を備えた半導体集積回路装置を提供する。【解決手段】ＩＤ専用の第１乃至第４の端子Ａ，Ｂ，
Ｃ，Ｄを設け、第１，第２の端子間にＭＯＳトランジス
タＱ１１，Ｑ１２とメタルヒューズＦ１１を接続し、第
２，第３の端子間にメタルヒューズＦ２１とＭＯＳトラ
ンジスタＱ２１，Ｑ２２を接続する。第４の端子と上記
各ＭＯＳトランジスタのゲート間にＭＯＳトランジスタ
Ｑ３１を接続し、このＭＯＳトランジスタのゲートにヒ
ューズ線選択回路１１から選択信号を供給してヒューズ
線を選択することを特徴としている。ＩＤ専用のメモリ
を搭載することなくチップ固有のＩＤを記憶させること
ができ、ヒューズに電流を流して溶断するので、ヒュー
ズブロー専用の装置を用いることなく、ＬＳＩテスタを
使ってデータを書き込むことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、固有のＩＤ情報
を記憶するＩＤ記憶回路を備えた半導体集積回路装置、
この半導体集積回路装置におけるＩＤの書き込み方法及
びＩＤの読み出し方法に関する。

【０００２】

【従来の技術】従来、固有のＩＤをＬＳＩに記憶させる
場合には、ＥＥＰＲＯＭ等ではＲＯＭの一部を使用して
記憶させている。あるいはＤＲＡＭ等では、リダンダン
シ工程の際に用いられるヒューズをカットして記憶する
方法が採用されている。

【０００３】しかしながら、いずれの技術もメモリやヒ
ューズが必要であるため、半導体記憶装置のように、メ
モリやヒューズ等を備えたものでないと、ＩＤ記憶用の
素子を設けなければならず、製造コストの増加やチップ
占有面積の増大を招くという問題がある。

【０００４】また、ヒューズを用いてＩＤを記憶する場
合には、ヒューズブローしてＩＤを記憶するための専用
の装置が必要となり、ＤＲＡＭのようなリダンダンシ工
程が必要な半導体集積回路装置でないと、ＩＤを記憶す
るための工程が必要となる。このため、製造工程の煩雑
化を招く。

【０００５】

【発明が解決しようとする課題】上記のように従来の半
導体集積回路装置は、固有のＩＤを記憶させようとする
と、製造コストの増加やチップ占有面積の増大を招くと
いう問題があった。また、ＩＤを記憶するための専用の
装置や工程が必要となり、製造工程の煩雑化を招くとい
う問題があった。

【０００６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、製造コストの増
加やチップ占有面積の増大、製造工程の煩雑化を招くこ
となくＩＤを記憶できるＩＤ記憶回路を備えた半導体集
積回路装置を提供することにある。

【０００７】また、この発明の他の目的は、ＩＤを記憶
するための専用の装置や工程を不要にでき、製造工程の
簡単化が図れる半導体集積回路装置におけるＩＤの書き
込み方法及びＩＤの読み出し方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】この発明の半導体集積回
路装置は、ＩＤの書き込み及び読み出しを行うための第
１の端子と、各々の一端が上記第１の端子に接続された
複数の第１のスイッチ回路と、ＩＤの書き込み及び読み
出しを行うための第２の端子と、上記複数のスイッチ回
路の他端と上記第２の端子間にそれぞれ接続された複数
の第１の電流溶断型ヒューズと、ＩＤの書き込み及び読
み出しを行うための第３の端子と、電流通路の一端が上
記各第１のスイッチ回路の制御端子にそれぞれ接続さ
れ、電流通路の他端が上記第３の端子に接続された複数
の第１ＭＯＳトランジスタと、上記複数の第１ＭＯＳト
ランジスタを選択する選択回路とを具備することを特徴
としている。

【０００９】また、この発明の半導体集積回路装置は、
ＩＤの書き込み及び読み出しを行うための第１の端子
と、各々の一端が上記第１の端子に接続された複数の第
１のスイッチ回路と、ＩＤの書き込み及び読み出しを行
うための第２の端子と、上記複数のスイッチ回路の他端
と上記第２の端子間にそれぞれ接続された複数の第１の
電流溶断型ヒューズと、電流通路の一端が上記各第１の
スイッチ回路の制御端子にそれぞれ接続され、電流通路
の他端が第１の電位供給源に接続された複数の第１ＭＯ
Ｓトランジスタと、上記複数の第１ＭＯＳトランジスタ
を選択する選択回路とを具備することを特徴としてい
る。

【００１０】そして、上記半導体集積回路装置におい
て、下記（ａ）〜（ｉ）のような特徴を備えている。

【００１１】（ａ）前記複数の第１のスイッチ回路はそ
れぞれ、電流通路が並列接続された複数の第２ＭＯＳト
ランジスタからなる。

【００１２】（ｂ）電流通路の一端が前記第１の端子に
接続され、電流通路の他端が第２の電位供給源に接続さ
れ、ゲートに内部回路からの内部制御信号が供給される
第３ＭＯＳトランジスタと、電流通路の一端が前記第２
の端子に接続され、ゲートに内部回路からの内部制御信
号が供給される第４ＭＯＳトランジスタと、この第４Ｍ
ＯＳトランジスタの電流通路の他端と第２の電位供給源
間に接続される第１抵抗とを更に具備する。

【００１３】（ｃ）一端が前記第２の端子に接続される
第２抵抗を更に具備する。

【００１４】（ｄ）入力端が上記第２抵抗の他端に接続
され、内部回路にＩＤ情報を供給するバッファ回路を更
に具備する。

【００１５】（ｅ）電流通路の一端が前記第１の端子に
接続され、電流通路の他端が第２の電位供給源に接続さ
れ、ゲートに内部回路からの内部制御信号が供給される
第３ＭＯＳトランジスタと、電流通路の一端が前記第２
の端子に接続され、電流通路の他端が第１の電位供給源
に接続され、ゲートに内部回路からの内部制御信号が供
給される第４ＭＯＳトランジスタとを更に具備する。

【００１６】（ｆ）一端が前記第２の端子に接続される
抵抗を更に具備する。

【００１７】（ｇ）入力端が上記抵抗の他端に接続さ
れ、内部回路にＩＤ情報を供給するバッファ回路を更に
具備する。

【００１８】（ｈ）ＩＤの書き込み及び読み出しを行う
ための第４の端子と、前記複数の第１のスイッチ回路に
対応して設けられ、各々の一端が上記第４の端子に接続
され、制御端子に前記複数の第１ＭＯＳトランジスタの
電流通路の一端がそれぞれ接続され、対応する前記第１
のスイッチ回路と相補的に動作する複数の第２のスイッ
チ回路と、上記複数の第２のスイッチ回路の他端と前記
第２の端子間にそれぞれ接続された複数の第２の電流溶
断型ヒューズとを更に具備する。

【００１９】（ｉ）ＩＤの書き込み及び読み出しを行う
ための第３の端子と、前記複数の第１のスイッチ回路に
対応して設けられ、各々の一端が上記第３の端子に接続
され、制御端子に前記複数の第１ＭＯＳトランジスタの
電流通路の一端がそれぞれ接続され、対応する前記第１
のスイッチ回路と相補的に動作する複数の第２のスイッ
チ回路と、上記複数の第２のスイッチ回路の他端と前記
第２の端子間にそれぞれ接続された複数の第２の電流溶
断型ヒューズとを更に具備する。

【００２０】この発明の半導体集積回路装置のＩＤの書
き込み方法は、ＩＤの書き込み及び読み出しを行うため
の第１の端子と、各々の一端が上記第１の端子に接続さ
れた複数の第１のスイッチ回路と、ＩＤの書き込み及び
読み出しを行うための第２の端子と、上記複数のスイッ
チ回路の他端と上記第２の端子間にそれぞれ接続された
複数の第１の電流溶断型ヒューズと、ＩＤの書き込み及
び読み出しを行うための第３の端子と、電流通路の一端
が上記各第１のスイッチ回路の制御端子にそれぞれ接続
され、電流通路の他端が上記第３の端子に接続された複
数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯＳ
トランジスタを選択する選択回路とを備えるＩＤ記憶回
路へＩＤ情報を書き込む方法であって、上記選択回路に
より複数の第１ＭＯＳトランジスタの中から、ＩＤの書
き込みの対象となるビットの第１ＭＯＳトランジスタを
選択するステップと、上記第３の端子に書き込むべきＩ
Ｄデータに対応するレベルの電位を印加するステップ
と、上記第１の端子に低電位、前記第２の端子に高電位
を印加し、前記ＩＤデータに応じて前記第１の電流溶断
型ヒューズを選択的に溶断するステップとを具備するこ
とを特徴としている。

【００２１】また、この発明の半導体集積回路装置のＩ
Ｄの書き込み方法は、ＩＤの書き込み及び読み出しを行
うための第１の端子と、各々の一端が上記第１の端子に
接続された複数の第１のスイッチ回路と、ＩＤの書き込
み及び読み出しを行うための第２の端子と、上記複数の
スイッチ回路の他端と上記第２の端子間にそれぞれ接続
された複数の第１の電流溶断型ヒューズと、電流通路の
一端が上記各第１のスイッチ回路の制御端子にそれぞれ
接続され、電流通路の他端が第１の電位供給源に接続さ
れた複数の第１ＭＯＳトランジスタと、上記複数の第１
ＭＯＳトランジスタを選択する選択回路とを備えるＩＤ
記憶回路へＩＤ情報を書き込む方法であって、上記選択
回路により複数の第１ＭＯＳトランジスタの中から、Ｉ
Ｄの書き込みの対象となるビットの第１ＭＯＳトランジ
スタを選択するステップと、書き込むべきＩＤデータに
応じて、上記第１の端子に低電位、上記第２の端子に高
電位を印加し、前記第１の電流溶断型ヒューズを選択的
に溶断するステップとを具備することを特徴としてい
る。

【００２２】そして、上記半導体集積回路装置の書き込
み方法において、下記（ｊ）のような特徴を備えてい
る。

【００２３】（ｊ）前記第１の電流溶断型ヒューズを選
択的に溶断するステップは、機能テスト時にＬＳＩテス
タから電位を与えて行うものである。

【００２４】この発明の半導体集積回路装置のＩＤの読
み出し方法は、ＩＤの書き込み及び読み出しを行うため
の第１の端子と、各々の一端が上記第１の端子に接続さ
れた複数の第１のスイッチ回路と、ＩＤの書き込み及び
読み出しを行うための第２の端子と、上記複数のスイッ
チ回路の他端と上記第２の端子間にそれぞれ接続された
複数の第１の電流溶断型ヒューズと、ＩＤの書き込み及
び読み出しを行うための第３の端子と、電流通路の一端
が上記各第１のスイッチ回路の制御端子にそれぞれ接続
され、電流通路の他端が上記第３の端子に接続された複
数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯＳ
トランジスタを選択する選択回路とを備えるＩＤ記憶回
路からＩＤ情報を読み出す方法であって、上記第１の端
子に高電位、上記第２の端子に低電位を印加するステッ
プと、上記第３の端子に期待値の反転データを入力する
ステップと、上記選択回路により複数の第１ＭＯＳトラ
ンジスタの中から、ＩＤの読み出しの対象となるビット
の第１ＭＯＳトランジスタを選択するステップと、上記
第２の端子をモニタしてＩＤデータを読み出すステップ
とを具備することを特徴としている。

【００２５】更に、この発明の半導体集積回路装置のＩ
Ｄの読み出し方法は、ＩＤの書き込み及び読み出しを行
うための第１の端子と、各々の一端が上記第１の端子に
接続された複数の第１のスイッチ回路と、ＩＤの書き込
み及び読み出しを行うための第２の端子と、上記複数の
スイッチ回路の他端と上記第２の端子間にそれぞれ接続
された複数の第１の電流溶断型ヒューズと、電流通路の
一端が上記各第１のスイッチ回路の制御端子にそれぞれ
接続され、電流通路の他端が第１の電位供給源に接続さ
れた複数の第１ＭＯＳトランジスタと、上記複数の第１
ＭＯＳトランジスタを選択する選択回路と、電流通路の
一端が上記第１の端子に接続され、電流通路の他端が第
２の電位供給源に接続され、ゲートに内部制御信号が供
給される第２ＭＯＳトランジスタと、電流通路の一端が
上記第２の端子に接続され、電流通路の他端が第１の電
位供給源に結合され、ゲートに上記内部制御信号が供給
される第３ＭＯＳトランジスタとを備えるＩＤ記憶回路
から読み出したＩＤ情報を内部回路に供給する方法であ
って、上記第１の端子に高電位、上記第２の端子に低電
位を印加するステップと、上記選択回路により複数の第
１ＭＯＳトランジスタの中から、ＩＤの読み出しの対象
となるビットの第１ＭＯＳトランジスタを選択するステ
ップと、上記第２の端子の電位変化を内部回路に供給す
るステップとを具備することを特徴としている。

【００２６】上記のような構成並びに方法において、電
流溶断型ヒューズには通常のメタル配線等を流用できる
ので、ＩＤ記憶用の素子を設ける必要はなく、内部回路
の形成工程の一部を使ってＩＤ記憶回路を形成でき、特
別な製造工程も不要であるので、チップ占有面積や製造
コストの増加を抑制できる。また、電流溶断型ヒューズ
はＬＳＩテスタを用いて溶断できるので、ヒューズブロ
ーしてＩＤを記憶するための専用の装置は不要である。
しかも、ＬＳＩの機能テスト時に溶断できるので、製造
工程の煩雑化を招くこともない。

【００２７】従って、製造コストの増加やチップ占有面
積の増大、製造工程の煩雑化を招くことなくＩＤを記憶
できるＩＤ記憶回路を備えた半導体集積回路装置を提供
できる。

【００２８】また、ＩＤを記憶するための専用の装置や
工程を不要にでき、製造工程の簡単化が図れる半導体集
積回路装置におけるＩＤの書き込み方法及びＩＤの読み
出し方法を提供できる。

【００２９】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る半導体集積回路装置について説明するための
もので、ＩＤを記憶するＩＤ記憶回路を抽出して示す回
路図である。この回路は、ＭＯＳトランジスタ（Ｎチャ
ネル型またはＰチャネル型）、電流溶断型のメタルヒュ
ーズ及びヒューズ線選択回路（ＦＬＳ：Fuse Line Sele
ctor）等から構成されている。

【００３０】上記ＩＤ記憶回路は、１ビットのＩＤ情報
に対して、ＩＤ専用端子（パッド）ＡとＩＤ専用端子Ｂ
との間に設けた第１のスイッチ回路と第１の電流溶断型
ヒューズ、及びＩＤ専用端子ＢとＩＤ専用端子Ｃ間に設
けた第２の電流溶断型ヒューズと第２のスイッチ回路か
らなる回路部１０−１，１０−２，１０−３，…（第１
ビット，第２ビット，第３ビット，…）が対応してお
り、ＩＤ情報の記憶に必要なビット数分並列接続されて
いる。そして、各ビットの選択（ヒューズ線の選択）が
ヒューズ線選択回路１１によって行われる。

【００３１】すなわち、ＩＤ専用端子Ａには、第１のス
イッチ回路として働くＭＯＳトランジスタＱ１１，Ｑ１
２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，…の電流通路の
一端が接続されている。上記ＭＯＳトランジスタＱ１１
とＱ１２、Ｑ１３とＱ１４、Ｑ１５とＱ１６，…の電流
通路はそれぞれ並列接続される。上記ＭＯＳトランジス
タＱ１１，Ｑ１２の電流通路の他端とＩＤ専用端子Ｂと
の間には、電流溶断型のメタルヒューズＦ１１が接続さ
れ、上記ＭＯＳトランジスタＱ１３，Ｑ１４の電流通路
の他端と上記ＩＤ専用端子Ｂとの間には、電流溶断型の
メタルヒューズＦ１２が接続され、上記ＭＯＳトランジ
スタＱ１５，Ｑ１６の電流通路の他端と上記ＩＤ専用端
子Ｂとの間には、電流溶断型のメタルヒューズＦ１３が
接続される。同様な構成が必要なビット数設けられてい
る。上記各メタルヒューズＦ１１，Ｆ１２，Ｆ１３，…
は、例えばメタル配線の一部の幅を狭くして形成したも
のであり、通常のＬＳＩテスタにて容易に溶断できる程
度の電流容量に設計されている。上記メタルヒューズＦ
１１，Ｆ１２，Ｆ１３，…に電流が流れると、上記配線
幅の狭い部分が発熱し、メタルが蒸発して溶断される。
溶断性を高めるために、配線幅を段階的に変化させるこ
とも考えられる。

【００３２】また、上記ＩＤ専用端子Ｂには、電流溶断
型のメタルヒューズＦ２１，Ｆ２２，Ｆ２３，…の一端
が接続される。これらメタルヒューズＦ２１，Ｆ２２，
Ｆ２３，…は、メタルヒューズＦ１１，Ｆ１２，Ｆ１
３，…と同様に、例えばメタル配線の一部の幅を狭くし
て形成したものであり、通常のＬＳＩテスタにて容易に
溶断できる程度の電流容量に設計されている。上記メタ
ルヒューズＦ２１，Ｆ２２，Ｆ２３，…の各他端とＩＤ
専用端子Ｃとの間には、それぞれ第２のスイッチ回路と
して働くＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，
Ｑ２４，Ｑ２５，Ｑ２６，…の電流通路が接続されてい
る。上記ＭＯＳトランジスタＱ２１，Ｑ２２の電流通路
は並列接続され、上記ＭＯＳトランジスタＱ２３，Ｑ２
４の電流通路は並列接続され、上記ＭＯＳトランジスタ
Ｑ２５，Ｑ２６の電流通路は並列接続される。そして、
同様な構成が必要なビット数設けられている。

【００３３】上記第１のスイッチ回路を構成するＭＯＳ
トランジスタと上記第２のスイッチ回路を構成するＭＯ
Ｓトランジスタは逆導電型となっており、例えば上記第
１のスイッチ回路を構成するＭＯＳトランジスタＱ１
１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，…がＰ
チャネル型の場合には、第２のスイッチ回路を構成する
ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４，
Ｑ１５，Ｑ１６，…はＮチャネル型である。もちろん、
上記第１のスイッチ回路を構成するＭＯＳトランジスタ
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，…
をＮチャネル型、第２のスイッチ回路を構成するＭＯＳ
トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１
５，Ｑ１６，…をＰチャネル型にしても良い。

【００３４】ＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３
３，…は、上記各回路部１０−１，１０−２，１０−
３，…にそれぞれ対応して設けられており、上記ＭＯＳ
トランジスタＱ３１の電流通路の一端はＩＤ専用端子Ｄ
に接続され、電流通路の他端はＭＯＳトランジスタＱ１
１，Ｑ１２，Ｑ２１，Ｑ２２のゲートにそれぞれ接続さ
れる。上記ＭＯＳトランジスタＱ３２の電流通路の一端
はＩＤ専用端子Ｄに接続され、電流通路の他端はＭＯＳ
トランジスタＱ１３，Ｑ１４，Ｑ２３，Ｑ２４のゲート
にそれぞれ接続される。上記ＭＯＳトランジスタＱ３３
の電流通路の一端はＩＤ専用端子Ｄに接続され、電流通
路の他端はＭＯＳトランジスタＱ１５，Ｑ１６，Ｑ２
５，Ｑ２６のゲートにそれぞれ接続される。

【００３５】そして、上記ヒューズ線選択回路（ＦＬ
Ｓ）１１に供給される制御信号に基づいて、上記各ＭＯ
ＳトランジスタＱ３１，Ｑ３２，Ｑ３３，…のゲートに
選択信号が供給され、選択的にオン／オフ制御されるよ
うになっている。

【００３６】なお、各メタルヒューズＦ１１，Ｆ１２，
Ｆ１３，…、Ｆ２１，Ｆ２２，Ｆ２３，…に接続されて
いる第１，第２のスイッチ回路を、電流通路を並列接続
した２つのＭＯＳトランジスタＱ１１とＱ１２、Ｑ１３
とＱ１４、Ｑ１５とＱ１６，…、Ｑ２１とＱ２２、Ｑ２
３とＱ２４、Ｑ２５とＱ２６，…でそれぞれ構成してい
るのは、メタルヒューズの溶断時におけるＭＯＳトラン
ジスタへのダメージを低減するためである。よって、３
つ以上のＭＯＳトランジスタの電流通路を並列接続して
設ければ、ダメージをより小さくできる。但し、並列接
続するトランジスタの数を増やすとパターン占有面積が
大きくなるので、ダメージの影響が小さいと考えられる
場合やパターン占有面積を小さくしたい場合には１つの
ＭＯＳトランジスタで形成しても良い。

【００３７】次に、上記のような構成において、メタル
ヒューズＦ１１，Ｆ１２，Ｆ１３，…の溶断方法（ＩＤ
の書き込み方法）について説明する。メタルヒューズＦ
１１，Ｆ１２，Ｆ１３，…の溶断は、ＩＤ専用端子Ｂを
電圧／電流印加端子として用い、ＩＤ専用端子ＡをＧＮ
Ｄレベル、ＩＤ専用端子Ｃはオープン状態に設定する。
また、ＩＤ専用端子Ｄは、“Ｈ”レベル側のメタルヒュ
ーズＦ１１，Ｆ１２，Ｆ１３，…を選択するのに用い
る。

【００３８】上記メタルヒューズの溶断方法の具体例を
図２に示す。ここでは、第１ビットの“Ｈ”レベル側の
メタルヒューズＦ１１を溶断する場合を示している。ま
ず、ＩＤ専用端子Ｄに“Ｌ”レベルを入力し、次にヒュ
ーズ線選択回路１１で第１ビットのヒューズ線を選択す
る（ＭＯＳトランジスタＱ３１を選択してオンさせる）
ことにより、メタルヒューズＦ１１に接続されているＭ
ＯＳトランジスタＱ１１，Ｑ１２をオンさせる。

【００３９】この状態で、ＬＳＩテスタから端子ＡにＧ
ＮＤレベル、端子Ｂに高電圧を印加し、端子Ｂからメタ
ルヒューズＦ１１及びＭＯＳトランジスタＱ１１，Ｑ１
２の電流通路を介して端子Ａに電流を流す（図２の破線
で示す矢印参照）ことによりメタルヒューズＦ１１を溶
断する。この時、溶断しない側の端子Ｃはオープン状態
にしておく。

【００４０】高電圧の印加後、ＬＳＩテスタでリーク試
験を行い、メタルヒューズＦ１１が溶断されたことを確
認する。

【００４１】同様に、メタルヒューズＦ２１，Ｆ２２，
Ｆ２３，…の溶断は、ＩＤ専用端子Ｂを電圧／電流印加
端子として用い、ＩＤ専用端子Ａをオープン状態、ＩＤ
専用端子ＣをＧＮＤレベルに設定する。また、ＩＤ専用
端子Ｄは、“Ｌ”レベル側のメタルヒューズＦ２１，Ｆ
２２，Ｆ２３，…を選択するのに用いる。

【００４２】第１ビットの“Ｌ”レベル側のメタルヒュ
ーズＦ２１を溶断したい場合は、ＩＤ専用端子ＤにＩＤ
情報として“Ｈ”レベルを入力し、次にヒューズ線選択
回路１１で第１ビットのヒューズ線を選択する（ＭＯＳ
トランジスタＱ３１を選択してオンさせる）ことによ
り、メタルヒューズＦ２１に接続されているＭＯＳトラ
ンジスタＱ２１，Ｑ２２をオンさせる。

【００４３】この状態で、ＬＳＩテスタから端子ＣにＧ
ＮＤレベル、端子Ｂに高電圧を印加し、端子Ｂからメタ
ルヒューズＦ２１及びＭＯＳトランジスタＱ２１，Ｑ２
２の電流通路を介して端子Ｃに電流を流すことにより、
メタルヒューズＦ２１を溶断する。この時、溶断しない
側の端子Ａはオープン状態にしておく。

【００４４】そして、高電圧の印加後、ＬＳＩテスタで
リーク試験を行い、メタルヒューズＦ２１が溶断された
ことを確認する。

【００４５】以下、同様にして、各回路部１０−ｎ（ｎ
＝２，３，…）の“Ｈ”レベル側もしくは“Ｌ”レベル
側のメタルヒューズを選択的に溶断してＩＤ情報を記憶
する。

【００４６】次に、上記ＩＤ記憶回路におけるＩＤ情報
の読み出し方法について、図３により説明する。各ビッ
トのＩＤ情報の読み出しは、端子Ａに“Ｈ”レベル、端
子Ｃに“Ｌ”レベルの電位を印加した状態で、期待値の
反転データを端子Ｄに入力する。この図３では、“Ｌ”
レベル側から読み出しを行う場合を示しており、端子Ｄ
には期待値の反転データとして“Ｈ”レベルを印加して
いる。この状態で、ヒューズ線選択回路１１により読み
出しの対象となるビットのヒューズ線を選択し、端子Ｂ
をモニタすることで読み出しを行う。

【００４７】まず、第１ビットの“Ｈ”レベル側の情報
を読み出す場合を示す。ＬＳＩテスタから端子Ａに
“Ｈ”レベル、端子Ｃに“Ｌ”レベルを印加し、端子Ｄ
へ期待値ＩＤ情報の反転データである“Ｌ”レベルを入
力し、ヒューズ線選択回路１１で第１ビットのヒューズ
線を選択する（ＭＯＳトランジスタＱ３１を選択してオ
ンさせる）。これによって、“Ｈ”レベル側のメタルヒ
ューズＦ１１（図３では溶断されている例を示してい
る）に接続されているトランジスタＱ１１，Ｑ１２がオ
ンする。ヒューズＦ１１が溶断されていると端子Ｂの電
位は変化せず、ヒューズＦ１１が溶断されていなければ
端子Ｂの電位は“Ｈ”レベルにプルアップされる。よっ
て、端子Ｂに対して“Ｈ”レベルの１／２レベルで終端
抵抗を接続した状態で、ＬＳＩテスタを用いてコンパレ
ートすることにより“Ｈ”レベルか“Ｌ”レベルか、換
言すればヒューズＦ１１が溶断されているか否かを判定
できる。

【００４８】また、第１ビットの“Ｌ”レベル側の情報
を読み出す場合は、上記“Ｈ”レベル側と同様に、ＬＳ
Ｉテスタから端子Ａに“Ｈ”レベル、端子Ｃに“Ｌ”レ
ベルを印加した状態で、端子Ｄへ期待値ＩＤ情報の反転
データである“Ｈ”レベルを入力し、ヒューズ線選択回
路１１で第１ビットのヒューズ線を選択する（ＭＯＳト
ランジスタＱ３１を選択してオンさせる）。これによっ
て、ヒューズＦ２１が溶断されていると端子Ｂの電位は
変化せず、ヒューズＦ２１が溶断されていなければ端子
Ｂの電位は“Ｌ”レベルにプルダウンされる。よって、
端子Ｂに対して“Ｈ”レベルの１／２レベルで終端抵抗
を接続した状態で、ＬＳＩテスタを用いてコンパレート
することにより“Ｈ”レベルか“Ｌ”レベルか、換言す
ればヒューズＦ２１が溶断されているか否かを判定でき
る。

【００４９】以下同様にして、第２ビット以降の“Ｈ”
レベル側と“Ｌ”レベル側のデータを順次読み出すこと
により、端子ＢからＩＤ情報を読み出すことができる。

【００５０】このような構成によれば、メタルヒューズ
Ｆ１１，Ｆ１２，Ｆ１３，…、Ｆ２１，Ｆ２２，Ｆ２
３，…には通常のメタル配線等を流用できるので、ＩＤ
記憶用の素子を設ける必要はなく、チップ占有面積や製
造コストの増加を招くことはない。また、メタルヒュー
ズはＬＳＩテスタを用いて溶断できるので、ヒューズブ
ローしてＩＤを記憶するための専用の装置は不要であ
る。しかも、ＬＳＩの機能テスト時に溶断できるので、
製造工程の煩雑化を招くこともない。

【００５１】従って、チップ占有面積や製造コストの増
加、製造工程の煩雑化を招くことなくＩＤを記憶できる
半導体集積回路装置が得られる。

【００５２】［第２の実施の形態］図４は、この発明の
第２の実施の形態に係る半導体集積回路装置におけるＩ
Ｄ記憶回路の構成例を示す回路図である。上述した第１
の実施の形態では、記憶したＩＤ情報をチップの外部に
読み出す場合を例にとって説明したが、本実施の形態で
はＩＤ情報をチップの外部に読み出すだけでなく、チッ
プの内部に読み込み、このＩＤ情報を内部回路で用いる
ことができるように構成したものである。

【００５３】すなわち、図４に示す如く、図１に示した
回路に、ＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３、
抵抗Ｒ１及びバッファ回路（インバータ１２，１３）を
付加したものである。また、第２のスイッチ回路をＰチ
ャネル型のＭＯＳトランジスタＱ２１’，Ｑ２２’，Ｑ
２３’，Ｑ２４’，…で構成している。図４において、
図１と同一構成部分には同じ符号を付してその詳細な説
明は省略する。

【００５４】上記ＭＯＳトランジスタＱ４１の電流通路
の一端は、ＩＤ専用端子Ａに接続され、他端は電源ＶＤ
Ｄに接続され、ゲートには内部回路からの内部制御信号
が供給される。また、上記ＭＯＳトランジスタＱ４２の
電流通路の一端はＩＤ専用端子Ｃに接続され、他端はＧ
ＮＤに接続され、ゲートには内部回路からの内部制御信
号が供給される。更に、上記ＭＯＳトランジスタＱ４３
の電流通路の一端はＩＤ専用端子Ｄに接続され、他端は
ＧＮＤに接続され、ゲートには内部回路からの内部制御
信号が供給される。ダンピング抵抗Ｒ１の一端はＩＤ専
用端子Ｂに接続され、他端はインバータ１２の入力端に
接続される。このインバータ１２の出力端には、インバ
ータ１３の入力端が接続され、出力端には内部回路の入
力端が接続されてＩＤ情報を取り込むようになってい
る。

【００５５】なお、上記ダンピング抵抗Ｒ１は、メタル
ヒューズを溶断するために、ＩＤ専用端子Ｂに高電圧を
印加するときに、ＩＤを読み込む内部回路を保護すると
ともに、メタルヒューズに流れる電流量を大きくして溶
断性を高めるためのものである。

【００５６】上記のような構成において、ＩＤ情報の書
き込みは第１の実施の形態と同様である。すなわち、書
き込み時には内部回路からの内部制御信号が“Ｌ”レベ
ルとなり、ＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３
はそれぞれオフ状態となる。この結果、図１に示した回
路と実質的に等しい回路構成になり、第１の実施の形態
と同様にして書き込みを行う。

【００５７】一方、ＩＤ情報の内部回路への読み込み
は、次のように行う。内部回路からの内部制御信号が
“Ｈ”レベルになると、ＭＯＳトランジスタＱ４１，Ｑ
４２，Ｑ４３がそれぞれオン状態となる。これによっ
て、ＩＤ専用端子Ａは電源ＶＤＤレベル、ＩＤ専用端子
Ｃ，ＤはＧＮＤレベルとなる。この状態で、ヒューズ線
選択回路１１により１ビットのヒューズ線を選択する
（ＭＯＳトランジスタＱ３１，Ｑ３２，…を選択する）
ことにより、それぞれ第１，第２のスイッチ回路を構成
するＭＯＳトランジスタがオンする。“Ｈ”レベル側の
メタルヒューズＦ１１が溶断されず、“Ｌ”レベル側の
メタルヒューズが溶断されている場合には、端子ＢがＶ
ＤＤレベルとなるので、内部回路にはバッファ回路とし
てのインバータ１２，１３を介して“Ｈ”レベルが入力
される。これに対し、“Ｈ”レベル側のメタルヒューズ
Ｆ１１が溶断され、“Ｌ”レベル側のメタルヒューズが
溶断されていない場合には、端子ＢがＧＮＤレベルとな
るので、内部回路にはバッファ回路としてのインバータ
１２，１３を介して“Ｌ”レベルが入力される。“Ｈ”
レベル側と“Ｌ”レベル側の両方のメタルヒューズが溶
断されていない場合には、ＩＤ専用端子Ｂの電位はＶＤ
ＤレベルとＧＮＤレベルの中間レベルとなる。更に、
“Ｈ”レベル側と“Ｌ”レベル側の両方のメタルヒュー
ズが溶断されている場合には、ハイインピーダンス状態
となる。

【００５８】よって、このような状態を内部回路で検知
することにより、ＩＤ情報を内部回路に取り込んで用い
ることができる。

【００５９】［第３の実施の形態］図５は、この発明の
第３の実施の形態に係る半導体集積回路装置におけるＩ
Ｄ記憶回路の構成例を示す回路図である。本第３の実施
の形態は、上記第２の実施の形態における第１，第２の
スイッチ回路を構成するＭＯＳトランジスタをＮチャネ
ル型とし、且つＭＯＳトランジスタＱ４３の電流通路の
他端を電源ＶＤＤに接続したものである。

【００６０】上記構成において、ＩＤ情報の書き込み時
には、内部回路からの内部制御信号が“Ｌ”レベルとな
り、ＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３はそれ
ぞれオフ状態となる。この結果、図１に示した回路と実
質的に等しい回路構成になり、第１，第２の実施の形態
と同様にして書き込みを行うことができる。

【００６１】ＩＤ情報の内部回路への読み込みは、次の
ように行う。内部回路からの内部制御信号が“Ｈ”レベ
ルになると、ＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４
３がそれぞれオン状態となる。これによって、ＩＤ専用
端子Ａ，Ｄは電源ＶＤＤレベル、ＩＤ専用端子ＣはＧＮ
Ｄレベルとなる。この状態で、ヒューズ線選択回路１１
により１ビットのヒューズ線を選択する（ＭＯＳトラン
ジスタＱ３１，Ｑ３２，…を選択する）ことにより、そ
れぞれ第１，第２のスイッチ回路を構成するＭＯＳトラ
ンジスタがオンする。“Ｈ”レベル側のメタルヒューズ
Ｆ１１が溶断されず、“Ｌ”レベル側のメタルヒューズ
が溶断されている場合には、端子ＢがＶＤＤレベルとな
るので、内部回路にはバッファ回路としてのインバータ
１２，１３を介して“Ｈ”レベルが入力される。これに
対し、“Ｈ”レベル側のメタルヒューズＦ１１が溶断さ
れ、“Ｌ”レベル側のメタルヒューズが溶断されていな
い場合には、端子ＢがＧＮＤレベルとなるので、内部回
路にはバッファ回路としてのインバータ１２，１３を介
して“Ｌ”レベルが入力される。“Ｈ”レベル側と
“Ｌ”レベル側の両方のメタルヒューズが溶断されてい
ない場合には、ＩＤ専用端子Ｂの電位はＶＤＤレベルと
ＧＮＤレベルの中間レベルとなる。更に、“Ｈ”レベル
側と“Ｌ”レベル側の両方のメタルヒューズが溶断され
ている場合には、ハイインピーダンス状態となる。

【００６２】従って、このような構成であっても、上記
第２の実施の形態と同様な作用効果が得られる。

【００６３】［第４の実施の形態］図６は、この発明の
第４の実施の形態に係る半導体集積回路装置におけるＩ
Ｄ記憶回路の構成例を示す回路図である。本第４の実施
の形態は、上記図１に示した回路におけるＩＤ専用端子
Ｃ、“Ｌ”レベル側のＭＯＳトランジスタＱ２１，Ｑ２
２，Ｑ２３，Ｑ２４，Ｑ２５，Ｑ２５，…及びメタルヒ
ューズＦ２１，Ｆ２２，Ｆ２３，…を取り去った回路で
ある。

【００６４】上記のような構成において、メタルヒュー
ズＦ１１，Ｆ１２，Ｆ１３，…の溶断は、ＩＤ専用端子
ＤにＧＮＤレベルの電位を与えた状態で、ヒューズ線選
択回路１１によりＭＯＳトランジスタＱ３１，Ｑ３２，
Ｑ３３，…のいずれかを選択してオン状態とし、スイッ
チ回路として働くＭＯＳトランジスタをオン状態にする
ことによりヒューズ線を選択する。その後、選択したメ
タルヒューズを溶断する場合には、端子Ｂに高電圧を印
加し、端子ＡにＧＮＤレベルを与え、ヒューズとスイッ
チ回路を構成するＭＯＳトランジスタの電流通路を介し
て電流を流すことにより溶断する。メタルヒューズを溶
断しない場合には、電流を流さないようにすれば良い。

【００６５】これに対し、読み出しは、端子Ａに“Ｈ”
レベルの電位を印加し、端子Ｂに“Ｌ”レベルの電位を
印加した状態で、端子Ｄに“Ｌ”レベルの電位を印加す
る。この状態で、ヒューズ線選択回路１１により読み出
しの対象となるビットのヒューズ線を選択し、端子Ｂを
モニタすることで読み出しを行う。端子Ｂの電位が
“Ｈ”レベルにプルアップされればヒューズは溶断され
ておらず、“Ｌ”レベルを維持すればヒューズが溶断さ
れていることになる。

【００６６】このような構成であっても、上述した第１
の実施の形態と実質的に等しい作用効果が得られる。

【００６７】［第５，第６の実施の形態］図７及び図８
はそれぞれ、この発明の第５，第６の実施の形態に係る
半導体集積回路装置におけるＩＤ記憶回路の構成例を示
す回路図である。第５の実施の形態は、上記図４に示し
た回路におけるＩＤ専用端子Ｃ，Ｄ、“Ｌ”レベル側の
ＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４，
…及びメタルヒューズＦ２１，Ｆ２２，…を取り去った
回路に対応するものであり、ＭＯＳトランジスタＱ３
１，Ｑ３２，Ｑ３３，…の電流通路の一端をそれぞれＧ
ＮＤに接続している。

【００６８】また、第６の実施の形態は、上記図５に示
した回路におけるＩＤ専用端子Ａ，Ｄ、“Ｈ”レベル側
のＭＯＳトランジスタＱ１１’，Ｑ１２’，Ｑ１３’，
Ｑ１４’，…及びメタルヒューズＦ１１，Ｆ１２，…を
取り去った回路に対応するもので、ＭＯＳトランジスタ
Ｑ３１，Ｑ３２，Ｑ３３，…の電流通路の一端に電源Ｖ
ＤＤに接続している。

【００６９】すなわち、第５の実施の形態に係る図７に
示すＩＤ記憶回路は、１ビットのＩＤ情報に対して、Ｉ
Ｄ専用端子ＡとＩＤ専用端子Ｂとの間に設けたスイッチ
回路と電流溶断型ヒューズからなる回路部１０−１’，
１０−２’，１０−３’，…（第１ビット，第２ビッ
ト，第３ビット，…）が対応しており、ＩＤ情報の記憶
に必要なビット数分並列接続されている。そして、各ビ
ットの選択（ヒューズ線の選択）がヒューズ線選択回路
１１によって行われる。

【００７０】ＩＤ専用端子Ａには、スイッチ回路として
働くＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１
４，Ｑ１５，Ｑ１６，…の電流通路の一端が接続されて
いる。上記ＭＯＳトランジスタＱ１１とＱ１２、Ｑ１３
とＱ１４、Ｑ１５とＱ１６，…の電流通路はそれぞれ並
列接続される。上記ＭＯＳトランジスタＱ１１，Ｑ１２
の電流通路の他端とＩＤ専用端子Ｂとの間には、電流溶
断型のメタルヒューズＦ１１が接続され、上記ＭＯＳト
ランジスタＱ１３，Ｑ１４の電流通路の他端と上記ＩＤ
専用端子Ｂとの間には、電流溶断型のメタルヒューズＦ
１２が接続され、上記ＭＯＳトランジスタＱ１５，Ｑ１
６の電流通路の他端と上記ＩＤ専用端子Ｂとの間には、
電流溶断型のメタルヒューズＦ１３が接続される。同様
な構成が必要なビット数設けられている。

【００７１】上記端子Ａには、ＭＯＳトランジスタＱ４
１の電流通路の一端が接続されている。このＭＯＳトラ
ンジスタＱ４１の電流通路の他端は電源ＶＤＤに接続さ
れ、ゲートには内部制御信号が供給される。また、上記
端子Ｂには、ダンピング抵抗Ｒ１の一端が接続され、他
端はインバータ１２の入力端に接続される。このインバ
ータ１２の出力端には、インバータ１３の入力端が接続
され、出力端には内部回路の入力端が接続されてＩＤ情
報を取り込むようになっている。更に、上記端子ＢとＧ
ＮＤ間には、ＭＯＳトランジスタＱ４４の電流通路とプ
ルダウン抵抗Ｒ２が直列接続されている。上記ＭＯＳト
ランジスタＱ４４のゲートには、内部制御信号が供給さ
れる。

【００７２】ＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３
３，…は、上記各回路部１０−１’，１０−２’，１０
−３’，…にそれぞれ対応して設けられており、上記Ｍ
ＯＳトランジスタＱ３１の電流通路の一端はＧＮＤに接
続され、電流通路の他端はＭＯＳトランジスタＱ１１，
Ｑ１２のゲートにそれぞれ接続される。上記ＭＯＳトラ
ンジスタＱ３２の電流通路の一端はＧＮＤに接続され、
電流通路の他端はＭＯＳトランジスタＱ１３，Ｑ１４の
ゲートにそれぞれ接続される。上記ＭＯＳトランジスタ
Ｑ３３の電流通路の一端はＧＮＤに接続され、電流通路
の他端はＭＯＳトランジスタＱ１５，Ｑ１６のゲートに
それぞれ接続される。

【００７３】そして、上記ヒューズ線選択回路（ＦＬ
Ｓ）１１に供給される制御信号に基づいて、上記各ＭＯ
ＳトランジスタＱ３１，Ｑ３２，Ｑ３３，…のゲートに
選択信号が供給され、選択的にオン／オフ制御されるよ
うになっている。

【００７４】また、第６の実施の形態に示すＩＤ記憶回
路は、１ビットのＩＤ情報に対して、ＩＤ専用端子Ｃと
ＩＤ専用端子Ｂとの間に設けたスイッチ回路と電流溶断
型ヒューズからなる回路部１０−１’，１０−２’，１
０−３’，…（第１ビット，第２ビット，第３ビット，
…）が対応しており、ＩＤ情報の記憶に必要なビット数
分並列接続されている。そして、各ビットの選択（ヒュ
ーズ線の選択）がヒューズ線選択回路１１によって行わ
れる。

【００７５】ＩＤ専用端子Ｃには、スイッチ回路として
働くＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２
４，Ｑ２５，Ｑ２６，…の電流通路の一端が接続されて
いる。上記ＭＯＳトランジスタＱ２１とＱ２２、Ｑ２３
とＱ２４、Ｑ２５とＱ２６，…の電流通路はそれぞれ並
列接続される。上記ＭＯＳトランジスタＱ２１，Ｑ２２
の電流通路の他端とＩＤ専用端子Ｂとの間には、電流溶
断型のメタルヒューズＦ２１が接続され、上記ＭＯＳト
ランジスタＱ２３，Ｑ２４の電流通路の他端と上記ＩＤ
専用端子Ｂとの間には、電流溶断型のメタルヒューズＦ
２２が接続され、上記ＭＯＳトランジスタＱ２５，Ｑ２
６の電流通路の他端と上記ＩＤ専用端子Ｂとの間には、
電流溶断型のメタルヒューズＦ２３が接続される。同様
な構成が必要なビット数設けられている。

【００７６】上記端子Ｃには、ＭＯＳトランジスタＱ４
５の電流通路の一端が接続されている。このＭＯＳトラ
ンジスタＱ４５の電流通路の他端はＧＮＤに接続され、
ゲートには内部制御信号が供給される。また、上記端子
Ｂには、ダンピング抵抗Ｒ１の一端が接続され、他端は
インバータ１２の入力端に接続される。このインバータ
１２の出力端には、インバータ１３の入力端が接続さ
れ、出力端には内部回路の入力端が接続されてＩＤ情報
を取り込むようになっている。更に、上記端子Ｂと電源
ＶＤＤ間には、ＭＯＳトランジスタＱ４４の電流通路が
接続されている。このＭＯＳトランジスタＱ４４のゲー
トには、内部制御信号が供給される。

【００７７】ＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３
３，…は、上記各回路部１０−１’，１０−２’，１０
−３’，…にそれぞれ対応して設けられており、上記Ｍ
ＯＳトランジスタＱ３１の電流通路の一端は電源ＶＤＤ
に接続され、電流通路の他端はＭＯＳトランジスタＱ２
１，Ｑ２２のゲートにそれぞれ接続される。上記ＭＯＳ
トランジスタＱ３２の電流通路の一端は電源ＶＤＤに接
続され、電流通路の他端はＭＯＳトランジスタＱ２３，
Ｑ２４のゲートにそれぞれ接続される。上記ＭＯＳトラ
ンジスタＱ３３の電流通路の一端は電源ＶＤＤに接続さ
れ、電流通路の他端はＭＯＳトランジスタＱ２５，Ｑ２
６のゲートにそれぞれ接続される。

【００７８】そして、上記ヒューズ線選択回路（ＦＬ
Ｓ）１１に供給される制御信号に基づいて、上記各ＭＯ
ＳトランジスタＱ３１，Ｑ３２，Ｑ３３，…のゲートに
選択信号が供給され、選択的にオン／オフ制御されるよ
うになっている。

【００７９】上記第５及び第６の実施の形態に示した構
成において、メタルヒューズＦ２１，Ｆ２２，Ｆ２３，
…あるいはＦ１１，Ｆ１２，Ｆ１３，…の溶断は、ヒュ
ーズ線選択回路１１でヒューズ線を選択後、溶断すべき
メタルヒューズには、ＩＤ専用端子Ｂから高電圧を印加
し、ＩＤ専用端子ＡまたはＣにはＧＮＤレベルを与え、
電流を流して溶断する。

【００８０】これに対し、読み出しは、第５，第６の実
施の形態ともにヒューズ線選択回路１１で選択されたヒ
ューズ線のデータを端子Ｂからモニタする方法と、内部
制御信号の制御による内部回路への読み込みの両方が可
能である。

【００８１】このような構成であっても、上述した第１
乃至第４の実施の形態と同様な作用効果が得られる。

【００８２】以上、第１乃至第６の実施の形態を用いて
この発明の説明を行ったが、この発明は上記各実施の形
態に限定されるものではなく、実施段階ではその要旨を
逸脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。

【００８３】

【発明の効果】以上説明したように、この発明によれ
ば、製造コストの増加やチップ占有面積の増大、製造工
程の煩雑化を招くことなくＩＤを記憶できるＩＤ記憶回
路を備えた半導体集積回路装置が得られる。

【００８４】また、ＩＤを記憶するための専用の装置や
工程を不要にでき、製造工程の簡単化が図れる半導体集
積回路装置におけるＩＤの書き込み方法及びＩＤの読み
出し方法が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体集積
回路装置について説明するためのもので、ＩＤ記憶回路
を抽出して示す回路図。

【図２】上記図１に示した回路におけるＩＤの書き込み
方法（ヒューズの溶断方法）について説明するための
図。

【図３】上記図１に示した回路におけるＩＤの読み出し
方法について説明するための図。

【図４】この発明の第２の実施の形態に係る半導体集積
回路装置、半導体集積回路装置におけるＩＤの書き込み
方法及びＩＤの読み出し方法について説明するためのも
ので、ＩＤ記憶回路を抽出して示す回路図。

【図５】この発明の第３の実施の形態に係る半導体集積
回路装置、半導体集積回路装置におけるＩＤの書き込み
方法及びＩＤの読み出し方法について説明するためのも
ので、ＩＤ記憶回路を抽出して示す回路図。

【図６】この発明の第４の実施の形態に係る半導体集積
回路装置、半導体集積回路装置におけるＩＤの書き込み
方法及びＩＤの読み出し方法について説明するためのも
ので、ＩＤ記憶回路を抽出して示す回路図。

【図７】この発明の第５の実施の形態に係る半導体集積
回路装置、半導体集積回路装置におけるＩＤの書き込み
方法及びＩＤの読み出し方法について説明するためのも
ので、ＩＤ記憶回路を抽出して示す回路図。

【図８】この発明の第６の実施の形態に係る半導体集積
回路装置、半導体集積回路装置におけるＩＤの書き込み
方法及びＩＤの読み出し方法について説明するためのも
ので、ＩＤ記憶回路を抽出して示す回路図。

【符号の説明】

Ａ，Ｂ，Ｃ，Ｄ…ＩＤ専用端子、Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６，Ｑ３１〜Ｑ３３，Ｑ
４１〜Ｑ４６…ＭＯＳトランジスタ、Ｆ１１〜Ｆ１３，Ｆ２１〜Ｆ２３…メタルヒューズ、Ｒ１…ダンピング抵抗、Ｒ２…プルダウン抵抗、１１…ヒューズ線選択回路（ＦＬＳ）、１２，１３…インバータ、１０−１〜１０−３，１０−１’〜１０−３’…回路
部。

Claims

【特許請求の範囲】

【請求項１】ＩＤの書き込み及び読み出しを行うため
の第１の端子と、各々の一端が上記第１の端子に接続された複数の第１の
スイッチ回路と、ＩＤの書き込み及び読み出しを行うための第２の端子
と、上記複数のスイッチ回路の他端と上記第２の端子間にそ
れぞれ接続された複数の第１の電流溶断型ヒューズと、ＩＤの書き込み及び読み出しを行うための第３の端子
と、電流通路の一端が上記各第１のスイッチ回路の制御端子
にそれぞれ接続され、電流通路の他端が上記第３の端子
に接続された複数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯＳトランジスタを選択する選択回路
とを具備することを特徴とする半導体集積回路装置。
【請求項２】ＩＤの書き込み及び読み出しを行うため
の第１の端子と、各々の一端が上記第１の端子に接続された複数の第１の
スイッチ回路と、ＩＤの書き込み及び読み出しを行うための第２の端子
と、上記複数のスイッチ回路の他端と上記第２の端子間にそ
れぞれ接続された複数の第１の電流溶断型ヒューズと、電流通路の一端が上記各第１のスイッチ回路の制御端子
にそれぞれ接続され、電流通路の他端が第１の電位供給
源に接続された複数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯＳトランジスタを選択する選択回路
とを具備することを特徴とする半導体集積回路装置。
【請求項３】前記複数の第１のスイッチ回路はそれぞ
れ、電流通路が並列接続された複数の第２ＭＯＳトラン
ジスタからなることを特徴とする請求項１または２に記
載の半導体集積回路装置。
【請求項４】電流通路の一端が前記第１の端子に接続
され、電流通路の他端が第２の電位供給源に接続され、
ゲートに内部回路からの内部制御信号が供給される第３
ＭＯＳトランジスタと、電流通路の一端が前記第２の端
子に接続され、ゲートに内部回路からの内部制御信号が
供給される第４ＭＯＳトランジスタと、この第４ＭＯＳ
トランジスタの電流通路の他端と第１の電位供給源間に
接続される第１抵抗とを更に具備することを特徴とする
請求項１乃至３いずれか１つの項に記載の半導体集積回
路装置。
【請求項５】一端が前記第２の端子に接続される第２
抵抗を更に具備することを特徴とする請求項４に記載の
半導体集積回路装置。
【請求項６】入力端が上記第２抵抗の他端に接続さ
れ、内部回路にＩＤ情報を供給するバッファ回路を更に
具備することを特徴とする請求項５に記載の半導体集積
回路装置。
【請求項７】電流通路の一端が前記第１の端子に接続
され、電流通路の他端が第２の電位供給源に接続され、
ゲートに内部回路からの内部制御信号が供給される第３
ＭＯＳトランジスタと、電流通路の一端が前記第２の端
子に接続され、電流通路の他端が第１の電位供給源に接
続され、ゲートに内部回路からの内部制御信号が供給さ
れる第４ＭＯＳトランジスタとを更に具備することを特
徴とする請求項１乃至３いずれか１つの項に記載の半導
体集積回路装置。
【請求項８】一端が前記第２の端子に接続される抵抗
を更に具備することを特徴とする請求項７に記載の半導
体集積回路装置。
【請求項９】入力端が上記抵抗の他端に接続され、内
部回路にＩＤ情報を供給するバッファ回路を更に具備す
ることを特徴とする請求項８に記載の半導体集積回路装
置。
【請求項１０】ＩＤの書き込み及び読み出しを行うた
めの第４の端子と、前記複数の第１のスイッチ回路に対
応して設けられ、各々の一端が上記第４の端子に接続さ
れ、制御端子に前記複数の第１ＭＯＳトランジスタの電
流通路の一端がそれぞれ接続され、対応する前記第１の
スイッチ回路と相補的に動作する複数の第２のスイッチ
回路と、上記複数の第２のスイッチ回路の他端と前記第
２の端子間にそれぞれ接続された複数の第２の電流溶断
型ヒューズとを更に具備することを特徴とする請求項
１、３乃至９いずれか１つの項に記載の半導体集積回路
装置。
【請求項１１】ＩＤの書き込み及び読み出しを行うた
めの第３の端子と、前記複数の第１のスイッチ回路に対
応して設けられ、各々の一端が上記第３の端子に接続さ
れ、制御端子に前記複数の第１ＭＯＳトランジスタの電
流通路の一端がそれぞれ接続され、対応する前記第１の
スイッチ回路と相補的に動作する複数の第２のスイッチ
回路と、上記複数の第２のスイッチ回路の他端と前記第
２の端子間にそれぞれ接続された複数の第２の電流溶断
型ヒューズとを更に具備することを特徴とする請求項２
乃至９いずれか１つの項に記載の半導体集積回路装置。
【請求項１２】ＩＤの書き込み及び読み出しを行うた
めの第１の端子と、各々の一端が上記第１の端子に接続
された複数の第１のスイッチ回路と、ＩＤの書き込み及
び読み出しを行うための第２の端子と、上記複数のスイ
ッチ回路の他端と上記第２の端子間にそれぞれ接続され
た複数の第１の電流溶断型ヒューズと、ＩＤの書き込み
及び読み出しを行うための第３の端子と、電流通路の一
端が上記各第１のスイッチ回路の制御端子にそれぞれ接
続され、電流通路の他端が上記第３の端子に接続された
複数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯ
Ｓトランジスタを選択する選択回路とを備えるＩＤ記憶
回路へＩＤ情報を書き込む方法であって、上記選択回路により複数の第１ＭＯＳトランジスタの中
から、ＩＤの書き込みの対象となるビットの第１ＭＯＳ
トランジスタを選択するステップと、上記第３の端子に書き込むべきＩＤデータに対応するレ
ベルの電位を印加するステップと、上記第１の端子に低電位、前記第２の端子に高電位を印
加し、前記ＩＤデータに応じて前記第１の電流溶断型ヒ
ューズを選択的に溶断するステップとを具備することを
特徴とする半導体集積回路装置のＩＤの書き込み方法。
【請求項１３】ＩＤの書き込み及び読み出しを行うた
めの第１の端子と、各々の一端が上記第１の端子に接続
された複数の第１のスイッチ回路と、ＩＤの書き込み及
び読み出しを行うための第２の端子と、上記複数のスイ
ッチ回路の他端と上記第２の端子間にそれぞれ接続され
た複数の第１の電流溶断型ヒューズと、電流通路の一端
が上記各第１のスイッチ回路の制御端子にそれぞれ接続
され、電流通路の他端が第１の電位供給源に接続された
複数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯ
Ｓトランジスタを選択する選択回路とを備えるＩＤ記憶
回路へＩＤ情報を書き込む方法であって、上記選択回路により複数の第１ＭＯＳトランジスタの中
から、ＩＤの書き込みの対象となるビットの第１ＭＯＳ
トランジスタを選択するステップと、書き込むべきＩＤデータに応じて、上記第１の端子に低
電位、上記第２の端子に高電位を印加し、前記第１の電
流溶断型ヒューズを選択的に溶断するステップとを具備
することを特徴とする半導体集積回路装置のＩＤの書き
込み方法。
【請求項１４】前記第１の電流溶断型ヒューズを選択
的に溶断するステップは、機能テスト時にＬＳＩテスタ
から電位を与えて行うものであることを特徴とする請求
項１２または１３に記載の半導体集積回路装置のＩＤの
書き込み方法。
【請求項１５】ＩＤの書き込み及び読み出しを行うた
めの第１の端子と、各々の一端が上記第１の端子に接続
された複数の第１のスイッチ回路と、ＩＤの書き込み及
び読み出しを行うための第２の端子と、上記複数のスイ
ッチ回路の他端と上記第２の端子間にそれぞれ接続され
た複数の第１の電流溶断型ヒューズと、ＩＤの書き込み
及び読み出しを行うための第３の端子と、電流通路の一
端が上記各第１のスイッチ回路の制御端子にそれぞれ接
続され、電流通路の他端が上記第３の端子に接続された
複数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯ
Ｓトランジスタを選択する選択回路とを備えるＩＤ記憶
回路からＩＤ情報を読み出す方法であって、上記第１の端子に高電位、上記第２の端子に低電位を印
加するステップと、上記第３の端子に期待値の反転データを入力するステッ
プと、上記選択回路により複数の第１ＭＯＳトランジスタの中
から、ＩＤの読み出しの対象となるビットの第１ＭＯＳ
トランジスタを選択するステップと、上記第２の端子をモニタしてＩＤデータを読み出すステ
ップとを具備することを特徴とする半導体集積回路装置
におけるＩＤの読み出し方法。
【請求項１６】ＩＤの書き込み及び読み出しを行うた
めの第１の端子と、各々の一端が上記第１の端子に接続
された複数の第１のスイッチ回路と、ＩＤの書き込み及
び読み出しを行うための第２の端子と、上記複数のスイ
ッチ回路の他端と上記第２の端子間にそれぞれ接続され
た複数の第１の電流溶断型ヒューズと、電流通路の一端
が上記各第１のスイッチ回路の制御端子にそれぞれ接続
され、電流通路の他端が第１の電位供給源に接続された
複数の第１ＭＯＳトランジスタと、上記複数の第１ＭＯ
Ｓトランジスタを選択する選択回路と、電流通路の一端
が上記第１の端子に接続され、電流通路の他端が第２の
電位供給源に接続され、ゲートに内部制御信号が供給さ
れる第２ＭＯＳトランジスタと、電流通路の一端が上記
第２の端子に接続され、電流通路の他端が第１の電位供
給源に結合され、ゲートに上記内部制御信号が供給され
る第３ＭＯＳトランジスタとを備えるＩＤ記憶回路から
読み出したＩＤ情報を内部回路に供給する方法であっ
て、上記第１の端子に高電位、上記第２の端子に低電位を印
加するステップと、上記選択回路により複数の第１ＭＯＳトランジスタの中
から、ＩＤの読み出しの対象となるビットの第１ＭＯＳ
トランジスタを選択するステップと、上記第２の端子の電位変化を内部回路に供給するステッ
プとを具備することを特徴とする半導体集積回路装置に
おけるＩＤの読み出し方法。