KR19990086743A - 반도체 메모리 장치의 리던던시 디코더 인에이블회로 - Google Patents

반도체 메모리 장치의 리던던시 디코더 인에이블회로 Download PDF

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Abstract

여기게 개시된 반도체 메모리 장치는 리던던시 디코더 인에이블 회로 및 리던던시 디코더 회로를 구비한다. 상기 리던던시 활성화 회로는, 제 1 퓨즈를 가지며, 전원 전압을 분압한 제 1 레벨의 제 1 분압을 발생하는 제 1 분압 회로, 제 2 퓨즈를 가지며, 상기 전원 전압을 분압한 상기 전원 전압과 상기 제 2 레벨 사이의 제 3 레벨을 가지는 제 2 분압을 발생하는 제 2 분압 회로, 그리고 상기 제 1 및 제 2 분압들을 비교한 비교 신호를 발생하는 비교 회로를 포함한다.

Description

반도체 메모리 장치의 리던던시 디코더 인에이블 회로(REDUNDANCY DECODER ENABLE CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치(semiconductor memory device)에 관한 것으로서, 더 구체적으로는 결함 셀들을 대체하는 리던던트 셀들의 워드 라인이나 비트 라인을 선택하기 위한 리던던시 디코더 회로(redundancy decoder circuit)를 인에이블 시키는 리던던시 디코더 인에이블 회로(redundancy decoder enable circuit)에 관한 것이다.
반도체 메모리 장치들을 제조할 때, 높은 수율(yield rate)을 얻기 위해 많은 방법들을 모색중이다. 일반적으로, 반도체 메모리 장치가 몇 개의 결함 메모리 셀들, 심지어는 단지 한 개의 결함 셀 만을 가지더라도 그 메모리 장치는 제품으로서 출하될 수 없다. 고집적 반도체 메모리 장치의 제조시에 결함 셀들이 생길 확률은 상대적으로 낮은 집적율을 갖는 장치의 제조시의 그것보다 더 높다. 즉, 메모리 장치가 고집적화 될수록 그것의 제조 공정 상에는 더 많은 문제점들이 수반되어 수율이 더욱 저하된다. 이와 같이, 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해 여러 시도들이 진행중이다.
수율을 높이기 위해서는 메모리 장치의 제조 과정에 있어서, 결함 셀들의 발생을 가능한한 억제할 수 있도록 제조 공정을 개선하는 것이 가장 바람직하나, 이런 노력에는 한계가 있다. 따라서, 수율 개선을 위한 여러 가지 다른 기술들이 제안되고 있다. 이들 중에는, 메모리 장치의 구조(construction)를 개량하여 제조 과정에서 발생된 결함 영역들을 구제하는 기술이 있다.
상기 구조 개량 기술로서, 잘 알려져 있는 것이 바로 리던던시 기술이다. 이 기술에 의하면, 메모리 장치에는, 2 진 데이터(binary data)의 저장을 위한 주 메모리 셀 어레이(main memory cell array)와 더불어 그것의 각 행들과 각 열들 상의 결함 셀들을 대체하기 위한 리던던트 메모리 셀들의 어레이(redundant memory cells array)가 제공된다. 각 리던던트 셀은 각 리던던트 워드 및 비트 라인들(redundant word and bit lines)에 접속된다. 주 메모리 셀 어레이의 검사 과정에서, 수 개 내지 수천 개의 결함 셀들이 발견되었다면, 이들은 리던던트 메모리 셀들에 의해 대체된다. 이것에 의해, 전체 칩(chip)은 결함이 없는 제품으로 출하된다.
통상적으로, 주 셀 어레이의 행들(rows) 상에 존재하는 결함 셀들을 대체하기 위한 리던던트 셀 어레이는 행 리던던시 어레이(row redundancy array)라 불리고, 그것의 열들(columns) 상에 존재하는 결함 셀들을 대체하기 위한 리던던트 셀 어레이는 열 리던던시 어레이(column redundancy array)라 불린다. 결함 메모리 셀들을 리던던트 셀들(redundant cells)로 대체하기 위해서는, 결함 셀들의 위치 정보 즉, 리페어 어드레스들(repair addresses)을 저장하기 위한 회로와 외부로부터 입력된 어드레스들이 리페어 어드레스들과 일치하는 지를 구분하는 회로가 필요하다. 이런 회로들과 위에 기술한 리던던트 셀 어레이는 일반적으로 리던던시 회로라 불린다. 행 리던던시 회로(row redundancy circuit}는 임의의 행 어드레스들(row addresses)을 해독(decoding)하여 그 어드레스들이 저장된 리페어 행 어드레스들과 일치할 때 결함 영역들을 리던던트 셀 어레이의 대응하는 행 영역들로 대체하는 기능을 수행한다. 열 리던던시 회로(column redundancy circuit)도, 앞서 상술한 바와 같은 행 리던던시 회로와 마찬가지로, 열 어드레스들과 저장된 리페어 열 어드레스들을 비교하여 결함을 갖는 주 셀 어레이의 열 영역들을 리던던트 셀 어레이에 대응하는 열 영역들로 각각 대체하는 기능을 한다.
도 1은 리던던시 디코더 인에이블 회로 및 리던던시 디코더 회로의 구성을 보여주는 도면으로서, 리던던시 디코더 회로 (20)는 리페어 어드레스들을 저장하고 그리고 행 또는 열 어드레스들 리페어 어드레스들과 일치하는지를 구분하게 된다. 리던던트 디코더 회로중 행 리던던트 회로에서는 리던던트 워드 라인들을 구동하고, 열 리던던트 회로에서는 리던던트 디코더 회로 (20)가 리던던트 비트 라인 쌍들을 선택하기 위한 열 선택 라인들을 구동한다. 리던던트 디코더 회로 (20)는 복수개의 퓨즈들을 구비한다. 일반적으로 리던던트 디코더 회로 (20)를 구비하는 반도체 메모리 장치는 결함 셀들을 구제 할 경우에 퓨즈들은 절단되지만, 결함 셀들의 구제가 불필요한 경우에는 절단되지 않는다. 구체적으로 리던던시 디코더 인에이블 회로 (10)는 마스터 퓨즈(Fm)를 구비하며, 도시되진 않았지만 리던던시 디코더 회로 (20)는 로우 어드레스(칼럼 어드레스)두배에 해당되는 디코딩용 퓨즈들을 포함하고 있다. 상기 퓨즈들 중 마스터 퓨즈(Fm)는 리페어 동작시 절단해 주어야만 하며, 를 인가하여 일정 전압레벨로 프리챠지시켜 결함 셀에 대응되는 행/열 어드레스 신호들 (RA0), (RA1)‥‥ (RAi)에 의해 디코딩용 퓨즈들(Fd0, Fd0＇, Fd1, Fd1＇, ‥‥Fdi, Fdi＇)을 절단하여 리던던트 워드 라인이나 비트 라인들을 선택하게 된다. 그러나 리페어 동작시에 퓨즈들이 불완전하게 절단되면 결함 셀들을 리던던트 셀들로 대체할 수 없는 경우가 발생하게 된다.
따라서, 본 발명의 목적은 퓨즈의 절단이 불완전 하더러도 안정적으로 결함셀들을 리던던트 셀들로 대체할 수 있는 리던던시 디코더 회로 및 리던던시 디코더 인에이블 회로를 제공하기 위함이다.
도 1은 종래 기술에 따른 리던던시 디코더 인에이블 회로 및 리던던시 디코더 회로의 블록도:
도 2는 본 발명의 실시예에 따른 리던던시 디코더 인에이블 회로의 회로도:
도 3은 리던던시 디코더 회로의 상세 회로도:
도 4a는 도 2의 비교 회로의 입력 전압 레벨을 비교하여 보여주는 도면:
도 4b는 마스터 퓨즈 절단에 따른 리던던시 디코더 인에이블 회로의 출력을 보여주는 도면: 그리고
도 5는 마스터 퓨즈 절단에 따른 리던던시 디코더 인에이블 회로의 출력을 보여주는 도면이다.
*도면의 주요부분에 대한 부호 설명
100 : 리던던시 디코더 인에이블 회로 200 : 리던던시 디코더 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 결함셀들을 구제하기 위한 리던던시 인에이블 회로 및 리던던시 디코더 회로를 구비하는 반도체 메모리 장치에 있어서, 상기 리던던시 인에이블 회로는, 제 1 퓨즈를 가지며, 전원 전압을 분압한 제 1 레벨의 제 1 분압을 발생하되, 리던던시 동작이 요구될 때 상기 제 1 퓨즈가 절단되어 상기 제 1 레벨에 비해서 낮은 제 2 레벨의 상기 제 1 분압을 발생하는 제 1 분압 회로, 제 2 퓨즈를 가지며, 상기 전원 전압을 분압하여 상기 전원 전압과 상기 제 2 레벨 사이의 제 3 레벨을 가지는 제 2 분압을 발생하되, 상기 제 2 퓨즈가 절단될 때 상기 제 3 레벨에 비해서 높은 제 4 레벨의 상기 제 2 분압을 발생하는 제 2 분압 회로, 상기 제 1 및 제 2 분압들을 비교한 결과로서 비교 신호를 발생하는 비교 회로를 포함하되, 상기 리던던시 디코더 회로는 제 1 퓨즈 절단시 출력되는 상기 비교 신호에 의해 활성화된다.
바람직한 실시예에 있어서, 상기 제 1 분압 회로는, 상기 제 1 분압이 출력되는 제 1 노드, 일단에 전원 전압이 인가되는 제 1 퓨즈, 상기 제 1 퓨즈의 타단, 상기 제 1 노드 사이에 연결되는 제 1 저항, 그리고 상기 제 1 노드와 접지 사이에 연결되는 제 2 저항을 포함한다.
바람직한 실시예에 있어서, 상기 제 2 분압 회로는, 상기 제 2 분압이 출력되는 제 2 노드, 일단이 전원 전압을 받아들이고, 타단이 상기 제 2 노드에 접속되는 제 3 저항, 일단이 상기 제 2 노드에 접속되는 제 4 저항, 그리고 상기 제 4 저항의 타단과 접지사이에 연결되는 제 2 퓨즈를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 분압이 상기 제 1 분압보다 클 때, 상기 리던던시 디코더 회로를 활성화시킨다.
바람직한 실시예에 있어서, 상기 비교 회로는, 상기 1 분압 및 제 2 분압을 비교하여 비교 신호를 발생하는 차동 증폭 회로와 상기 비교 신호를 전원 전압 레벨로 구동하기 위한 구동 회로를 포함한다.
(작용)
이와 같은 회로에 의해서 리던던시 디코더 인에이블 회로의 퓨즈가 불안전하게 절단되더라도 결함 셀들을 리던던시 셀들로 대체할 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2 내지 도 5에 의거하여 설명한다.
도 2는 본 발명의 실시예에 따른 리던던시 디코더 인에이블 회로의 구성을 상세하게 보여주는 회로도이다.
도 2를 참조하면, 리던던시 회로는 도면에 도시되진 않았지만 리던던트 셀 어레이와, 리페어 어드레스들을 저장하고 행 또는 열 어드레스들이 상기 리페어 어드레스들과 일치하는 지를 구분하는 리던던시 디코더 회로와 이를 인에이블 시키기 위한 리던던시 디코더 인에이블 회로로 구성된다.
리던던시 디코더 인에이블 회로 (100)는 전원 전압 (VCC)과 접지 전압 (VSS)을 받아들여 이를 일정비율로 분배하여 제 1 분압을 출력하는 제 1 분압 회로 (120), 전원 전압 (VCC)과 접지 전압 (VSS)을 받아들여 일정 비율로 분배하여 제 2 분압을 출력하는 제 2 분압 회로 (140)와, 상기 제 1 및 제 2 분압을 비교하기 위한 비교 회로 (160)를 포함하며, 그리고 상기 비교 회로 (160)는 상기 제 1 및 제 2 분압을 입력받는 차동 증폭기 (160a) (differential amplifier)와 상기 차동 증폭기 (160a)의 출력을 전원 전압 또는 접지 전압 레벨로 구동하기 위한 구동 회로 (160b)를 포함한다.
상기 제 1 분압 회로 (120)는 전원 전압(VCC) 및 접지 전압(VSS)을 받아들이기 위한 제 1 전원 단자 (1) 및 제 2 전원 단자 (2)사이에 직렬로 접속되는 저항들 (R1, R2)과 제 1 마스터 퓨즈 (Fm1)를 구비하고 있다. 제 2 분압 회로 (140)는 제 1 전원 단자 (1) 및 제 2 전원 단자 (2)사이에 직렬로 접속되는 저항들(R3, R4), 제 2 마스터 퓨즈(Fm2)를 포함한다. 비교 회로 (160)의 차동 증폭기 (160a)는 PMOS 트랜지스터들(161, 162)과 NMOS 트랜지스터들(163∼166)을 포함한다. 구동 회로 (160b)는 상기 차동 증폭기 (160a)의 출력단과 리던던시 디코더 회로 (200) 입력단 사이에 직렬로 연결되는 인버터들 (167, 168)로 구성된다.
도 3은 리던던시 디코더 회로의 구성을 상세하게 보여주는 회로도로서, 복수개의 디코딩 퓨즈들(Fd0, Fd0'∼ Fdi, Fdi')과, 어드레스 디코딩 신호(A0, A0'∼Ai, Ai')에 응답하여 온오프되는 NMOS 트랜지스터들 (204)로 구성되며, 결함 셀들의 구제가 필요한 경우에는 디코딩 퓨즈들(Fd0, Fd0'∼ Fdi, Fdi')이 절단되지만, 결함 셀들의 구제가 불필요한 경우에는 절단되지 않는다.
이하 상술한 바와 같은 구성을 갖는 리던던시 디코더 인에이블 회로와 리던던시 디코더 회로의 동작을 상세하게 설명하고자 한다.
도 4a는 비교 회로 입력 노드들의 전압레벨을 보여주는 도면이며, 도 4b는 리던던시 디코더 인에이블 회로의 출력 신호 전압 레벨을 보여주는 도면이다.
제 1 및 제 2 분압 회로 (120, 140)의 퓨즈들(Fm1, Fm2)은 절단되지 않으며 그 결과 저항비에 따라 분배된 전압을 비교 회로 (160)내의 차동 증폭기 (160a)의 제 1 입력 노드 (A)와 제 2 입력 노드 (B)로 입력한다. 이때, 제 2 입력 노드 (A)로 인가되는 분배 전압이 제 1 입력 노드 (B)로 인가되는 분배 전압보다 낮도록 저항들(R1, R2, R3, R4)의 값을 조절한다. 비교 회로의 차동 증폭기 (160a)로 입력되는 분배 전압들은 전압 분배 원리에 의해 VCC에 따라 선형적으로 증가하므로 공정상의 저항이 변화가 생기더라도 도 4a와 같이 A와 B의 대소는 그대로 유지된다.
상기와 같은 구성을 갖는 차동 증폭기 (160a)로부터 하이레벨의 비교 신호가 발생되면 이는 구동 회로 (160b)로 입력된다. 구동 회로 (160b)는 인버터들 (167, 168)을 통해 하이레벨의 비교 신호를 전원 전압레벨로 구동시키고, 이는 리던던시 디코더 회로 (200)로 전달된다. 상기 리던던시 디코더 회로 (200)는 상기 구동 회로 (160b)로부터 하이레벨의 신호를 인가받은 PMOS 트랜지스터 (202)가 턴오프됨에 따라 스탠 바이 상태(standby state)를 유지하게 된다.
결함 셀을 리던던시 셀들로 대체하기 위한 리페어 동작 수행하고자 한다면, 리던던시 디코더 인에이블 회로 (100)의 마스터 퓨즈들(Fm1, Fm2)중 Fm1이 절단된다. 그 결과, A 노드와 B 노드의 전압 레벨의 크기가 뒤바뀌게 된다. 이때, 마스터 퓨즈들(Fm1)이 불완전하게 절단되어 있더라도 상기 A노드와 B노드의 대소를 바꿀 수 있을 정도의 저항값을 지니고 있으면 비교 신호는 로우레벨로 천이하게 된다. 상기 비교 신호는 인버터 (167, 168)를 거쳐 접지 전압 레벨로 증폭된 후 리던던시 디코더 회로의 PMOS 트랜지스터 (202)의 게이트로 입력된다.
리던던시 디코더 회로 (200)의 노드 N1은 로우 레벨로 활성화되는 를 인가 받는 PMOS 트랜지스터 (201)와 상기 구동 회로 (160b)의 출력단에 접속되는 PMOS 트랜지스터 (202)가 턴온됨에 따라 하이레벨로 챠지된다. 그리고 칩 내에 결함 셀들이 전혀 존재하지 않게 되면 퓨즈는 절단되지 않고, NMOS 트랜지스터들(204)이 턴온되어 노드 N1을 접지전압레벨로 디스챠지시킨다. 이와 반대로 칩내에 결함 셀이 하나라도 존재하게 되면, 디코딩 퓨즈(Fdi)는 절단되고, N1은 하이레벨을 그대로 유지하게 된다.
앞서 설명한 바와 같이, 마스터 퓨즈가 불완전하게 절단되더라도 비교 회로의 입력 단들의 전압들을 바꿀 수 있을 정도의 저항 값을 갖게 되면 이는 구동 회로 (160b)를 통해 리던던시 디코더 회로 (200)를 인에이블 시킬 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명에 따른 리던던시 디코더 인에이블 회로의 마스터 퓨즈가 불완전하게 절단되더라도 리던던시 디코더 회로를 충분히 활성화시킬 수 있다.

Claims (5)

  1. 결함셀들을 구제하기 위한 리던던시 인에이블 회로 및 리던던시 디코더 회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 리던던시 인에이블 회로는,
    제 1 퓨즈를 가지며, 전원 전압을 분압한 제 1 레벨의 제 1 분압을 발생하되, 리던던시 동작이 요구될 때 상기 제 1 퓨즈가 절단되어 상기 제 1 레벨에 비해서 낮은 제 2 레벨의 상기 제 1 분압을 발생하는 제 1 분압 회로와;
    제 2 퓨즈를 가지며, 상기 전원 전압을 분압하여 상기 전원 전압과 상기 제 2 레벨 사이의 제 3 레벨을 가지는 제 2 분압을 발생하되, 상기 제 2 퓨즈가 절단될 때 상기 제 3 레벨에 비해서 높은 제 4 레벨의 상기 제 2 분압을 발생하는 제 2 분압 회로와;
    상기 제 1 및 제 2 분압들을 비교한 결과로서 비교 신호를 발생하는 비교 회로를 포함하되,
    상기 리던던시 디코더 회로는 제 1 퓨즈 절단시 출력되는 상기 비교 신호에 의해 활성화되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 분압 회로는,
    상기 제 1 분압이 출력되는 제 1 노드와;
    일단에 전원 전압이 인가되는 제 1 퓨즈와;
    상기 제 1 퓨즈의 타단과 상기 제 1 노드 사이에 연결되는 제 1 저항과; 그리고
    상기 제 1 노드와 접지 사이에 연결되는 제 2 저항을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 분압 회로는,
    상기 제 2 분압이 출력되는 제 2 노드와;
    일단이 전원 전압을 받아들이고, 타단이 상기 제 2 노드에 접속되는 제 3 저항과;
    일단이 상기 제 2 노드에 접속되는 제 4 저항과; 그리고
    상기 제 4 저항의 타단과 접지사이에 연결되는 제 2 퓨즈를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 분압이 상기 제 1 분압보다 클 때, 상기 리던던시 디코더 회로를 활성화시키는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 비교 회로는,
    상기 1 분압 및 제 2 분압을 비교하여 비교 신호를 발생하는 차동 증폭 회로 및;
    상기 비교 신호를 전원 전압 레벨로 구동하기 위한 구동 회로를 포함하는 반도체 메모리 장치.
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