KR0145221B1 - 반도체 메모리 소자의 스위치 회로 - Google Patents
반도체 메모리 소자의 스위치 회로Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000003111 delayed effect Effects 0.000 claims description 8
- 101150039167 Bex3 gene Proteins 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H03K—PULSE TECHNIQUE
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야 : 반도체 메모리 소자의 스위치 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 웨이퍼상태에서 퓨즈소거만으로 회로의 경로를 끊거나 연결할 수 있는 스위치 회로를 제공한다.
3. 발명의 해결방법의 요지 : 적어도 동일하거나 다른 입력신호를 수신하고 퓨즈 소거에 의한 스위치 특성이 반대인 제1, 2타입의 퓨즈회로와 상기 타입의 퓨즈회로들을 공통으로 입력단에 연결하는 것을 요지로 한다.
4. 발명의 중요한 용도 : 반도체 메모리 소자에 적합하다.
Description
제1, 2도는 종래의 금속옵션을 이용한 반도체 메모리 소자의 스위치 회로도.
제3도는 본 발명에 따른 반도체 메모리 소자의 스위치 회로도
제4도는 본 발명에 따른 다른 반도체 메모리 소자의 스위치 회로도
제5도는 본 발명에 따른 또 다른 반도체 메모리 소자의 스위치 회로도
제6, 7도는 제3, 4도의 제 A, B형 퓨즈 회로의 예를 도시한 도면
본 발명은 메모리 소자에 있어서, 스위치 회로에 관한 것으로, 특히 상기 반도체 메모리 장치내에서 퓨즈소거 만으로 쉽게 회로의 경로를 끊거나 바꿀수 있는 방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 스위치 회로에 있어서, 제1도는 한 측에는 입력신호 A를 수신하고, 다른 한 측에는 제100, 102, 104, 106, 108 스위치 단자와 접속된 다수개의 인버터(10, 11, 12, 13, 14, 15, 17, 18)에 의해 출력되는 신호를 수신하는 난드게이트(16)로 구비된 스위치 회로이며, 제2도는 입력신호 A, B, C, D, E를 난드게이트(20)와 노아게이트(21)와 인버터(22)의 다수개의 스위치단으로 구비된 스위치 회로를 도시한다. 따라서, 시간지연을 최적화 하기 위해서는 제1, 2도에서처럼 메탈옵션을 사용하여서 인버터 지연 체인(inverter delay chain)을 변경하거나 회로의 경로를 변경하였다. 그러나, 상기 메탈옵션을 사용할 경우 상기 인버터체인에 최적화된 시간지연을 얻기 위해서는 상기 지연체인을 복잡한 과정(예 : Focused Ion Beam : FIB)을 통하여 상기 시간지연을 얻어야 하면 상기 공정은 또한 추가의 마스크작업이 필요하게되는 문제점이 있다.
따라서, 본 발명의 목적은 상기 FIB 과정이나 추가의 마스크 공정없이 지연체인이나 회로의 경로를 변경할 수 있는 방법을 제공함에 있다.
본 발명의 다른 목적은 웨이퍼상태에서 퓨즈소거만으로 회로의 경로를 끊거나 연결할 수 있는 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 적어도 동일하거나 다른 입력신호를 수신하고 퓨즈 소거에 의해 스위치 특성이 반대인 제1, 2타입의 퓨즈회로와 상기 타입의 퓨즈회로들을 공통으로 입력단에 연결하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 제3도는 본 발명에 따른 반도체 메모리 소자의 스위치 회로도이다. 각각의 입력신호(A1, A2, A3-AN)에 접속된 퓨즈회로에 상기 퓨즈가 끊어지기 전에 스위치는 턴-온특성이 되고, 상기 퓨즈가 끊어진 후에 스위치는 턴-오프특성을 갖는 A형 퓨즈와, 상기 퓨즈를 끊기전에 스위치는 턴-오프특성이 되고 상기 퓨즈를 끊은 후에 스위치는 턴-온특성을 갖는 B형 퓨즈들의 출력을 공통으로 수신하는 입력단을 가진다. 이에 상기 퓨즈소거로 선택되어진 경로의 출력으로 선택되지 않은 퓨즈타입의 출력을 안정화시킨다. 부연하여 설명하자면, 상기 다수개의 입력신호 단자 한 개에 퓨즈를 끊기 전 스위치 특성이 턴-온인 상기 A형 퓨즈가 접속되고 그 나머지 단자에는 상기 스위치 특성과 반대인 상기 제B형 퓨즈들이 접속된다. 이 때, 상기 A형 퓨즈는 반드시 한 개이면 그 이유는 퓨즈타입이 공통으로 접속되므로 서로 상반된 신호가 만나게 될 경우에 쇼트(short)가 발생하기 때문이다.
상기 A형 퓨즈와 B형 퓨즈들로 이루어진 회로의 경로를 바꾸기 위해서는 우선 상시 A형 퓨즈의 퓨즈를 소거하고 단지 바꾸고자 하는 한 개 경로의 퓨즈를 소거함으로써 이루어진다. 이와같이하여 상기 퓨즈를 끊기 전, 후 다같이 스위치 특성이 턴-온상태인 경로는 한 개 뿐이되며 이 경로의 출력으로 인하여 공통으로 연결된 퓨즈형의 출력이 플로팅이 아닌 안정된 상태를 갖게 된다.
제4도는 인버터를 이용한 지연체인에 본 발명의 퓨즈회로를 접속하는 또 다른 실시예의 반도체 메모리 소자의 스위치 회로도이다.
낸드게이트(9) 한 측에는, 상기 입력신호를 제1, 2인버터로 지연된 신호를 수신하는 A형 퓨즈와, 제3, 4인버터로 지연된 신호를 수신하는 제1 B형 퓨즈와, 제5, 6인버터로 지연된 신호를 수신하는 제2 B형 퓨즈와, 제7, 8인버터로 지연된 신호를 수신하는 제3 B형퓨즈를 공통으로 수신하고, 다른 한 측에는 입력신호를 수신하는 상기 낸드게이트(9)로 이루어져 퓨즈소거만으로도 시간지연을 조절할 수 있는 효과가 있다.
제5도는 로직회로에 본 발명의 퓨즈회로를 접속하는 또 다른 실시예의 반도체 메모리 소자의 스위치 회로도이다.
입력신호 A, B를 수신하는 낸드게이트(10)의 출력단과 접속된 A형 퓨즈와, 입력신호 C, D를 수신하는 노아게이트(12)의 출력단과 접속된 제1 B형 퓨즈와, 입력신호 E를 반전하는 인버터(14)의 출력단에 접속된 제2 B형 퓨즈를 공통으로 연결한 인버터(16)로 이루어져 퓨즈의 소거 만으로 난드(10)에서 노아(12) 또는 인버터(14)로 경로를 바꿀수 있는 효과가 있다.
제6도와 제7도는 상기 A와 B형의 퓨즈회로의 예를 도시하고 있으며, 본 분야의 숙련된 자에게 있어 공지된 사항이다.
상기한 본 발명은 도면을 중심으로 예를 들어 한정하였지만 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (11)
- 반도체 메모리 소자의 스위치 회로에 있어서 : 적어도 동일하거나 다른 입력신호를 수신하고 퓨즈 소거에 의한 스위치 특성이 반대인 제1, 2 타입의 퓨즈회로와 상기 타입의 퓨즈회로들을 공통으로 입력단에 연결하는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 제1항에 있어서 : 상기 제1타입의 퓨즈회로는 퓨즈가 끊어지기 전에 스위치는 턴-온특성이 되고, 상기 퓨즈가 끊어진 후에 스위치는 턴-오프 특성을 갖는 것을 특징으로 하는 반도체 메모리 소자의 스위칭 회로.
- 제2항에 있어서 : 상기 제2타입의 퓨즈회로는 퓨즈를 끊기전에 스위치는 턴-오프특성이 되고 상기 퓨즈를 끊은 후에 스위치는 턴-온특성을 갖는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 제1항에 있어서 : 상기 제1타입의 퓨즈회로는 반드시 한 개로 이루어짐을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 반도체 메모리 소자의 스위치 회로에 있어서 : 퓨즈 소거에 의한 스위치 특성이 반대인 제 A, B타입의 퓨즈회로에 다수개의 지연수단을 접속하고 상기 타입의 퓨즈회로들을 공통으로 입력단에 연결하여 퓨즈 소거만으로 시간지연을 조절하는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 제5항에 있어서 : 상기 스위치 회로는 한 측에는, 상기 입력신호를 제1, 2 인버터로 지연된 신호를 수신하는 제1 A퓨즈와 제 3, 4인버터로 지연된 신호를 수신하는 제1 B형 퓨즈와, 제5, 6인버터로 지연된 신호를 수신하는 제2 B형 퓨즈와, 제7, 8인버터로 지연된 신호를 수신하는 제3 B형 퓨즈를 공통으로 수신하고, 다른 한 측에는 입력신호를 수신하는 상기 낸드게인트로 이루어져 퓨즈소거만으로도 시간지연을 조절하는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 반도체 메모리 소자의 스위치 회로에 있어서 : 퓨즈 소거에 의한 스위치 특성이 반대인 제 A, B타입의 퓨즈회로에 다수개의 논리소자를 접속하고 상기 타입의 퓨즈회로들을 공통으로 입력단에 연결하여 퓨즈 소거만으로 상기 논리소자의 경로를 변환하는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 제7항에 있어서 : 상기 스위치회로는 제1 입력신호를 수신하는 낸드게이트의 출력단과 접속된 A형 퓨즈와, 제2입력신호를 수신하는 노아게이트의 출력단과 접속된 제1 B형 퓨즈와, 제3입력신호를 반전하는 제1 인버터의 출력단에 접속된 제2 B형 퓨즈를 공통으로 연결한 제2인버터로 이루어져 퓨즈의 소거 만으로 상기 난드게이트에서 상기 노아게이트 또는 인버터로 경로를 바꿀수 있는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 제5항 내지 7항에 있어서 : 상기 A형 퓨즈회로는 퓨즈가 끊어지기 전에 스위치는 턴-온특성이 되고, 상기 퓨즈가 끊어진 후에 스위치는 턴-오프특성을 갖는 것을 특징으로 하는 반도체 메모리 소자의 스위칭 회로.
- 제5항 내지 7항에 있어서 : 상기 제 B형 퓨즈회로는 퓨즈를 끊기전에 스위치는 턴-오프특성이 되고 상기 퓨즈를 끊은 후에 스위치는 턴-온특성을 갖는 것을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
- 제5항 내지 7항에 있어서,상기 제1타입의 퓨즈회로는 반드시 한 개로 이루어짐을 특징으로 하는 반도체 메모리 소자의 스위치 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013264A KR0145221B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 소자의 스위치 회로 |
| JP8128290A JP2781375B2 (ja) | 1995-05-25 | 1996-05-23 | 信号経路選択用のスイッチ回路 |
| US08/651,801 US5726585A (en) | 1995-05-25 | 1996-05-24 | Switching circuit for use in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013264A KR0145221B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 소자의 스위치 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960042767A KR960042767A (ko) | 1996-12-21 |
| KR0145221B1 true KR0145221B1 (ko) | 1998-08-17 |
Family
ID=19415395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013264A KR0145221B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 소자의 스위치 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5726585A (ko) |
| JP (1) | JP2781375B2 (ko) |
| KR (1) | KR0145221B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6413410B1 (en) * | 1996-06-19 | 2002-07-02 | Lifescan, Inc. | Electrochemical cell |
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| KR100287541B1 (ko) | 1998-05-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 |
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| US6281709B1 (en) | 1999-08-31 | 2001-08-28 | Micron Technology, Inc. | Fuse option for multiple logic families on the same die |
| KR100546300B1 (ko) * | 1999-10-01 | 2006-01-26 | 삼성전자주식회사 | 칩 정보 출력회로 |
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| KR100403342B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 타이밍 조절 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-05-25 KR KR1019950013264A patent/KR0145221B1/ko not_active IP Right Cessation
-
1996
- 1996-05-23 JP JP8128290A patent/JP2781375B2/ja not_active Expired - Fee Related
- 1996-05-24 US US08/651,801 patent/US5726585A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08329822A (ja) | 1996-12-13 |
| KR960042767A (ko) | 1996-12-21 |
| US5726585A (en) | 1998-03-10 |
| JP2781375B2 (ja) | 1998-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment | ||
| EXPY | Expiration of term |