JPH06318864A - フィールドプログラマブルゲートアレイ - Google Patents

フィールドプログラマブルゲートアレイ

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JPH06318864A
JPH06318864A JP5106999A JP10699993A JPH06318864A JP H06318864 A JPH06318864 A JP H06318864A JP 5106999 A JP5106999 A JP 5106999A JP 10699993 A JP10699993 A JP 10699993A JP H06318864 A JPH06318864 A JP H06318864A
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potential
wiring
wirings
voltage
voltage supply
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JP5106999A
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Makoto Takahashi
橋 誠 高
Fumitoshi Hatori
鳥 文 敏 羽
Kazutaka Nogami
上 一 孝 野
Masanori Uchida
田 正 典 内
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 プログラマブル素子のプログラミングを実現
可能とすると共に、アンチヒューズのプログラム時にす
でにプログラム済のアンチヒューズの影響を排除し、プ
ログラム中の消費電力を低下させるとともにロジックブ
ロックやプログラム手順に対する制約をとりのぞき、さ
らに、配線リソースのテストを高速化する。 【構成】 アンチヒューズＡ２２がプログラムされてい
る状態で、アンチヒューズＡ２１をプログラムしようと
する時、プログラム対象とするプログラマブル素子が接
続された第１、第２のＣ１，Ｒ２配線間にはプログラミ
ング電圧が与えられる。これ以外のプログラマブル素子
が接続された第１、第２の配線間にはプログラミング電
圧よりも小さい電圧を与えた後に浮遊状態となるため電
源間の短絡が生じない。また、被試験配線にある電位を
与え、一端にそれと反対の電位を与え、他端における電
位を判定することにより、配線リソースの試験を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ：FieldProgrammable Gate
Array)に関する。
【０００２】
【従来の技術】プログラマブル・アレイを用いた回路
は、特定用途向けＩＣ（ASIC:Application Specified I
C ）などの少量生産品や試作用ＩＣとして用いられてき
た。従来から、このようなプログラマブル・アレイを用
いた回路として、マスクレベルでカスタマイズされる、
即ち需要者の要求する仕様のものにされるゲートアレイ
（ＧＡ）やスタンダードセル（ＳＣ）、ユーザ自身の手
元でカスタマイズされるＰＬＡ（Programmable Logic A
rray）などが代表的なものとして用いられてきている。
ＳＣは、ＬＳＩ内で使用される論理回路ブロックをあら
かじめコンピュータに登録しておき、コンピュータの自
動処理によって、これらの論理回路ブロックを配置・配
線してユーザが所望の製品をつくるものである。またＧ
Ａは、論理ゲートを構成する基本回路をあらかじめ半導
体基板上にアレイ状に形成しておき、スタンダードセル
と同様に、自動配線により配線パターンを決定してユー
ザが所望するＬＳＩを作るものである。これらは、始め
からすべて設計する必要がある通常のＬＳＩに比べる
と、開発期間が短いという利点を有する。しかし、これ
らの方式でも、ユーザが設計し、自動配置・配線が終わ
った後に製造工程が必要であり、設計完了から製品完成
まで、数週間から数ケ月かかるという問題がある。即ち
ＧＡやＳＣは任意の論理回路を実現できるという利点が
ある反面、ＰＬＡに比較して開発費が高く開発期間も長
いという欠点がある。これに対し、ＰＬＡは、低コスト
・短期間でカスタマイズできるものの、実現可能な回路
に制限がある。近年、これら両者のデバイスの短所を補
うべく、ＧＡのように任意の回路を、ＰＬＡのようにユ
ーザの手元で開発できるという特徴を有するＦＰＧＡと
呼ばれるデバイスが開発されている。このＦＰＧＡは、
複数あるいは単体のトランジスタからなる基本セルと、
それらを繋ぐための配線及びプログラマブル素子を予め
配置しておき、ユーザがそれらのプログラマブル素子を
プログラムすることにより所望の回路を得るものであ
る。このようなデバイスとして、プログラマブル素子や
基本セルの異なるさまざまなデバイスが開発されてい
る。
【０００３】次に、上記プログラマブル素子として、例
えば、ロジックブロックにつながる縦横の配線の交叉部
分を導通／遮断するためにアンチヒューズを用いた、Ｆ
ＰＧＡについて説明する。
【０００４】図１には、プログラマブル素子としてアン
チヒューズＡを用いたＦＰＧＡを示す。これらのアンチ
ヒューズＡのうちの任意のものを選択的にプログラムす
ることにより、所望の論理回路が得られる。各アンチヒ
ューズＡは、図中縦方向に走る第１の配線群ＬＧ１と、
横方向に走る第２の配線群ＬＧ２との交叉部分に設けら
れている、第１の配線Ｃと第２の配線Ｒは立体的に交叉
している。これらの配線群を配線リソースと呼ぶことも
ある。そして、各アンチヒューズＡは、未プログラム状
態においては、第１の配線と第２の配線を遮断した状態
にあり〔図２（ａ）参照〕、プログラム済の状態におい
ては、第１の配線と第２の配線を接続した状態となる
〔図２（ｂ）参照〕。以後の例においてもプログラム
前、プログラム済のアンチヒューズのシンボルとしてそ
れぞれ図２の上方に示したものを用いる。
【０００５】図３はプログラムの手順を説明するため
に、図１におけるロジックブロックＬＢを省略し、配線
群とその交叉部分に存在するアンチヒューズを抜き出し
て描いたものである。図３（ａ）に示すのはプログラム
前の状態であるが、この状態からＡ２２で示すアンチヒ
ューズをプログラムするには、例えば、配線Ｃ２、Ｒ２
にそれぞれプログラム電位ＶＰＰ、接地電位ＧＮＤを与
えその他の配線には中間電位（約ＶＰＰ／２）を与えれ
ばよい。その結果、非選択のアンチヒューズの両端には
アンチヒューズがプログラムされない電位差しか印加さ
れず、アンチヒューズＡ２２の両端のみにプログラム電
圧が印加されるので選択的にプログラムすることができ
る。アンチヒューズＡ２２のプログラム中の電位関係を
示したのが図３（ｂ）である。続いて（ｃ）に示すよう
にアンチヒューズＡ２１をプログラムしようとしてＣ
１、Ｒ２にそれぞれプログラム電位ＶＰＰ、接地電位Ｇ
ＮＤを与え、その他の配線には中間電位（ＶＰＰ／２）
を与えようとすると、既にプログラム済みでＲ２とＣ２
を短絡しているアンチヒューズＡ２２により、接地電位
と中間電位の間が接続され、過大な電流が流れてしま
う。この電流はプログラムされたアンチヒューズ数に比
例して大きくなる。このためプログラム中の消費電力が
大きくなったり、場合によっては配線群に意図した電位
が印加されずに、選択のアンチヒューズがプログラムで
きないなどの問題があった。
【０００６】また図８は、あらかじめ入力端子Ｇ１、Ｇ
２を共通とした、あるいはプログラムにより入力を共通
とした複数のロジックブロックの出力部を示したもので
あり各ロジックブロックＬＢ１〜ＬＢ６をＭＩＬ記号で
示すと図９のようになる。図８中Ｖ１、Ｖ２はプログラ
ム終了後に、それぞれ電源電位、接地電位を与えるため
の配線であるが、プログラム中は浮遊電位としてある。
その理由は、入力端子Ｇ１、Ｇ２の電位の如何によら
ず、ロジックブロックＬＢ１、ＬＢ３、ＬＢ４、ＬＢ６
においては、出力部を構成するｐ型電界効果トランジス
タ、ｎ型電界効果トランジスタのうち少なくとも一方が
ＯＮ状態にあり、プログラムするために配線Ｒ１，Ｒ
３，Ｒ４，Ｒ６に印加した電位が電源位置、あるいは接
地電位と短絡され消費電流が大きくなったりプログラム
が正常に行われない可能性があるためである。
【０００７】今、先ず配線Ｒ１、Ｃ２を互いに接続する
場合を考える。この時には図１０に示すように、Ｒ１、
Ｃ２にそれぞれ、接地電位ＧＮＤ、プログラム電位ＶＰ
Ｐを、与え、その他の配線には中間電位を与えれば良
い。これによりアンチヒューズＡ１２の絶縁が破壊され
Ｒ１、Ｃ２が短絡される。続いて、アンチヒューズＡ６
２をプログラムすることを考える。この時図１１に示す
様に、Ｃ２にプログラム電圧ＶＰＰを、Ｒ６に接地電位
ＧＮＤを、その他の配線に中間電位を与えればよいが、
この場合、以下のような問題がある。Ａ１２が既に短絡
状態にあるのでＲ１はＣ２と同じプログラム電位ＶＰＰ
になるが、この電位は、入力端子Ｇ１の電位の如何によ
らず、ロジックブロックＬＢ１、ＬＢ６の出力部を構成
するｐ型電界効果トランジスタ、ｎ型電界効果トランジ
スタのうち少なくとも一方が同時にＯＮ状態にあること
から、Ｖ１あるいはＶ２を通じてＲ６に出力されること
になる。ところが、Ｒ６には別途に接地電位が与えられ
ているため、プログラム電圧ＶＰＰと接地電位間で短絡
が生じ過大な電流が流れることになる。さらに、最悪の
場合にはアンチヒューズＡ６２の両端には必要なプログ
ラム電位が印加されずにプログラムできなくなる。これ
を回避するには、入力端子を共通とするロジックブロッ
クを使用しない、或いは、複数のロジックブロックの入
力を短絡するプログラムを行う前に出力をプログラムし
なければならない、など、構成できる回路やプログラム
手順に制約を設けることになる。
【０００８】また、上記のようなＦＰＧＡ ＬＳＩにお
いては、プログラム前には内部の配線同士が接続されて
いないため、配線自信の断線や他の部分との短絡などの
不良が存在した場合、プログラムが正常に行われていて
も、回路がユーザの設計通りに動作しない可能性があ
る。したがって、ＦＰＧＡ ＬＳＩ中に存在する配線リ
ソースの断線や他の部分との短絡の有無を出荷前に試験
し不良品を排除しておくことが必要不可欠である。この
試験は各配線の一端に電圧を与え、この一端とは異なる
他方の端へ流れる電流を測定したり、被試験配線とこれ
に交叉あるいは隣接する配線との間に電位差を与えこの
間に流れる電流を測定する必要がある。しかし、電流の
測定を外部装置で行うには時間を要するため試験時間が
かかりすぎその結果生産コストが高くなるという問題が
あった。
【０００９】
【発明が解決しようとする課題】上記のようにアンチヒ
ューズを用いたＦＰＧＡには、あるアンチヒューズをプ
ログラムした後、他のアンチヒューズをプログラムしよ
うとすると消費電力が増加したり、誤書き込みが生じる
ことの他に、プログラム済のアンチヒューズの影響を考
えた回路構成やプログラム順序に制約を設けたりしなけ
ればならない等の欠点があった。またユーザの設計した
回路によっては、プログラムが実現できない場合もあっ
た。さらに、配線リソースの断線・短絡の試験には時間
がかかりすぎるという問題もあった。
【００１０】本発明は上記に鑑みてなされたもので、そ
の目的は、ＦＰＧＡにおいて、アレイ状に配置されたプ
ログラマブル素子のプログラミングを実現可能とし、ア
ンチヒューズのプログラム時にすでにプログラム済のア
ンチヒューズの影響を排除して、プログラム中の消費電
力を低下させるとともにロジックブロックやプログラム
手順に対する制約をとりのぞくことにある。さらに、配
線リソースのテストを高速化することも目的とする。
【００１１】
【課題を解決するための手段】本発明のＦＰＧＡは、第
１の配線の複数からなる第１配線群と、第２の配線の複
数からなる第２配線群と、前記第１、第２の配線の各交
叉部分にアレイ状に設けられ、一端が前記第１の配線に
接続され、他端が前記第２の配線に接続され、前記第
１、第２の配線間にプログラミング電圧を印加すること
によりプログラムされて、前記第１、第２の配線の遮断
と導通の一方から他方へ切り換わるプログラマブル素子
の複数と、前記第１、第２の配線に電圧を与える電圧供
給手段であって、プログラム対象とするプログラマブル
素子が接続された第１、第２の配線間にはプログラミン
グ電圧を与え、プログラム対象外のプログラマブル素子
が接続された第１、第２の配線間には前記プログラミン
グ電圧よりも小さい中間の電位を与えた後に浮遊状態と
することができる、電圧供給手段と、を備えるものとし
て構成される。
【００１２】また、本発明のＦＰＧＡは、第１の配線の
複数からなる第１の配線群と、第２の配線の複数からな
る第２の配線群と、前記第１の配線と第２の配線の交叉
部分に設けられ、一端が前記第１の配線に接続され、他
端が前記第２の配線に接続され、その両端にプログラム
電圧を印加することにより両者を選択的に導通あるいは
遮断するスイッチング手段と、少なくとも１つの入力端
子と、少なくとも１つの出力端子を有し、それらの出力
端子の少なくとも一つが前記第１の配線のいずれかと接
続された回路ブロックの複数と、前記回路ブロックの出
力端子を、少なくとも前記スイッチング手段のプログラ
ム時に、入力端子の電位によらず、電源線ならびに接地
線の少なくとも一方と遮断することができる手段とを備
えるこものとして構成される。
【００１３】さらに、本発明のＦＰＧＡは、第１の配線
の複数からなる第１の配線群と、第２の配線の複数から
なる第２の配線群と、前記第１の配線と第２の配線の交
叉部分に設けられ、一端が前記第１の配線に接続され、
他端が前記第２の配線に接続され、その両端にプログラ
ム電圧を印加することにより両者を選択的に導通あるい
は遮断するスイッチング手段とを含み、前記配線群に不
良が存在するか否かを試験するにあたり、被試験配線の
一方の端に接続された高電位あるいは低電位を与える電
圧供給手段と、前記一方の端に設けられた電圧供給手段
が供給する電位と逆の電位を、その配線に与える電圧供
給手段と、前記一方の端とは異なる他方の端に接続さ
れ、他方の端の電位が前記一方の端に設けられた電圧供
給手段が与える電位であるか否かを判定する手段とを備
えるものとして構成される。
【００１４】
【作用】本発明においては、プログラム対象とするプロ
グラマブル素子が接続された第１、第２配線間にはプロ
グラミング電圧が与えられる。これ以外のプログラマブ
ル素子が接続された第１、第２の配線間にはプログラミ
ング電圧よりも小さい電圧を与えた後に浮遊状態となる
ためプログラム済のプログラマブル素子に起因する電源
間の短絡が生じない。
【００１５】本発明においては、プログラマブル素子が
接続された、ロジックブロックの出力線を電源線から遮
断可能としたので、ロジックブロックやプログラム手順
に対する制約が無くなる。
【００１６】本発明においては配線リソースの試験を高
速に実現することができる。
【００１７】
【実施例】図４に本発明の第一の実施例を示す。この図
は既にアンチヒューズＡ２２がプログラムされている状
態で、アンチヒューズＡ２１をプログラムするときの電
位状態を規定している。記号Ｆはその配線が中間電位を
与えられた後に浮遊状態となっていることを意味してい
る。したがって、既にアンチヒューズＡ２２によりＲ２
と短絡されている配線Ｃ２は、Ｒ２と同じ接地電位ＧＮ
Ｄとなり、図３（ｃ）に示した例のような中間電位と接
地電位との間での短絡は生じない。したがって、プログ
ラム中の消費電力が激減するとともに、アンチヒューズ
Ａ２１の両端には確実にプログラム電圧が印加され正常
にプログラムが行われる。
【００１８】図５には図４の電位状態を実現するための
回路例とそのプログラム中の電位例を示したものであ
る。配線Ｒ１、Ｒ２、Ｒ３…の一端にはｎ型電界効果ト
ランジスタＴｒｎ１、Ｔｒｎ２、Ｔｒｎ３…を接続し、
Ｃ１、Ｃ２、Ｃ３…の一端にはｐ型電界効果トランジス
タＴｒｐ１、Ｔｒｐ２、Ｔｒｐ３…を接続する。それら
のゲートをそれぞれＧｎ１、Ｇｎ２、Ｇｎ３…、Ｇｐ
１、Ｇｐ２、Ｇｐ３…とする。図５（ａ）、（ｂ）はア
ンチヒューズＡ２２が既にプログラムされている状態
で、アンチヒューズＡ２１をプログラムする場合の電位
状態を２段階に別けて描いたものである。まず図５
（ａ）のようにＴｒｎ１、Ｔｒｎ２、Ｔｒｎ３…、Ｔｒ
ｐ１、Ｔｒｐ２、Ｔｒｐ３…の配線と接続されていない
側のドレイン端子に中間電位（約ＶＰＰ／２）を、ゲー
ト端子Ｇｎ１、Ｇｎ２、Ｇｎ３…にはプログラム電圧Ｖ
ＰＰを、ゲート端子Ｇｐ１、Ｇｐ２、Ｇｐ３…には接地
電位ＧＮＤを与え、すべての配線リソースに中間電位を
与える。続いて、（ｂ）のようにアンチヒューズＡ２１
の位置で交叉している配線Ｒ２、Ｃ１と接続されている
Ｔｒｎ２、Ｔｒｐ１の配線と接続されていない側のドレ
イン端子にそれぞれ、接地電位ＧＮＤ、プログラム電位
ＶＰＰを与え、その他の電界効果トランジスタの配線群
と接続されていない側のドレイン端子には中間電位を与
える。またゲート端子Ｇｎ２にプログラム電圧ＶＰＰ
を、その他のｎ型電界効果トランジスタのゲート端子に
は接地電位ＧＮＤを与える。さらに、ゲート端子Ｇｐ１
に接地電位ＧＮＤを、その他のｐ型電界効果トランジス
タのゲート端子にはプログラム電位ＶＰＰを与える。こ
れによりＴｒｎ２、Ｔｒｐ１のみＯＮ状態、他の電界効
果トランジスタはＯＦＦ状態になる。したがってＲ２、
Ｃ１はそれぞれ接地電位、プログラム電位となりその他
の配線リソースのうち既にプログラムされているアンチ
ヒューズによりＲ２、Ｃ１と短絡されていない配線は中
間電位に保たれたまま浮遊状態にある。即ち、プログラ
ムしようとするアンチヒューズＡ２１にはプログラム電
位ＶＰＰが与えられてプログラムされる。また、アンチ
ヒューズＡ２２がプログラムされているとしても、配線
Ｃ２が浮遊状態にあることから、配線Ｃ２から配線Ｒ２
（ＧＮＤ電位）に短絡電流は流れない。つまり、以上に
より図４と同じ電位状況となり、アンチヒューズＡ２１
は正常にプログラムされる。図６（ａ）、（ｂ）は、こ
の後さらにアンチヒューズＡ３１をプログラムしようと
した場合の電位状態を２段階に別けて描いたものであ
る。即ち、図６（ａ）に示すように各端子にそれぞれ電
位を与え、各配線Ｃ１、Ｃ２、…；Ｒ１、Ｒ２、…を中
間電位ＶＰＰ／２にプリチャージする。この後、図６
（ｂ）に示すように各端子にそれぞれ電位を与えて、対
象とするアンチヒューズＡ３１にプログラム電位がかか
るようにする。つまり、配線Ｃ１をプログラム電位ＶＰ
Ｐとし、配線Ｒ３をＧＮＤ電位とする。その他の配線の
うち、すでにプログラムされたアンチヒューズによりＲ
３、Ｃ１と短絡されていないものは、Ｖｐｐ／２に保た
れたまま浮遊状態にある。従って、配線Ｒ３（ＧＮＤ電
位）と中間電位、Ｃ２（プログラム電位Ｖｐｐ）と中間
電位の間で、短絡電流は流れない。よって、３つ目のア
ンチヒューズＡ３１も適正にプログラムされる。
【００１９】図７は第一の実施例のさらに具体的な回路
例を示したものである。ＲＤ１、ＲＤ２はロウデコー
ダ、ＣＤ１、ＣＤ２はカラムデコーダであり、制御回路
（図中ＣＯＮＴＲＯＬと示した）からの制御信号とアド
レスデータに応じて、レベル選択回路ＬＳＲ１、ＬＳＲ
２、ＬＳＲ３、…、ＬＳＲｍ、ＬＳＣ１、ＬＳＣ２、Ｌ
ＳＣ３、…、ＬＳＣｎや配線リソースに接続された電界
効果トランジスタのゲート端子Ｇｎ１、Ｇｎ２、Ｇｎ
３、…、Ｇｎｍ、Ｇｐ１、Ｇｐ２、Ｇｐ３、…、Ｇｐｎ
を制御する。これにより、選択されたアンチヒューズの
両端に繋がる配線に図５、６に示したような電位を与え
ることができる。なお、制御回路への入力信号ＣＴＲＬ
１、ＣＴＲＬ２、…、ＣＴＲＬｋやアドレス信号はユー
ザの設計した回路に応じて設計支援ソフトウェアにより
発生されたデータを書き込み装置を介して入力されるも
のである。
【００２０】図１２は、本発明の第二の実施例を示した
ものである。この実施例では各ロジックブロックＬＢ１
〜ＬＢ６と電源線との間に遮断用の素子Ｓｐ１〜Ｓｐ
６、Ｓｎ１〜Ｓｎ６を挿入したものである。これらの素
子は、２つの端子を有しその端子間を短絡状態あるいは
遮断状態のいずれかに保つという特性を持ち、少なくと
も、ロジックブロックの出力線Ｒ１〜Ｒ６に一端を接続
されているアンチヒューズをプログラムする際には電源
線Ｖ１、Ｖ２とロジックブロックＬＢ１〜ＬＢ６とを断
線状態にしている。
【００２１】図１３、１４は、アンチヒューズＡ１２、
Ａ６２を順次プログラムする場合の電位状態を示したも
のである。まずアンチヒューズＡ１２をプログラムする
には図１３に示す電位を与える。次に図１４に示す電位
を印加し、アンチヒューズＡ６２をプログラムする。こ
の場合、各ロジクブロックＬＢ１〜ＬＢ６の出力線Ｒ１
〜Ｒ６と電源線Ｖ１，Ｖ２とは、遮断用素子Ｓｐ１〜Ｓ
ｐ６、Ｓｎ１〜Ｓｎ６により断線状態であるため図１１
で説明したような現象が生じることはない。すなわち、
Ｃ２に与えられたプログラム電圧が、既にプログラム済
みのアンチヒューズＡ１２、ロジックブロックの出力部
を構成する電界効果トランジスタ、電源線Ｖ１またはＶ
２を経由してＲ６に出現し別途与えられている接地電位
と短絡されるようなことが無い。従って、消費電力が激
減し、また、選択されたアンチヒューズのプログラム手
順を変更したり、ユーザが設計する回路に制限を付ける
こと無しに、確実にプログラムすることができる。選択
されたすべてのアンチヒューズがプログラムされた後
に、遮断用素子Ｓｐ１〜Ｓｐ６、Ｓｎ１〜Ｓｎ６を、断
線状態から導通状態とする走査を行い、Ｖ１に電源電
位、Ｖ２に接地電位を与えるとユーザの希望する動作を
行う回路が得られる。
【００２２】図１５は本発明の第三の実施例を示したも
のであり、第二の実施例における遮断用素子Ｓｐ１〜Ｓ
ｐ６、Ｓｎ１〜Ｓｎ６としてアンチヒューズＡｐ１〜Ａ
ｐ６、Ａｎ１〜Ａｎ６を用いたものである。従って、そ
の効果についての説明は第二の実施例と同様であるので
省略する。これらのアンチヒューズは各ロジックブロッ
クＬＢ１〜ＬＢ６の出力線Ｒ１〜Ｒ６に一端を接続され
ているアンチヒューズのうち選択されたものすべてのプ
ログラムが終了した後に初めてプログラムされて電源線
Ｖ１、Ｖ２とロジックブロックが接続される。Ｖ１に電
源電位、Ｖ２に接地電位を与えれば、最終的にユーザの
設計した回路が得られる。
【００２３】図１６は本発明の第四の実施例を示したも
のであり、第二の実施例における遮断用素子Ｓｐ１〜Ｓ
ｐ６としてｐ型電界効果トランジスタＴｐ１〜Ｔｐ６
を、遮断用素子Ｓｎ１〜Ｓｎ６としてｎ型電界効果トラ
ンジスタＴｎ１〜Ｔｎ６を用いたものである。従って、
その効果についての説明は第二の実施例と同様であるの
で省略する。これらの電界効果トランジスタはＧＮ、Ｇ
Ｐ端子に与える電位でＯＮ、ＯＦＦを制御することがで
きる。そして、各ロジックブロックＬＢ１〜ＬＢ６の出
力線Ｒ１〜Ｒ６に一端を接続されているアンチヒューズ
がプログラムされている間はＧＮを接地電位、ＧＰをプ
ログラム電位としてトランジスタＴｐ１〜Ｔｐ６，Ｔｎ
１〜Ｔｎ６をＯＦＦ状態としておく。選択されたすべて
のアンチヒューズのプログラムが終了した後ＧＮを電源
電位、ＧＰを接地電位として電源線Ｖ１、Ｖ２を各ロジ
ックブロッと接続する。そして、Ｖ１に電源電位、Ｖ２
に接地電位を与えればユーザの設計した回路が得られ
る。
【００２４】図１７は本発明の第五の実施例を示したも
のである。これはＦＰＧＡ ＬＳＩ中の配線リソースに
断線が無いか否か、また他の配線リソースなどと短絡し
ていないかどうかを高速で判定するための試験装置であ
る。以下、この実施例の構成を説明する。被試験配線Ｌ
０の一方の端にｐ型電界効果トランジスタＴ１を接続
し、一方のドレイン端子Ｖｉｎには少なくとも被試験配
線Ｌ０の試験を行うときには電源電圧ＶＤＤを与えるこ
とができるようになっている。この電界効果トランジス
タのゲート端子をφG と呼ぶ。そして、被試験配線Ｌ０
の前記一方の端とは反対側にある他方の端にはｐ型電界
効果トランジスタＴ３、Ｔ４、ｎ型電界効果トランジス
タＴ５を図のように接続した電源電圧検出回路ＰＤが設
置されている。そして前記被試験配線Ｌ０の他方の端は
ＰＤを構成するｐ型電界効果トランジスタＴ４のゲート
に接続されている。また前記電界効果トランジスタＴ
３、Ｔ５のゲート端子は接続されて共通端子となってお
り、φT と呼ぶ。さらに被試験配線Ｌ０にはｎ型電界効
果トランジスタＴ２が接続されており、そのもう一方の
ドレイン端子は接地されている。この電界効果トランジ
スタのゲート端子をφPと呼ぶ。また、Ｔ４とＴ５の共
通に接続されたドレイン端子が出力端子Ｖｏｕｔとなっ
ており少なくとも試験を行っている間には外部電圧計に
よりこの電位を読み取ることができるようになってい
る。
【００２５】この回路を用いて配線リソースの試験を行
うにはＶｉｎ端子を電源電圧ＶＤＤに固定し、前記
φG 、φP 、φT の各端子に試験信号発生器を接続、図
２０に示したようなタイミングでその信号電圧を変化さ
せる。この時、被試験配線Ｌ０に隣接あるいは交叉する
配線リソースは接地電位に固定しておく。そして、図２
０に示したｔ3 、ｔ5 の時点で電圧を観測し、その電圧
が電源電圧であったならば、それぞれ、断線、短絡があ
ることが判定できる。電圧の測定は電流の測定に比較し
て高速で行えるため試験時間の大幅な短縮を可能にして
いる。以下に本実施例の不良判定原理を図１８、図１９
を用いて説明する。図１８は被試験配線Ｌ０に断線が無
いか否か、また図１９は被試験配線Ｌ０が他の配線リソ
ースなどと短絡していないかどうかの試験する場合の原
理を説明するために描かれたものである。
【００２６】まず、図１８に示すような被試験配線Ｌ０
の断線Ｃが存在した場合を考える。図２０の信号のタイ
ミング図によれば、時刻ｔ0 においてＴ２はＯＮ状態に
あるためＴ４のゲート端子が接地電位となりＴ４はＯＮ
状態となる。その後Ｔ２はＯＦＦとなるが、ゲート端子
電位は他の電圧源と低抵抗で接続されない限り、接地電
位を保持した浮遊状態となる。つづいて、ｔ1 において
Ｔ１のゲート端子が接地電位となってＴ１はＯＮ状態に
なる。この時、断線Ｃが無ければＴ４のゲート端子に電
源電圧が到達する筈である。しかし、断線Ｃが存在する
ときにはＴ４のゲート端子電位は依然として接地電位を
保持した浮遊状態のままでありＴ４はＯＮ状態を維持し
ている。したがってｔ3 の時点では、φT が接地電位で
あるためＴ３、Ｔ４ともにＯＮ状態となり、ｔ2 の時点
で一旦接地電位に設定され浮遊状態となっているＶｏｕ
ｔ端子には電源電位が出力され断線不良があることが判
明する。因みに、断線Ｃがない場合はｔ1 の時点で、Ｔ
４のゲート電位が電源電圧に更新されＴ４はＯＦＦ状態
となるためＶｏｕｔは、ｔ2 の時点で設定された接地電
位を保持したままｔ3 に至り断線不良がないと判定され
る。
【００２７】次に、図１９に示すような被試験配線Ｌ０
が他の配線リソースなどとの間に短絡やリークが存在し
た場合を考える。この場合、少なくとも被試験配線Ｌ0
に隣接、交差する配線の電位は接地電位としておく。図
中、短絡あるいはリークのコンダクタンスをＧleak、配
線の浮遊容量をＣL で示す。Ｇleakが電界効果トランジ
スタＴ１のチャネルコンダクタンスよりも大きければ、
前記の断線の有無の試験において、ｔ1 の時点でＴ４の
ゲート電圧が電源電位に更新されず、ｔ2 の時点で一旦
接地電位に設定されていたＶｏｕｔ端子には電源電位が
出力される。したがって、ｔ3 の時点での判定で不良と
なる。しかし、Ｇleakが電界効果トランジスタＴ１のチ
ャネルコンダクタンスよりも小さければ、前記の断線の
有無の試験では不良と判定できない。しかしこの場合
は、ｔ4 でφG が電源電位となるので電界効果トランジ
スタＴ１がＯＦＦ状態となり被試験配線Ｌ０は浮遊状態
となる。そしてＣL に蓄えられた電荷がＧleakに応じた
電流で抜けて行き、被試験配線Ｌ０の電位は、ある時間
τが経過した後では、電界効果トランジスタＴ４のしき
い値ＶｔｈT4以上に下がるためＴ４はＯＮ状態となる。
このτがｔ4 からｔ5までの時間Ｔjudegeより短けれ
ば、ｔ5 ではＶｏｕｔ端子には電源電位が出力され、被
試験配線Ｌ０が他の配線リソースとの間に短絡あるいは
リークがあると判定される。一方τがＴjudegeよりも長
ければＴ４はＯＦＦ状態のままであり、ｔ5 においては
Ｖｏｕｔは接地電位を保持、被試験配線Ｌ０が他の配線
リソースとの間に短絡あるいはリークが無いと判定され
る。このτは被試験配線Ｌ０の許容平均リーク電流をＩ
leakとすると、τ＝ＣL ×｜ＶｔｈT4｜／Ｉleakで決定
される。したがって本実施例は許容リーク電流に応じ
て、判定時間Ｔjudegeを設定する必要がある。すなわ
ち、Ｔjudegeを長くとれば、より小さいリークを検出で
き、Ｔjudegeを短くとれば大きなリークしか検出できな
い。定量的に言うとＴjudege＝ＣL ×｜ＶｔｈT4｜／Ｉ
leakとするとＩleak以上のリークを検出できることにな
る。
【００２８】図２１は本発明の第六の実施例を示したも
のである。これは第五の実施例と同様で、ＦＰＧＡ Ｌ
ＳＩ中の配線リソースに断線が無いか否か、また他の配
線リソースなどと短絡していないかどうかを高速で判定
するための試験装置である。第五の実施例との相違点は
複数の配線リソースを試験用の電界効果トランジスタＴ
６、Ｔ７、Ｔ８により直列に接続したもの全体を被試験
配線Ｌ０としている点である。この場合、少なくとも試
験実施中には、Ｔ６、Ｔ７、Ｔ８のゲート電位を接地電
位とし、Ｔ６、Ｔ７、Ｔ８をＯＮ状態としておく必要が
ある。検出原理は第五の実施例と同様であるので省略す
る。
【００２９】なお、本発明は上記実施例以外にも以下に
述べるような種々の変形が考えられる。まず第一の実施
例においては選択したアンチヒューズと交叉する行方向
の配線に接地電位を与え、列方向の配線にプログラム電
位を与えているが、これとは逆に行方向の配線にプログ
ラム電位を与え、列方向の配線に接地電位を与えるよう
にしても良い。同様なことは実施例二〜実施例三でも成
り立つ。また、第五の実施例では図１７中の電界効果ト
ランジスタのタイプを反転させたものとしても良い。す
なわちＴ１、Ｔ３、Ｔ４をｎ型電界効果トランジスタと
し、Ｔ２、Ｔ５をｐ型電界効果トランジスタとしても良
い。ただしその場合この図中の電源電位は接地電位に、
接地電位は電源電位に置き換えるものとする。さらに、
図２０の入力電位も反転させ電源電位は接地電位に、接
地電位は電源電位に置き換えなければならない。同様な
ことは実施例六でも成り立つ。その他、本発明の趣旨を
逸脱しない範囲で様々の変形が可能である。
【００３０】
【発明の効果】本発明によればアンチヒューズをスイッ
チング素子として用いたＦＰＧＡにおいて、選択された
アンチヒューズをプログラムする際の消費電力を低減す
ることができる。また、ユーザの設計する回路に制限を
設けたり、プログラムする手順に制限を設けたりするこ
となしにアンチヒューズのプログラムを遂行することが
できる。また、ＦＰＧＡ ＬＳＩ中の配線リソースの断
線、短絡などの不良を高速で行う事ができるので試験時
間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】プログラマブル素子としてアンチヒューズを用
いた従来のＦＰＧＡ。
【図２】アンチヒューズの特性の詳細を示す説明図。
【図３】アンチヒューズと配線群との関係を示す図。
【図４】本発明の第一実施例。
【図５】図４の電位状態を実現するための回路例とその
プログラム中の電位例。
【図６】図４の電位状態を実現するための回路例とその
プログラム中の電位例。
【図７】本発明の第一実施例のさらに具体的な回路例。
【図８】複数のロジックブロックの出力部。
【図９】図８のロジックブロックをＭＩＬ記号で示した
回路図。
【図１０】配線Ｒ１，Ｃ２を接続する場合の電圧印加状
態を示す説明図。
【図１１】図１０に続いてアンチヒューズＡ６２をプロ
グラムする場合の電圧印加状態を示す説明図。
【図１２】本発明の第二実施例。
【図１３】本発明の第二の実施例においてアンチヒュー
ズＡ１２をプログラムする場合の電位状態図。
【図１４】本発明の第二の実施例においてアンチヒュー
ズＡ１２をプログラム後にアンチヒューズＡ６２をプロ
グラムする場合の電位状態図。
【図１５】本発明の第三実施例。
【図１６】本発明の第四実施例。
【図１７】本発明の第五実施例。
【図１８】本発明の第五の実施例における、配線断線の
判定原理説明図。
【図１９】本発明の第五の実施例における配線リークの
判定原理説明図。
【図２０】本発明の第五の実施例による判定例を示すタ
イミングチャート。
【図２１】本発明の第六実施例。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177 9383−5Ｊ (72)発明者 野 上 一 孝 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 内 田 正 典 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１の配線の複数からなる第１配線群と、 第２の配線の複数からなる第２配線群と、 前記第１、第２の配線の少なくとも一つの交叉部分にア
    レイ状に設けられ、一端が前記第１の配線に接続され、
    他端が前記第２の配線に接続され、前記第１、第２の配
    線間にプログラミング電圧を印加することによりプログ
    ラムされて、前記第１、第２の配線の遮断と導通の一方
    から他方へ切り換わるプログラマブル素子の複数と、 前記第１、第２の配線に電圧を与える電圧供給手段であ
    って、プログラム対象とするプログラマブル素子が接続
    された第１、第２の配線間にはプログラミング電圧を与
    え、プログラム対象外のプログラマブル素子が接続され
    た第１、第２の配線間には前記プログラミング電圧より
    も小さくプログラマブル素子の状態が変化しないような
    中間電位を与える、電圧供給手段と、を備えることを特
    徴とする、フィールドプログラマブルゲートアレイ。
  2. 【請求項２】前記電圧供給手段は、前記プログラムの実
    施時には、プログラム対象外のプログラマブル素子が接
    続された前記第１、第２の配線は前記中間電位を保ちつ
    つ浮遊状態にするものとして構成されている、請求項１
    のフィールドプログラムブルゲートアレイ。
  3. 【請求項３】前記電圧供給手段は、前記第１の配線に対
    して前記プログラミング電位と前記中間電位とを供給可
    能であり、前記第２の配線に対しては接地電位と前記中
    間電位とを供給可能なものとして構成されている、請求
    項１または２に記載のフィールドプログラムブルゲート
    アレイ。
  4. 【請求項４】前記電圧供給手段は、ＰＭＯＳトランジス
    タを介して前記第１の配線に電圧を与え、ＮＭＯＳトラ
    ンジスタを介して前記第２の配線に電圧を与えるもので
    ある、請求項３記載のフィールドプログラマブルゲート
    アレイ。
  5. 【請求項５】第１の配線の複数からなる第１配線群と、 第２の配線の複数からなる第２配線群と、 前記第１の配線と第２の配線の少なくとも一つの交叉部
    分に設けられ、一端が前記第１の配線に接続され、他端
    が前記第２の配線に接続され、その両端にプログラム電
    圧を印加することにより両者を選択的に導通あるいは遮
    断するスイッチング手段と、 少なくとも１つの入力端子と、少なくとも１つの出力端
    子を有し、それらの出力端子の少なくとも一つが前記第
    １の配線のいずれかと接続された回路ブロックの複数
    と、 前記回路ブロックの出力端子を、少なくとも前記スイッ
    チング手段のプログラム時に、入力端子の電位によら
    ず、電源線ならびに接地線の少なくとも一方と遮断する
    ことができる手段とを備えるフィールドプログラマブル
    ゲートアレイ。
  6. 【請求項６】前記遮断することができる手段として、そ
    の両端にプログラム電圧を印加することにより両者を選
    択的に導通あるいは遮断するスイッチング手段を備える
    ことを特徴とするフィールドプログラマブルゲートアレ
    イ。
  7. 【請求項７】前記遮断することができる手段として、ト
    ランジスタを用いることを特徴とするフィールドプログ
    ラマブルゲートアレイ。
  8. 【請求項８】被試験配線の一方の端に接続された高電位
    あるいは低電位を与える電圧供給手段と、 前記一方の端に設けられた電圧供給手段が供給する電位
    と逆の電位を、その配線に与える電圧供給手段と、 前記一方の端とは異なる他方の端に接続され、他方の端
    の電位が前記一方の端に設けられた電圧供給手段が与え
    る電位であるか否かを判定する手段とを備えることを特
    徴とするフィールドプログラマブルゲートアレイ。
  9. 【請求項９】前記電圧供給手段が与える電位であるか否
    かを判定する手段として、 前記電圧供給手段が与える電位が高電位である場合に
    は、高電位からｐ型電界効果トランジスタのしきい値分
    より低くなったときのみ高電位を出力、それ以外の場合
    は低電位を出力し、 前記電圧供給手段が与える電位が低電位である場合に
    は、低電位からｎ型電界効果トランジスタのしきい値分
    より高くなったときのみ低電位を出力、それ以外の場合
    は高電位を出力することを特徴とする請求項８に記載の
    フィールドプログラマブルゲートアレイ。
  10. 【請求項１０】前記被試験配線以外の配線のうち、少な
    くとも隣接あるいは交叉する配線の電位を、少なくとも
    試験中においては、前記被試験配線の一方の端に接続さ
    れた高電位あるいは低電位を与える電圧供給手段とは異
    なる電位を与えておく事を特徴とする請求項８に記載の
    フィールドプログラマブルゲートアレイ。
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