JP2607470B2 - プログラム可能な論理装置 - Google Patents

プログラム可能な論理装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はプログラム可能な論理装置に関し、特に論理
装置の配列プログラム・データ及び論理パスの高速プロ
グラミング及び照合動作を行うための技術を用いたプロ
グラム可能な論理装置に関する。
［従来の技術とその問題点］ コンピュータのようなディジタルシステムは、典型的
には多くの集積論理回路及び記憶集積回路又はチップに
よって構成されている。マイクロエレクトロニクスの集
積化の目標はある１つのシステムの記憶及び論理回路を
可能な限り最小の数の集積回路で構成すること、並びに
コストを軽減しそのシステム処理速度をより高速にする
とともに信頼性を向上することにある。
有用なメモリを比較的容易に設計することができる
が、論理回路において集積回路の製造業者に対するある
問題が存在する。すなわち、その製造業者は、すべての
顧客の特定のニーズに完全に対応できる集積論理回路を
製造する余裕がないということである。その代わり、で
きる限り多くの役割を行うことができる汎用のVLSI回路
を設計することもできる。例えば、マイクロプロセッサ
は論理的な機能をソフトウェアの形で表わすことがで
き、記憶装置とともに用いられる。また、標準的な周辺
装置はディジタルシステムにおける多くの論理回路を統
合することができる。しかしながら、ランダム論理回路
は、依然このシステムの構成装置と結合することが必要
とされる。
いくつかのスキームが、これらのランダム論理回路を
備えるために用いられる。１つの解は、トランジスタ・
トランジスタ・ロジック（以下、TTLという。）のよう
な標準的な論理回路である。TTL集積回路はある比較的
小さな数の共通に使用される論理機能だけを集積してい
るため、TTL集積回路は多方面に渡って使用することが
できる。その欠点は共通に用いられる論理機能の数であ
る。その欠点は、消費電力及びボード・スペースを増加
させ、そのディジタルシステムの全体のコストを増加さ
せるある特定の応用のために、多大な数のTTL集積回路
が典型的に必要とされることである。
他の代替回路は、ゲートアレイのような完全に注文に
よって作られるいわゆるオーダメイドの集積論理回路及
び一部が注文によって作られるいわゆるセミオーダメイ
ドの集積論理回路を含んでいる。オーダメイドの論理回
路、正確に言うとある特定の応用のニーズに対応して作
られる論理回路は、特定の回路構造を備え、あるシステ
ムに対して必要な部品の数をたいへん減少させることが
できる。しかしながら、オーダメイドの論理装置は非常
に長い工程時間及びたいへん大きな労力が必要であっ
て、それによってこれらの回路を製造するコストを増大
させるとともに、端末システムの生産を遅らせるかもし
れない。
セミオーダメイドのゲートアレイ回路は、そのシステ
ムの設計仕様に従って注文により作られた２、３の最終
段階のステップを除いて、その回路が典型的には同一で
あるため、そのゲートアレイ回路は改良を行うのにより
安価であってより早く変更を行うことができる。しかし
ながら、セミオーダメイドのゲートアレイ回路は部品の
密集度がより少ないので、ランダム論理回路のある与え
られた量を備えるのに上記のオーダメイドの回路に比較
してより大きなゲートアレイ回路を必要とする。
このプログラム可能な論理装置は、一方では汎用装置
の両極端をなす装置の間に、また他方ではオーダメイド
のゲートアレイ回路とセミオーダメイドのゲートアレイ
回路との間にある。このプログラム可能な論理装置は、
ある与えられた応用のための特定の機能を実行するため
に、チップ上のヒューズ又はスイッチを介してユーザが
プログラムすることができる柔軟性のある構造となって
いる。プログラム可能な論理装置は標準形の論理ゲート
のように“売り残りとならずに”買われるが、すぐにゲ
ートアレイ回路のようなオーダメイドの回路になる可能
性がある。
このプログラム可能な論理回路を使うために、システ
ム設計者はハードウェアがどのように実行するかを記述
した方程式を立案しその方程式をあるプログラム可能な
論理装置のプログラミング装置に入力する。プログラム
されていないプログラム可能な論理装置がその装置にそ
う入され、その装置はその方程式を翻訳しユーザのシス
テムで所望の論理機能を実行するプログラム可能な論理
装置を動作させるためにその装置に適当な信号を供給す
る。プログラム可能な論理装置は、典型的には何百又は
何千のヒューズ又はスイッチを含み、それらは、それら
の製造及びプログラミングを容易にするためにあるマト
リックスで設けられる。
プログラム可能な論理装置は、従来、ある時間でシリ
アルな形で１ビットをプログラムしていた。このアプロ
ーチのための主な理由は、プログラム可能な論理装置が
複数ビットのデータをプログラムするために30mAのオー
ダーの大きい電流を必要とするバイポーラ技術で従来広
く作られていたことである。パラレルで多くのビットを
プログラムすることは多大な電力の浪費を行うことにな
る。
近年、CMOS（相補型MOS）技術で形成された消去可能
であってプログラム可能なリード・オンリー・メモリ
（以下、EPROMという。）のセルに基礎をおくプログラ
ム可能な論理装置が導入されてきた。このような装置
は、プログラム可能な論理装置のスイッチのようなフロ
ーティング・ゲート型トランジスタを用いており、その
スイッチはホットエレクトロン効果によってプログラム
される。EPROMのセルは紫外線光を露光することによっ
て消去され、この作業は時間を浪費する。EPROMに基礎
をおくプログラム可能な装置のもう１つの欠点は装置の
パッキングが比較的高価であることであり、それは紫外
線光を通過させるための石英の窓が高価であるためにそ
のコストをつり上げている。
近年の市場における少なくとも１つのEPROMを基礎に
おくプログラム可能な論理装置は明らかに、“バイト”
単位のプログラムを行うために用いられており、ここで
８個のプログラム可能な接続が同時にプログラムされ
る。これらの装置においては、多くの数のセルをパラレ
ルに有効にプログラムするために、各ビットがプログラ
ムのために、2mAから10mAの電流を必要とするため、な
お多大な電力を浪費しているということが明らかであ
る。データは、列アドレスと行アドレスを選択し、プロ
グラムされる８ビットのデータを装置の出力に出力する
ことによってプログラムされる。好ましパラレルプログ
ラムにおける合理的な上限はこの技術においては現在８
ビットである。
プログラム可能な論理装置をプログラムするのに必要
な時間は重要な問題である。バイポーラ技術を用いたプ
ログラム可能な論理装置は、1Kビット対８ビットの配列
において0.5秒から５秒の範囲の典型的なプログラム時
間を達成するであろう。また、EPROMを基礎におくプロ
グラム可能な論理装置は、もし“単一ビット”のプログ
ラムが用いられたとき、1Kビット対８ビットの配列に対
して約40秒から100秒までの範囲の典型的なプログラム
時間を達成するであろう。もし“バイト”単位のプログ
ラムが用いられると、そのプログラム時間は約５秒から
15秒の典型的な範囲に減少される。
公知のプログラム可能な論理装置のもう１つの問題点
は出力論理パスの照合に関してである。典型的なプログ
ラム可能な論理装置は、あるプログラム可能な配列を備
えるとともに、それに続いてセンス増幅器、論理ゲート
及び事実上装置の出力に設けられる出力ドライバを備え
ている。この正確な構成は特定の装置に依存して構成さ
れる。典型的なプログラム可能な論理装置の出力構造
は、配列、センス増幅器、ORゲート及び装置の出力ピン
に接続された出力レジスタを備えている。出力ピンにお
ける出力データは、あるメモリに対する場合であるよう
に、配列のある特定の積項（product term）又は行にお
けるデータと１対１の関係を有しない。出力装置が正確
に動作しているかどうかを決定するための典型的な方法
は、あるビットパターンで配列をプログラムして、出力
論理回路が動作しているかどうかを判断してテストを行
う。バイポーラ・ヒューズが破壊されてプログラムされ
ているならば、すべての出力装置の動作を照合すること
は不可能である。その機能をテストするためのオア・ゲ
ートにテスト入力を供給することも公知であるが、これ
によってセンス増幅器又は他のオア・ゲート入力の動作
を照合することができない。
高速ヒユーズの照合の機能を供給することは公知であ
るが、出願人の知る限りにおいては、公知の技術は、分
離された照合のためのセンス増幅器を用いており、それ
によって通常のユーザの信号パスから通常使用するセン
ス増幅器を介していくつかの異なった照合信号パスを供
給する。従って、公知の技術は、製造上の欠点によって
動作しないかもしれない通常使用するセンス増幅器の動
作を照合することができない。またさらに、できる限り
異なった検出しきい値を有する分離されたセンス増幅器
を使用することによって、異なった結果を導くことがで
きる。すなわち、ヒユーズ照合のセンス増幅器は、ある
開回路状態のセルを検出するが、通常の論理センス増幅
器は閉回路状態のセルを検出するかもしれない。
［発明の目的］ 従って、非常に高速でプログラムされるプログラム可
能な論理装置を提供することが本発明の原理的な目的で
ある。
もう１つの目的は、通常のセンス増幅器を用いてプロ
グラムされたデータの高速照合の機能を有するプログラ
ム可能な論理装置を提供することにある。
また別の目的は、装置出力の論理装置の動作を照合す
る機能を有するプログラム可能な論理装置を提供するこ
とにある。
さらにまた別の目的は、消費電力を軽減することがで
き製造業者及びユーザによって再プログラム可能である
改善されたプログラム可能な論理装置を提供することに
ある。
またもう１つの目的は、プログラムされたデータを記
憶するための電気的に消去可能なメモリ・セルを用いた
プログラム可能な論理装置を提供することにある。
［発明の構成］ 高速でプログラム又は消去することができる電気的に
消去可能なメモリ・セルを用いた新しいプログラム可能
な論理装置が開示される。好ましい実施例においては、
このプログラム可能な論理装置のメモリ・セルはフォー
ラー・ノードハイム（Fowler−Nordheim）のトンネル効
果によってプログラム及び消去される検出素子として動
作するフローティング・ゲート形トランジスタを備えて
いる。本発明によれば、このプログラム可能な論理装置
は、プログラムされる論理配列の積項のラインに接続さ
れるシリアル・レジスタのラッチ回路（以下、SRL回路
という。）を備えている。入力プログラムデータは、比
較的高速のクロック周波数でプログラム装置によって、
SRL回路にシリアルに入力される。SRL回路は、装置の配
列にある特定の列のセルにプログラムされるすべてのデ
ータを記憶するために用いられる。列アドレスの情報
は、データをプログラムするその特定の列を選択するた
めに用いられる。そのとき10ミリ秒のプログラミング・
パルスがその選択された列にあるすべてのセルに同時に
プログラムするためにその配列に印加される。従って、
32列64行のセル配列に対して、32列の１列におけるすべ
ての64個のセルが同時にプログラムされる。
本発明はまた、配列のデータをシフト出力するための
SRL回路を用いることによって配列のデータを高速で照
合を行うのに有用である。その選択された列における各
セルの状態を、通常のセンス増幅器を用いて検出し、パ
ラレルでSRL回路にロードすることができ、その後外部
の照合のためにシリアルにシフト出力することができ
る。
本発明はさらに、各センス増幅器及び出力論理ゲート
が機能的に有効であって配列におけるデータに対して独
立であることが可能である。明瞭な配列パターン等にて
なるテスト・データはSRL回路にシリアルにロードされ
る。論理テスト・イネーブル入力の制御のもとで、SRL
回路におけるデータは、センス増幅器入力に出力され
る。そのときこの明瞭な配列パターンは、センス増幅器
の論理ゲート及び出力バッファを備える通常の出力論理
回路を介して検出されて増幅され、装置の出力ピンから
読み出される。従って、データを装置からシリアルにク
ロック同期し、装置の出力ピン上で受信された論理的出
力と照合することができる。従って、本発明は、出力論
理回路が装置の配列においてプログラムされたデータに
対して有効的に独立であることが可能である。
［実施例］ 本発明は、電気的に消去可能であってプログラム可能
なメモリ・セルを用いて高速プログラミング及び照合の
ために用いられる新しいプログラム可能な論理装置を備
えている。下記の記述は、当該技術分野の専門家が本発
明を製造し使用することができるように記述され、ある
特定の応用及びその必要条件について記述される。下記
の記述において、本発明を理解することができるよう
に、回路図、配列セル回路及び信号タイミング図等の多
くのある特定の回路の詳細について記述される。本発明
がこれらのある特定の回路の詳細を参照することなしに
実現されるということが明らかになる。言いかえれば、
本発明を不明瞭にさせないために、公知の回路の詳細及
びステップを詳細には記述しない。
第１図において、本発明の原理的な特徴のいくつかを
示す簡単化されたブロック図が開示されている。典型的
な配列10は、32列64行又は64の積項の配列のプログラム
可能なメモリ・セルを備えている。このセルはプログラ
ム・モード中においてセルに存在するプログラム中のビ
ットの状態に依存して個々にプログラム可能である。本
発明によれば、64ステージのシリアル・シフトレジスタ
ラッチ回路30は、SRL回路の個々のステージ１−64がそ
れぞれ配列10のそれに対応する行１−64に接続されるよ
うに、配列10と接続される。32列のうち１列を選択する
列デコーダ20は、プログラム・サイクル中、配列のある
特定の列を選択するために用いられる。SRL回路30は、
クロックポート32、シリアルデータ入力ポート34、“論
理テストイネーブル”ポート36及びシリアルデータ出力
ポート38を備えている。SRL回路の64の個々のステージ
はそれぞれ、配列10の64個の各積項に接続される。配列
10の32個の列は、32列のうち１列を選択する列デコーダ
20の出力に接続される。ある特定のプログラム・サイク
ル中にプログラムされる列のアドレスは、列アドレス・
ゲート・バス22の状態によって選択される。SRL回路に
印加されるクロック信号のクロック周波数は、例えば1M
Hzである。従って、論理装置の外部装置であるプログラ
ム装置又はテストヘッド装置からプログラム・データを
そのクロック周波数でシリアルにSRL回路にシフト入力
してもよい。64ビットのデータをSRL回路にロードする
ために1MHzのクロック周波数で１ミリ秒より少ない時間
を要する。SRL回路にプログラム命令又はデータがロー
ドされたとき、SRL回路の内容は、例えば10ミリ秒のプ
ログラム・サイクル中に配列10の選択された列の64個の
セルにプログラムされる。そのとき、プログラムの過程
は、全体の配列がプログラムされるまで配列10の各列に
対してくり返えされる。
このように本発明は配列10のプログラムを非常に速く
実行することができる。EPROMを基礎とするプログラム
可能な論理装置における“１ビット”をプログラムする
ために必要な20秒以上と比較すると、32列64行のセル配
列全体が、1/2秒よりも短い時間でプログラムすること
ができる。
本発明の好ましい実施例は、CMOS技術を用いている。
ここで、各セルの記憶素子は、フォーラー・ノードハイ
ム（Fowler−Nordhim）のトンネル効果を用いた電気的
に消去可能であってプログラム可能なフローティング・
ゲート形電界効果トランジスタを備えている。これらの
フローティング・ゲート形トランジスタはプログラムす
るために本質的に、電流を必要としないので、この技術
は任意の数の行に拡張することができる。このように、
本発明を用いたプログラム可能な論理装置を用いること
によって、プログラム時間を非常に短縮することが可能
である。
本発明は、配列10の内容を高速で照合するための機能
を備える。SRL回路は、ある特定の選択された列におけ
る配列の各セルの状態を照合するために用いてもよい。
このデータはSRL回路にロードされ、“シリアルデータ
出力”ポート38を介してSRL回路からシリアルにシフト
出力することができる。当該分野の専門家に明らかにな
るように、このプログラム装置はその選択された列の出
力データの内容と所望のデータと比較するために容易に
用いることができる。
本発明のもう１つの概念が第１図に図示されている。
論理照合モードの間、データはシリアルにSRL回路にロ
ードされる。ある特定のテスト入力（“論理テストイネ
ーブル”）の制御のもとで、SRL回路に存在するデータ
は、センス増幅器の入力に伝送される。次に、“明瞭な
配列パターン”が通常の出力論理装置を介して検出さ
れ、その装置の出力ピンで読み出される。そのとき、デ
ータはSRL回路からシリアルにクロック同期されて出力
され、その装置の出力ピン上に受信された論理出力と照
合されることが可能である。この技術は、配列パターン
をその装置にプログラムする必要なしに通常のセンス増
幅器を用いて、出力論理レベルを確実なレベルとするこ
とができる。この技術によって、製造者が各チップに対
して事実上100％の出力論理回路をテストすることがで
きるので、このことは非常に強力な特徴である。
第２図は好ましい実施例において用いられる電気的に
消去可能なメモリ・セルの縦断面図である。このセル
は、ある選択トランジスタと、センス又はメモリ・トラ
ンジスタのようなフローティング・ゲート形トランジス
タを備えている。このフローティング・ゲート形素子
は、センス、トランジスタをエンハンスメント・モード
又はデプレション・モードのいずれかのモードで動作さ
せるためにフローティング・ゲートに蓄積された電荷を
消去又は増大させるために、フォーラー・ノードハイム
のトンネル効果を用いている。上記フォーラー・ノード
ハイムのトンネル効果を生じさせるために、フローティ
ング・ゲート領域５は、例えば100Åの非常に薄い酸化
膜層によって、ドレイン領域であるN+領域３と絶縁され
ている。
選択トランジスタは、酸化膜層によってN+領域３及び
４から分離されてポリシリコン領域１によって形成され
る。ポリシリコン領域１は、能動領域に注入されたＮ形
不純物によって形成されるN+領域３及び４を備えるソー
ス及びドレインを有する選択トランジスタのゲート電極
を備えている。
プログラム可能な論理装置−通常モード 第３図において、ある通常ユーザ・モードにおける本
発明のプログラム可能な論理装置を示す論理ブロック図
である。好ましい実施例は、あるCMOS技術を用いて作ら
れる集積回路を備えている。このプログラム可能な論理
装置の回路論理ブロックの物理的なレイアウトが第３図
に図示されている。このように、第１図の32対64のセル
配列が、第３図において２つの32対32のサブ配列102及
び104で示されている。より高い性能で実行するため
に、アンドゲート配列は、両方向で駆動する列ドライバ
を用いて２つのその半分の配列に分離されている。この
効果は、４つのポリシリコンの列ラインの遅延によって
軽減される。
第４図（Ａ）、第４図（Ｂ）及び第４図（Ｃ）は、そ
れぞれ通常モード（第４図（Ａ））、編集モード（第４
図（Ｂ））及び論理照合モード（第４図（Ｃ））におけ
る装置の機能的なピンのレイアウトを示している。この
好ましい実施例は、８個の使用される入力（P2−P9）及
び８個のユーザがプログラム可能な両方向性ピン（P12
−P19）を有する20ピンのパッケージに収容される。P1
及びP11のピンは、クロック信号（CLK）及び出力イネー
ブル信号（OE）を論理回路に出力する。
通常動作のために、ユーザが利用することができるア
ンド・マトリックスの大きさが32例64行であるとき、そ
の装置のいくつかの他の特徴を備えるためにマトリック
スの実際の大きさはより大きくなる。第６図は、この好
ましい実施例において用いられる実際の配列の形状を示
している。列０−32は配列のユーザ領域を備えている。
列33−59及び62は予約された配列空間を含んでいる。列
60の長さは82ビットであり、列60はプログラム可能な論
理装置の出力論理構造を定義する。
通常ユーザ・モード中において、ピンP2−P9は入力ポ
ートであり、バス106を介して列ドライバ101に接続され
る。第３図において、配列102及び104の各列は、バス10
3及び105を介して、列ドライバ101に接続される。配列
におけるセルの各行又は各積項の一端が、電流制限及び
行プルアップ回路108及び110に接続される。配列の行の
他端はそれぞれバス111及び113を介して、センス増幅器
112及び114に接続される。センス増幅器112及び114は、
それぞれバス115及び117を介して32ビットの段数を有す
るSRL回路120及び122に接続される。配列の他の列より
も18ビット多い段数を有する配列の列60を収容するため
に、９ビットの段数を有するSRL回路120a及び122aは選
択的にかつシリアルに、SRL回路120及び122に接続され
るとともに、パラレルセンス増幅器116及び118に接続さ
れる。
SRL回路120及び122は、それぞれ出力論理マイク・セ
ル（以下、“OLMC"という。）124、126、128、130、13
2、134、136及び138に接続される。各OLMC出力は、各出
力ドライバ142、144、146、148、150、152、154及び156
に接続される。９ビットのSRL回路120a及び122aは、多
重変換器140に接続される。８ビット・バス160は、出力
ドライバの出力に接続されるとともに、多重変換器140
に接続され、さらに、多重変換器140は列ドライバ101に
接続される。出力ドライバはまた、出力ポートP12−P19
に接続される。
プログラム列デコーダ109は、通常ユーザ・モードの
間動作しないが、第３図に図示されている。
第５図は、典型的なOLMC124の簡単化されたブロック
図である。通常ユーザ・モードにおいて、８ビット・バ
ス125は、OLMCにおける８個の積項と関連する８個のセ
ンス増幅器の出力に接続される。OLMCは、各装置の出力
信号を結合された（非同期）形で、又は登録された（同
期）形のいずれかの形で、アクティブハイレベル又はア
クティブローレベルに個々にセットすることができる。
共通の出力イネーブル（OE）は、すべての出力に接続さ
れることが可能であり、もしくは分離された入力又は積
項は、個々の出力イネーブル制御を行うために用いるこ
とができる。
プログラム可能な論理装置の種々の形状は、82ビット
のアーキテクチァ制御ワードの中でその複数ビットをプ
ログラムすることによって制御される。アーキテクチァ
制御ビットAC0及び８ビットのAC1ビットはそれぞれ共通
OE端子（ピン11）であるその出力を（入力と同様に）常
にワイヤードオン、ワイヤードオフとなるように命令す
るか、又は積項から分離して３状態制御となるように命
令する。アーキテクチァ制御ビットはまた、多重変換器
124iを介して配列の帰還端子のソースを決定するととも
に、多重変換器124fを介して、結合された出力又は登録
された出力のいずれかの出力を選択する。８ビットのXO
Rビットは、それぞれ各装置出力の極性を決定する。OLM
Cの動作は、当該技術の専門家にとって明らかであり、
付加的な詳細の記述は不必要である。
第３図及び第５図に図示されたプログラム可能な論理
装置は、通常ユーザ・モードで動作し、ここで装置のI/
Oポートに対するデータの入力／出力は装置の論理パス
を介して行われ、入力信号における所望の論理動作を得
るために動作状態とされたある特定の論理装置によって
操作される。
プログラム可能な論理装置のAND配列 アンド・ゲート配列は、不揮発性であって再プログラ
ム可能なEEPROMの技術を用いて作られ、そのアンド・ゲ
ート配列はバイポーラ形の“ヒューズ”に置きかえられ
る。ユーザのアンド配列の基本セルは選択トランジスタ
とセンストランジスタの２つのトランジスタを備えてい
る。32本の入力ライン及び64個の積項のように形成され
るユーザのプログラム可能な“アンド”マトリックスを
形成するために、そのセルが2048回くり返して形成され
る。
第７図において、サブ配列102及び104を備えるある積
項の４個のセルの簡単化されたブロック図が開示されて
いる。ライン233は64個の積項の１つを備えており、ラ
イン235は積項のライン233に対する積項のアースライン
を備えている。通常ユーザ・モードの間、ライン235は
装置のアース側にある。
好ましい実施例において、各積項は積項233及び積項
のアースライン235の間でパラレルに接続される32個の
セルを備えている。トランジスタ205及び210は、積項23
3に接続される１個のセル200を備えている。トランジス
タ210はセルの“選択”トランジスタ又はゲートを備え
ている。通常ユーザ・モードにおいて、各選択トランジ
スタは入力データによってゲートが形成され、選択的に
各センストランジスタが積項のアースラインに接続され
る。例えば入力ドライバ215は、ある入力信号218によっ
てゲートが形成され、ライン217及び216上における真及
びその補数の列ドライバ信号は、それぞれ選択トランジ
スタ221及び210のゲートを駆動する。従って、例えば、
もしライン218上の入力信号がハイレベルであるなら
ば、選択トランジスタ221はオンになり、選択トランジ
スタ210はオフとなる。
装置の編集モードにおいて、ある積項における“選
択”ゲートの機能は、予め決められたセンストランジス
タを、ハイレベルのプログラム電圧から分離させること
である。例えば、編集モードの間、ある行における32個
のセルのうちただ１個のセルは、全体の配列が同じ状態
にセットされ、後述される“バルク”消去又はプログラ
ムを除いて、任意の与えられた時間で選択される。この
選択は、列デコーダ202によって実行され、その列デコ
ーダ202の１つは各セルの各選択トランジスタのゲート
に接続される。ピン３−７及び18は、列デコーダへの入
力を備えており、ある特定の編集サイクル中における編
集された32の列のうちの１つを選択する。
各セルにおける第２のトランジスタは、セルに対する
データ記憶（又はセンス）素子を備えている。トランジ
スタは１個の電気的に消去可能なフローティング・ゲー
ト形電界効果トランジスタを備えている。装置がエンハ
ンスメント・モードにあるとき、ゲートのしきい値であ
るターン・オン電圧は約＋８ボルトであり、装置がデプ
レション・モードにあるときゲートのしきい値であるタ
ーン・オン電圧は約−５ボルトである。従って、第７図
で示されたセル200に対して、通常ユーザ動作の間は、
マトリックス制御ゲート（“MCG"）におけるいわゆる間
合せ電圧（＋2.5ボルト）で、フローティング・ゲート
形トランジスタ205がデプレション・モードにプログラ
ムされているとき、そのトランジスタ205は導通状態と
され、一方、そのトランジスタがエンハンスメント・モ
ードで動作しているときは、そのトランジスタが導通し
ない。このように、プログラム可能な論理装置が通常ユ
ーザ・モードである間、各セルに対するセンストランジ
スタの状態は、その列に対する対応する入力ラインが積
項に接続されるかどうかを決定する。
プログラム可能な論理装置が編集モードである間、入
力度ドライバ215は、▲▼信号によって（図示さ
れていないスイッチによって）その配列から分離され、
その列デコーダは動作状態とされる。一方、プログラム
可能な論理装置が通常の動作である間、列デコーダ220
は動作状態とされず、装置動作上においてなんの効果も
持たない。
積項のライン233は、センス増幅器250の入力に接続さ
れる。センス増幅器250はインバータ251及び252、並び
にトランジスタ253〜255を備えている。負荷256は、セ
ンス増幅器の入力ノード257からアースへの直流漏えい
パスを形成している。
センス増幅器250の出力258は、トランジスタ240を介
してSRL回路のステージ260のノード268に接続され、そ
のトランジスタ240は“照合”信号によって導通状態に
なる。積項のアースライン235は、トランジスタ225を介
してSRL回路のステージ260のノード271に接続され、そ
のトランジスタ225は“PGM"信号によって導通状態にな
る。
SRL回路のステージ260は、インバータ263、264、266
及び267、並びにトランジスタ262及び265を備えてお
り、そのトランジスタ262及び265は、それぞれクロック
信号“SCLK"及び反転クロック信号“▲▼によ
って導通状態になる。従って、SCLKがハイレベルである
とき、入力261におけるステージ260へのデータは反転さ
れノード269に電送される。このとき、▲▼は
ローレベルであり、トランジスタ265は非導通状態であ
る。SCLKはローレベルになるとき、トランジスタ262は
オフとされ、▲▼はハイレベルとなり、従って
トランジスタ265はオンとされる。このとき、ステージ2
60の入力は絶縁され、反転されたデータは、インバータ
266を通って反転される。従って、クロック信号が印加
されている間、ノード261に印加されるデータが出力ノ
ード271に出力される。トランジスタ262が非導通状態で
ある限り、インバータ267の動作によってデータがこの
ノード271でラッチされる。シフト・レジスタ・ラッチ
回路は従来技術において公知であり、典型的な参照文献
は、イー・ジェー・マクラスキー（E.J.McCluskey）に
よって記述され、1984年12月に「VLSI設計」において記
載された“テスト能力の走査技術のための設計の調査”
と題する論文である。
積項のアースライン235はまた、トランジスタ275を介
して行プルアップ回路280に接続され、トランジスタ275
は“プログラム”信号によって導通状態とされる。プル
アップ回路280は、マトリックス・セルを備えるフロー
ティング・ゲート形トランジスタをプログラムするのに
十分に高い電圧である。例えば＋20ボルトであるあるプ
ログラム電圧を発生するために用いられるハイ・インピ
ーダンスの電圧源である。このようなプルアップ回路は
従来技術において公知である。
プログラム可能な論理装置の編集モード 第８図は、編集モードにおけるプログラム可能な論理
装置の簡単化されたブロック図である。例えば20ボルト
のあるスーパー電圧が装置のピン２に印加されるとき、
比較器302を備えたスーパー電圧センス回路がそのスー
パー電圧を検出し、論理信号“EDT"を出力する。ピン２
の信号はまた、ハイレベルである電圧転送ゲート304に
接続され、そのゲート304は、ピン19における信号“P/
”及びピン11における“▲▼”の状態に応答し
て、例えば20ボルトのプログラム電圧Vppを“オン”又
は“オフ”にするゲート操作を行う。従来と同様に、ポ
ンプ・クロック信号φ及びは内部発振器出力であり、
その内部発振器出力はハイレベルの電圧を発生させるた
めのダイオード・キャパシタ・ポンプ回路に接続され
る。そのハイレベル電圧は、ハイレベル電圧を通過させ
るための制御ゲート304に出力されるゲート信号として
用いられる。アクティブレベルである“EDT"信号はま
た、ドライバ215に接続され、ドライバ215はアクティブ
レベルである“EDT"信号によって３状態制御に設定され
る。従って、スーパー電圧をピン２に印加することによ
って、プログラム可能な論理装置は、通常ユーザ・モー
ドから第４図（Ｂ）において図示されたすべてのピン上
の異なった機能を有する編集モードになる。ピン３〜７
及び18への入力は、編集モードの間列デコーダ109のた
めの選択ビットとして用いられる。さらに、ゲート304
への制御ビットに応答して、Vppが行プルアップ列デコ
ーダ及びマトリックス制御ゲート発振器306に印加され
る。
第８図において用いられる参照番号は、第３図で示さ
れた参照番号に対応する素子を示している。従って、各
積項のための個々のセンス増幅器は増幅器のセクション
114、118、116a及び112で表わされている。SRL回路のス
テージは、32段のSRL回路のセクション122、18段のSRL
回路のセクション121及び32段のSRL回路120においてグ
ループ分けされる。多重変換器140a及び140bはアーキテ
クチァ論理回路310に従属して、選択的にシリアルデー
タを18ビットのSRL回路のセクション121に又はそのセク
ション121の周囲の回路に出力する。従って、列60がア
クセスされるときを除いて、SRL回路のセクション121
は、バイパスされる。
“バルク消去”サイクルは、この編集モードで実行さ
れ、これによって、配列セルの各フローティング・ゲー
ト形トランジスタがエンハンスメント・モードにプログ
ラムされる。ユーザの配列セルをバルク“消去”又はバ
ルクプログラムを行うために、論理的な“CLR"信号が、
選択を行う列63によって発生される。論理回路318は“C
LR"信号及びSDINポートにおけるデータによってそのゲ
ートがオンとなり、SDINポートにおけるデータに応答し
て、バルク消去制御信号“BE"又がバルクプログラム制
御信号“BP"のいずれかの信号を発生する。CLR信号はSC
LK又は▲▼の両方をハイレベルとし、それによ
ってSRL回路のすべてのステージを介してSDINポートに
おけるデータを直ちに電送するためにSRL回路を開く。
これによって、同一の論理レベルの特定のデータがSRL
回路にロードされるので、レジスタを介してデータをク
ロック同期させる必要がなくなる。
そのセルをバルク消去するために、その特定のデータ
はSRL回路にロードされ、“MCG"ラインは＋20ボルトに
昇圧される。論理信号▲▼がローレベルになると
き、MCG信号を＋20ボルトにさせるために論理信号▲
▼は、MCG発振器306に接続される。そのとき、すべて
のメモリ・セルを消去された状態、すなわち、エンハン
スメント・モードの状態にプログラムするために、通常
のプログラムサイクルが実行される。
もしバルク消去サイクルが終了したならば、プログラ
ムサイクルを実行することができる。ある特定の列が動
作状態とされ、その特定のセンストランジスタをデプレ
ション・モードにプログラムさせるか又はその特定のセ
ンストランジスタをエンハンスメント・モードのままに
するようなプログラムを行なうことを禁止させるかのい
ずれかの目的で特定のデーがSRL回路にロードされる。S
RL回路にそのデータがロードされた後、トランジスタ22
5のゲートにおける“PGM"信号は、アクティブ信号とさ
れ、ゲートトランジスタ225が導通状態とされる。行プ
ルアップ回路を積項のアースに接続するために、“プロ
グラム”信号は例えば＋20ボルトのハイレベル信号とな
る。もし、ノード271におけるデータ信号がローレベル
であるならば、積項のアースライン235はアースにクラ
ンプされる。なぜなら、“行プルアップ回路”がハイイ
ンピーダンスの電圧源を備え、その電圧レベルをアース
電位以上に昇圧させるのに十分な電流を供給することが
できないからである。プログラム・サイクルの間、MCG
信号がアース電位とされる。従って、その選択された列
セルが、ゲート及びドレインの両方に印加されるアース
電位を有する。また、ゲート／ドレイン間において、フ
ローティング・ゲートから電極のトンネル効果を生じさ
せる電圧が誘起されない。結果として、セルのフローテ
ィング・ゲート形トランジスタは依然エンハンスメント
・モードとなっている。
編集モードの間“ハイ”レベルであるデータ信号がノ
ード271に存在するならば、その積項のアースラインは
アースにクランプされず、行プルアップ・ソースから例
えば20−VTボルトであるハイレベルのプログラム電圧
が、選択されたフローティング・ゲート形トランジスタ
のドレインに印加される。電子はトンネル効果によって
フローティング・ゲートからドレインに流れ、それによ
って、そのトランジスタがデプレション・モードにプロ
グラムされる。このプログラム電圧は例えばある従来の
プログラム・パルスの長さである10ミリ秒の間印加され
る。
編集モードのプログラム・サイクルの間における配列
の動作について要約するために、“MCG"信号がアース電
位とされ、トランジスタ225がそのゲートに印加される
“PGM"信号によってオンとされる。積項の側の32個のセ
ルのうち、ただ１つのセルが、その選択されたトランジ
スタを導通状態とさせるために、そのセルの選択された
トランジスタにある選択信号を印加することによって動
作状態とされる。SRL回路におけるデータは、積項のア
ースラインに印加される。もしデータ信号がローレベル
であるならば、積項のアースラインはアース電位とさ
れ、そのトランジスタは依然エンハンスメント・モード
にあり、そのトランジスタを導通状態とさせるための昇
圧されたゲート電圧レベルが必要とされる。通常の回路
動作の間、フローティング・ゲート形トランジスタがエ
ンハンスメント・モードにあるとき、導通状態にならな
いように、通常のセルの問合せ電圧が十分に低く設定さ
れる。一方、もしSRL回路のステージのノード271におけ
るデータ信号が“ハイ”レベルであるならば、100Åの
トンネル酸化膜層を介してフローティング・ゲートから
ドレインにトンネル効果により電子が移動するのに十分
な電界がゲートとドレインの間に印加され、それによっ
て、そのセルをデプレション・モードにプログラムす
る。
プログラムされたデータの照合 開示されたプログラム可能な論理装置のもう１つの新
しい概念は、マトリックス・セル上に記憶されたデータ
の高速照合を実行する機能についてである。この照合サ
イクルにおいては、該装置の通常ユーザの動作モードで
用いられたセンス増幅器と同じセンス増幅器が、配列セ
ルの状態を検出し、SRL回路のパラレルロードを実行す
るために用いられる。このモードの間、トランジスタ24
0（第７図）のゲートに印加される“照合”信号がアク
ティブ信号とされ、従って、トランジスタ240は導通状
態となり、センス増幅器250の出力258とSRL回路の対応
するステージのノード268が接続される。同時に、“PG
M"信号と“SCLK"信号がローレベルとなり、SRL回路の各
ステージは互いに分離されるとともに、各積項のアース
ラインから分離される。▲▼信号がハイレベル
であるのでノード268におけるデータ信号はSRL回路のス
テージの出力ノード271に伝送される。
プログラム・サイクルのときと同様に、配列の各行又
は積項のラインにおけるただ１つのセルが、照合サイク
ルの間の任意に与えられた時間において選択される。従
って、マトリックスの全体の選択された列のデータの内
容を照合サイクルの間各SRL回路のステージにパラレル
にロードしてもよい。次に、トランジスタ240をオフと
し、センス増幅器をSRL回路から分離するために、“照
合”信号は、ローレベルとなる。次に、SRL回路の内容
はSRLクロック信号SCLKがアクティブ信号となることに
よって、照合のために装置のSDOUTポート（ピン12）か
らシリアルにシフト出力してもよい。プログラム可能な
論理装置のテストヘッド装置は、出力されたデータと所
望のデータとの間の比較を実行するために用いられる。
論理回路の照合 プログラム可能な論理装置のもう１つの新しい特徴
は、ある非破壊的な動作でその装置上の出力論理回路の
機能を事実上100％のテストを行う機能を有するという
論理回路の照合機能である。照合を実行するために、少
なくとも各積項における１つのセルが導通状態でなけれ
ばならない。“バルクプログラム”の動作は、すべての
フローティング・ゲート形トランジスタをデプレション
・モードにして用いてもよい。この動作は、バルク消去
サイクルについて記述された動作と類似した動作で適当
なデータを装置のSDINポートにロードすることによって
なされる。開示された実施例において、列64が選択さ
れ、すべての列を選択するためにユーザクリアモードで
すべての列デコーダが20ボルトであるハイレベルにな
る。すなわち“MCG"信号はアース電位に降下する。その
とき、通常プログラム・サイクルが実行される。
もし配列が導通状態に又は“プログラムされた”状態
にバルクプログラムされると、プログラム・サイクルに
ついて上述されたように、明瞭な配列パターンがSRL回
路にシリアルにロードされる。この所望のパターンをセ
ンス増幅器構造出力回路を介してある特定の論理パスを
照合するために変化させてもよい。すべての論理パスを
照合するために、通常複数の明瞭な配列パターンを用い
ることが必要となる。
このとき、ピン２からスーパー電圧信号を取り除くこ
とによって、装置の動作モードは編集モードから論理照
合モードになる。プログラム可能な論理装置のピン３に
スーパー電圧を印加することによって論理照合モードが
選択され、その結果、トランジスタ225のゲートに印加
される“PGM"信号がアクティブ信号となる。従って、ト
ランジスタ225が導通状態となり、SRL回路のステージの
ノード271が積項のアースライン235と接続される。
論理パスを照合するために、テストビットパターンを
用いて配列セルをプログラムする必要はない。ある特定
の積項におけるセルの少なくとも１つのデータ記憶トラ
ンジスタが導通状態にあるので、SRL回路のノード270に
おける論理状態は、トランジスタ225が導通状態にある
とき、センス増幅器250の入力に現われる。このモード
のとき、トランジスタ240はオフとされる。このよう
に、“明瞭な配列パターン”と、プログラム可能な論理
装置の出力ピンにおけるデータを比較することによっ
て、論理パスの照合を行ってもよい。
論理照合のためのステップのシーケンスを要約するた
めに、１個の積項当り少なくとも１つのセンストランジ
スタがデプレション・モードにプログラムされる。この
とき、プログラム可能な論理装置の編集モードに設定さ
れ、SRL回路は所望のパターンでロードされる。次に、
プログラム可能な論理装置のスーパー電圧ピン３にスー
パー電圧を印加することによって、プログラム可能な論
理装置の編集モードから論理照合モードになる。
論理照合の機能はまた、配列にプログラムされたユー
ザ・データを変更することなしに、装置がプログラムさ
れた後、機能的なテストを行うことができる。少なくと
も１つのセルが、プログラムサイクルの間、各使用可能
な積項に対してデプレション・モードにプログラムされ
る。従って、SRL回路にロードされる明瞭なビットパタ
ーンは、論理照合モードの間導通セルを介して伝送さ
れ、積項のセンス増幅器の入力に印加される。このよう
に、出力論理回路を、例えば電界中でその装置を再プロ
グラムすることなしにテストしてもよい。
装置の波形タイミング 第９図ないし第11図において、配列の内容をプログラ
ム／照合するSRL回路にロードし、出力論理回路の動作
を照合するための信号シーケンスを示す波形タイミング
・チャートが図示されている。第９図のＡに示すよう
に、データをSRL回路にロードするために、ピン20にお
ける信号VCCが、例えば５ボルトであるVCCPに昇圧され
る。第９図のＢに示すように、典型的には20ミリ秒であ
るVCCの供給を設定するためのある時間遅延TDDの後、ピ
ン２に印加されるEDIT信号をゼロから、例えば20ボルト
である編集／照合供給レベルVEに昇圧することによっ
て、装置の編集モードが設定される。SRL回路のロード
シーケンスの間及び同様に配列プログラム／照合シーケ
ンスの間、VCC信号及びEDIT信号は、ハイレベルに保持
される。
EDIT信号が確立した後、SDINデータが編集モードにあ
る装置のために、ピン９であるシリアルデータ入力ポー
トに印加される。SDIN信号は、第９図のＣで図示されて
おり、SDIN信号は、第９図のＤで図示されているSCLKク
ロック信号によって決定されるクロック周波数で、SRL
回路にロードされる。時間間隔TD及びPWVは、それぞれ
パルスシーケンス遅延、及び１マイクロ秒から10マイク
ロ秒まで範囲の、例えば５マイクロ秒である照合パルス
幅を示している。このように、各クロックパルスに対し
て、１ビットのデータがSRL回路にロードされる。第９
図のＣはＮ番目のビットからＮ＋Ｍ番目のビットまでの
ロード動作を示している。
第９図のＥは、SRL回路の内容がシリアルデータ出力
ポートであるピン12を介して装置からシリアルに出力さ
れることを示している。第９図のＤ及びＥに示すよう
に、SCLKクロック信号の立上り時において有効なデータ
が存在しているとき、そのデータがシリアルに出力され
る。（Ｎ−64）番目から（Ｎ＋Ｍ−64）番目のシリアル
データが第９図のＥに図示されている。
SRL回路に所望のデータがロードされたとき、第10図
に示すように、ある選択された装置の配列の列は、SRL
回路の内容に応答してプログラムしてもよい。第10図の
Ａ及びＢに示すように、VCC信号及びEDIT信号は、それ
ぞれVCCP及びVEである昇圧されたレベルにある。次に、
SRL回路の内容でプログラムされるマトリックスの列を
選択するために、ある有効な列アドレスRAG0−RAG5が、
ピン18及び３〜７である列アドレスゲート（“RAG"）ポ
ートに入力されている。編集モードにおいて、ピン19に
存在する“P/”制御信号の状態に応答して、プログラ
ムサイクルのときはSRL回路からデータを、及び／又は
データ照合サイクルのときは照合のためにSRL回路にロ
ードされるマトリックスの内容をそのマトリックスにプ
ログラムしてもよい。第10図のＤは、異なった時間間隔
の間の“プログラム”又はハイレベル状態及び反転され
た“照合”状態におけるP/信号を示している。
有効な列アドレスが入力され、プログラム／照合状態
が決定したとき、第10図のＥに示すように、例えば10ミ
リ秒であるプログラムパルス幅PWpの間▲▼信号
をローレベルにすることによって、マトリックスのプロ
グラムステップが実行される。もし照合状態が選択され
ると、マトリックスのデータをSRL回路のステージにロ
ードするために、例えば５マイクロ秒の照合パルス幅の
間、▲▼信号はただローレベル状態にされること
が必要とされる。第10図のＤ及びＣは、データのプログ
ラム・シーケンス及び照合シーケンスの両方の間のP/
信号及び▲▼信号の相互関係を示している。
マトリックスデータがSRL回路にロードされたとき、S
RL回路をその積項のセンス増幅器から分離するために、
▲▼信号が例えばそのハイレベル状態にされた
後、そのSRL回路の内容を出力してもよい。装置のSDOUT
ポートのデータ出力のクロック同期について第10図のＦ
及びＧに図示される。VCC信号及びEDIT信号はこの動作
の間、依然それらのハイレベル状態にある。
第11図は、論理照合モードの間の信号波形を示してい
る。第11図のＡに示すように、このモードは、ピン３に
おけるLTE信号を＋15ボルトに昇圧することによって選
択される。第11図のＢに示すように、PGM信号がハイレ
ベルになり、SRL回路がトランジスタ225を介して積項の
アースライン235に接続される。プログラム信号及び照
合信号の両方がローレベルとなり、従って、SRL回路の
データがセンス増幅器及び出力論理回路に出力される。
プログラム可能な論理装置の内部にある論理回路は、
第７図のトランジスタ225、240及び275のゲートに印加
される“照合”、“PGM"及び“プログラム”ゲート制御
信号を発生するために用いられるということが記述され
る。これらの信号は、それぞれ▲▼信号、P/信
号、RAG信号、VCC信号及びEDIT信号によって決定され
る。従って、例えばハイレベルである“プログラム”信
号及び“PGM"信号を得るためには、P/信号がハイレベ
ルであって、▲▼信号がローレベルであることが
必要である。適当な“照合”、“プログラム”及び“PG
M"信号を出力する回路は、説明を簡明にする目的で省略
される。なぜなら、当該分野の専門家が容易にそのよう
な回路を設計することができるからである。
上述の実施例は、本発明の原理を用いることができる
多くの可能な特定の実施例を単に示しているということ
が理解される。本発明によって開示された範囲から出発
することなく、当該技術分野の専門家によってこれらの
原理に従って多くの他の変形例を容易に考えることがで
きる。
［発明の効果］ 以上詳述したように、本発明によれば、メモリ・セル
が電気的に消去可能なフローティング・ゲート形トラン
ジスタを備えているので、従来例に比較し、高速でプロ
グラム又は消去することができるプログラム可能な論理
装置を実現できる。
【図面の簡単な説明】
第１図は本発明の一実施例であるプログラム可能な論理
装置を示すブロック図、 第２図は第１図の論理装置で用いられる電気的に消去可
能なメモリ・セルの縦断面図、 第３図は本発明の実施例である通常ユーザ・モードで動
作するプログラム可能な論理装置のブロック図、 第４図（Ａ）は本発明の好ましい実施例であるプログラ
ム可能な論理装置で用いられる20ピン・パッケージの通
常モードにおける機能的なレイアウトを示す図、 第４図（Ｂ）は本発明の好ましい実施例であるプログラ
ム可能な論理装置で用いられる20ピン・パッケージの編
集モードにおける機能的なレイアウトを示す図、 第４図（Ｃ）は本発明の好ましい実施例であるプログラ
ム可能な論理装置で用いられる20ピン・パッケージの論
理テストモードにおける機能的なレイアウトを示す図、 第５図は第３図のプログラム可能な論理装置で用いられ
る出力論理マイクロ・セルのブロック図、 第６図は第３図のプログラム可能な論理装置で用いられ
る配列の構成を示す図、 第７図は本発明の好ましい実施例であるプログラム可能
な論理装置で用いられるアンド配列の積項又は行の４つ
のセル、並びにプログラム回路及び照合回路のブロック
図、 第８図は本発明の好ましい実施例であるプログラム可能
な論理装置の編集モードにおけるブロック図、 第９図は本発明に好ましい実施例であるプログラム可能
な論理装置において、プログラム・データをシフト・レ
ジスタ・ラッチ回路にロードする際のタイミング・チャ
ート、 第10図は本発明に好ましい実施例であるプログラム可能
な論理装置において、マトリックスにおけるデータをプ
ログラム及び照合する際のタイミング・チャート、 第11図は本発明の好ましい実施例であるプログラム可能
な論理装置の論理テストモードの際のタイミング・チャ
ートである。 １…ポリシリコン領域、2,3,4…N+領域、５…フローテ
ィングゲート領域、10…配列、20…32列から１列を選択
する列デコーダ、22…列アドレスゲートバス、30…シリ
アル・レジスタ・ラッチ回路（SRL回路）、32…クロッ
クポート、34…シリアル・データ入力ポート、36…論理
テストイネーブルポート、38…シリアルデータ出力ポー
ト、101…列ドライバ、102,104…サブ配列、108,110…
電流制限及び行プルアップ回路、112,114,116,118…セ
ンス増幅器、120,122…32ビットの段数を有するシリア
ル・レジスタ・ラッチ回路（SRL回路）、120a,122a…９
ビットの段数を有するシリアル・レジスタ・ラッチ回路
（SRL回路）、124,126,128,130,132,134,136,138…出力
論理マイクロセル（OLMC）、124i,124f…多重変換器、1
40…多重変換器、142,144,146,148,150,152,154,156…
出力ドライバ、200…セル、202…列デコーダ、205…フ
ローティング・ゲート形トランジスタ、210…選択トラ
ンジスタ、215…入力ドライバ、220…列デコーダ、221
…選択トランジスタ、225…トランジスタ、233…積項の
ライン、235…積項のアースライン、240…トランジス
タ、250…増幅器、251,252…インバータ、253,254,255
…トランジスタ、256…負荷、260…SRL回路のステー
ジ、262,265…トランジスタ、263,264,266,267…インバ
ータ、275…トランジスタ、280…プルアップ回路、302
…比較器、304…ハイレジスタ電圧転送ゲート、306…マ
トリックス制御ゲート発振器、310…アーキテクチァ論
理回路、318…論理回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−188234（ＪＰ，Ａ) 特開 昭54−67346（ＪＰ，Ａ) 特公 昭57−23346（ＪＰ，Ｂ２) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ Ｓ ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ Ｓ，ＶＯＬ．ＳＣ−16，ＮＯ．５ （1981），ＵＳ．Ｐ．570−577，”Ａｎ Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅ ｒａｂｌｅ ＰＬＡ ｆｏｒ Ｆａｓｔ Ｔｕｒｎａｒｏｕｎｄ−Ｔｉｍｅ Ｖ ＬＳＩ Ｄｅｖｅｌｏｐｍｅｎｔ Ｈａ ｒｄｎａｒｅ"

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】プログラム可能な論理装置であって、 複数の入力ラインと、 複数の積項と、 上記各入力ラインを上記各積項にそれぞれ選択的に接続
    する複数のプログラム可能なセルからなるマトリックス
    と、 上記積項を前記論理装置の端子に接続する出力論理回路
    と、 上記マトリックスの上記プログラム可能なセルの列を選
    択する選択手段と、 各々が対応する上記積項ラインにパラレルに接続される
    と共に互いにシリアルに接続された複数のステージと、
    照合モードの間のみに、上記マトリックスの上記選択さ
    れた列からの前記プログラムされたセルの状態を表示す
    るデータをパラレルに受け取り、上記選択された列の各
    々のプログラム可能なセルのプログラム状態を迅速に照
    合するべく上記論理装置からのパラレルに受け取られた
    上記データをシリアルにシフトアウトするための手段と
    を備えたシリアル・シフト・レジスタ手段と、 上記論理装置が通常ユーザ・モードで動作中に、上記シ
    リアル・シフト・レジスタ手段を上記積項ラインから切
    り離す手段とを有し、 上記プログラム可能なセルが、フォーラー・ノードハイ
    ムのトンネル効果を用いた電気的に消去可能なフローテ
    ィング・ゲート形トランジスタを備え、上記電気的に消
    去可能なフローティング・ゲート形トランジスタが、エ
    ンハンスメント・モード及びデプレションモードのうち
    のいずれかのモードで動作できるように上記フローティ
    ング・ゲート形トランジスタのフローティング・ゲート
    とドレインとの間で電荷を移動させ、それによって間合
    せ信号が上記フローティング・ゲート形トランジスタの
    ゲートに印加させるとき、上記問合せ信号が上記ゲート
    に印加された上記フローティング・ゲート形トランジス
    タが導通状態及び非導通状態のいずれかになることを特
    徴とするプログラム可能な論理装置。
  2. 【請求項２】上記プログラム可能なセルが、その状態が
    対応する入力ライン信号によって制御される上記セルの
    選択トランジスタを更に備えたことを特徴とする特許請
    求の範囲第１項記載のプログラム可能な論理装置。
  3. 【請求項３】上記プログラム可能なセルを構成する上記
    フローティング・ゲート形トランジスタを上記エンハン
    スメント・モード及び上記デプレションモードのうちの
    いずれかにプログラムするためのプログラム手段をさら
    に備えたことを特徴とする特許請求の範囲第２項記載の
    プログラム可能な論理装置。
  4. 【請求項４】上記プログラム手段が、選択された入力ラ
    インに接続される各セルをパラレルにプログラムするた
    めに用いられることを特徴とする特許請求の範囲第３項
    記載のプログラム可能な論理装置。
  5. 【請求項５】上記プログラム手段が、 各々が対応する積項ラインに接続されると共に互いにシ
    リアルに接続された複数のステージを備えるシリアル・
    シフト・レジスタ手段と、 プログラムされるセルの状態に対応するデータを上記シ
    フト・レジスタ手段のステージにロードするための手段
    と、 シフト・レジスタ手段の各々の上記ステージにおける上
    記データの状態に依存して上記プログラム可能なセルに
    プログラム電圧を印加するための手段とを含むことを特
    徴とする特許請求の範囲第４項記載のプログラム可能な
    論理装置。
  6. 【請求項６】上記プログラム手段が、上記プログラム可
    能なセルを構成する各々の上記フローティング・ゲート
    形トランジスタをエンハンスメント・モードに同時にプ
    ログラムするためのバルク消去手段を備えたことを特徴
    とする特許請求の範囲第５項記載のプログラム可能な論
    理装置。
  7. 【請求項７】上記バルク消去手段が、 ハイレベルのプログラム電圧を上記フローティング・ゲ
    ート形トランジスタの上記ゲートに印加するための印加
    手段と、 各々の上記セル選択トランジスタを導通状態にするため
    の駆動手段と、 １バルク消去サイクルの間に上記フローティング・ゲー
    ト形トランジスタの各々の上記ドレインをアースに接地
    するための接地手段とを備えたことを特徴とする特許請
    求の範囲第６項記載のプログラム可能な論理装置。
  8. 【請求項８】プログラム可能なセルからなる複数の行と
    複数の列のマトリックスを備えるプログラム可能な論理
    装置であって、 上記マトリックスの上記プログラム可能なセルの列を選
    択する選択手段と、 上記マトリックスのある選択された列の複数の上記プ
    ログラム可能なセルを予め決められた状態に同時にプロ
    グラムするためのプログラム手段と、 シリアル・シフト・レジスタ手段と、照合モードの間の
    みに上記シリアル・シフト・レジスタ手段の対応するス
    テージに、上記選択された列の各々の上記プログラム可
    能なセルの上記プログラム状態を表示するデータをロー
    ドするロード手段とを備えると共に上記マトリックスに
    おける上記選択された列の各々の上記プログラム可能な
    セルの状態をパラレルに検出するための照合手段と、 上記プログラム可能な論理装置が通常ユーザ・モードで
    動作中に、上記シリアル・シフト・レジスタ手段を、上
    記マトリックスから切り離す手段とを備えたことを特徴
    とするプログラム可能な論理装置。
  9. 【請求項９】上記プログラム手段が、 シリアルに接続された複数のステージを備えるシリアル
    ・シフト・レジスタ手段と、 選択された行のプログラムされる各々の上記プログラム
    可能なセルの状態を示すプログラム・データを上記シフ
    ト・レジスタにシリアルにシフト入力するための手段と
    を含むことを特徴とする特許請求の範囲第８項記載のプ
    ログラム可能な論理装置。
  10. 【請求項１０】上記プログラム手段が、装置のプログラ
    ムサイクルの間上記マトリックスの上記セルの列に上記
    シフト・レジスタのステージを選択的に接続するための
    接続手段を更に備えたことを特徴とする特許請求の範囲
    第９項記載のプログラム可能な論理装置。
  11. 【請求項１１】上記照合手段および上記プログラミング
    手段が、プログラミング動作の間にプログラミングデー
    タを記憶し、照合動作の間に上記マトリックスからのデ
    ータを受け取るための共通シフト・レジスタ手段を用い
    ることを特徴とする特許請求の範囲第９項記載のプログ
    ラム可能な論理装置。
  12. 【請求項１２】上記マトリックスの各々の上記プログラ
    ム可能なセルが、 列アドレス選択信号に応答してプログラムするための上
    記プログラム可能なセルを選択するために用いられる第
    １のトランジスタ手段と、 そのプログラムされた情報を記憶するために用いられる
    第２のトランジスタ手段とを備えたことを特徴とする特
    許請求の範囲第８項記載のプログラム可能な論理装置。
  13. 【請求項１３】上記プログラム可能な論理装置が、上記
    マトリックスの行を上記論理装置の出力ポートに接続す
    る出力回路を更に備え、 上記照合手段が、上記出力回路の動作を照合するための
    出力回路照合手段を更に備えたことを特徴とする特許請
    求の範囲第８項記載のプログラム可能な論理装置。
  14. 【請求項１４】上記出力回路照合手段が、上記マトリッ
    クスの上記プログラム可能なセルをプログラムせずに上
    記マトリックスの明瞭な配列パターンを上記出力回路に
    ロードするための手段を備えたことを特徴とする特許請
    求の範囲第13項記載のプログラム可能な論理装置。
  15. 【請求項１５】上記出力回路が上記マトリックスの選択
    された列における各々のプログラム可能なセルの状態を
    検出するための複数のセンス増幅器を備え、 上記照合手段が、 各々が対応する上記センス増幅器に接続されると共に互
    いにシリアルに接続された複数のステージを備えるシリ
    アル・シフト・レジスタ手段と、 上記シフト・レジスタの上記ステージの内容を上記セン
    ス増幅器に出力するための手段とを備えたことを特徴と
    する特許請求の範囲第14項記載のプログラム可能な論理
    装置。
  16. 【請求項１６】高速プログラム及び照合のために用いら
    れる改善されたプログラム可能な論理装置であって、 入力ラインを各積項に選択的に接続するプログラム可能
    なセルからなるマトリックスと、 複数のセンス増幅器を備え、各々の上記センス増幅器が
    対応する上記積項に接続されるとともに、上記論理装置
    の出力ポートに接続される出力論理装置を備えた出力回
    路と、 ある予め決められたプログラム・データ・パターンに応
    答して１本の入力ラインに接続された複数の上記プログ
    ラム可能なセルを同時にプログラムするために設けられ
    たプログラム手段と、 上記マトリックスの上記プログラム可能なセルの列を選
    択する選択手段と、 選択された入力ラインに接続されたセルのプログラムさ
    れた状態を照合するために用いられるセル照合手段とを
    備え、 上記セル照合手段が、 各々が上記積項のうちの対応する１個の選択的に接続さ
    れ、上記マトリックスの上記選択された列からプログラ
    ムされた上記セルの状態を表現するデータをパラレルに
    受け取り、その後に上記選択された列の各々の上記プロ
    グラム可能なセルの上記プログラム状態を迅速に照合す
    るべく上記論理装置からのパラレルに受け取られた上記
    データをシリアルにシフトアウトするための互いにシリ
    アルに接続された複数のステージを有するシリアル・シ
    フト・レジスタ・ラッチ回路（SRL）を備えることを特
    徴とするプログラム可能な論理装置。
  17. 【請求項１７】上記プログラム手段が上記シリアル・シ
    フト・レジスタ・ラッチ回路手段を含み、それによって
    プログラム・データが上記論理装置のシリアル入力デー
    タ・ポートを介して上記シリアル・シフト・レジスタ・
    ラッチ回路手段にシリアルに入力されることを特徴とす
    る特許請求の範囲第16項記載のプログラム可能な論理装
    置。
  18. 【請求項１８】上記プログラム可能な論理装置が、シリ
    アルデータ出力ポートを更に備え、 上記照合手段が、上記シリアル・レジスタ・ラッチ回路
    手段と、上記マトリックスのある選択された列の各々の
    上記プログラム可能なセルの状態を示すデータを上記シ
    リアル・レジスタ・ラッチ回路手段の対応するステージ
    にロードするための手段と、その後上記論理装置のシリ
    アルデータ・ポートの上記シリアル・レジスタ・ラッチ
    回路手段の出力の内容をシリアルにシフトするための手
    段とを備えることを特徴とする特許請求の範囲第17項記
    載のプログラム可能な論理装置。
  19. 【請求項１９】上記プログラム可能な論理装置が、テス
    トビットパターンを上記マトリックスにプログラムせず
    に明瞭な配列パターンを上記マトリックスのある選択さ
    れた積項に接続された出力回路に入力するための手段を
    備える出力回路照合手段を更に備え、これによって結果
    として出力される装置出力のビットパターンが所望のビ
    ットパターンと比較されることを特徴とする特許請求の
    範囲第16項記載のプログラム可能な論理装置。
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