KR100443360B1 - 고속으로 동작하는 안티퓨즈 회로 - Google Patents

Abstract

본 발명은 고속으로 동작하는 안티퓨즈에 관한 것으로 이를 위한 본 발명은, 어드레스와 플래그 신호에 응답하여 안티퓨징하는 다수개의 안티퓨즈 블럭이 직렬로 연결되어 구성되는 안티 퓨즈회로에 있어서, 각각의 안티퓨즈 블럭은, 제1 노드; 일측은 접지전압에 연결되는 안티퓨즈; 이전 단계의 안티퓨즈 블럭의 상태를 나타내는 플래그 신호와 안티퓨징 인에이블 신호에 응답하여 상기 제1 노드의 전위 레벨을 상기 안티퓨즈의 타측에 인가하는 안티퓨징 제어부; 상기 안티퓨즈가 안티퓨징 동작시 제1 전위레벨을 갖는 플래그 신호를 출력하여 직렬로 연결된 다른 안티퓨즈 블럭이 동작하지 않도록 하는 출력부; 상기 어드레스, 플래그 신호 및 안티퓨징 인에이블 신호가 모두 인에이블되고 상기 출력부의 플래그가 제1 전위레벨일때 상기 제1 노드를 제2 전위레벨로 차지하고 그 이외의 경우에는 제1 전위레벨로 차지하는 노드 전압제어부를 구비한다.

Description

고속으로 동작하는 안티퓨즈 회로{Anti fuse circuit with high speed}

본 발명은 반도체 메모리에 관한 것으로 특히 고속으로 동작하는 안티퓨즈에 관한 것이다.

안티퓨즈는 퓨즈(fuse)와 반대되는 개념으로 초기에는 'off'상태로 제작된후프로그램(program)에 의하여 'on'상태가 되는 특징이 있다.

즉, 초기 제작시에는 수 메가옴(MΩ)의 전기 저항을 갖는 절연체이나, 프로그램에 의하여 안티퓨즈의 두 전극 사이에 일정수준 이상의 전압을 인가하여 절연체가 브레이크다운(breakdown)을 일으켜 도전체의 성질을 갖도록 하는 것이다.

도 1은 종래의 안티퓨즈 회로의 동작 개념을 나타내는 블럭 개념도이다.

도 1을 참조하면, 종래의 안티퓨즈 회로는 메모리내의 모드 레지스터 셋(mrs)에서 안티퓨즈 프로그램 모드가 설정되면 프로그램 모드 인에이블 신호(tm_antiz)가 하이 레벨(high)로 활성화되고 어드레스 신호(add0 ∼ add3)가 하이 레벨로 입력된 퓨즈 블럭(0 ∼ 3)을 안티퓨징 한다.

도 2는 상기 도 1의 블럭 개념도의 각각의 퓨즈블럭을 상세히 도시한 회로도이다.

도 2를 참조하면, 각각의 퓨즈블럭은, 어드레스(addz)와 프로그램 모드 인에이블 신호(tm_antiz)에 응답하여 노드 node1의 전위를 결정하기 위한 안티퓨징 제어부(10)와, 파워업신호(power_up)에 응답하여 노드 node1의 전위를 하이 레벨로 프리차지하기 위한 프리차지부(20)와, 노드 node1에 접속된 안티퓨즈부(30)와, 노드 node1의 출력을 래치 및 구동하기 위한 출력부(40)를 구비한다.

상기 종래의 안티퓨즈 회로의 상세 구성 및 동작을 도 1과 도 2를 참조하여 설명하도록 한다.

먼저, 메모리에 전원이 인가될 때 활성화되는 파워업신호(power_up)에 의해 프리차지부(20)의 PMOS(P0)가 활성화되어 노드 node1이 하이 레벨로 프리차지된다.

이어서, 메모리 내부의 모드 레지스터 셋(mrs)에 의하여 프로그램 모드 인에이블 신호(tm_antiz)가 하이 레벨로 활성화되고, 안티퓨징될 어드레스(addz)가 인가되는데 안티퓨징을 원하면 하이 레벨의 어드레스를 인가하고 그렇지 않으면 로우 레벨의 어드레스를 인가한다.

여기서, 도 2 에 도시된 구성의 안티퓨즈 회로는 도 1에 도시된 각각의 블럭중 하나에 해당되며, 각각의 블럭의 숫자에 따라 상기 어드레스의 비트수가 결정된다.

예를들어 상기 안티퓨즈 회로가 10개의 블럭으로 이루어진다면 어드레스는 10비트로 구성되게 된다.

또한, 도 1에서 퓨즈0(fuse0)과 퓨즈 3(fuse3)를 안티퓨징하고자 하면, 어드레스0(add0)과 어드레스3(add3)을 하이 레벨로 하고 어드레스1(add1)과 어드레스2(add2)를 로우 레벨로 하면 된다.

상기 어드레스(addz)와 프로그램 모드 인에이블 신호(tm_antiz)가 하이 레벨이면, 안티퓨징 제어부(10)의 낸드게이트(11)는 로우 레벨의 제1 제어신호를 생성하고 노아게이트(12)는 로우 레벨의 제2 제어신호를 생성하므로 PMOS(P1)는 턴온되고 NMOS(N1)는 턴오프 되어 노드 node1는 하이 레벨의 상태를 유지하게 된다.

이때, 안티퓨즈부(30)의 안티퓨즈(ANTI FUSE)에 연결된 전압(vbb_s)이 상기 하이 레벨로 인가된 어드레스에 응답하여 로우 레벨로 천이함으로서 안티퓨즈(ANTI FUSE)는 노드 node1과 전압단 vbb_s 사이를 전기적으로 연결하게 된다.

여기서, 만약 퓨즈 블럭(0 ∼ 3)을 모두 안티퓨징하기 위하여 어드레스(addz)가 1111로 인가된 경우를 가정하면, 모든 블럭(0 ∼ 3)의 전압(vbb_s)은 로우 레벨로 연결되어 있는 바, 인가된 어드레스(addz)에 의하여 먼저 안티퓨징된 블럭(0)이 상기 도 2에 설명된 바와 같이 노드 node1과 전압단 vbb_s를 연결함으로서 블럭(1 ∼ 3)에 공급되는 전압(vbb_s)이 변하게 됨으로서 먼저 안티퓨징된 블럭(0)만이 온전한 동작을 수행하고 다음 블럭(1 ∼ 3)들은 불완전한 안티퓨징 동작을 수행하게 되는 문제점이 있다.

결국, 상기와 같은 문제점 때문에 종래에는 어드레스가 1111로 입력될 경우 1000, 0100, 0010, 0001과 같이 해당 블럭만을 순차적으로 활성화 시켜서 안티퓨징을 하였는 바, 이는 안티퓨징할 블럭의 숫자가 늘어날수록 더욱 많은 시간을 소모하게 되는 문제점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 안티퓨징할 블럭의 갯수가 증가하여도 시간적인 손실이 적게 발생하는 안티퓨징 회로를 제공함에 그 목적이 있다.

도 1은 종래 기술에 따른 안티퓨즈 회로의 블럭 개념도,

도 2는 종래 기술에 따른 안티퓨즈 회로의 상세회로도,

도 3은 본 발명에 따른 안티퓨즈 회로의 블럭 개념도,

도 4는 본 발명에 따른 안티퓨즈 회로의 일실시예.

* 도면의 주요 부분에 대한 부호의 설명

100 : 안티퓨징 제어부 200 : 출력부

300 : 노드전압 제어부 400 : 프리차지부

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 프로그램 인에이블 신호와 다비트 어드레스 신호의 각 비트별 신호에 응답하는 다수의 안티퓨즈 블럭을 구비하는 안티퓨즈 회로에 있어서, 각각의 안티퓨즈 블럭은, 제1 노드; 일측은 접지전압에 연결되는 안티퓨즈; 이전 단계의 안티퓨즈 블럭의 상태를 나타내는 플래그 신호와 안티퓨징 인에이블 신호에 응답하여 상기 제1 노드의 전위 레벨을 상기 안티퓨즈의 타측에 인가하는 안티퓨징 제어부; 상기 안티퓨즈가 안티퓨징시 디스에이블되는 플래그 신호를 출력하여 직렬로 연결된 다른 안티퓨즈 블럭이 동작하지 않도록 하는 출력부; 안티퓨징 동작이 비활성화 상태일때 상기 제1 노드를 소정 전위 레벨로 프리차지 하여 상기 플래그 신호가 인에이블 상태가 되도록 하는 프리차지부; 및 상기 어드레스, 플래그 신호 및 안티퓨징 인에이블 신호가 모두 인에이블되고 상기 출력부의 플래그가 인에이블시 상기 제1 노드를 제2 전위레벨로 차지하고 그 이외의 경우에는 제1 전위레벨로 차지하는 노드 전압제어부를 구비하며, 상기 다수의 안티퓨즈 블럭은 이전단 안티퓨즈 블럭의 출력을 플래그 신호로 입력받아 순차적으로 프로그래밍되는 것을 특징으로 하는 안티퓨즈 회로가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 안티퓨즈 회로의 블럭 개념도를 나타내는 것으로 안티퓨즈 회로는 어드레스에 해당되는 안티퓨즈가 어드레스의 전위레벨에 따라 안티퓨징되는 것을 보여준다.

좀더 상세히 설명하면, 어드레스를 동시에 입력받는 퓨즈0 내지 퓨즈3(fuse0 ∼ fuse3)으로 이루어지는 안티퓨즈 회로에 있어서, 퓨즈1(fuse1)은 어드레스1과 프로그램 모드 인에이블 신호(tm_antiz)에 응답하여 어드레스1(add1)이 하이 레벨이면 안티퓨징하고 로우 레벨이면 패스한다.

여기서, 상기 퓨즈1(fuse1)는 어드레스(add1)가 하이 레벨이든 로우 레벨이든지 간에 이전단 퓨즈 0(fuse 0)으로부터 출력되는 플래그 신호(flag1)가 하이 레벨이면 로우 레벨의 플래그 신호(flag2)를 생성하도록 하여 다음단의 퓨즈2(fuse2)가 동작되지 않도록 하는데 이 부분은 아래의 도 4에서 상세히 설명하도록 한다

또한, 상기 퓨즈0(fuse0)의 플래그 신호(flag0)는 하이 레벨로 셋팅되어 있다.

상기와 같은 방법으로 다수의 블럭구성된 안티 퓨즈 회로는 퓨즈0(fuse0) 부터 퓨즈3(fuse3) 까지 순차적으로 안티퓨징을 실행하며, 상기 안티퓨즈 회로는 단 한번의 어드레스 입력만으로 모든 안티퓨징 작업을 수행하게 된다.

상기한 안티퓨즈 회로의 동작을 도 4를 참조하여 더욱 상세히 설명하도록 한다.

도 4는 상기 도 3에 도신된 개념도를 더욱 구체화한 일실시예로서 도 3의 퓨즈1(fuse1) 블럭의 상세 회로도이다.

상기 도 3의 퓨즈0(fuse0) 내지 퓨즈 3(fuse3)의 각각의 구성은 퓨즈1(fuse1)과 동일하되, 단 퓨즈0(fuse0)의 경우 이전단으로 부터 인가받는 플래그 신호로서 안티퓨징 인에이블신호(tm_antiz)를 사용하는 것만 다르다.

도 4를 참조하면, 퓨즈1(fuse1)는, 제1 노드(node 1)와, 일측은 접지전압(vbb_s)에 연결되는 안티퓨즈(ANTI FUSE)와, 이전 단계의 안티퓨즈 블럭의 상태를 나타내는 플래그 신호(flag1)와 안티퓨징 인에이블 신호(tm_antiz)에 응답하여 상기 제1 노드(node 1)의 전위 레벨을 상기 안티퓨즈의 타측에 인가하는 안티퓨징 제어부(100)와, 상기 안티퓨즈(ANTI FUSE)가 안티퓨징시 디스에이블되는 플래그 신호(flag2)를 출력하여 직렬로 연결된 후단의 안티퓨즈 블럭(fuse2, fuse3)이 동작하지 않도록 하는 출력부(200)와, 안티퓨징 동작이 비활성화 상태일때 상기 제1 노드(node 1)를 소정 전위 레벨로 프리차지 하여 상기 플래그 신호(flag2)가 인에이블 상태가 되도록 하는 프리차지부(400) 및 상기 어드레스(addz), 플래그 신호(flag1) 및 안티퓨징 인에이블 신호(tm_antiz)가 모두 인에이블되고 상기 출력부(200)의 플래그 신호(flag2)가 인에이블시 상기 제1 노드(node 1)를 로우 레벨로 차지하고 그 이외의 경우에는 하이 레벨로 차지하는 노드 전압제어부(300)를 포함하여 이루어진다.

구체적으로, 안티퓨징 제어부(100)는, 안티퓨징 인에이블신호(tm_antiz)를 반전하는 인버터(111)와, 상기 인버터(111)의 출력과 플래그 신호(flag1)를 입력으로 하는 노아게이트(112) 및 일측은 제1 노드(node 1)에 연결되고 게이트는 상기 노아게이트(112)의 출력단에 연결되며, 타측은 상기 안티퓨즈(ANTI FUSE)의 타측에 연결되는 PMOS(113)를 포함하여 실시 구성된다.

상기 출력부(200)는, 제1 노드(node 1)의 전위레벨을 입력으로 하는 인버터(201)와, 인버터(201)의 출력을 입력으로 하고 출력단은 인버터(201)의 입력단에 연결되는 인버터(202)와, 상기 인버터(201)의 출력을 반전시키는 인버터(203) 및 인버터(203)의 출력을 반전시키는 인버터(204)를 포함하여 실시 구성되며,

상기 노드 전압제어부(300)는, 플래그 신호(flag1)와 안티퓨징 인에이블신호(tm_antiz)에 응답하는 낸드게이트(307)와, 낸드게이트(307)의 출력을 반전하는 인버터(301)와, 상기 어드레스(addz)와 상기 인버터(301)의 출력을 입력으로 하는 낸드게이트(302)와, 상기 어드레스(addz)와 상기 낸드게이트(307)의 출력을 입력으로 하는 노아게이트(303)와, 일측은 전원전압(VDD)에 연결되고, 게이트는 상기 플래그 신호(flag2)를 입력받는 PMOS(304)와, 일측은 PMOS(304)의 타측에 연결되고 게이트는 낸드게이트(302)의 출력단에 연결되는 PMOS(305)와, 일측은 PMOS(305)의 타측에 연결되고 타측은 접지되며, 게이트는 노아게이트(303)에 연결되는 NMOS(306)를 포함하여 실시 구성된다.

프리차지부(400)는, 일측은 전원전압(VDD)에 연결되고 타측은 노드(node 1)에 연결되며 게이트는 상기 파워업 신호(power_up)에 응답하는 PMOS(400)로 실시 구성된다.

이하, 도 3과 도 4를 참조하여 상기한 구성의 안티퓨즈 회로의 동작을 살펴보기로 한다.

먼저, 상기 도 4에 도시된 안티퓨즈가 도 3에 도시된 퓨즈1(fuse 1)이고, 상기 퓨즈 1(fuse 1)을 안티퓨징한다고 가정하면, 전술한 바와 같이 어드레스(addz)와 안티퓨징 인에이블신호(tm_antiz)가 하이 레벨이 되고 도 3에 도시된 퓨즈 0(fuse 0)에서 출력되는 플래그 신호(flag1)는 하이 레벨이 된다.

여기서, 상기 퓨즈 0(fuse 0)가 안티퓨징 동작을 하지 않을때는 하이 레벨의 플래그신호(flag 1)를 출력하고 안티퓨징 동작시에는 로우 레벨을 출력하도록 되어 있다.

이때, 상기 퓨즈 0(fuse 0)에서 출력되는 플래그 신호(flag 1)는 도 4에 도시된 낸드게이트(307)의 일입력인 플래그 신호(flag1)가 된다.

이 동작에 대한 설명은 아래에서 출력부(200)에 대한 설명때 상세히 하기로 한다.

한편, 안티퓨즈 회로에 전원전압(VDD)이 인가될시 파워업 신호(power_up)신호가 소정 시간동안 인에이블되어 전원전압(VDD)에 의하여 하이 레벨로 프리차지되어 있으므로 상기 출력부(200)의 전위레벨은 로우 레벨이 되고 PMOS(304)를 턴온시킨다.

이어서, 어드레스(addz), 안티퓨징 인에이블신호(antiz) 및 상기 퓨즈 0(fuse 0)에서 출력되는 플래그 신호(flag1)가 모두 하이 레벨이므로 낸드게이트 302, 307의 출력은 로우 레벨이 되고 노아게이트 112, 303의 출력은 로우 레벨이 된다.

따라서, PMOS 305, 113가 턴온되어 충분한 전류를 가지는 전원전압(VDD)이 노드(node 1)에 공급되고 이 전압이 안티퓨즈(ANTI FUSE)에 인가되어 안티퓨징 된다.

한편, 퓨즈 0(fuse 0)에서 출력된 플래그 신호(flag1)가 로우 레벨인 경우 는 퓨즈 0(fuse 0)이 안티퓨징 동작중임을 의미하므로, PMOS(113)의 게이트에는 하이 레벨이 인가되어 안티퓨징 동작은 일어나지 않는다.

즉, 도 3에 도시된 4개의 퓨즈(fuse 0 ∼ fuse 3)중 어느 하나의 퓨즈가 안티퓨징 동작을 하고 있으면 다른 퓨즈들은 안티퓨징 동작을 하지 못하게 된다.

따라서, 안티퓨징 인에이블 신호(tm_antiz)와, 어드레스(addz)가 도 3에 도시된 4개의 퓨즈(fuse 0 ∼ fuse 3)에 동시에 인가되어도 안티퓨징 작업을 진행중인 퓨즈 이외의 다른 퓨즈는 동작하지 않게되므로 종래의 안티퓨즈와는 달리 안티퓨즈 회로를 구성하는 모든 퓨즈(fuse 0 ∼ fuse 3)에 어드레스를 동시에 공급하여도 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기한 바와 같이 본 발명은 안티퓨징할 블럭의 갯수가 증가하여도 시간적인 손실이 적고 고속으로 동작하면서도 각각의 블럭이 안티퓨징시 접지준위에 변동에 영향을 받지 않도록 함으로서 안티퓨징시의 안정성을 높였다.

Claims (5)

1. 삭제
2. 프로그램 인에이블 신호와 다비트 어드레스 신호의 각 비트별 신호에 응답하는 다수의 안티퓨즈 블럭을 구비하는 안티퓨즈 회로에 있어서,

   각각의 안티퓨즈 블럭은,

   제1 노드;

   일측은 접지전압에 연결되는 안티퓨즈;

   이전 단계의 안티퓨즈 블럭의 상태를 나타내는 플래그 신호와 안티퓨징 인에이블 신호에 응답하여 상기 제1 노드의 전위 레벨을 상기 안티퓨즈의 타측에 인가하는 안티퓨징 제어부;

   상기 안티퓨즈가 안티퓨징시 디스에이블되는 플래그 신호를 출력하여 직렬로 연결된 다른 안티퓨즈 블럭이 동작하지 않도록 하는 출력부;

   안티퓨징 동작이 비활성화 상태일때 상기 제1 노드를 소정 전위 레벨로 프리차지 하여 상기 플래그 신호가 인에이블 상태가 되도록 하는 프리차지부; 및

   상기 어드레스, 플래그 신호 및 안티퓨징 인에이블 신호가 모두 인에이블되고 상기 출력부의 플래그가 인에이블시 상기 제1 노드를 제2 전위레벨로 차지하고 그 이외의 경우에는 제1 전위레벨로 차지하는 노드 전압제어부를 구비하며,

   상기 다수의 안티퓨즈 블럭은 이전단 안티퓨즈 블럭의 출력을 플래그 신호로 입력받아 순차적으로 프로그래밍되는 것을 특징으로 하는 안티퓨즈 회로.
3. 제2항에 있어서,

   상기 안티퓨징 제어부는,

   안티퓨징 인에이블신호를 반전하는 제1인버터;

   상기 제1인버터의 출력과 플래그 신호를 입력으로 하는 제1노아게이트;

   일측은 상기 제1 노드에 연결되고 게이트는 상기 제1노아게이트의 출력단에 연결되며, 타측은 상기 안티퓨즈의 타측에 연결되는 제1 PMOS를 포함하여 이루어지는 것을 특징으로 하는 안티퓨즈 회로.
4. 제3항에 있어서,

   상기 출력부는,

   상기 제1 노드의 전위레벨을 입력으로 하는 제2인버터;

   상기 제2인버터의 출력을 입력으로 하고 출력단은 상기 제2 인버터의 입력단에 연결되는 제3인버터;

   상기 제2인버터의 출력을 반전시키는 제4인버터; 및

   상기 제4인버터의 출력을 반전시키는 제5인버터를 포함하여 이루어지는 것을 특징으로 하는 안티퓨즈 회로.
5. 제4항에 있어서,

   상기 노드 전압제어부는,

   상기 제1낸드게이트의 출력을 반전하는 제6인버터;

   상기 어드레스와 상기 제6인버터의 출력을 입력으로 하는 제2낸드게이트;

   상기 어드레스와 상기 제1낸드게이트의 출력을 입력으로 하는 제2노아게이트;

   일측은 전원전압에 연결되고, 게이트는 상기 플래그 신호를 입력받는 제2PMOS;

   일측은 상기 제2PMOS의 타측에 연결되고 게이트는 상기 제1낸드게이트의 출력단에 연결되는 제3PMOS;

   일측은 상기 제3PMOS의 타측에 연결되고 타측은 접지되며, 게이트는 상기 제1노아게이트에 연결되는 제1NMOS; 및

   일측은 전원전압에 연결되고 타측은 상기 제1 노드에 연결되며 게이트는 상기 파워업 신호에 응답하는 제4PMOS를 포함하여 이루어지는 것을 특징으로 하는 안티퓨즈 회로.