KR100332110B1 - 플래시 메모리의 비트기억 회로 - Google Patents

플래시 메모리의 비트기억 회로 Download PDF

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Abstract

본 발명은 플래시 메모리의 비트기억 회로에 관한 것인데, 출력단이 되는 공통노드에 일측단이 접속되는 제1안티퓨즈와, 제1안티퓨즈의 타측단과 전원전압 사이에 접속되는 제1스위칭소자와, 제1안티퓨즈의 타측단에 접속되는 제1프로그램부와, 공통노드에 일측단이 접속되는 제2안티퓨즈와, 제2안티퓨즈의 타측단과 그라운드 사이에 접속되는 제2스위칭소자와, 제2안티퓨즈의 타측단에 접속되는 제2프로그램부를 구비함으로써, 파워-온과 동시에 안티퓨즈의 상태를 알 수 있으며 그에 따라서 주변회로를 감소킬 수 있다.

Description

플래시 메모리의 비트기억 회로{Bit storage circuit of flash memory}
본 발명은 플래시 메모리의 비트기억 회로에 관한 것이며, 상세하게는 파워 온시 별도의 회로없이 안티퓨즈의 상태를 알 수 있는 플래시 메모리의 비트기억 회로에 관한 것이다.
일반적으로 리페어 어드레스 등을 기억하는 비트기억 회로로 안티퓨즈가 사용된다.
도 1을 참조하여 종래의 플래시 메모리의 비트기억 회로를 살펴보면 다음과 같다.
비트기억 회로는 크게 나누어, 고전압의 프로그램 전압에 의해 안티퓨즈를 프로그램 하기 위한 프로그램부와, 안티퓨즈를 독출하기 위한 검출부와, 독출부에 전원전압을 인가하기 위한 스위칭부와, 검출부를 통하여 검출된 안티퓨즈의 데이터를 래치하는 래치부로 구성된다.
먼저, 제1노드(node1)에는 안티퓨즈의 일측단이 접속되고, 안티퓨즈의 타측단과 전원전압(Vcc)사이에는 PMOS트랜지스터(P1)가 접속되며, 안티퓨즈와 PMOS트랜지스터(P1)의 접속점에는 안티퓨즈를 프로그램할 수 있는 고전압의 프로그램전압(PGM)이 입력된다. 그리고 제1노드(node1)와 그라운드 사이에는 NMOS트랜지스터(N1)이 접속되고, 제1노드(node1)와 그라운드 사이에는 NMOS트랜지스터(N2)가 접속된다. 이때 NMOS트랜지스터(N1)의 게이트에는 안티퓨즈의 타측단에 일정전압을 인가하기 위한 프리차지신호(PRECHAR)가 입력되고, NMOS트랜지스터(N2)의 게이트에는 프로그램할 안티퓨즈를 선택하기 위한 어드레스(ADDR)가 입력된다.
한편, 제2노드(node2)와 전원전압(Vcc)사이에는 PMOS트랜지스터(P2)와 PMOS트랜지스터(P4)가 접속되는데, PMOS트랜지스터(P2)의 게이트는 전술한 안티퓨즈와 PMOS트랜지스터(P1)의 접속점으로 접속된다. 그리고 제2노드(node2)와 제3노드(node3) 사이에는 PMOS트랜지스터(P3)가 접속되는데, PMOS트랜지스터(P3)의게이트에는 파워업리세트부의 출력신호가 입력된다. 또한 제3노드(node3)와 그라운드 사이에는 NMOS트랜지스터(N4)가 접속된다.
그리고, 제3노드에는 인버터(I1)와 인버터(I2)로 구성되는 래치부가 접속되고, 래치부의 출력단은 퓨즈출력(FUSE OUT)이 된다.
전술한 구성을 종래의 비트기억 회로의 동작은 다음과 같다.
안티퓨즈를 프로그램할 때에는 프리차지신호(PRECHAR)신호가 로우신호에서 하이신호가 되는데, 그에 따라서 NMOS트랜지스터(N1)가 턴-온되어 제1노드(node1)에 전원전압이 인가된다. 그리고 나서 어드레스(ADDR)이 입력되면 NMOS트랜지스터(N2)가 턴-온되어 제1노드(node1)는 그라운드 전위가 된다.
어드레스(ADDR)가 입력되어 제1노드(node1)가 그라운드 전위가 되면 안티퓨즈를 프로그램하기 위하여 고전압의 프로그램전압(PGM)이 입력되면 PMOS트랜지스터(P1)와 PMOS트랜지스터(P2)는 턴-오프되고 안티퓨즈의 양단에는 프로그램전압이 걸리게 된다. 그에 따라서 안티퓨즈는 프로그램 된다.
안티퓨즈의 프로그램이 종료하면, 프로그램전압(PGM)은 플로팅 상태가 되고, PMOS트랜지스터(P1)가 턴-온되어 안티퓨즈에는 전원전압(Vcc)에서 문턱전압(Vt)을 감한 만큼의 전압이 인가된다.
이때 파워업리세트부의 출력신호인 PWRUP는 그라운드 전위가 되고 PWRUPb는 전원전압(Vcc)전위가 되는데, 그에 따라서 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)와 NMOS트랜지스터(N4)는 턴-온된다. 이때 플로팅된 프로그램전압(PGM)에 의해 PMOS트랜지스터(P2)가 턴-온되어 제3노드(node3)에는전원전압(Vcc)이 인가된다. 그런데 NMOS트랜지스터(N4)가 턴-온 상태이기는 하지만 저항이 크기 때문에 그라운드로 빠져나가는 전류의 양은 많지 않다.
그래서 래치부로 하이레벨의 전압이 인가되고 래치부의 출력(FUSE OUT)은 로우신호가 된다. 만약 안티퓨즈가 프로그램 되어있지 않다면 안티퓨즈를 통한 전류경로가 차단되기 때문에 하이신호가 PMOS트랜지스터(P2)의 게이트에 인가되어 PMOS트랜지스터(P2)는 턴-오프되고, 그에 따라서 제3노드(node3)는 로우레벨이 되어 래치부의 출력(FUSE OUT)은 하이신호가 된다.
전술한 바와 같이 종래의 비트기억 회로는 안티퓨즈의 상태를 판단하기 위하여 주변회로들을 포함하고 있다.
따라서, 본 발명은 복수의 안티퓨즈를 사용하여 파워-온과 동시에 안티퓨즈의 상태를 알 수 있도록 하여 주변회로를 감소시킨 플래시 메모리의 비트기억 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리의 비트기억 회로는, 출력단이 되는 공통노드에 일측단이 접속되는 제1안티퓨즈와, 제1안티퓨즈의 타측단과 전원전압 사이에 접속되는 제1스위칭소자와, 제1안티퓨즈의 타측단에 접속되는 제1프로그램부와, 공통노드에 일측단이 접속되는 제2안티퓨즈와, 제2안티퓨즈의 타측단과 그라운드 사이에 접속되는 제2스위칭소자와, 제2안티퓨즈의 타측단에 접속되는 제2프로그램부를 구비하는 것을 특징으로 하는 구성이다. 그리고 제1프로그램부는, 일측입력단으로 인버터를 통하여 데이터를 입력받고 타측입력단으로 안티퓨즈 프로그램신호를 입력받는 제1부정논리곱게이트와, 일측입력단으로 상기 데이터를 인버터를 통하여 입력받고 타측입력단으로 인버터를 통하여 안티퓨즈 프로그램신호를 입력받는 제1부정논리합게이트와, 제1부정논리곱게이트의 출력단과 게이트가 접속되는 PMOS트랜지스터와, 제1부정논리합게이트의 출력단과 게이트가 접속되는 NMOS트랜지스터를 구비하며, 안티퓨즈 프로그램신호가 인에이블되었을 경우 상기 데이터의 상태에 따라서 제1안티퓨즈의 타측단으로 전원전압과 그라운드 전위를 출력하는 것을 특징으로 하며, 제2프로그램부는 일측입력단으로 데이터를 입력받고 타측입력단으로 안티퓨즈 프로그램신호를 입력받는 제2부정논리곱게이트와, 일측입력단으로 데이터를 입력받고 타측입력단으로 인버터를 통하여 안티퓨즈 프로그램신호를 입력받는 제2부정논리합게이트와, 제2부정논리곱게이트의 출력단과 게이트가 접속되는 PMOS트랜지스터와, 제2부정논리합게이트의 출력단과 게이트가 접속되는 NMOS트랜지스터를 구비하며, 안티퓨즈 프로그램신호가 인에이블되었을 경우 상기 데이터의 상태에 따라서 제2안티퓨즈의 타측단으로 안티퓨즈 프로그램전압과 그라운드 전위를 출력하는 것을 특징으로 하는 구성이다.
도 1은 종래의 안티퓨즈 회로.
도 2는 본 발명에 따른 안티퓨즈 회로.
* 도면의 주요 부분에 대한 부호의 설명 *
L1:제1부정논리곱게이트 L3:제2부정논리곱게이트
L2:제1부정논리합게이트 L4:제2부정논리합게이트
AF1:제1안티퓨즈 AF2:제2안티퓨즈
이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.
도 2는 본 발명에 따른 플래시 메모리의 비트기억 회로이다. 본 발명에 따른 비트기억 회로는, 크게 나누어 제1프로그램부, 제2프로그램부 그리고 제1,2안티퓨즈등으로 구성되는데 다음과 같다.
먼저, 노드A(nodeA)에는 제1안티퓨즈(AF1)의 일측이 접속되고, 제1안티퓨즈(AF1)의 타측과 전원전압(Vcc)사이에는 PMOS트랜지스터(P8)가 접속되며, PMOS트랜지스터(P8)의 게이트에는 안티퓨즈 프로그램신호인 FPGM이 입력된다. 또한 노드A에는 제2안티퓨즈(AF2)의 일측이 접속되고, 제2안티퓨즈(AF2)와 그라운드 사이에는 NMOS트랜지스터(N8)가 접속되고, NMOS트랜지스터(N8)의 게이트에는 인버터(I6)를 통하여 안티퓨즈 프로그램신호(FPGM)가 입력된다.
다음은 제1프로그램부이다.
전원전압(Vcc)과 그라운드사이에는 PMOS트랜지스터(P5)와 NMOS트랜지스터(N5)가 직렬로 접속되는데, PMOS트랜지스터(P5)의 게이트에는 부정논리곱게이트(NAND gate)(L1)의 출력단이 접속되고 NMOS트랜지스터(N5)의 게이트에는 제1부정논리합게이트(NOR gate)(L2)의 출력단이 접속된다. 이때 제1부정논리곱게이트(NAND gate)(L1)의 일측 입력단에는 인버터(I3)를 통하여 데이터(DATA)가 입력되고, 제1부정논리곱게이트(L1)의 타측입력단에는 안티퓨즈 프로그램신호(FPGM)이 입력된다.
그리고 부정논리합게이트(NOR gate)(L2)의 일측입력단에는 데이터(DATA)가 인버터(I3)를 통하여 입력되고, 제2부정논리곱게이트(L4)의 타측입력단에는 인버터(I5)를 통하여 안티퓨즈 프로그램신호(FPGM)가 입력된다. 그리고 PMOS트랜지스터(P5)와 NMOS트랜지스터(N5)의 접속점은 제1안티퓨즈(AF1)와 PMOS트랜지스터(P8)의 접속점과 접속된다.
다음은 제2프로그램부이다.
안티퓨즈 프로그램 전압(VFUSE)과 그라운드사이에는 PMOS트랜지스터(P7)와 NMOS트랜지스터(N7)가 직렬로 접속되는데, PMOS트랜지스터(P7)의 게이트에는 부정논리곱게이트(NAND gate)(L3)의 출력단이 접속되고 NMOS트랜지스터(N7)의 게이트에는 부정논리합게이트(NOR gate)(L4)의 출력단이 접속된다. 이때 부정논리곱게이트(NAND gate)(L3)의 입력단에는 데이터(DATA)와 안티퓨즈 프로그램신호(FPGM)이 각각 입력된다.
그리고 부정논리합게이트(NOR gate)(L4)의 일측입력단에는 데이터(DATA)가 입력되고, 제2부정논리곱게이트(L4)의 타측입력단에는 인버터(I5)를 통하여 안티퓨즈 프로그램신호(FPGM)가 입력된다. 그리고 PMOS트랜지스터(P7)와 NMOS트랜지스터(N7)의 접속점은 제2안티퓨즈(AF2)와 NMOS트랜지스터(N8)의 접속점과 접속된다.
한편 안티퓨즈 프로그램 전압(VFUSE)과 그라운드사이에는 PMOS트랜지스터(P6)와 NMOS트랜지스터(N6)가 직렬로 접속되는데, PMOS트랜지스터(P6)의 게이트에는 안티퓨즈 프로그램신호(FPGM)가 입력되고 NMOS트랜지스터(N6)의 게이트에는 리세트신호(RESET)가 입력된다. 또한 PMOS트랜지스터(P6)와 NMOS트랜지스터(N6)의 접속점은 노드A로 접속된다. 그리고 노드A에는 인버터(I7)가 접속되는데, 인버터(I7)의 출력단에서는 안티퓨즈 출력신호(FUSE OUT)가 출력된다.
이하에서는 전술한 구성을 가지는 본 발명에 따른 플래시 메모리의 비트기억 회로의 프로그램 동작을 설명하겠다.
비트기억회로의 안티퓨즈를 프로그램 하기 위해서, 안티퓨즈 프로그램신호(FPGM)가 로우신호에서 하이신호가 되면 부정논리곱게이트(L1)(L3)와 부정논리곱게이트(L2)(L4)는 나머지 입력에 따라서 출력이 스위칭되는데, 다음과 같다.
만약 데이터(DATA)가 하이신호로 입력되면 제1부정논리곱게이트(L1)로는 인버터(I3)를 통하여 로우신호가 입력되어 제1부정논리곱게이트(L1)는 하이신호를 출력하게 되어 PMOS트랜지스터(P5)는 턴-오프된다. 반면, 제2부정논리곱게이트(L3)는 하이신호가 입력되므로 로우신호를 출력하여 PMOS트랜지스터(P7)는 턴-온된다. 그리고 제1부정논리곱게이트(L2)에는 모두 로우신호가 입력되어 결과적으로 하이신호를 출력하며 그에 따라서 NMOS트랜지스터(N5)가 턴온된다. 또한 제2부정논리곱게이트(L4)는 로우신호를 출력하게 되고 그에 따라서 NMOS트랜지스터(N7)은 턴-오프 된다.
그리고 안티퓨즈 프로그램신호(FPGM)가 하이신호가 됨에 따라서 PMOS트랜지스터(P6)와 PMOS트랜지스터(P8)이 턴-오프되고, NMOS트랜지스터(N8) 역시 게이트에 인버터(I6)를 통하여 로우신호가 입력되어 턴-오프된다.
따라서 제1안티퓨즈(AF1)의 양단에는 로우레벨과 플로팅된 전압이 인가되어 오픈상태를 유지하며, 제2안티퓨즈의 양단에는 플로팅된 전압과 안티퓨즈 프로그램전압(VFUSE)이 인가되어 제2안티퓨즈(AF2)는 프로그램되어 쇼트된다.
한편, 데이터(DATA)가 로우신호로 입력되면 제1부정논리곱게이트(L1)로는 인버터(I3)를 통하여 하이신호가 입력되어 제1부정논리곱게이트(L1)는 로우신호를 출력하게 되어 PMOS트랜지스터(P5)는 턴-온된다. 반면, 제2부정논리곱게이트(L3)는 로우신호가 입력되므로 하이신호를 출력하여 PMOS트랜지스터(P7)는 턴-오프된다. 그리고 제1부정논리곱게이트(L2)에는 하이신호가 입력되어 결과적으로 제1부정논리곱게이트(L2)는 로우신호를 출력하며 그에 따라서 NMOS트랜지스터(N5)가 턴-오프된다. 또한 제2부정논리곱게이트(L4)는 하이신호를 출력하게 되고 그에 따라서 NMOS트랜지스터(N7)는 턴-온 된다.
그리고 안티퓨즈 프로그램신호(FPGM)가 하이신호이기 때문에 PMOS트랜지스터(P6)와 PMOS트랜지스터(P8)이 턴-오프되고, NMOS트랜지스터(N8) 역시 게이트에 인버터(I6)를 통하여 로우신호가 입력되어 턴-오프된다.
따라서 제1안티퓨즈(AF1)의 양단에는 로우레벨과 전원전압(Vcc)이 인가됨에 따라서 프로그램되어 쇼트되며, 제2안티퓨즈의 양단에는 플로팅된 전압과 그라운드 전압이 인가되어 제2안티퓨즈(AF2)는 오픈상태를 유지한다..
이하에서는 비트기억회로의 안티퓨즈 독출에 대하여 설명하도록 한다.
안티퓨즈를 독출하기 위해서는 안티퓨즈 프로그램신호(FPGM)는 로우신호가 되는데, 독출 초기에는 안티퓨즈 출력신호(FUSE OUT)를 리세트하기 위하여 리세트신호(RESET)를 일정시간동안 하이신호로 한다. 리세트신호가 하이신호가 되면 NMOS트랜지스터(N6)가 턴-온되어 노드A는 그라운드 레벨이 된다.
리세트신호(RESET)와 안티퓨즈 프로그램신호(FPGM)가 모두 로우신호가 되면그 동작은 다음과 같다.
먼저, 제1부정논리곱게이트(L1)와 제2부정논리곱게이트(L3)는 나머지 입력에 관계없이 하이신호를 출력하게 되어 PMOS트랜지스터(P5)와 PMOS트랜지스터(P7)는 턴-오프되게 된다.
그리고 안티퓨즈 프로그램신호(FPGM)이 로우신호가 되면 인버터(I4)를 통하여 하이신호가 제1부정논리곱게이트(L2)로 입력되고 인버터(I5)를 통하여 하이신호가 제2부정논리곱게이트(L4)로 입력되기 때문에 제1부정논리곱게이트(L2)와 제2부정논리곱게이트(L4)는 다른 신호에 관계없이 로우신호를 출력하게 된다. 그에 따라서 NMOS트랜지스터(N5)와 NMOS트랜지스터(N7)는 턴-오프된다.
또한 PMOS트랜지스터(P6)가 턴-온되어 노드A에 안티퓨즈 프로그램전압(VFUSE)가 인가되고, PMOS트랜지스터(P8)는 턴-온되고, NMOS트랜지스터(N8) 역시 게이트에 인버터(I6)을 통하여 하이신호가 입력되기 때문에 턴-온된다.
따라서 독출시, 제1안티퓨즈(AF1)의 양단에는 전원전압(Vcc)과 안티퓨즈 프로그램전압(VFUSE)가 인가되고, 제2안티퓨즈(AF2)의 양단에는 안티퓨즈 프로그램전압(VFUSE)과 그라운드 전압이 인가된다.
만약 제1안티퓨즈(AF1)가 프로그램 되어 있다면, 전원전압(Vcc)이 노드A로 인가되어 출력(FUSE OUT)은 로우신호가 된다. 그러나 제2안티퓨즈(AF2)가 프로그램 되어 있다면 그라운드 전압이 노드A로 인가되어 출력(FUSE OUT)은 하이신호가 된다.
결론적으로, 파워를 투입하면 별도의 회로없이도 각 안티퓨즈의 상태에 따라서 비트기억회로의 출력(FUSE OUT)은 결정된다.
본 발명에 따른 플래시 메모리의 비트기억 회로에 의하면, 복수의 안티퓨즈를 사용하여 파워-온과 동시에 안티퓨즈의 상태를 알 수 있도록 함으로써 주변회로를 감소킬 수 있다.

Claims (6)

  1. 출력단이 되는 공통노드에 일측단이 접속되는 제1안티퓨즈,
    상기 제1안티퓨즈의 타측단과 전원전압 사이에 접속되는 제1스위칭소자,
    상기 제1안티퓨즈의 타측단에 접속되는 제1프로그램부,
    상기 공통노드에 일측단이 접속되는 제2안티퓨즈,
    상기 제2안티퓨즈의 타측단과 그라운드 사이에 접속되는 제2스위칭소자,
    상기 제2안티퓨즈의 타측단에 접속되는 제2프로그램부를 구비하는 것을 플래시 메모리의 비트기억 회로.
  2. 제 1항에 있어서,
    상기 제1프로그램부는, 일측입력단으로 인버터를 통하여 데이터를 입력받고 타측입력단으로 안티퓨즈 프로그램신호를 입력받는 제1부정논리곱게이트와, 일측입력단으로 상기 데이터를 인버터를 통하여 입력받고 타측입력단으로 인버터를 통하여 상기 안티퓨즈 프로그램신호를 입력받는 제1부정논리합게이트와, 상기 제1부정논리곱게이트의 출력단과 게이트가 접속되는 PMOS트랜지스터와, 상기 제1부정논리합게이트의 출력단과 게이트가 접속되는 NMOS트랜지스터를 구비하며, 안티퓨즈 프로그램신호가 인에이블되었을 경우 상기 데이터의 상태에 따라서 상기 제1안티퓨즈의 타측단으로 전원전압과 그라운드 전위를 출력하는 것을 특징으로 하는 플래시메모리의 비트기억 회로.
  3. 제 1항에 있어서,
    상기 제2프로그램부는, 일측입력단으로 데이터를 입력받고 타측입력단으로 안티퓨즈 프로그램신호를 입력받는 제2부정논리곱게이트와, 일측입력단으로 상기 데이터를 입력받고 타측입력단으로 인버터를 통하여 상기 안티퓨즈 프로그램신호를 입력받는 제2부정논리합게이트와, 상기 제2부정논리곱게이트의 출력단과 게이트가 접속되는 PMOS트랜지스터와, 상기 제2부정논리합게이트의 출력단과 게이트가 접속되는 NMOS트랜지스터를 구비하며, 안티퓨즈 프로그램신호가 인에이블되었을 경우 상기 데이터의 상태에 따라서 상기 제2안티퓨즈의 타측단으로 안티퓨즈 프로그램전압과 그라운드 전위를 출력하는 것을 특징으로 하는 플래시 메모리의 비트기억 회로.
  4. 제 1항에 있어서,
    상기 공통노드에는, 파워 온시 일정시간 동안 상기 공통 노드를 리세트 할 수 있도록 상기 안티퓨즈 프로그램신호를 게이트로 입력받아 상기 안티퓨즈 프로그램전압을 스위칭시키는 PMOS트랜지스터와 리세트신호를 게이트로 입력받아 그라운드 전위를 상기 공통노드로 스위칭시키는 NMOS트랜지스터가 접속되는 것을 특징으로 하는 플래시 메모리의 비트기억 회로.
  5. 제 1항에 있어서,
    상기 제1스위칭소자와 제2스위칭소자는 상기 안티퓨즈 프로그램신호가 인에이블이 아닐경에만 턴-온되는 것을 특징으로 하는 플래시 메모리의 비트기억 회로.
  6. 제 1항에 있어서,
    상기 공통노드에는, 상기 공통노드의 전위를 버퍼링하여 출력할 수 있도록 인버터가 접속되는 것을 특징으로 하는 플래시 메모리의 비트기억 회로.
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