KR20000026169A

KR20000026169A - 다비트 결함 어드레스 검출회로

Info

Publication number: KR20000026169A
Application number: KR1019980043586A
Authority: KR
Inventors: 김인홍
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-10-19
Filing date: 1998-10-19
Publication date: 2000-05-15

Abstract

본 발명은 퓨즈의 갯수를 최소화하여 퓨즈의 칩면적 차지를 감소시키도록 한 다비트 결함 어드레스 검출회로에 관한 것으로, 복수의 어드레스 조합신호가 입력됨에 따라 선택신호에 의해 해당하는 어드레스 조합신호를 출력하는 다수의 선택출력부와, 결함이 발생된 어드레스에 따라 퓨즈절단되고 그 결과를 선택신호로 하여 각각의 선택출력부로 제공하는 다수의 퓨즈회로부와, 상기 다수의 선택출력부의 출력을 조합하여 결함 어드레스의 발생을 판정하는 디코딩부 및, 상기 디코딩부에 대한 동작인에이블신호를 제공하는 제어부를 구비함으로써, 프리차지를 위한 타이밍관련회로가 필요없어질 뿐만 아니라 필요한 퓨즈의 갯수가 종래에 비해 절반으로 감소되므로 퓨즈가 차지하는 면적을 감소시키게 된다.

Description

다비트 결함 어드레스 검출회로

본 발명은 다비트 결함 어드레스 검출회로에 관한 것으로, 보다 상세하게는 결함 어드레스인지를 알아내어 해당 결함 어드레스가 입력되면 이를 알리는 다비트 결함 어드레스 검출회로에 관한 것이다.

종래 워드라인/비트라인의 논리적 리페어를 위한 리던던트 워드라인/비트라인의 선택시 결함 어드레스 검출회로가 사용된다.

종래의 결함 어드레스 검출회로는 프리디코딩된 어드레스 정보에 해당하는 퓨즈를 절단하는 방식으로서, 도 1에 도시된 바와 같이 프리차지신호(#precharge)에 의해 프리차지 노드(N1)를 전원전압레벨로 프리차지시키는 PMOS트랜지스터(P1)와, 상기 프라차지 노드(N1)와 접지전압단 사이에 퓨즈(f1∼f16)를 매개로 드레인이 공통으로 접속되고 프리디코딩되어 입력되는 어드레스 조합신호(AX<0:3>∼AX67<0:3>))에 의해 스위칭동작하는 NMOS트랜지스터(NT1∼NT16)와, 상기 프리차지 노드(N1)의 신호를 래치하는 인버터(IV1, IV2, IV3)로 된 래치(10) 및, 상기 프리차지 노드(N1)와 접지전압단 사이에 설치되고 메인 콘트롤러(도시 생략)로부터의 리세트신호(reset)에 의해 스위칭동작하는 NMOS트랜지스터(Q1)를 구비한다.

상기와 같이 구성된 종래의 결함 어드레스 검출회로에 따르면, 먼저 프리차지신호(#precharge)에 의해 PMOS트랜지스터(P1)가 턴온되어 프리차지 노드(N1)가 전원전압으로 프라차지되고, 어드레스 조합신호(AX<0:3>∼AX67<0:3>)가 각 NMOS트랜지스터(NT1∼NT16)의 게이트로 인가된다. 이때, 결함이 발생된 어드레스가 없을 경우에는 모든 퓨즈(f1∼f16)가 끊어지지 않은 상태로 있기 때문에 상기 프리차지 노드(N1)는 로우레벨로 되고, 그 결과 출력신호(out_sum)도 역시 로우레벨이 된다. 그런데, 결함이 발생된 어드레스가 있을 경우에는 그에 상응하는 퓨즈가 절단되었기 때문에 상기 프리차지 노드(N1)는 하이레벨을 유지하고, 그 결과 출력신호(out_sum)는 하이레벨이 된다.

이와 같이 동작하는 종래의 결함 어드레스 검출회로의 경우 해당 결함 어드레스를 위하여 프리디코딩된 어드레스 정보를 사용하였기 때문에 퓨즈의 갯수가 실제 어드레스 정보의 2배가 필요하게 되어 퓨즈가 차지하는 칩면적이 많게 되는 문제가 발생된다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 퓨즈의 갯수를 최소화하여 퓨즈의 칩면적 차지를 감소시키도록 한 다비트 결함 어드레스 검출회로를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 다비트 결함 어드레스 검출회로는, 복수의 어드레스 조합신호가 입력됨에 따라 선택신호에 의해 해당하는 어드레스 조합신호를 출력하는 다수의 선택출력부와, 결함이 발생된 어드레스에 따라 퓨즈절단되고 그 결과를 선택신호로 하여 각각의 선택출력부로 제공하는 다수의 퓨즈회로부와, 상기 다수의 선택출력부의 출력을 조합하여 결함 어드레스의 발생을 판정하는 디코딩부 및, 상기 디코딩부에 대한 동작인에이블신호를 제공하는 제어부를 구비한다.

도 1은 종래의 결함 어드레스 검출회로의 일예를 나타낸 도면,

도 2는 본 발명의 실시예에 따른 다비트 결함 어드레스 검출회로도,

도 3은 도 2에 도시된 선택출력부의 내부회로도,

도 4는 도 2에 도시된 퓨즈회로부의 내부구성도이다.

< 도면의 주요부분에 대한 부호의 설명>

10 : 래치 20∼26 : 선택출력부

28∼42 : 퓨즈회로부 44 : 디코딩부

46 : 제어부

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 다비트 결함 어드레스 검출회로도로서, 본 발명의 실시예는 8비트(0∼7) 어드레스에 대한 결함여부를 검출하는 회로에 적용된 경우이다.

동 도면에서, 선택출력부(20, 22, 24, 26)는 각각의 선택신호(SEL_0, SEL_1)에 따라 현재 입력되는 복수의 어드레스 조합신호중 해당하는 어드레스 조합신호를 선택하여 출력한다. 즉, 상기 선택출력부(20)는 입력되는 4개의 어드레스 조합신호(AX01<3:0>)중에서 선택신호(SEL_0, SEL_1)의 상태에 따라 어느 한 어드레스 조합신호를 선택적으로 출력하고, 상기 선택출력부(22)는 입력되는 4개의 어드레스 조합신호(AX23<3:0>)중에서 선택신호(SEL_0, SEL_1)의 상태에 따라 어느 한 어드레스 조합신호를 선택적으로 출력하며, 상기 선택출력부(24)는 입력되는 4개의 어드레스 조합신호(AX45<3:0>)중에서 선택신호(SEL_0, SEL_1)의 상태에 따라 어느 한 어드레스 조합신호를 선택적으로 출력하고, 상기 선택출력부(26)는 입력되는 4개의 어드레스 조합신호(AX67<3:0>)중에서 선택신호(SEL_0, SEL_1)의 상태에 따라 어느 한 어드레스 조합신호를 선택적으로 출력한다.

상기 각각의 선택출력부(20, 22, 24, 26)에는 입력되는 어드레스 조합신호의 조합대상인 해당 어드레스의 비트수만큼의 퓨즈회로부(28, 30; 32, 34; 36, 38; 40, 42)가 설치되는데, 상기 퓨즈회로부(28, 30)의 출력단은 상기 선택출력부(20)의 선택신호(SEL_0, SEL_1)입력단에 접속되고, 상기 퓨즈회로부(32, 34)의 출력단은 상기 선택출력부(22)의 선택신호(SEL_0, SEL_1)입력단에 접속되며, 상기 퓨즈회로부(36, 38)의 출력단은 상기 선택출력부(24)의 선택신호(SEL_0, SEL_1)입력단에 접속되고, 상기 퓨즈회로부(40, 42)의 출력단은 상기 선택출력부(26)의 선택신호(SEL_0, SEL_1)입력단에 접속된다. 상기 퓨즈회로부(28, 30; 32, 34; 36, 38; 40, 42)는 결함이 발생된 어드레스에 따라 내장된 퓨즈가 절단되고 그 결과를 선택신호로 하여 해당하는 선택출력부로 제공한다.

상기 다수의 선택출력부(20, 22, 24, 26)의 출력신호(out)는 디코딩부(44)로 입력되는데, 상기 디코딩부(44)는 상기 다수의 선택출력부(20, 22, 24, 26)의 출력을 조합하여 결함 어드레스의 발생여부를 판정한다. 상기 디코딩부(44)는 낸드게이트(ND1)와 인버터(IV4)의 결합으로 된 앤드게이트로 구성된다.

도 2에서, 참조부호 46은 상기 디코딩부(44)에 대한 동작인에이블신호를 제공하는 제어부로서, 이 제어부(46)는 결함 어드레스의 발생시 내장된 퓨즈가 끊어지지 않은 상태를 유지하여 하이레벨의 값을 상기 디코딩부(44)를 구성하는 낸드게이트(ND1)의 일입력단으로 제공한다.

그리고, 상기 각각의 선택출력부(20, 22, 24, 26)의 내부구성을 살펴보면 도 3에 예시된 바와 같이, 프리디코딩된 어드레스 조합신호(AXij<0>, AXij<1>, AXij<2>, AXij<3>)의 각 입력단과 노드(N2) 사이에 상호 직렬로 접속되고 각각 해당하는 선택신호(SEL_0, SEL_1)에 의해 턴온되어 입력단으로부터의 어드레스 조합신호를 노드(N2)로 전달하는 전달소자(TG1, TG2; TG3, TG4; TG5, TG6; TG7, TG8) 및, 상기 노드(N2)와 출력단 사이에 접속되어 노드(N2)의 신호를 유지시키는 래치(48)로 구성된다. 상기 각각의 전달소자(TG1, TG2; TG3, TG4; TG5, TG6; TG7, TG8)는 PMOS트랜지스터와 NMOS트랜지스터의 드레인과 소오스가 상호 결합되고 게이트로 선택신호(SEL_0, SEL_1)를 입력받도록 된 전달게이트이고, 상기 래치(48)는 세개의 인버터(IV5, IV6, IV7)로 구성된다.

이러한 구성의 선택출력부(20, 22, 24, 26)의 출력(out)은 선택신호(SEL_0, SEL_1)의 상태에 따라 4개의 어드레스 조합신호(AXij<0>, AX<1>, AX<2>, AX<3>)중 어느 한 어드레스 조합신호만을 취하게 되는데, 본 발명의 실시예에서는 다음의 표 1과 같이 된다.

<표 1>

선택신호(SEL_1)	선택신호(SEL_0)	출력(out)
로우(L)	로우(L)	AXij<0>
로우(L)	하이(H)	AXij<1>
하이(H)	로우(L)	AXij<2>
하이(H)	하이(H)	AXij<3>

한편, 상기 각각의 퓨즈회로부(28, 30; 32, 34; 36, 38; 40, 42)의 내부구성을 살펴보면 도 4에 예시된 바와 같이, 전원전압단과 출력단 사이에 설치되어 어드레스의 결함발생시 절단되는 퓨즈(fs)와, 상기 출력단과 접지전압단 사이에 설치되어 상기 퓨즈(fs)의 절단여부에 따라 출력단의 신호를 소정레벨로 유지시키는 래치(트랜지스터(T)와 인버터(IV8)로 구성됨) 및, 상기 출력단과 접지전압단 사이에 설치되어 상기 퓨즈(fs)의 절단여부에 따라 충방전동작을 수행하는 모스 캐패시터(C)를 구비한다. 상기 각각의 퓨즈회로부(28, 30; 32, 34; 36, 38; 40, 42)에서는 퓨즈(fs)가 절단되면 로우레벨의 신호를 출력하고, 퓨즈(fs)가 절단되지 않으면 하이레벨의 신호를 출력한다.

상기 퓨즈회로부(28, 30, 32, 34)를 이용하여 어드레스 결함발생에 따른 출력신호(SEL)의 생성에 대해 보다 상세히 설명하면, 도 2에서 8개의 어드레스 조합신호(AX01<3:0>, AX23<3:0>)로 한정한 상태에서 8번째 어드레스 '1000'에 결함이 발생하였다고 하였을 경우 상기 퓨즈회로부(28, 30)의 출력신호(SEL)는 '0', 상기 퓨즈회로부(32)의 출력신호(SEL)는 '1', 상기 퓨즈회로부(34)의 출력신호(SEL)는 '0'으로 된다.

그에 따라, 선택출력부(20)에서의 선택신호(SEL1, SEL_0)는 '00'으로 되어 상기 선택출력부(20)에서는 어드레스 조합신호(AX01<3:0>)중에서 어드레스 조합신호(AXij<0>)를 선택하여 출력하고, 선택출력부(22)에서의 선택신호(SEL1, SEL_0)는 '10'으로 되어 상기 선택출력부(22)에서는 어드레스 조합신호(AX23<3:0>)중에서 어드레스 조합신호(AXij<2>)를 선택하여 출력한다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 다비트 결함 어드레스 검출회로의 동작에 대해 설명하면 다음과 같다.

어드레스 조합신호(AX<0:3>∼AX67<0:3>)가 해당하는 선택출력부(20∼26)에 입력될 때, 퓨즈회로부(28∼42)에서는 선택신호(SEL_0, SEL_1)를 생성해 내어 각각의 선택출력부로 제공한다. 그에 따라, 각각의 선택출력부(20∼26)의 출력(out)이 프리디코딩된 어드레스 조합신호의 4입력중 결함 어드레스에 해당하는 조합신호(AXij<n>)에 연결됨으로써 각각의 선택출력부(20∼26)에서의 2비트를 위한 결함 어드레스 판정을 하고, 각각의 선택출력부(20∼26)에서 출력되는 신호는 디코딩부(44)에서 앤드연산하여 최종적인 다비트(예컨대, 8비트) 결함 어드레스를 판정한다.

보다 상세히 설명하면, 예를 들어 선택출력부(20∼26)에 입력되는 어드레스 조합신호(AXij<2>)에 해당하는 외부 어드레스'10'가 결함 어드레스이고, 그로 인해 퓨즈절단을 통해 각 선택출력부(20∼26)로 입력된 선택신호(SEL_1, SEL_0)가 각각 선택신호(SEL_1)는 하이로, 선택신호(SEL_0)은 로우로 되어 있다고 하였을 경우 선택출력부(20∼26)의 출력(out)은 다음의 표 2와 같다.

<표 2>

선택신호	외부 어드레스	어드레스 조합신호
SEL_1	SEL_0	Aj	Ai	AXij<0>	AXij<1>	AXij<2>	AXij<3>	out
H	H	0	0	H	L	L	L	L
		0	1	L	H	L	L	L
		1	0	L	L	H	L	H
		1	1	L	L	L	H	L

즉, 상기 표 2에서 보듯이 외부 어드레스가 '10'일때 출력신호(out)는 하이로 인에이블된다. 종래와 비교하여 볼 때, 종래에는 프리디코딩된 어드레스 조합신호의 갯수와 동일하게 퓨즈가 사용되었으나, 본 발명의 실시예의 경우 4개의 어드레스 조합신호에 대하여 2개의 퓨즈만을 사용하여 결함 어드레스를 알아낸다.

상기 하이로 인에이블된 각 선택출력부(20∼26)의 출력신호(out)가 디코딩부(44)의 낸드게이트(ND1)의 각 입력단으로 입력되고, 제어부(46)의 출력신호가 하이레벨로 되어 상기 낸드게이트(ND1)의 일입력단에 입력됨에 따라 그 디코딩부(44)에서는 하이레벨의 신호(out_sum)를 출력하여 전체적인 결함 어드레스임을 나타낸다.

이상 설명한 바와 같은 본 발명에 의하면, 실제 어드레스조합과 같은 부호화된 어드레스조합에 해당하는 퓨즈의 조합을 생성하여 절단하는 방식을 사용함으로써, 프리차지를 위한 타이밍관련회로가 필요없어질 뿐만 아니라 필요한 퓨즈의 갯수가 종래에 비해 절반으로 감소되므로 퓨즈가 차지하는 면적을 감소시키게 된다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims

복수의 어드레스 조합신호가 입력됨에 따라 선택신호에 의해 해당하는 어드레스 조합신호를 출력하는 다수의 선택출력부와,

결함이 발생된 어드레스에 따라 퓨즈절단되고 그 결과를 선택신호로 하여 각각의 선택출력부로 제공하는 다수의 퓨즈회로부와,

상기 다수의 선택출력부의 출력을 조합하여 결함 어드레스의 발생을 판정하는 디코딩부 및,

상기 디코딩부에 대한 동작인에이블신호를 제공하는 제어부를 구비하는 것을 특징으로 하는 다비트 결함 어드레스 검출회로.
제 1항에 있어서, 상기 각각의 선택출력부에는 입력되는 어드레스 조합신호의 조합대상인 해당 어드레스의 비트수만큼의 퓨즈회로부가 설치되는 것을 특징으로 하는 다비트 결함 어드레스 검출회로.
제 1항에 있어서, 상기 퓨즈회로부는 어드레스결함시 절단되는 퓨즈와, 상기 퓨즈절단여부에 따라 출력단의 신호를 소정레벨로 유지시키는 래치 및, 상기 출력단과 접지전압단 사이에 설치된 모스 캐패시터를 구비하는 것을 특징으로 하는 다비트 결함 어드레스 검출회로.
제 1항에 있어서, 상기 다수의 선택출력부는 각각의 어드레스 조합신호 입력단과 출력단 사이에 설치되어 상기 선택신호에 의해 스위칭동작하여 해당 어드레스 조합신호를 자신의 출력단으로 전달하는 전달소자를 구비하는 것을 특징으로 하는 다비트 결함 어드레스 검출회로.
제 4항에 있어서, 상기 전달소자는 PMOS트랜지스터와 NMOS트랜지스터의 드레인 및 소오스가 상호 결합된 전달 게이트인 것을 특징으로 하는 다비트 결함 어드레스 검출회로.
제 1항에 있어서, 상기 디코딩부는 앤드게이트로 구성되는 것을 특징으로 하는 다비트 결함 어드레스 검출회로.