KR100408714B1

KR100408714B1 - 반도체 메모리 장치의 컬럼 리페어회로 및 방법

Info

Publication number: KR100408714B1
Application number: KR10-2001-0037484A
Authority: KR
Inventors: 권오원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-12-11
Also published as: TW556220B; US6711074B2; US20030031061A1; JP3978591B2; JP2003016795A; KR20030001120A

Abstract

본 발명은 반도체 메모리 장치의 컬럼 리페어회로 및 방법에 관한 것으로서, 인접 블록의 로오 리페어 라인을 공유하는 구조에서 로오 액티브시 외부에서 입력되는 블록 어드레스를 컬럼 리페어의 블록 어드레스에 맞게 변경하여 결함이 있는 컬럼을 리페어하는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 컬럼 리페어회로는, 컬럼 리던던시 스타트 신호에 응답하여, 외부에서 입력되는 블록 어드레스에 의해 지정된 블록의 로오 리페어 라인을 사용할지 인접 블록의 로오 리페어 라인을 사용할지의 여부를 결정하기 위한 인접 블록 선택신호를 발생시키는 인접 블록 선택 퓨즈부; 인접 블록 선택신호와 컬럼 리던던시 스타트 신호에 응답하여 블록 어드레스와 블록 어드레스의 각 비트를 반전시킨 반전된 블록 어드레스를 입력받아 복수의 컬럼 어드레스 제어신호와 컬럼 어드레스 제어신호의 초기화신호를 발생시키는 컬럼 리던던시 퓨즈부; 컬럼 어드레스 제어신호의 초기화신호, 복수의 컬럼 어드레스 제어신호에 응답하여 외부에서 입력되는 컬럼 어드레스를 디코딩하여 디코딩된 컬럼 어드레스를 발생시키는 컬럼 리던던시 디코딩부; 및 디코딩된 복수의 컬럼 어드레스에 응답하여 컬럼 리던던시 신호를 발생시키는 컬럼 리던던시 발생부를 구비한다.

Description

반도체 메모리 장치의 컬럼 리페어회로 및 방법{Circuit and method for repairing a column in semiconductor memory device}

본 발명은 반도체 메모리 장치의 컬럼 리페어회로 및 방법에 관한 것으로, 특히 인접 블록 메모리 어레이의 로오 리페어 라인을 공유하는 구조에서 로오 액티브(row active)시 외부로부터 입력되는 블록 어드레스를 컬럼 리페어한 블록 어드레스에 맞게 변경하도록 구성된 반도체 메모리 장치의 컬럼 리페어회로 및 방법에 관한 것이다.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 디램은 제 기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램 내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(yield)을 높이는 리던던시 방식을 채용하고 있다.

이러한 리던던시 방식은 메모리 셀이 불량으로 체크되었을 때, 이 불량 셀을 로오(row)/컬럼(column) 단위로 미리 준비된 리던던시 셀(redundancy cell)로 대체시켜 칩을 버리지 않고 사용하기 위한 것이다.

이하, 종래의 리페어 방법을 도 1 내지 도 3을 참조하면서 설명한다.

도 1은 DRAM에서 1뱅크(2)를 구성하는 전형적인 8개의 블록 메모리 어레이 구조를 나타내고, X-디코더(4)와 Y-디코더(6)는 각 블록에 포함된 셀들의 액티브 상태를 제어하기 위한 로오 어드레스, 컬럼 어드레스 등의 신호를 제공하도록 구성된다. 그리고, 도 2는 블록 0의 리페어 라인의 한계가 있어서 블록 2를 이용하기 위한 인접 블록의 로오 리페어 라인을 공유하는 구조를 나타내는 도면이다.

도 1에서, 어드레스 I, J, K는 블록 선택 어드레스이고, 각각의 블록은 불량 셀을 구제하기 위해 예비 메모리 셀의 활성화 라인인 로오/컬럼 리페어 라인을 소정의 개수로 마련하고 있다. 그러나 한 블록에서 리페어로 구제할 수 있는 양에 한계가 있으므로, 리페어 효율을 증대시키기 위해 인접 블록의 리페어 라인을 추가로 사용할 수 있도록 한다.

여기서, 인접 블록이란 도 1에 나타낸 바와 같이 어드레스 비트 I, K는 갖고, 어드레스 비트 J에 의해 선택되는 블록 쌍에 포함된 다른 블록을 의미한다.

리페어하는 경우, 블록 쌍 중 어느 블록의 리페어 라인을 사용할지는 인접 블록 선택신호(SELF_PAIRb<0:7>)에 의해 결정되고, 이 인접 블록 선택신호(SELF_PAIRb<0:7>)는 로오 퓨즈 박스로부터 출력되는 신호로서 로오 퓨즈 박스 내의 퓨즈의 커팅에 의해 결정된다.

즉, 입력된 블록 어드레스의 인접 블록 선택신호(SELF_PAIRb(i=0-7))가 하이 레벨이면 입력된 블록 어드레스에 해당하는 블록의 리페어 라인을 리페어에 사용하고, 인접 블록 선택신호(SELF_PAIRb)가 로우 레벨이면 입력된 블록 어드레스에 해당하는 블록의 인접 블록의 리페어 라인을 리페어에 사용한다.

예를 들어, 블록 0의 로오 리페어 라인을 모두 사용하여, 블록 0에 대한 로오 리페어가 추가적으로 필요한 경우, 블록 0의 인접 블록인 블록 2의 로오 리페어 라인을 사용하기 위해서 인접 블록 선택신호(SELF_PAIRb<0>)가 로우 레벨로 제공된다. 따라서, 비록 블록 0에 해당하는 블록 어드레스(예를 들면 <000>)가 입력되어도 인접 블록 선택 신호(SELF_PAIRb<0>)가 로우레벨을 유지하기 때문에, 블록 0의 인접 블록인 블록 2의 로오 리페어 라인이 선택된다.

한편, 컬럼 리페어 방식에 있어서도 상기와 같이 블록 어드레스 정보를 사용하고 있어 선택된 블록에 결함이 있는 경우, 결함이 있는 셀을 포함하는 컬럼을 예비 메모리 영역의 컬럼 리페어 라인으로 대체하게 된다.

그러나, 상술한 바와 같은 인접 블록 사이에서 로오 리페어 라인을 공유하는 종래의 리페어 방식에서는 로오 리페어가 인접 블록의 리페어 라인을 이용하여 이루어질 때 컬럼 리페어 상태가 고려되지 않는 문제점이 있다.

이하, 인접 블록 사이의 로오 리페어 라인을 공유하는 종래의 리페어 방식에서 컬럼 리페어 상태가 고려되어 있지 않은 컬럼 리페어회로에 관하여 도 2 및 도 3을 참조하면서 설명한다.

도 2는 인접 블록 사이의 로오 리페어 라인을 공유하는 리페어 방식에서 컬럼 리페어 상태가 고려되지 않은 종래의 컬럼 리페어회로를 나타낸 회로도로서, 컬럼 리던던시 스타트신호(YREDST), 블록 어드레스(RAT<9:1>) 및 반전된 블록 어드레스(RAB<9:11>)를 입력받아 컬럼 어드레스 제어신호(YFS<1:7>)와 컬럼 어드레스 제어신호의 초기화신호(YFJB)를 발생시키는 컬럼 리던던시 퓨즈부(20); 컬럼 어드레스 제어신호(YFS<1:7>), 컬럼 어드레스 제어신호의 초기화신호(YFJB), 및 복수의 컬럼 어드레스(BYA<1:7>)를 입력받아 디코딩하는 컬럼 리던던시 디코딩부(30); 및 디코딩된 복수의 컬럼 어드레스들(YAJ<1:7>)을 조합하여 컬럼 리던던시 신호(YREDC)를 발생시키는 컬럼 리던던시 결정부(40)를 구비한다.여기서, 3비트의 블록 어드레스 RAT<9:11>는 도 1에 나타낸 어드레스 K, J, I에 대응하고, RAB<9:11>는 RAT<9:11>의 각 비트의 신호레벨을 반전시킨 것이다.

이러한 구성을 갖는 컬럼 리페어회로는 외부에서 입력되는 블록 어드레스(RAT<9:11>)와 반전된 블록 어드레스(RAB<9:11>)가 그대로 컬럼 리페어회로로 입력되기 때문에, 로오 리페어시 컬럼 리페어 상태가 반영되지 않아 컬럼에 결함이 있다는 것을 검출하지 못하게 되는 문제점이 있다.

구체적으로 도 3을 참조하면서 살펴보면, 예컨대, 블록 2의 컬럼에 결함이 있어 컬럼 리페어되어 있고, 인접 블록인 블록 2를 이용하여 블록 0의 로오 리페어를 수행한다고 가정하면, 블록 0의 로오 리페어를 위하여 선택된 블록 2의 로오 리페어 라인에 대한 컬럼의 결함 상태가 리페어에 반영되어야 한다. 즉, 블록 2의 로오 리페어 라인에 대한 컬럼의 결함을 구제하기 위해서는 블록 2의 로오 리페어된 라인의 결함 셀이 있는 컬럼이 컬럼 리페어 라인을 사용하여 예비 메모리의 컬럼으로 대체되어야 한다.

예컨대, 인접 블록 선택신호(SELF_PAIRb<0>)가 하이레벨일 때는 입력된 블록 어드레스<000>가 지정하는 블록의 로오 리페어 라인, 즉 블록 0의 로오 리페어 라인을 사용해야 하기 때문에, 블록 2에 존재하는 컬럼의 결함의 영향은 발생하지 않는다.그러나, 인접 블록 선택신호(SELF_PAIRb<0>)가 로우레벨인 경우에는, 인접 블록(블록 2)의 로오 리페어 라인이 사용되지만, 입력되는 블록 어드레스가 블록 2에 해당하는 블록 어드레스 <010>가 아닌 블록 0에 해당하는 블록 어드레스<000>이므로, 블록 2의 결함 상태가 검출되지 않는다. 따라서, 컬럼의 결함 상태가 인접 블록의 로오 리페어 라인을 사용한 로오 리페어시에는 반영되지 않게 된다.

따라서, 본 발명의 목적은 인접 블록의 로오 리페어 라인을 공유하는 반도체 메모리 장치의 리페어회로에서, 로오 리페어를 위하여 선택된 인접 블록의 로오 리페어 라인의 컬럼에 결함이 존재하는 경우, 상기 컬럼 결함 상태를 반영하여 결함이 있는 컬럼을 리페어함으써 반도체 메모리 장치의 리페어 효율을 향상시키는 것에 있다.

도 1은 종래의 반도체 메모리 장치의 1뱅크의 블록 구조를 나타낸 블록도.

도 2는 종래의 컬럼 리페어회로를 나타낸 블록도.

도 3은 종래의 컬럼 리페어회로의 컬럼 결함 상태를 나타낸 블록도.

도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 컬럼 리페어회로를 나타낸 블록도.

도 5는 도 4의 인접 블록 선택 퓨즈부(100)의 회로도.

도 6은 도 4의 컬럼 리던던시 퓨즈부(200)의 회로도.

도 7은 도 4의 컬럼 리던던시 디코딩부(300)의 회로도.

도 8은 도 3의 컬럼 리던던시 결정부(400)의 회로도.

< 도면의 주요부분에 대한 부호의 설명 >

100: 인접 블록 선택 퓨즈부 20, 200: 컬럼 리던던시 퓨즈부

30, 300: 컬럼 리던던시 디코딩부 40, 400: 컬럼 리던던시 결정부

이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 컬럼 리페어회로는, 인접 블럭의 로오 리페어 라인을 공유하는 반도체 메모리 장치의 컬럼 리페어회로에 있어서, 컬럼 리던던시 스타트 신호에 응답하여, 외부에서 입력되는 블록 어드레스에 의해 지정된 블록의 로오 리페어 라인을 사용할것인지 인접 블록의 로오 리페어 라인을 사용할것인지의 여부를 결정하기 위한 인접 블록 선택신호를 발생시키는 인접 블록 선택 퓨즈부; 인접 블록 선택신호와 컬럼 리던던시 스타트 신호에 응답하여, 블록 어드레스와 블록 어드레스의 각 비트를 반전시킨 반전된 블록 어드레스를 입력받아 인접 블록의 로오 리페어 라인의 사용시 인접블록의 컬럼에 결함이 발생할 경우 지정된 블럭의 컬럼은 컬럼 리페어 라인으로 대체시키기 위한 복수의 컬럼 어드레스 제어신호와 컬럼 어드레스 제어신호의 초기화신호를 발생시키는 컬럼 리던던시 퓨즈부; 초기화신호와 복수의 컬럼 어드레스 제어신호에 응답하여 입력되는 컬럼 어드레스를 디코딩하여 디코딩된 컬럼 어드레스를 발생시키는 컬럼 리던던시 디코딩부; 및 디코딩된 컬럼 어드레스를 조합하여 컬럼 리던던시 신호를 발생시키는 컬럼 리던던시 결정부를 구비하는 것을 특징으로 한다.또한, 본 발명에 따른 반도체 메모리 장치의 컬럼 리페어방법은, 인접 블럭의 로오 리페어 라인을 공유하는 반도체 메모리 장치의 컬럼 리페어방법에 있어서,컬럼 리던던시 스타트 신호에 응답하여, 외부에서 입력되는 블록 어드레스에 의해 지정된 블록의 로오 리페어 라인을 사용할것인지 블록의 인접 블록의 로오 리페어 라인을 사용할것인지의 여부를 결정하기 위한 인접 블록 선택신호를 발생시키는 제1 단계; 인접 블록 선택신호의 레벨에 따라 블록 어드레스 중의 인접 블록을 지정하는 인접 블록 지정 비트와 블록 어드레스의 각 비트를 반전시킨 반전된 블록 어드레스 중의 인접 블록을 지정하는 반전된 인접 블록 지정 비트를 전달하는 제2 단계; 인접 블록 지정 비트, 반전된 인접 블록 지정 비트, 컬럼 리던던시 스타트 신호 및 블록 어드레스와 반전된 블록 어드레스 중에서 인접 블록 지정 비트와 반전된 인접 블록 지정 비트를 제외한 복수의 블록 어드레스 비트에 응답하여, 인접 블록의 로오 리페어 라인의 사용시 인접블록의 컬럼에 결함이 발생할 경우 지정된 블럭의 컬럼을 컬럼 리페어 라인으로 대체시기 위한 복수의 컬럼 어드레스 제어신호와 컬럼 어드레스 제어신호의 초기화신호를 발생시키는 제3 단계; 복수의 컬럼 어드레스 제어신호, 초기화신호, 및 컬럼 어드레스를 디코딩하여 디코딩된 컬럼 어드레스를 발생시키는 제4 단계; 및 디코딩된 컬럼 어드레스에 응답하여 컬럼 리던던시 신호를 생성하여 결함이 있는 컬럼을 리페어하는 제5 단계를 구비함을 특징으로 한다.이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하면서 설명한다.

도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 컬럼 리페어회로를 나타낸 블록도이다.

도 4에 나타낸 반도체 메모리 장치의 컬럼 리페어회로는 인접 블록 선택 퓨즈부(100), 컬럼 리던던시 퓨즈부(200), 컬럼 리던던시 디코딩부(300), 및 컬럼 리던던시 결정부(400)를 구비한다.도 4에 나타낸 컬럼 리페어회로는 1개의 메모리 블록, 예컨대, 도 1에 나타낸 메모리 블록 0-7 중 어느 하나의 블록에 대응하는 컬럼 리페어회로이다.

도 4에서, 인접 블록 선택 퓨즈부(100)는 컬럼 리던던시 스타트 신호(YREDST)를 입력받아, 외부에서 입력되는 블록 어드레스에 의해 지정된 블록의 로오 리페어 라인을 사용할지 상기 블록의 인접 블록의 로오 리페어 라인을 사용할지를 결정하기 위한 인접 블록 선택신호(SELF_PAIRb)를 발생한다.

컬럼 리던던시 퓨즈부(200)는 외부로부터 입력된 블록 어드레스 비트(RAT<10>)와 RAT<10>의 반전신호인 반전된 블록 어드레스 비트(RAB<10>)를 인접 블록 선택신호(SELF_PAIRb)의 레벨에 응답하여 그대로 전달하거나 교환하여 전달한 후에, 블록 어드레스 비트(RAT<10>), 반전된 블록 어드레스 비트(RAB<10>, 컬럼 리던던시 스타트신호(YREDST), 블록 어드레스 비트(RAT<9>, RAT<11>) 및 반전된 블록 어드레스 비트(RAB<9>, RAB<11>)를 이용하여 컬럼 어드레스 제어신호(YFS<1:7>)와 컬럼 어드레스 제어신호의 초기화신호(YFJB)를 발생한다.

컬럼 리던던시 디코딩부(300)는 컬럼 어드레스 제어신호(YFS<1:7>)와 컬럼 어드레스 제어신호의 초기화신호(YFJB)에 응답하여 컬럼 어드레스(BYA<1:7>)를 디코딩하여 디코딩된 컬럼 어드레스(YAJ<1:7>)를 발생한다.컬럼 리던던시 결정부(400)는 디코딩된 컬럼 어드레스들(YAJ<1:7>)을 조합하여 컬럼 리던던시 신호(YREDC)를 발생한다.

다음에는, 상술한 컬럼 리페어회로의 각 부의 구성과 동작을 설명한다.

도 5는 도 4에 나타낸 인접 블록 선택 퓨즈부(100)의 회로도로서, 로오 액티브시 하이레벨로 인에이블되는 컬럼 리던던시 스타트신호(YREDST)를 입력받아 연속해서 반전시키는 인버터(I1, I2)와, 전원전압 및 노드 A 사이에 접속되어 게이트로 컬럼 리던던시 스타트 신호(YREDST)를 인가받는 PMOS 트랜지스터(P1)와, 입력단자가 노드 A에 접속된 인버터(I3)와, 전원전압 및 노드 A 사이에 접속되어 게이트로 인버터(I3)의 출력신호를 인가받는 PMOS 트랜지스터(P2)와, NMOS트랜지스터(N2)와 접지전압단 사이에 접속되어 게이트로 컬럼 리던던시 스타트신호(YREDST)를 인가받는 NMOS 트랜지스터(N1)와, NMOS 트랜지스터(N1)의 드레인 및 노드 A 사이에 접속되고 게이트가 전원전압에 접속된 NMOS 트랜지스터(N2)와, NMOS 트랜지스터(N2)의 드레인 및 노드 A 사이에 접속된 퓨즈(F1)와, 인버터(I2) 및 노드 A를 입력으로 하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력신호를 연속해서 반전시켜 인접 블록 선택신호(SELF_PAIRb)를 출력하는 인버터(I4, I5)로 구성된다.

다음에는, 상술한 인접 블록 선택 퓨즈부(100)의 동작을 도 5를 참조하여 설명한다.

여기서, 컬럼 리던던시 스타트신호(YREDST)는 로오 액티브시 하이레벨로 인에이블되는 신호이다. 인접 블록 선택신호(SELF_PAIRb)는 초기에 컬럼 리던던시 신호(YREDC)(후에 설명)가 로우레벨되어 예비 메모리 셀이 아닌 본래의 메모리 셀을 사용하기 위한 메인 컬럼 디코더(미도시)가 인에이블되도록 컬럼 리던던시 스타트 신호(YREDST)가 로우레벨로 설정되어, NAND 게이트 ND1로의 입력이 로우레벨로 되고, 퓨즈 F1의 커팅 유무에 상관없이 하이레벨로 되는 신호이다. 이때, 노드 A는 PMOS 트랜지스터 P1의 턴-온에 의해 하이레벨로 된다.

도 5에서, 로오 액시브시 퓨즈(F1)가 커팅되지 않으면, 즉 컬럼 리던던시 스타트 신호(YREDST)가 하이레벨로 인에이블된 경우, NMOS 트랜지스터(N1)로 디스챠지 경로(discharge path)를 형성하여 인접 블록 선택신호(SELF_PAIRb)를 하이레벨로 만든다. 따라서, 이 경우, 입력된 블록 어드레스가 지정하는 블록의 로오 리페어 라인을 사용하게 된다.

반면에, 로오 액티브시 퓨즈(F1)가 커팅되어 있으면 NMOS 트랜지스터(N1)로 디스챠지 경로를 차단시켜, 컬럼 리던던시 스타트 신호(YREDST)가 하이레벨로 된 경우에 있어서도, 노드 A는 초기상태와 동일한 상태, 즉 하이레벨을 유지하여, 인접 블록 선택신호(SELF_PAIRb)를 로우레벨로 만든다. 이 경우, 입력된 블록 어드레스가 지정하는 블록의 인접 블록의 로오 리페어 라인을 사용하게 된다.즉, 퓨즈 F1의 커팅 유무에 의해 인접 블록의 리페어 라인을 사용할지의 여부를 지정할 수 있다.

다음에는 도 4에 나타낸 컬럼 리던던시 퓨즈부(200)의 구성과 동작을 도 6를 참조하면서 설명한다.

도 6에 나타낸 컬럼 리던던시 퓨즈부(200)는 어드레스 전달부(210), 퓨즈부(220), 제어신호 발생부(230) 및 초기화신호 발생부(240)로 구성된다.우선, 도 6에 나타낸 신호들을 설명하면, RAT<9:11>는 로오 액티브시 외부로부터 입력되는 블록 어드레스이고, RAB<9:11>는 블록 어드레스(RAT<9:11>)를 반전시킨 반전된 블록 어드레스이다. YREDST는 로오 액티브시 하이레벨로 인에이블되는 컬럼 리던던시 스타트신호이다. YFJB는 초기에 컬럼 리던던시 스타트 신호(YREDST)가 로우레벨로 설정됨으로써 하이레벨로 프리챠지되는 컬럼 리던던시 제어신호의 초기화신호이다.

여기서, 상술한 어드레스 전달부(210)는 인접 블록 선택신호(SELF_PAIRb)를 반전시키는 인버터(I6, I7)와, 인접 블록 선택신호(SELF_PAIRb) 및 인버터(I6, I7)의 출력신호의 제어하에 인접 블록을 지정하는 인접 블록 지정 비트(RAT<10>; J-블록 어드레스 비트) 또는 반전된 인접 블록 지정 비트(RAB<10>)를 전달하는 전달 게이트(T1, T2, T3, T4)로 구성된다.상술한 어드레스 전달부(210)는 인접 블록 선택신호(SELF_PAIRb)가 하이레벨이면, 외부로부터 입력된 블록 어드레스 비트(RAT<10>)를 퓨즈부(220)의 NMOS 트랜지스터 N6의 게이트로 전달하고 블록 어드레스 비트(RAB<10>)를 NMOS 트랜지스터 N7의 게이트로 전달한다. 인접 블록 선택신호(SELF_PAIRb)가 로우레벨이면, 외부로부터 입력된 블록 어드레스 비트(RAT<10>)를 퓨즈부(220)의 NMOS 트랜지스터 N7의 게이트로 전달하고 블록 어드레스 비트(RAB<10>)를 NMOS 트랜지스터 N6의 게이트로 전달한다.퓨즈부(220)는 어드레스 전달부(210)의 출력신호, 컬럼 리던던시 스타트 신호(YREDST), K 및 I-블록 어드레스 비트(RAT<9>, RAT<11>), 반전된 K 및 I-블록 어드레스 비트(RAB<9>, RAB<11>)를 입력받아 로오 리페어 및 컬럼 리페어의 유무에 대응하여 커트된 퓨즈 F2-F7에 의해 제어신호 발생부(230)로의 출력신호가 결정된다.

이러한 퓨즈부(220)는 컬럼 리던던시 스타트신호(YREDST)를 연속해서 반전시키는 인버터(I8, I9)와, 전원전압 및 노드 B 사이에 접속되어 게이트로 컬럼 리던던시 스타트신호(YREDST)를 인가받는 PMOS 트랜지스터(P3)와, 입력단자가 노드 B에 접속된 인버터(I10)와, 전원전압 및 노드 B 사이에 접속되어 게이트로 인버터(I10)의 출력신호를 인가받는 PMOS 트랜지스터(P4)와, 소스가 접지전압 Vss에 접속되고 게이트로 컬럼 리던던시 스타트신호(YREDST)를 인가받는 NMOS 트랜지스터(N3)와, 소스가 NMOS 트랜지스터(N3)의 드레인에 접속되고 게이트로 블록 어드레스(RAT<9>)를 인가받는 NMOS 트랜지스터(N4)와, NMOS 트랜지스터(N4)의 드레인과 노드 B 사이에 접속된 퓨즈(F2)와, 소스가 NMOS 트랜지스터(N3)의 드레인에 접속되고 게이트로 블록 어드레스(RAB<9>)를 인가받는 NMOS 트랜지스터(N5)와, NMOS 트랜지스터(N5)의 드레인과 노드 B 사이에 접속된 퓨즈(F3)와, 소스가 NMOS 트랜지스터(N3)의 드레인에 접속되어 게이트로 전달 게이트(T1, T2)의 출력신호를 인가받는 NMOS 트랜지스터(N6)와, NMOS 트랜지스터(N6)의 드레인과 노드 B 사이에 접속된 퓨즈(F4)와, 소스가 NMOS 트랜지스터(N3)의 드레인에 접속되고 게이트로 전달 게이트(T3, T4)의 출력신호를 인가받는 NMOS 트랜지스터(N7)와, NMOS 트랜지스터(N7)의 드레인과 노드 B 사이에 접속된 퓨즈(F4)와, 소스가 NMOS 트랜지스터(N3)의 드레인에 접속되고 게이트로 블록 어드레스(RAT<11>)를 인가받는 NMOS 트랜지스터(N8)와, NMOS 트랜지스터(N8)의 드레인과 노드 B 사이에 접속된 퓨즈(F6)와, 소스가 NMOS 트랜지스터(N3)의 드레인에 접속되고 게이트로 블록 어드레스(RAB<11>)를 인가받는 NMOS 트랜지스터(N9)와, NMOS 트랜지스터(N9)의 드레인과 노드 B 사이에 접속된 퓨즈(F7)와, 인버터(I9)의 출력신호와 노드 B의 신호를 입력으로 하는 낸드 게이트(ND2)로 구성된다.

제어신호 발생부(230)는 퓨즈부(220)의 출력신호를 입력받아 복수의 컬럼 어드레스 제어신호(YFS<1:7>)를 생성하는 복수의 컬럼 어드레스 제어신호 발생부(201-207)와, 퓨즈부(200)의 출력신호에 응답하여 컬럼 어드레스 제어신호의 초기화신호(YFJB)를 생성하는 컬럼 어드레스 초기화신호 발생부(208)로 구성된다.초기상태에서 초기화신호 발생부(240)가 로우레벨의 컬럼 리던던시 스타트 신호 YREDST를 입력받으면 컬럼 어드레스 제어신호의 초기화신호(YFJB)가 하이레벨로 프리챠지된다.

여기서, 컬럼 어드레스 제어신호 발생부(201)는 전원전압과 접지전압 사이에 직렬로 접속되고 각각의 게이트가 노드 C에 접속된 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N12)와, PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N12) 사이에 접속된 퓨즈(F8)와, 퓨즈(F8)와 NMOS 트랜지스터(N12)의 공통접점 및 접지전압 사이에 접속된 NMOS 트랜지스터(N11)와, 접지전압 및 NMOS 트랜지스터의 게이트 사이에 접속되고 게이트가 퓨즈(F8)와 NMOS 트랜지스터(N12)의 공통접점에 접속된 NMOS 트랜지스터(N10)로 구성된다.나머지 컬럼 어드레스 제어신호 발생부(202-207)는 상술한 컬럼 어드레스 제어신호 발생부(201)와 동일한 구성을 갖는다.컬럼 어드레스 초기화신호 발생부(208)는 노드 C에 입력단자가 접속된 인버터(I11)와, 소스가 접지전압에 접속되고 게이트로 인버터(I11)의 출력신호를 인가받는 NMOS 트랜지스터(N31)로 구성된다.

초기화신호 발생부(240)는 컬럼 리던던시 스타트신호(YREDST)를 반전시키는 인버터(I12)와, 인버터(I12)의 출력신호를 연속해서 반전시키는 인버터(I13, I14)와, 인버터(I12)의 출력신호 및 인버터(I14)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND3)와, 소스가 전원전압 Vdd에 접속되고 드레인이 컬럼 어드레스 초기화신호 발생부(208)의 NMOS 트랜지스터 N31의 드레인에 접속되며 게이트로 낸드 게이트(ND3)의 출력신호를 인가받는 PMOS 트랜지스터(P12)로 구성된다.

상술한 바와 같은 구성을 갖는 컬럼 리던던시 퓨즈부(200)에 있어서 하이레벨의 인접 블록 선택신호(SELF_PAIRb)가 입력되는 경우, 입력된 블록 어드레스 비트(RAT<10>)가 지정하는 블록의 로오 리페어 라인을 사용해야 하므로 입력된 블록 어드레스 비트(RAT<10>)가 그대로 NMOS 트랜지스터(N6)의 게이트로 입력된다. 한편, 인접 블록 선택신호(SELF_PAIRb)가 로우레벨이면, 입력된 블록 어드레스 비트(RAT<10>)가 지정하는 블록의 인접 블록의 로오 리페어 라인을 사용해야 하므로 입력된 블록 어드레스 비트(RAT<10>)를 반전시킨 반전된 블록 어드레스(RAB<10>)가 NMOS 트랜지스터(N6)의 게이트로 입력된다.

즉, 본 발명은 인접하는 2개의 블록의 로오 리페어 라인을 공유하는 방식에서 인접 블록 선택신호(SELF_PAIRb)의 레벨에 따라 로오 액티브시 외부로부터 입력되는 블록 어드레스 비트(RAT<10>)와 반전된 블록 어드레스 비트(RAB<10>)를 자동으로 교환할지 여부를 결정한다. 이것에 의해, 상술한 바와 같이 인접 블록의 로오 리페어 라인을 사용할 때도 컬럼 결함을 검출하여 결함이 있는 컬럼을 컬럼 리페어 라인으로 대체시킬 수 있고, 이로 인해, 리페어 효율을 향상시킬 수 있다.

다음에는, 컬럼 리던던시 퓨즈부(200)의 동작을 도 6을 참조하면서 보다 상세히 설명한다.

우선, 퓨즈부(220)의 퓨즈 F2-F7 및 제어신호 발생부(230)의 퓨즈 F8-F14는 각각 결함이 있는 블록 어드레스(RAT<9:11>) 및 결함이 있는 컬럼 어드레스(BYAC<1:7>)에 대응하여 미리 커트된다. 퓨즈 F2-F7에 관해서는, 퓨즈 F2, F4, F6이 각각 블록 어드레스 비트(RAT<9>-RAT<11>)에 대응하고, 퓨즈 F3, F5, F7이 각각 반전된 블록 어드레스 비트(RAB<9>-RAB<11>)에 대응하고 있어, 블록 어드레스(RAT<9:11>)와 반전된 블록 어드레스(RAB<9:11>) 중에서 하이레벨인 각 블록 어드레스 비트에 대응하는 퓨즈가 커트된다. 예컨대, 블록 어드레스 RAT<9:11>=[010]이면, 반전된 블록 어드레스 RAB<9:11>=[101]로 되어, 퓨즈 F3, F4, F7만이 커트된다. 또한, 퓨즈 F8-F14는 컬럼 어드레스 비트(BYAC<1>-BYAC<7>)에 대응하고 있어, 컬럼 어드레스(BYAC<1:7>) 중의 로우레벨인 각 컬럼 어드레스 비트에 대응하는 퓨즈가 커트된다. 예컨대, 결함 컬럼 어드레스 BYAC<1:7>=[0001111]이면, 퓨즈 F8-F10만이 커트된다.이것에 의해 인접 블록 선택신호(SELF_PAIRb)가 로우레벨이고 인접 블록의 로오 리페어 라인을 사용하는 경우에 있어서, 외부로부터 입력된 블록 어드레스(RAT<9:11>)가 결함 블록의 인접 블록 어드레스가 아니면, 퓨즈부(220)에 있어서 커트되어 있지 않은 퓨즈에 대응하는 어드레스 비트 중의 적어도 1개가 하이레벨이므로, 컬럼 리던던시 스타트 신호(YREDST)가 하이레벨로 되면, 트랜지스터 N3 및 트랜지스터 N4-N9의 어느 것인가 턴-온하여 노드 B는 로우레벨로 되고 노드 C는 하이레벨로 된다. 그것에 의해서, NMOS 트랜지스터(N12, N13, N18, N19, N24, N25, N30)이 턴-온하고, 컬럼 어드레스 제어신호(YFS<1:7>)를 디스챠지시키는 NMOS 트랜지스터(N11, N14, N17, N20, N23, N26, N29)가 턴-오프되어 컬럼 어드레스 제어신호(YFS<1:7>)가 초기상태로 설정된 하이레벨을 유지하게 된다. 즉, 제어신호 발생부(230)의 컬럼 어드레스 퓨즈 F8-F14의 커팅 유무에 상관없이 컬럼 어드레스 제어신호(YFS<1:7>)는 하이레벨로 챠지된 상태를 유지한다. 그리고, 노드 C가 하이레벨이기 때문에, NMOS 트랜지스터(N31)가 턴-오프되어 컬럼 어드레스의 초기화신호(YFJB)는 초기상태의 하이레벨로 유지된다.한편, 인접 블록 선택신호(SELF_PAIRb)가 로우레벨이고 인접 블록의 로오 리페어 라인을 사용하는 경우에 있어서, 외부로부터 입력된 블록 어드레스(RAT<9:11>)가 결함 블록의 인접 블록 어드레스이면, NMOS 트랜지스터 N4-N9 중의 커트되어 있지 않은 퓨즈에 접속된 NM0S 트랜지스터의 게이트 입력은 로우레벨, 커트된 퓨즈에 접속된 NMOS 트랜지스터의 게이트입력은 하이레벨로 되므로, 컬럼 리던던시 스타트 신호(YREDST)가 하이레벨로 되어도, NMOS 트랜지스터(N3)로의 디스챠지 경로가 차단되기 때문에, 노드 B는 초기상태의 하이레벨을 유지하고, 노드 C는 로우레벨로 된다. 이때, NMOS 트랜지스터(N31)는 턴-온되어, 컬럼 어드레스의 초기화신호(YFJB)를 접지시켜 로우레벨로 만든다.이 경우, 컬럼 퓨즈 F8-F14가 커트된 상태에 따라, 컬럼 어드레스 제어신호(YFS<1:7>)의 출력이 다르다. 예컨대, 입력된 컬럼 어드레스(BYAC<1:7>)가 컬럼 리페어하기 위한 컬럼 어드레스가 아니면, 즉 퓨즈(F8-F14) 중의 커팅된 퓨즈에 대응한 비트가 하이레벨인 어드레스가 아니면, PMOS 트랜지스터(P5-P11) 중에서 커팅되지 않은 퓨즈에 연결된 PMOS 트랜지스터가 턴-온됨으로써, NMOS 트랜지스터(N10, N15, N16, N21, N22, N27, N28) 중의 커팅되지 않은 퓨즈에 연결된 NMOS 트랜지스터가 턴-온된다. 이것에 의해, 커팅되지 않은 퓨즈에 대응하는 컬럼 어드레스 제어신호(YFS)가 로우레벨이 된다.반대로, 입력된 컬럼 어드레스(BYAC<1:7>)가 컬럼 리페어하기 위한 컬럼 어드레스이면, 즉, 퓨즈(F8-F14) 중의 커팅된 퓨즈에 대응한 어드레스 비트가 하이인 어드레스이면, NMOS 트랜지스터(N10, N15, N16, N21, N22, N27, N28) 중에서 커팅된 퓨즈에 연결된 NMOS 트랜지스터는 턴-온되지 않는다. 이것에 의해, 커팅된 퓨즈에 대응하는 컬럼 어드레스 제어신호(YFS<1:7>)는 하이레벨로 챠지된다.

다음에는, 도 4에 나타낸 컬럼 리던던시 디코딩부(300)와 컬럼 리던던시 결정부(400)의 구성과 동작을 도 7 및 도 8을 참조하면서 설명한다.

먼저, 도 7은 컬럼 리던던시 디코딩부(300) 중의 1개의 어드레스 비트에 관한 회로도이다.컬럼 리던던시 디코딩부(300)는 컬럼 어드레스 제어신호의 초기화신호(YFJB)를 반전시키는 인버터(I15)와, 전원전압 및 노드 D 사이에 접속되어 게이트로 인버터(I15)의 출력신호를 인가받는 PMOS 트랜지스터(P15)와, 컬럼 어드레스 제어신호(YFS)를 반전시키는 인버터(I16)와, 전원전압 Vdd 및 노드 E 사이에 접속되어 게이트로 인버터(I16)의 출력신호를 인가받는 PMOS 트랜지스터(P13)와, 전원전압 및 노드 E 사이에 접속되어 게이트로 인버터(I15)의 출력신호를 인가받는 PMOS 트랜지스터(P14)와, 컬럼 어드레스 제어신호의 초기화신호(YFJB) 및 컬럼 어드레스 제어신호(YFS)를 논리 조합하는 노어 게이트(NR1)와, 노어 게이트(NR1)의 출력신호를 반전시키는 인버터(I17)와, 컬럼 어드레스(BYAC)를 반전시키는 인버터(I18)와, 전원전압 및 접지전압 사이에 직렬 접속되고 각각의 게이트로 인버터(I17, I18)의 출력신호 및 노어 게이트(NR1)의 출력신호를 인가받는 PMOS 트랜지스터(P16, P17, N33, N34)와, 컬럼 어드레스 제어신호의 초기화신호(YFJB) 및 인버터(I16)의 출력신호를 논리 조합하는 노어 게이트(NR2)와, 노어 게이트(NR2) 의 출력신호를 반전시키는 인버터(I19)와, 노어 게이트(NR2)의 출력신호 및 인버터(I18, I19)의 출력신호의 제어하에 컬럼 어드레스(BYAC)를 전달하는 전달 게이트(T5)와, 디코딩된 컬럼 어드레스 비트(YAJ)의 출력단자 및 접지전압 사이에 접속되어 게이트로 컬럼 어드레스 제어신호의 초기화신호(YFJB)를 인가받는 NMOS 트랜지스터(N35)로 구성된다.

도 8은 컬럼 리던던시 결정부(400)의 회로도로서, 디코딩된 컬럼 어드레스(YAJ<1:7>)를 입력받아 논리 조합하는 낸드 게이트(ND4, ND5)와, 낸드 게이트(ND4, ND5)의 출력신호들을 논리 조합하여 컬럼 리던던시 신호를 출력하는 노어 게이트(NR3)로 구성된다.

다음에는 상술한 컬럼 리던던시 디코딩부(300)와 컬럼 리던던시 결정부(400)의 동작을 도 7 및 도 8을 참조하여 보다 상세히 설명한다.

상술한 바와 같이, 도 6에 있어서, 외부에서 입력되는 블록 어드레스(RAT<9:11>)가 결함 블록의 인접 블록 어드레스가 아니면, 즉, 퓨즈 F8-F14)의 커팅유무(커트되어 있으면 대응하는 비트=1, 커팅되어 있지 않으면 대응하는 비트=0)에 대응한 어드레스가 아니면, 노드 B가 로우레벨로 되고 노드 C가 하이레벨로 된다. 그러면, 컬럼 어드레스 제어신호의 초기화신호(YFJB)가 하이레벨로 노어 게이트(NR1, NR2)에 입력되고, 노드 게이트(NR1, NR2)의 출력레벨은 컬럼 어드레스 제어신호(YFS)와 컬럼 어드레스(BYAC)의 레벨에 의존하지 않고 항상 로우레벨로 된다. 이때, NMOS 트랜지스터(N35)가 턴-온하여 디코딩된 컬럼 어드레스 비트(YAJ)가 로우레벨로 된다. 다음에, 디코딩된 컬럼 어드레스(YAJ<1:7>)의 각 비트가 모두 로우레벨로 도 8에 도시된 컬럼 리던던시 결정부(400)로 입력됨으로써 컬럼 리던던시 신호(YREDC)가 로우레벨로 된다.

즉, 이 경우에는 외부 컬럼 어드레스(BYAC<1:7>)가 결함이 있는 컬럼 어드레스인지 여부에 관계없이, 컬럼 리던던시 신호(YREDC)가 로오레벨로 되어 예비 메모리 셀이 아닌 본래의 메모리 셀을 사용하는 메인 컬럼 디코더(미도시)가 인에이블된다.

반대로, 외부에서 입력되는 블록 어드레스(RAT<9:11>)가 결함 블록의 인접 블록 어드레스이면, 즉, 퓨즈(F2, F5, F6)의 커팅유무에 대응한 어드레스이면, 컬럼 리던던시 신호(YREDST)가 하이레벨이 되고, 또한 노드 B가 하이레벨로 되어 노드 C가 로우레벨로 된다. 그러면, 컬럼 어드레스 제어신호의 초기화신호(YFJB)가 로우레벨로 노어 게이트(NR1, NR2)에 입력되고, 컬럼 어드레스 제어신호(YFS)의 레벨이 노어 게이트(NR1)의 출력신호를 하이레벨로 할지 또는 노어 게이트(NR2)의 출력신호를 하이레벨로 할지를 결정한다.

예컨대, 외부로부터 입력된 컬럼 어드레스(BYAC<1:7>)가 결함이 있는 컬럼 어드레스인 경우, 로우레벨인 컬럼 어드레스 비트(BYAC)에 관해서는, 퓨즈 F8-F14 중의 대응하는 퓨즈가 커트되어 있어, 컬럼 어드레스 제어신호(YFS)가 하이레벨이다. 따라서, NOR 게이트 N1의 출력신호가 로우레벨로 되고, NOR 게이트 NR2의 출력신호가 하이레벨로 된다. 이것에 의해, 전달 게이트(T5)가 턴-온되어, 트랜지스터 P16, P17, N33, N34의 온/오프에 영향을 받지 않고, 컬럼 어드레스 비트(BYAC)가 인버터(I18)에 의해 반전되어 전달 게이트(T5)를 통해서 출력되는 디코딩된 컬럼 어드레스 비트(YAJ)는 하이레벨로 된다.반대로, 하이레벨의 컬럼 어드레스 비트(BYAC)에 관해서는, 퓨즈 F8-F14 중의 대응하는 퓨즈가 커트되어 있지 않아, 컬럼 어드레스 제어신호(YFS)가 로우레벨이다. 따라서,0 NOR 게이트 N1의 출력신호가 하이레벨로 되고, NOR 게이트 NR2의 출력신호가 로우레벨로 된다. 이것에 의해, 전달 게이트 T5와 NMOS 트랜지스터 N33은 턴온되지 않고, PMOS 트랜지스터 P16, P17이 턴온하여, 디코딩된 컬럼 어드레스 비트(YAJ)가 하이레벨로 된다.즉, 퓨즈 F8-F14의 커팅 유무에 대응한 결함 컬럼 어드레스가 입력되면, 컬럼 어드레스 비트(BYAC)가 로우레벨이든 하이레벨이든 디코딩된 컬럼 어드레스 비트(YAJ)는 하이레벨로 된다. 그 결과, 컬럼 리던던시 신호(YREDC)가 하이레벨로 되어 예비 메모리를 사용하기 위한 리페어 컬럼 디코더(미도시)가 인에이블됨으로써, 결함이 있는 컬럼이 컬럼 리페어 라인으로 대체되게 된다.이것에 대하여, 외부에서 입력된 컬럼 어드레스(BYAC<1:7>)가 결함 컬럼 어드레스가 아닌 경우, 적어도, 로우레벨의 컬럼 어드레스 비트(BYAC)에 대응하는 컬럼 어드레스 제어신호(YFS)가 로우레벨(대응하는 비트가 커트되어 있지 않음)로 되는 상태, 또는 하이레벨의 컬럼 어드레스 비트(BYAC)에 대응하는 컬럼 어드레스 제어신호(YFS)가 하이레벨(대응하는 퓨즈가 커트되어 있음)로 되는 상태가 발생한다. 즉, 컬럼 어드레스 제어신호 발생기(201-207) 중의 적어도 1개에 있어서, 컬럼 어드레스 비트(BYAC) 및 컬럼 어드레스 제어신호(YFS)가 하이레벨로 되는 상태, 또는 로우레벨로 되는 상태가 발생한다.도 7에 있어서, 컬럼 어드레스 제어신호의 초기화신호(YFJB)가 로우레벨이고, 컬럼 어드레스 비트(BYAC) 및 컬럼 어드레스 제어신호(YFS)가 하이레벨이면, 전달 게이트 T5가 턴온하여, YAJ가 로우레벨(BYAC의 반전신호)로 된다. 또한 컬럼 어드레스 제어신호의 초기화신호(YJFB)가 로우레벨이고 컬럼 어드레스 비트(BYAC) 및 컬럼 어드레스 제어신호(YFS)가 로우레벨이면, NMOS 트랜지스터 N33, N34가 턴온하여, 디코딩된 컬럼 어드레스 비트(YAJ)가 로우레벨로 된다. 따라서, 도 8에 있어서, 적어도 1개의 디코딩된 컬럼 어드레스 비트(YAJ)가 로우레벨이면, 낸드 게이트(ND3 및 ND4)의 출력레벨이 모두 로우레벨로 되는 것은 제외하고, 컬럼 리던던시 신호(YREDC)는 로우레벨로 된다.즉, 퓨즈 F8-F14의 커트의 유무에 대응한 결함 컬럼 어드레스가 입력되지 않은 경우에는 예비 메모리 셀이 아닌 본래의 메모리 셀을 사용하는 메인 컬럼 디코더(미도시)가 인에이블된다.

상술한 바와 같이, 인접 블록의 로오 리페어 라인을 공유하는 리페어 방식에서 로오 리페어를 위하여 선택된 인접 블록의 로오 리페어 라인의 컬럼에 결함이 존재하는 경우, 상기 컬럼 결함 상태를 반영하여 결함이 있는 컬럼을 리페어함으써 반도체 메모리 장치의 리페어 효율을 향상시킬 수 있다.

또한, 인접 블록 선택신호가 하이레벨일 경우에는 외부에서 입력된 블록 어드레스가 지정하는 블록의 로오 리페어 라인을 사용하고, 인접 블록 선택신호가 로우레벨일 경우에는 외부에서 입력된 블록 어드레스를 반전시켜 인접 블록의 로오 리페어 라인을 사용하여 결함이 있는 컬럼을 컬럼 리페어 라인으로 대체시킴으로써 리페어 효율을 향상시킬 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

인접 블럭의 로오 리페어 라인을 공유하는 반도체 메모리 장치의 컬럼 리페어회로에 있어서,

컬럼 리던던시 스타트 신호에 응답하여, 외부에서 입력되는 블록 어드레스에 의해 지정된 블록의 로오 리페어 라인을 사용할것인지 상기 인접 블록의 로오 리페어 라인을 사용할것인지의 여부를 결정하기 위한 인접 블록 선택신호를 발생시키는 인접 블록 선택 퓨즈부;

상기 인접 블록 선택신호와 상기 컬럼 리던던시 스타트 신호에 응답하여, 상기 블록 어드레스와 상기 블록 어드레스의 각 비트를 반전시킨 반전된 블록 어드레스를 입력받아 상기 인접 블록의 로오 리페어 라인의 사용시 상기 인접블록의 컬럼에 결함이 발생할 경우 상기 지정된 블럭의 컬럼을 컬럼 리페어 라인으로 대체시키기 위한 복수의 컬럼 어드레스 제어신호와 상기 컬럼 어드레스 제어신호의 초기화신호를 발생시키는 컬럼 리던던시 퓨즈부;

상기 초기화신호와 상기 복수의 컬럼 어드레스 제어신호에 응답하여 입력되는 컬럼 어드레스를 디코딩하여 디코딩된 컬럼 어드레스를 발생시키는 컬럼 리던던시 디코딩부; 및

상기 디코딩된 컬럼 어드레스를 조합하여 컬럼 리던던시 신호를 발생시키는 컬럼 리던던시 결정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 1 항에 있어서, 상기 인접 블록 선택 퓨즈부는,

상기 컬럼 리던던시 스타트 신호를 버퍼링하여 출력하는 복수개의 반전소자로 구성된 제1 버퍼;

소스 및 드레인이 전원전압 및 제1 노드에 각각 접속되고 게이트로 상기 컬럼 리던던시 스타트 신호를 인가받는 제1 스위칭소자;

소스 및 드레인이 전원전압 및 상기 제1 노드에 각각 접속되고 게이트로 상기 제1 노드의 신호의 반전신호를 인가받는 제2 스위칭소자;

소스가 접지전압에 접속되고 게이트로 상기 컬럼 리던던시 스타트 신호를 인가받는 제3 스위칭소자;

소스가 상기 제3 스위칭소자의 드레인에 접속되고 게이트에 전원전압이 인가되는 제4 스위칭소자;

상기 제4 스위칭소자와 상기 제1 노드 사이에 접속된 퓨즈;

상기 제1 버퍼의 출력신호와 상기 제1 노드의 신호를 입력받아 논리 조합하는 논리소자; 및

상기 논리소자의 출력신호를 버퍼링하여 상기 인접 블록 선택신호를 출력하는 복수의 반전소자로 구성된 제2 버퍼로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로
제 1 항에 있어서, 상기 컬럼 리던던시 퓨즈부는,

상기 인접 블록 선택신호가 하이레벨이면 상기 블록 어드레스 중 상기 인접 블록을 지정하는 상기 인접 블록 지정 비트와 상기 반전된 블록 어드레스 중 상기 인접 블록을 지정하는 상기 반전된 인접 블록 지정 비트를 그대로 전달하고, 상기 인접 블록 선택신호가 로우레벨이면 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 교환하여 전달하는 어드레스 전달부;

상기 어드레스 전달부로부터 출력된 상기 인접 블록 지정 비트, 상기 반전된 인접 블록 지정 비트, 상기 블록 어드레스 및 상기 반전된 블록 어드레스 중에서 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 제외한 복수의 블록 어드레스 비트, 및 상기 컬럼 리던던시 스타트 신호를 소정의 출력신호를 출력하는 퓨즈부;

상기 퓨즈부의 출력신호를 입력받아 상기 복수의 컬럼 어드레스 제어신호를 생성하고, 상기 컬럼 리던던시 스타트 신호가 인에이블된 경우에는 상기 초기화신호를 생성하는 제어신호 발생부; 및

상기 컬럼 리던던시 스타트 신호가 디스에이블된 경우에 상기 초기화신호를 발생시키는 컬럼 어드레스 초기화신호 발생부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 3 항에 있어서, 상기 어드레스 전달부는,

상기 인접 블록 선택신호와 상기 인접 블록 선택신호의 반전신호의 제어하에, 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 선택적으로 전달하는 복수의 전달 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 1 항에 있어서, 상기 컬럼 리던던시 디코딩부는,

소스 및 드레인이 전원전압 및 제1 노드에 각각 접속되고 게이트로 상기 초기화신호의 반전신호를 인가받는 제1 스위칭소자;

소스 및 드레인이 전원전압 및 제2 노드에 각각 접속되고 게이트로 상기 컬럼 어드레스 제어신호의 반전신호를 인가받는 제2 스위칭소자;

소스 및 드레인이 전원전압 및 상기 제2 노드에 각각 접속되고 게이트로 상기 초기화신호의 반전신호를 인가받는 제3 스위칭소자;

상기 초기화신호와 상기 컬럼 어드레스 제어신호를 논리 조합하는 제1 논리소자;

전원전압과 접지전압 사이에 직렬 접속되고 각각의 게이트로 상기 제1 논리소자의 반전신호, 컬럼 어드레스 중의 1개의 비트의 반전신호, 및 상기 제1 논리소자의 출력신호를 인가받는 는 제4 내지 제7 스위칭소자;

상기 초기화신호와 상기 컬럼 어드레스 제어신호의 반전신호를 논리 조합하는 제2 논리소자;

상기 제2 논리소자의 출력신호와 상기 제2 논리소자의 출력신호의 반전신호의 제어하에 상기 컬럼 어드레스의 1개의 상기 비트를 전달하는 전달소자; 및

소스 및 드레인이 접지전압 및 출력단자 사이에 접속되고 게이트로 상기 초기화 신호를 인가받는 제8 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 1 항에 있어서, 상기 컬럼 리던던시 결정부는,

상기 디코딩된 컬럼 어드레스의 각 비트를 입력받아 논리 조합하는 복수의 제1 논리소자; 및

상기 복수의 제1 논리소자의 출력신호를 논리 조합하여 상기 컬럼 리던던시 신호를 출력하는 제2 논리소자로 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
인접 블럭의 로오 리페어 라인을 공유하는 반도체 메모리 장치의 컬럼 리페어방법에 있어서,

컬럼 리던던시 스타트 신호에 응답하여, 외부에서 입력되는 블록 어드레스에 의해 지정된 블록의 로오 리페어 라인을 사용할것인지 상기 인접 블록의 로오 리페어 라인을 사용할것인지의 여부를 결정하기 위한 인접 블록 선택신호를 발생시키는 제1 단계;

상기 인접 블록 선택신호의 레벨에 따라 상기 블록 어드레스 중의 인접 블록을 지정하는 인접 블록 지정 비트와 상기 블록 어드레스의 각 비트를 반전시킨 반전된 블록 어드레스 중의 인접 블록을 지정하는 반전된 인접 블록 지정 비트를 전달하는 제2 단계;

상기 인접 블록 지정 비트, 상기 반전된 인접 블록 지정 비트, 상기 컬럼 리던던시 스타트 신호 및 상기 블록 어드레스와 상기 반전된 블록 어드레스 중에서 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 제외한 복수의 블록 어드레스 비트에 응답하여, 상기 인접 블록의 로오 리페어 라인의 사용시 상기 인접블록의 컬럼에 결함이 발생할 경우 상기 지정된 블럭의 컬럼을 컬럼 리페어 라인으로 대체시키기 위한 복수의 컬럼 어드레스 제어신호와 상기 컬럼 어드레스 제어신호의 초기화신호를 발생시키는 제3 단계;

상기 복수의 컬럼 어드레스 제어신호, 상기 초기화신호, 및 컬럼 어드레스를 디코딩하여 디코딩된 컬럼 어드레스를 발생시키는 제4 단계; 및

상기 디코딩된 컬럼 어드레스에 응답하여 컬럼 리던던시 신호를 생성하여 결함이 있는 컬럼을 리페어하는 제5 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어방법.
제 7 항에 있어서, 상기 제5 단계는,

상기 컬럼 리던던시 신호가 인에이블된 상태이면 결함이 있는 컬럼을 컬럼 리페어 라인으로 대체하기 위해 리페어 컬럼 디코더가 인에이블되고, 상기 컬럼 리던던시 신호가 디스에이블된 상태이면 메인 컬럼 디코더가 인에이블되는 제6 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어방법.
제 1 항에 있어서,

상기 인접 블록 선택 퓨즈부는, 상기 블록 어드레스에 의해 지정되는 상기 블록의 로오 리페어 라인을 사용하는 경우, 하이레벨의 상기 인접 블록 선택신호를 생성하고, 상기 인접 블록의 로오 리페어 라인을 사용하는 경우, 로우레벨의 상기 인접 블록 선택신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 1 항에 있어서, 상기 어드레스 전달부는,

상기 인접 블록 선택신호가 하이레벨이면 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 그대로 전달하고, 상기 인접 블록 선택신호가 로우레벨이면 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 교환하여 전달하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 1 항에 있어서, 상기 컬럼 리던던시 결정부는,

메인 컬럼 디코더를 인에이블시키는 경우, 로우레벨의 상기 컬럼 리던던시 신호를 출력하고, 리페어 컬럼 디코더를 인에이블시키는 경우, 하이레벨의 컬럼 리던던시 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.
제 7 항에 있어서, 상기 제2 단계에서는,

상기 인접 블록 선택신호가 하이레벨이면 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 그대로 전달하고, 상기 인접 블록 선택신호가 로우레벨이면 상기 인접 블록 지정 비트와 상기 반전된 인접 블록 지정 비트를 교환하여 전달하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 리페어회로.