JP2003016795A - 半導体メモリ装置のカラムリペア回路及びカラムリペア方法 - Google Patents
半導体メモリ装置のカラムリペア回路及びカラムリペア方法Info
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Abstract
(57)【要約】
【課題】 隣接ブロックを使用したローリペア時にカラ
ムリペア可能な半導体メモリ装置のカラムリペア回路及
びカラムリペア方法を提供すること。 【解決手段】 カラムリダンダンシースタート信号に応
じてローリペアラインを用いるブロックを決定する隣接
ブロック選択信号を生成する隣接ブロック選択ヒューズ
部と、前記隣接ブロック選択信号、ブロックアドレス、
反転ブロックアドレス、及び前記カラムリダンダンシー
スタート信号が入力され、複数のカラムアドレス制御信
号及び該カラムアドレス制御信号の初期化信号を生成す
るカラムリダンダンシーヒューズ部と、前記初期化信号
及び前記カラムアドレス制御信号に応じてカラムアドレ
スをデコードしてデコードカラムアドレスを生成するカ
ラムリダンダンシーデコード部と、前記デコードカラム
アドレスに応じてカラムリダンダンシー信号を生成する
カラムリダンダンシー決定部とを備える。
ムリペア可能な半導体メモリ装置のカラムリペア回路及
びカラムリペア方法を提供すること。 【解決手段】 カラムリダンダンシースタート信号に応
じてローリペアラインを用いるブロックを決定する隣接
ブロック選択信号を生成する隣接ブロック選択ヒューズ
部と、前記隣接ブロック選択信号、ブロックアドレス、
反転ブロックアドレス、及び前記カラムリダンダンシー
スタート信号が入力され、複数のカラムアドレス制御信
号及び該カラムアドレス制御信号の初期化信号を生成す
るカラムリダンダンシーヒューズ部と、前記初期化信号
及び前記カラムアドレス制御信号に応じてカラムアドレ
スをデコードしてデコードカラムアドレスを生成するカ
ラムリダンダンシーデコード部と、前記デコードカラム
アドレスに応じてカラムリダンダンシー信号を生成する
カラムリダンダンシー決定部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
カラムリペア回路及びカラムリペア方法に関し、特に、
隣接ブロックメモリアレイのローリペアラインを共有す
る構造を有し、ローアクティブ（row active）時に、外
部から入力されるブロックアドレスをカラムリペアする
ブロックアドレスに合わせて変更するように改善された
半導体メモリ装置のカラムリペア回路及びカラムリペア
方法に関する。
カラムリペア回路及びカラムリペア方法に関し、特に、
隣接ブロックメモリアレイのローリペアラインを共有す
る構造を有し、ローアクティブ（row active）時に、外
部から入力されるブロックアドレスをカラムリペアする
ブロックアドレスに合わせて変更するように改善された
半導体メモリ装置のカラムリペア回路及びカラムリペア
方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭを構成している多数の
微細セルの中で何れか１つでも欠陥が発生すれば、その
ＤＲＡＭは正常に機能できなくなる。したがって、この
対策として、予めＤＲＡＭ内に予備メモリセルを設け、
不良セルを予備メモリセルに代替させるという冗長性を
持たせたリダンダンシー方式を採用することによって、
ＤＲＡＭの歩留まりを改善している。
微細セルの中で何れか１つでも欠陥が発生すれば、その
ＤＲＡＭは正常に機能できなくなる。したがって、この
対策として、予めＤＲＡＭ内に予備メモリセルを設け、
不良セルを予備メモリセルに代替させるという冗長性を
持たせたリダンダンシー方式を採用することによって、
ＤＲＡＭの歩留まりを改善している。
【０００３】このようなリダンダンシー方式は、チップ
内の特定のメモリセルが不良と判断されたとき、この不
良セルを、ワードアドレスで指定されるロー（row）単
位またはビットアドレスで指定されるカラム（column）
単位で、予めチップ内に用意されたリダンダンシーセル
（redundancy cell）に代替させることによって、その
チップを不良として破棄すること無く使用できるように
するためのものである。以下において、不良セルをロー
単位で代替するリダンダンシーセルをローリペアライン
と記し、不良セルをカラム単位で代替するリダンダンシ
ーセルをカラムリペアラインと記す。
内の特定のメモリセルが不良と判断されたとき、この不
良セルを、ワードアドレスで指定されるロー（row）単
位またはビットアドレスで指定されるカラム（column）
単位で、予めチップ内に用意されたリダンダンシーセル
（redundancy cell）に代替させることによって、その
チップを不良として破棄すること無く使用できるように
するためのものである。以下において、不良セルをロー
単位で代替するリダンダンシーセルをローリペアライン
と記し、不良セルをカラム単位で代替するリダンダンシ
ーセルをカラムリペアラインと記す。
【０００４】以下、従来のリペア方法に関して、図１〜
図３を参照して説明する。
図３を参照して説明する。
【０００５】図１は、１個のメモリバンク２を８個のブ
ロックメモリアレイで構成する典型的なＤＲＡＭの構造
を示すブロック図である。
ロックメモリアレイで構成する典型的なＤＲＡＭの構造
を示すブロック図である。
【０００６】ここで、Ｘ−デコーダ４とＹ−デコーダ６
は、各ブロックに含まれたセルのアクティブ状態を制御
するためのローアドレス、カラムアドレス等の信号を提
供するように構成されている。
は、各ブロックに含まれたセルのアクティブ状態を制御
するためのローアドレス、カラムアドレス等の信号を提
供するように構成されている。
【０００７】図１において、アドレスＫ，Ｊ，Ｉはブロ
ック選択アドレスであり、それぞれのブロックは不良セ
ルを救済するために、予備メモリセルの活性化ラインで
あるローリペアライン及びカラムリペアラインを所定の
本数備えている。しかし、１個のブロックにおいてリペ
アによって救済できる量には限界があるため、リペア効
率を向上させるためには隣接ブロックのリペアラインを
さらに用いることができることが望ましい。
ック選択アドレスであり、それぞれのブロックは不良セ
ルを救済するために、予備メモリセルの活性化ラインで
あるローリペアライン及びカラムリペアラインを所定の
本数備えている。しかし、１個のブロックにおいてリペ
アによって救済できる量には限界があるため、リペア効
率を向上させるためには隣接ブロックのリペアラインを
さらに用いることができることが望ましい。
【０００８】ここで、隣接ブロックとは、図１に示され
ているように、アドレスビットＩ、Ｋが同じであり、ア
ドレスビットＪにより選択されるブロック対の中の一方
のブロックに対する他方のブロックを意味する。
ているように、アドレスビットＩ、Ｋが同じであり、ア
ドレスビットＪにより選択されるブロック対の中の一方
のブロックに対する他方のブロックを意味する。
【０００９】リペアする場合、ブロック対の中の何れの
ブロックのリペアラインを用いるかは隣接ブロック選択
信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：７＞により決定され、
この隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：
７＞はローヒューズボックス（図示せず）から出力され
る信号であり、ローヒューズボックス内部のヒューズの
切断状態により決定される。
ブロックのリペアラインを用いるかは隣接ブロック選択
信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：７＞により決定され、
この隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：
７＞はローヒューズボックス（図示せず）から出力され
る信号であり、ローヒューズボックス内部のヒューズの
切断状態により決定される。
【００１０】即ち、入力されたブロックアドレスの隣接
ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜ｉ＞（ｉ＝０
〜７）がハイレベル（High Level）であれば、その入力
されたブロックアドレスに該当するブロックのリペアラ
インをリペアに用い、隣接ブロック選択信号ＳＥＬＦ＿
ＰＡＩＲｂ＜ｉ＞がローレベル（Low Level）であれ
ば、入力されたブロックアドレスに該当するブロックの
隣接ブロックのリペアラインをリペアに用いる。
ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜ｉ＞（ｉ＝０
〜７）がハイレベル（High Level）であれば、その入力
されたブロックアドレスに該当するブロックのリペアラ
インをリペアに用い、隣接ブロック選択信号ＳＥＬＦ＿
ＰＡＩＲｂ＜ｉ＞がローレベル（Low Level）であれ
ば、入力されたブロックアドレスに該当するブロックの
隣接ブロックのリペアラインをリペアに用いる。
【００１１】例えば、ブロック０のローリペアラインを
全て使用しており、ブロック０に対するローリペアがさ
らに必要である場合、ブロック０の隣接ブロックである
ブロック２のローリペアラインを用いるために、隣接ブ
ロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベ
ルで供給される。したがって、たとえブロック０に該当
するブロックアドレス（例えば［０００］）が入力され
ても、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０
＞がローレベルであることから、ブロック０の隣接ブロ
ックであるブロック２のローリペアラインが選択される
こととなる。
全て使用しており、ブロック０に対するローリペアがさ
らに必要である場合、ブロック０の隣接ブロックである
ブロック２のローリペアラインを用いるために、隣接ブ
ロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベ
ルで供給される。したがって、たとえブロック０に該当
するブロックアドレス（例えば［０００］）が入力され
ても、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０
＞がローレベルであることから、ブロック０の隣接ブロ
ックであるブロック２のローリペアラインが選択される
こととなる。
【００１２】一方、カラムリペア方法においても、上記
と同様にブロックアドレス情報を使用し、選択されたブ
ロックに欠陥セルがある場合、欠陥セルを含むカラム
を、予備メモリ領域のカラムリペアラインに代替させ
る。
と同様にブロックアドレス情報を使用し、選択されたブ
ロックに欠陥セルがある場合、欠陥セルを含むカラム
を、予備メモリ領域のカラムリペアラインに代替させ
る。
【００１３】しかし、上記のような隣接ブロック間でロ
ーリペアラインを共有する従来のリペア方式では、ロー
リペアが隣接ブロックのローリペアラインを利用して行
われた場合、カラムリペア状態が考慮されない問題点が
ある。
ーリペアラインを共有する従来のリペア方式では、ロー
リペアが隣接ブロックのローリペアラインを利用して行
われた場合、カラムリペア状態が考慮されない問題点が
ある。
【００１４】以下、隣接ブロック間でローリペアライン
を共有する従来のリペア方式においてカラムリペア状態
が考慮されていないカラムリペア回路に関して、図２及
び図３を参照して説明する。
を共有する従来のリペア方式においてカラムリペア状態
が考慮されていないカラムリペア回路に関して、図２及
び図３を参照して説明する。
【００１５】図２は、隣接ブロック間でローリペアライ
ンを共有するリペア方式においてカラムリペア状態が考
慮されていない従来のカラムリペア回路を示す回路図で
あり、カラムリダンダンシーヒューズ部２０、カラムリ
ダンダンシーデコード部３０及びカラムリダンダンシー
決定部４０から構成されている。
ンを共有するリペア方式においてカラムリペア状態が考
慮されていない従来のカラムリペア回路を示す回路図で
あり、カラムリダンダンシーヒューズ部２０、カラムリ
ダンダンシーデコード部３０及びカラムリダンダンシー
決定部４０から構成されている。
【００１６】ここで、カラムリダンダンシーヒューズ部
２０は、カラムリダンダンシースタート信号ＹＲＥＤＳ
ＴとブロックアドレスＲＡＴ＜９：１１＞、反転ブロッ
クアドレスＲＡＢ＜９：１１＞を受信し、カラムアドレ
ス制御信号ＹＦＳ＜１：７＞とカラムアドレス制御信号
の初期化信号ＹＦＪＢを生成する。ここで、３ビットの
ブロックアドレスＲＡＴ＜９：１１＞は、図１に示した
アドレスＫ，Ｊ，Ｉに対応しており、ＲＡＢ＜９：１１
＞は、ＲＡＴ＜９：１１＞の各ビットの信号レベルを反
転したものである。
２０は、カラムリダンダンシースタート信号ＹＲＥＤＳ
ＴとブロックアドレスＲＡＴ＜９：１１＞、反転ブロッ
クアドレスＲＡＢ＜９：１１＞を受信し、カラムアドレ
ス制御信号ＹＦＳ＜１：７＞とカラムアドレス制御信号
の初期化信号ＹＦＪＢを生成する。ここで、３ビットの
ブロックアドレスＲＡＴ＜９：１１＞は、図１に示した
アドレスＫ，Ｊ，Ｉに対応しており、ＲＡＢ＜９：１１
＞は、ＲＡＴ＜９：１１＞の各ビットの信号レベルを反
転したものである。
【００１７】カラムリダンダンシーデコード部３０は、
カラムアドレス制御信号ＹＦＳ＜１：７＞、カラムアド
レス制御信号の初期化信号ＹＦＪＢを使用して、カラム
アドレスＢＹＡＣ＜１：７＞をデコードし、デコードカ
ラムアドレスＹＡＪ＜１：７＞を生成する。
カラムアドレス制御信号ＹＦＳ＜１：７＞、カラムアド
レス制御信号の初期化信号ＹＦＪＢを使用して、カラム
アドレスＢＹＡＣ＜１：７＞をデコードし、デコードカ
ラムアドレスＹＡＪ＜１：７＞を生成する。
【００１８】カラムリダンダンシー決定部４０は、デコ
ードカラムアドレスＹＡＪ＜１：７＞を使用して、カラ
ムリペアのためのカラムリダンダンシー信号ＹＲＥＤＣ
を生成する。
ードカラムアドレスＹＡＪ＜１：７＞を使用して、カラ
ムリペアのためのカラムリダンダンシー信号ＹＲＥＤＣ
を生成する。
【００１９】このような構成を有するカラムリペア回路
は、外部から入力されるブロックアドレスＲＡＴ＜９：
１１＞、ＲＡＢ＜９：１１＞がそのままカラムリペア回
路に入力されるため、ローリペア時にカラムリペア状態
が反映されず、カラムに欠陥があることを検出できない
問題点を有している。
は、外部から入力されるブロックアドレスＲＡＴ＜９：
１１＞、ＲＡＢ＜９：１１＞がそのままカラムリペア回
路に入力されるため、ローリペア時にカラムリペア状態
が反映されず、カラムに欠陥があることを検出できない
問題点を有している。
【００２０】具体的に図３を参照して説明すれば、例え
ばブロック２のカラムに欠陥があってカラムリペアされ
ており、且つブロック０のローリペアが隣接ブロックで
あるブロック２を利用して行なわれると仮定すれば、ブ
ロック０のローリペアのために選択されたブロック２の
ローリペアラインに対するカラムの欠陥状態がローリペ
アに反映されなければならない。即ち、ブロック２のロ
ーリペアラインに対するカラムの欠陥を救済するため
に、ブロック２のローリペアされたラインの欠陥セルの
あるカラムが、カラムリペアラインを使用して予備メモ
リのカラムに代替されなければならない。
ばブロック２のカラムに欠陥があってカラムリペアされ
ており、且つブロック０のローリペアが隣接ブロックで
あるブロック２を利用して行なわれると仮定すれば、ブ
ロック０のローリペアのために選択されたブロック２の
ローリペアラインに対するカラムの欠陥状態がローリペ
アに反映されなければならない。即ち、ブロック２のロ
ーリペアラインに対するカラムの欠陥を救済するため
に、ブロック２のローリペアされたラインの欠陥セルの
あるカラムが、カラムリペアラインを使用して予備メモ
リのカラムに代替されなければならない。
【００２１】例えば、隣接ブロック選択信号ＳＥＬＦ＿
ＰＡＩＲｂ＜０＞がハイレベルである場合、入力された
ブロックアドレス［０００］が指定するブロックのロー
リペアライン、即ち、ブロック０のローリペアラインが
使用されることから、ブロック２に存在するカラムの欠
陥の影響は生じない。
ＰＡＩＲｂ＜０＞がハイレベルである場合、入力された
ブロックアドレス［０００］が指定するブロックのロー
リペアライン、即ち、ブロック０のローリペアラインが
使用されることから、ブロック２に存在するカラムの欠
陥の影響は生じない。
【００２２】しかし、隣接ブロック選択信号ＳＥＬＦ＿
ＰＡＩＲｂ＜０＞がローレベルである場合には、隣接ブ
ロック（ブロック２）のローリペアラインが使用される
が、入力されるブロックアドレスが、ブロック２に該当
するブロックアドレス［０１０］では無く、ブロック０
に該当するブロックアドレス［０００］であるため、ブ
ロック２の欠陥状態が検出されない。したがって、カラ
ムの欠陥状態が、隣接ブロックのローリペアラインを使
用したローリペア時には反映されないこととなる。
ＰＡＩＲｂ＜０＞がローレベルである場合には、隣接ブ
ロック（ブロック２）のローリペアラインが使用される
が、入力されるブロックアドレスが、ブロック２に該当
するブロックアドレス［０１０］では無く、ブロック０
に該当するブロックアドレス［０００］であるため、ブ
ロック２の欠陥状態が検出されない。したがって、カラ
ムの欠陥状態が、隣接ブロックのローリペアラインを使
用したローリペア時には反映されないこととなる。
【００２３】
【発明が解決しようとする課題】したがって、本発明の
目的は、隣接ブロックのローリペアラインを共有する半
導体メモリ装置のリペア回路において、ローリペアのた
めに選択された隣接ブロックのローリペアラインのカラ
ムに欠陥が存在する場合、該カラム欠陥状態を反映して
欠陥のあるカラムをリペアすることができ、半導体メモ
リ装置のリペア効率を向上させることができる半導体メ
モリ装置のカラムリペア回路及びカラムリペア方法を提
供することにある。
目的は、隣接ブロックのローリペアラインを共有する半
導体メモリ装置のリペア回路において、ローリペアのた
めに選択された隣接ブロックのローリペアラインのカラ
ムに欠陥が存在する場合、該カラム欠陥状態を反映して
欠陥のあるカラムをリペアすることができ、半導体メモ
リ装置のリペア効率を向上させることができる半導体メ
モリ装置のカラムリペア回路及びカラムリペア方法を提
供することにある。
【００２４】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置のカラムリペア回路は、カラムリダンダンシース
タート信号に応じて、外部から入力されるブロックアド
レスによって指定されるブロックのローリペアラインを
用いるか、又は前記ブロックの隣接ブロックのローリペ
アラインを用いるかを決定する隣接ブロック選択信号を
生成する隣接ブロック選択ヒューズ部、前記隣接ブロッ
ク選択信号、前記ブロックアドレス、該ブロックアドレ
スの各ビットを反転させた反転ブロックアドレス、及び
前記カラムリダンダンシースタート信号が入力され、複
数のカラムアドレス制御信号及び該カラムアドレス制御
信号の初期化信号を生成するカラムリダンダンシーヒュ
ーズ部、前記初期化信号及び複数の前記カラムアドレス
制御信号に応じて、入力されるカラムアドレスをデコー
ドしてデコードカラムアドレスを生成するカラムリダン
ダンシーデコード部、及び前記デコーデドカラムアドレ
スに応じてカラムリダンダンシー信号を生成するカラム
リダンダンシー決定部を備えていることを特徴とする。
リ装置のカラムリペア回路は、カラムリダンダンシース
タート信号に応じて、外部から入力されるブロックアド
レスによって指定されるブロックのローリペアラインを
用いるか、又は前記ブロックの隣接ブロックのローリペ
アラインを用いるかを決定する隣接ブロック選択信号を
生成する隣接ブロック選択ヒューズ部、前記隣接ブロッ
ク選択信号、前記ブロックアドレス、該ブロックアドレ
スの各ビットを反転させた反転ブロックアドレス、及び
前記カラムリダンダンシースタート信号が入力され、複
数のカラムアドレス制御信号及び該カラムアドレス制御
信号の初期化信号を生成するカラムリダンダンシーヒュ
ーズ部、前記初期化信号及び複数の前記カラムアドレス
制御信号に応じて、入力されるカラムアドレスをデコー
ドしてデコードカラムアドレスを生成するカラムリダン
ダンシーデコード部、及び前記デコーデドカラムアドレ
スに応じてカラムリダンダンシー信号を生成するカラム
リダンダンシー決定部を備えていることを特徴とする。
【００２５】また、本発明に係る半導体メモリ装置のカ
ラムリペア方法は、カラムリダンダンシースタート信号
に応じて、外部から入力されるブロックアドレスによっ
て指定されるブロックのローリペアラインを用いるか、
又は前記ブロックの隣接ブロックのローリペアラインを
用いるかを決定する隣接ブロック選択信号を生成する第
１ステップ、前記ブロックアドレスの中の隣接ブロック
を指定する隣接ブロック指定ビット、及び前記ブロック
アドレスの各ビットを反転させた反転ブロックアドレス
の中の隣接ブロックを指定する反転隣接ブロック指定ビ
ットを、前記隣接ブロック選択信号がハイレベルであれ
ばそのまま伝達し、前記隣接ブロック選択信号がローレ
ベルであれば交換して伝達する第２ステップ、該第２ス
テップによって処理された前記隣接ブロック指定ビット
及び前記反転隣接ブロック指定ビットと、前記ブロック
アドレス及び前記反転ブロックアドレスの中から前記隣
接ブロック指定ビット及び前記反転隣接ブロック指定ビ
ットを除いた複数のビットと、前記カラムリダンダンシ
ースタート信号とに応じて、複数のカラムアドレス制御
信号及び該カラムアドレス制御信号の初期化信号を生成
する第３ステップ、複数の前記カラムアドレス制御信号
及び前記初期化信号に応じて、カラムアドレスをデコー
ドしてデコードカラムアドレスを生成する第４ステッ
プ、及び前記デコードカラムアドレスに応じてカラムリ
ダンダンシー信号を生成し、欠陥のあるカラムをリペア
する第５ステップを含んでいることを特徴とする。
ラムリペア方法は、カラムリダンダンシースタート信号
に応じて、外部から入力されるブロックアドレスによっ
て指定されるブロックのローリペアラインを用いるか、
又は前記ブロックの隣接ブロックのローリペアラインを
用いるかを決定する隣接ブロック選択信号を生成する第
１ステップ、前記ブロックアドレスの中の隣接ブロック
を指定する隣接ブロック指定ビット、及び前記ブロック
アドレスの各ビットを反転させた反転ブロックアドレス
の中の隣接ブロックを指定する反転隣接ブロック指定ビ
ットを、前記隣接ブロック選択信号がハイレベルであれ
ばそのまま伝達し、前記隣接ブロック選択信号がローレ
ベルであれば交換して伝達する第２ステップ、該第２ス
テップによって処理された前記隣接ブロック指定ビット
及び前記反転隣接ブロック指定ビットと、前記ブロック
アドレス及び前記反転ブロックアドレスの中から前記隣
接ブロック指定ビット及び前記反転隣接ブロック指定ビ
ットを除いた複数のビットと、前記カラムリダンダンシ
ースタート信号とに応じて、複数のカラムアドレス制御
信号及び該カラムアドレス制御信号の初期化信号を生成
する第３ステップ、複数の前記カラムアドレス制御信号
及び前記初期化信号に応じて、カラムアドレスをデコー
ドしてデコードカラムアドレスを生成する第４ステッ
プ、及び前記デコードカラムアドレスに応じてカラムリ
ダンダンシー信号を生成し、欠陥のあるカラムをリペア
する第５ステップを含んでいることを特徴とする。
【００２６】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態を、図面を参照して説明する。
の形態を、図面を参照して説明する。
【００２７】図４は、本発明の好ましい実施の形態に係
る半導体メモリ装置のカラムリペア回路を示すブロック
図であり、隣接ブロック選択ヒューズ部１００、カラム
リダンダンシーヒューズ部２００、カラムリダンダンシ
ーデコード部３００、及びカラムリダンダンシー決定部
４００を備えて構成されている。図４に示すカラムリペ
ア回路は、１つのメモリブロック、例えば図１に示した
メモリブロック０〜７の何れか１つのブロックに対する
カラムリペア回路である。
る半導体メモリ装置のカラムリペア回路を示すブロック
図であり、隣接ブロック選択ヒューズ部１００、カラム
リダンダンシーヒューズ部２００、カラムリダンダンシ
ーデコード部３００、及びカラムリダンダンシー決定部
４００を備えて構成されている。図４に示すカラムリペ
ア回路は、１つのメモリブロック、例えば図１に示した
メモリブロック０〜７の何れか１つのブロックに対する
カラムリペア回路である。
【００２８】隣接ブロック選択ヒューズ部１００は、カ
ラムリダンダンシースタート信号ＹＲＥＤＳＴが入力さ
れ、外部から入力されるブロックアドレスが指定するブ
ロックのローリペアラインを用いるか、又は隣接ブロッ
クのローリペアラインを用いるかを決定するための隣接
ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを生成する。
ラムリダンダンシースタート信号ＹＲＥＤＳＴが入力さ
れ、外部から入力されるブロックアドレスが指定するブ
ロックのローリペアラインを用いるか、又は隣接ブロッ
クのローリペアラインを用いるかを決定するための隣接
ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを生成する。
【００２９】カラムリダンダンシーヒューズ部２００
は、外部から入力されたブロックアドレスビットＲＡＴ
＜１０＞とＲＡＴ＜１０＞の反転信号である反転ブロッ
クアドレスビットＲＡＢ＜１０＞とを、隣接ブロック選
択信号ＳＥＬＦ＿ＰＡＩＲｂの信号レベルに応じて、そ
のまま伝達又は交換して伝達した後、ブロックアドレス
ビットＲＡＴ＜１０＞、反転ブロックアドレスビットＲ
ＡＢ＜１０＞、カラムリダンダンシースタート信号ＹＲ
ＥＤＳＴ、及び複数のブロックアドレスビットＲＡＴ＜
９＞、ＲＡＴ＜１１＞、反転ブロックアドレスビットＲ
ＡＢ＜９＞、ＲＡＢ＜１１＞を使用して、カラムアドレ
ス制御信号ＹＦＳ＜１：７＞及びカラムアドレス制御信
号の初期化信号ＹＦＪＢを生成する。
は、外部から入力されたブロックアドレスビットＲＡＴ
＜１０＞とＲＡＴ＜１０＞の反転信号である反転ブロッ
クアドレスビットＲＡＢ＜１０＞とを、隣接ブロック選
択信号ＳＥＬＦ＿ＰＡＩＲｂの信号レベルに応じて、そ
のまま伝達又は交換して伝達した後、ブロックアドレス
ビットＲＡＴ＜１０＞、反転ブロックアドレスビットＲ
ＡＢ＜１０＞、カラムリダンダンシースタート信号ＹＲ
ＥＤＳＴ、及び複数のブロックアドレスビットＲＡＴ＜
９＞、ＲＡＴ＜１１＞、反転ブロックアドレスビットＲ
ＡＢ＜９＞、ＲＡＢ＜１１＞を使用して、カラムアドレ
ス制御信号ＹＦＳ＜１：７＞及びカラムアドレス制御信
号の初期化信号ＹＦＪＢを生成する。
【００３０】カラムリダンダンシーデコード部３００
は、カラムアドレス制御信号ＹＦＳ＜１：７＞、カラム
アドレス制御信号の初期化信号ＹＦＪＢを使用してカラ
ムアドレスＢＹＡＣ＜１：７＞をデコードし、デコード
カラムアドレスＹＡＪ＜１：７＞を生成する。
は、カラムアドレス制御信号ＹＦＳ＜１：７＞、カラム
アドレス制御信号の初期化信号ＹＦＪＢを使用してカラ
ムアドレスＢＹＡＣ＜１：７＞をデコードし、デコード
カラムアドレスＹＡＪ＜１：７＞を生成する。
【００３１】カラムリダンダンシー決定部４００は、デ
コードカラムアドレスＹＡＪ＜１：７＞を使用してカラ
ムリダンダンシー信号ＹＲＥＤＣを生成する。
コードカラムアドレスＹＡＪ＜１：７＞を使用してカラ
ムリダンダンシー信号ＹＲＥＤＣを生成する。
【００３２】次に、上記したカラムリペア回路の各部の
内部構成と動作を説明する。
内部構成と動作を説明する。
【００３３】図５は、図４に示した隣接ブロック選択ヒ
ューズ部１００の回路図であり、ＰＭＯＳトランジスタ
Ｐ１は、ゲートにカラムリダンダンシースタート信号Ｙ
ＲＥＤＳＴが入力され、そのソース及びドレインが電源
電圧Ｖｄｄ及びノードＡにそれぞれ接続されている。Ｐ
ＭＯＳトランジスタＰ２は、ゲートにノードＡの信号を
反転させるインバータＩ３の出力信号が入力され、その
ソース及びドレインが電源電圧Ｖｄｄ及びノードＡにそ
れぞれ接続されている。ＮＭＯＳトランジスタＮ１は、
ゲートにカラムリダンダンシースタート信号ＹＲＥＤＳ
Ｔが入力され、そのソースが接地電圧Ｖｓｓに接続され
ている。ＮＭＯＳトランジスタＮ２はゲートに電源電圧
Ｖｄｄが入力され、そのソースがＮＭＯＳトランジスタ
Ｎ１のドレインに接続されている。ヒューズＦ１は、Ｎ
ＭＯＳトランジスタＮ２のドレイン及びノードＡの間に
接続されている。ＮＡＮＤゲートＮＤ１は、ローアクテ
ィブ時にハイレベルにイネーブルされるカラムリダンダ
ンシースタート信号ＹＲＥＤＳＴをバッファした後の出
力信号、即ち２回反転させて元の信号レベルに戻すため
に直列接続された２個のインバータＩ１及びＩ２の出力
信号と、ノードＡの信号とが入力されて、否定論理積演
算を行なう。インバータＩ４、Ｉ５は、ＮＡＭＤゲート
ＮＤ１の出力信号をバッファして、隣接ブロック選択信
号ＳＥＬＦ＿ＰＡＩＲｂとして出力する。
ューズ部１００の回路図であり、ＰＭＯＳトランジスタ
Ｐ１は、ゲートにカラムリダンダンシースタート信号Ｙ
ＲＥＤＳＴが入力され、そのソース及びドレインが電源
電圧Ｖｄｄ及びノードＡにそれぞれ接続されている。Ｐ
ＭＯＳトランジスタＰ２は、ゲートにノードＡの信号を
反転させるインバータＩ３の出力信号が入力され、その
ソース及びドレインが電源電圧Ｖｄｄ及びノードＡにそ
れぞれ接続されている。ＮＭＯＳトランジスタＮ１は、
ゲートにカラムリダンダンシースタート信号ＹＲＥＤＳ
Ｔが入力され、そのソースが接地電圧Ｖｓｓに接続され
ている。ＮＭＯＳトランジスタＮ２はゲートに電源電圧
Ｖｄｄが入力され、そのソースがＮＭＯＳトランジスタ
Ｎ１のドレインに接続されている。ヒューズＦ１は、Ｎ
ＭＯＳトランジスタＮ２のドレイン及びノードＡの間に
接続されている。ＮＡＮＤゲートＮＤ１は、ローアクテ
ィブ時にハイレベルにイネーブルされるカラムリダンダ
ンシースタート信号ＹＲＥＤＳＴをバッファした後の出
力信号、即ち２回反転させて元の信号レベルに戻すため
に直列接続された２個のインバータＩ１及びＩ２の出力
信号と、ノードＡの信号とが入力されて、否定論理積演
算を行なう。インバータＩ４、Ｉ５は、ＮＡＭＤゲート
ＮＤ１の出力信号をバッファして、隣接ブロック選択信
号ＳＥＬＦ＿ＰＡＩＲｂとして出力する。
【００３４】次に、上記した隣接ブロック選択ヒューズ
部１００の動作を、図５を参照して説明する。
部１００の動作を、図５を参照して説明する。
【００３５】先ず、図５に示した信号等を説明する。カ
ラムリダンダンシースタート信号ＹＲＥＤＳＴはローア
クティブ時にハイレベルにイネーブルされる信号であ
る。隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂは、初
期状態において、後述するカラムリダンダンシー信号Ｙ
ＲＥＤＣがローレベルとなり、予備メモリセルではなく
本来のメモリセルを使用するためのメインカラムデコー
ダ（図示せず）がイネーブルになるように、カラムリダ
ンダンシースタート信号ＹＲＥＤＳＴがローレベルに設
定されることによって、ＮＡＮＤゲートＮＤ１への入力
がローレベルとなり、ヒューズＦ１のカットの有無に係
わりなくハイレベルになる信号である。このとき、ノー
ドＡは、ＰＭＯＳトランジスタＰ１のターンオンによっ
てハイレベルになる。
ラムリダンダンシースタート信号ＹＲＥＤＳＴはローア
クティブ時にハイレベルにイネーブルされる信号であ
る。隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂは、初
期状態において、後述するカラムリダンダンシー信号Ｙ
ＲＥＤＣがローレベルとなり、予備メモリセルではなく
本来のメモリセルを使用するためのメインカラムデコー
ダ（図示せず）がイネーブルになるように、カラムリダ
ンダンシースタート信号ＹＲＥＤＳＴがローレベルに設
定されることによって、ＮＡＮＤゲートＮＤ１への入力
がローレベルとなり、ヒューズＦ１のカットの有無に係
わりなくハイレベルになる信号である。このとき、ノー
ドＡは、ＰＭＯＳトランジスタＰ１のターンオンによっ
てハイレベルになる。
【００３６】図５において、ヒューズＦ１がカットされ
ていなければ、ローアクティブ、即ちカラムリダンダン
シースタート信号ＹＲＥＤＳＴがハイレベルにイネーブ
ルされた場合、ＮＭＯＳトランジスタＮ１へのディスチ
ャージ経路（discharge path）が形成され、隣接ブロッ
ク選択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルになる。
従って、この場合、入力されたブロックアドレスが指定
するブロックのローリペアラインが用いられる。
ていなければ、ローアクティブ、即ちカラムリダンダン
シースタート信号ＹＲＥＤＳＴがハイレベルにイネーブ
ルされた場合、ＮＭＯＳトランジスタＮ１へのディスチ
ャージ経路（discharge path）が形成され、隣接ブロッ
ク選択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルになる。
従って、この場合、入力されたブロックアドレスが指定
するブロックのローリペアラインが用いられる。
【００３７】逆に、ヒューズＦ１がカットされていれ
ば、ローアクティブ時にＮＭＯＳトランジスタＮ１への
ディスチャージ経路が遮断されることから、ＹＲＥＤＳ
Ｔがハイレベルとなった場合においても、ノードＡは初
期状態と同じ状態、即ちハイレベルに維持され、隣接ブ
ロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルにな
る。この場合には、入力されたブロックアドレスが指定
するブロックの隣接ブロックのローリペアラインが用い
られる。
ば、ローアクティブ時にＮＭＯＳトランジスタＮ１への
ディスチャージ経路が遮断されることから、ＹＲＥＤＳ
Ｔがハイレベルとなった場合においても、ノードＡは初
期状態と同じ状態、即ちハイレベルに維持され、隣接ブ
ロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルにな
る。この場合には、入力されたブロックアドレスが指定
するブロックの隣接ブロックのローリペアラインが用い
られる。
【００３８】即ち、ヒューズＦ１のカットの有無によっ
て、隣接ブロックのリペアラインを使用するか否かを指
定することができる。
て、隣接ブロックのリペアラインを使用するか否かを指
定することができる。
【００３９】次に、図４に示したカラムリダンダンシー
ヒューズ部２００の構成と動作を、図６を参照して説明
する。
ヒューズ部２００の構成と動作を、図６を参照して説明
する。
【００４０】図６はカラムリダンダンシーヒューズ部２
００の内部構成を示した回路図であり、カラムリダンダ
ンシーヒューズ部２００は、アドレス伝達部２１０、ヒ
ューズ部２２０、制御信号発生部２３０及び初期化信号
発生部２４０を備えて構成されている。
００の内部構成を示した回路図であり、カラムリダンダ
ンシーヒューズ部２００は、アドレス伝達部２１０、ヒ
ューズ部２２０、制御信号発生部２３０及び初期化信号
発生部２４０を備えて構成されている。
【００４１】図６において、ＲＡＴ＜９：１１＞はロー
アクティブ時に外部から入力されるブロックアドレスで
あり、ＲＡＢ＜９：１１＞はブロックアドレスＲＡＴ＜
９：１１＞を反転した反転ブロックアドレスである。Ｙ
ＲＥＤＳＴは、ローアクティブ時にハイレベルにイネー
ブルされるカラムリダンダンシースタート信号である。
ＹＦＪＢは、初期状態において、カラムリダンダンシー
スタート信号ＹＲＥＤＳＴがローレベルに設定されるこ
とによって、ハイレベルにプリチャージされるカラムリ
ダンダンシー制御信号の初期化信号である。
アクティブ時に外部から入力されるブロックアドレスで
あり、ＲＡＢ＜９：１１＞はブロックアドレスＲＡＴ＜
９：１１＞を反転した反転ブロックアドレスである。Ｙ
ＲＥＤＳＴは、ローアクティブ時にハイレベルにイネー
ブルされるカラムリダンダンシースタート信号である。
ＹＦＪＢは、初期状態において、カラムリダンダンシー
スタート信号ＹＲＥＤＳＴがローレベルに設定されるこ
とによって、ハイレベルにプリチャージされるカラムリ
ダンダンシー制御信号の初期化信号である。
【００４２】ここで、アドレス伝達部２１０は、隣接ブ
ロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを反転させるイン
バータＩ６及びＩ７と、隣接ブロック選択信号ＳＥＬＦ
＿ＰＡＩＲｂ及びインバータＩ６、Ｉ７の出力信号の制
御下で、隣接ブロックを指定する隣接ブロック指定ビッ
ト（Ｊ−ブロックアドレスビット）ＲＡＴ＜１０＞又は
この反転信号である反転隣接ブロック指定ビットＲＡＢ
＜１０＞を伝達する伝達ゲートＴ１〜Ｔ４とから構成さ
れている。
ロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを反転させるイン
バータＩ６及びＩ７と、隣接ブロック選択信号ＳＥＬＦ
＿ＰＡＩＲｂ及びインバータＩ６、Ｉ７の出力信号の制
御下で、隣接ブロックを指定する隣接ブロック指定ビッ
ト（Ｊ−ブロックアドレスビット）ＲＡＴ＜１０＞又は
この反転信号である反転隣接ブロック指定ビットＲＡＢ
＜１０＞を伝達する伝達ゲートＴ１〜Ｔ４とから構成さ
れている。
【００４３】アドレス伝達部２１０は、隣接ブロック選
択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルであれば、外
部から入力されたブロックアドレスビットＲＡＴ＜１０
＞、ＲＡＢ＜１０＞を、各々ヒューズ部２２０のＮＭＯ
ＳトランジスタＮ６のゲート、Ｎ７のゲートに伝達し、
隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベ
ルであれば、外部から入力されたブロックアドレスビッ
トＲＡＴ＜１０＞、反転信号ＲＡＢ＜１０＞を、各々ヒ
ューズ部２２０のＮＭＯＳトランジスタＮ７のゲート、
Ｎ６のゲートに伝達する。
択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルであれば、外
部から入力されたブロックアドレスビットＲＡＴ＜１０
＞、ＲＡＢ＜１０＞を、各々ヒューズ部２２０のＮＭＯ
ＳトランジスタＮ６のゲート、Ｎ７のゲートに伝達し、
隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベ
ルであれば、外部から入力されたブロックアドレスビッ
トＲＡＴ＜１０＞、反転信号ＲＡＢ＜１０＞を、各々ヒ
ューズ部２２０のＮＭＯＳトランジスタＮ７のゲート、
Ｎ６のゲートに伝達する。
【００４４】ヒューズ部２２０には、アドレス伝達部２
１０の出力信号、カラムリダンダンシースタート信号Ｙ
ＲＥＤＳＴ、Ｋ及びＩ−ブロックアドレスビットＲＡＴ
＜９＞、ＲＡＴ＜１１＞、これらの反転信号ＲＡＢ＜９
＞、ＲＡＢ＜１１＞が入力され、ローリペア及びカラム
リペアの有無に対応してカットされたヒューズＦ２〜Ｆ
７によって、制御信号発生部２３０への出力信号が決定
される。
１０の出力信号、カラムリダンダンシースタート信号Ｙ
ＲＥＤＳＴ、Ｋ及びＩ−ブロックアドレスビットＲＡＴ
＜９＞、ＲＡＴ＜１１＞、これらの反転信号ＲＡＢ＜９
＞、ＲＡＢ＜１１＞が入力され、ローリペア及びカラム
リペアの有無に対応してカットされたヒューズＦ２〜Ｆ
７によって、制御信号発生部２３０への出力信号が決定
される。
【００４５】ヒューズ部２２０において、インバータＩ
８、Ｉ９はカラムリダンダンシースタート信号ＹＲＥＤ
ＳＴを連続して２回反転、即ちバッファする。ＰＭＯＳ
トランジスタＰ３はゲートにカラムリダンダンシースタ
ート信号ＹＲＥＤＳＴが入力され、そのソース及びドレ
インが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続され
ている。インバータＩ１０の入力端子はノードＢに接続
されている。ＰＭＯＳトランジスタＰ４はゲートにイン
バータＩ１０の出力信号が入力され、そのソース及びド
レインが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続さ
れている。ＮＭＯＳトランジスタＮ３はゲートにカラム
リダンダンシースタート信号ＹＲＥＤＳＴが入力され、
そのソースが接地電圧Ｖｓｓに接続されている。
８、Ｉ９はカラムリダンダンシースタート信号ＹＲＥＤ
ＳＴを連続して２回反転、即ちバッファする。ＰＭＯＳ
トランジスタＰ３はゲートにカラムリダンダンシースタ
ート信号ＹＲＥＤＳＴが入力され、そのソース及びドレ
インが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続され
ている。インバータＩ１０の入力端子はノードＢに接続
されている。ＰＭＯＳトランジスタＰ４はゲートにイン
バータＩ１０の出力信号が入力され、そのソース及びド
レインが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続さ
れている。ＮＭＯＳトランジスタＮ３はゲートにカラム
リダンダンシースタート信号ＹＲＥＤＳＴが入力され、
そのソースが接地電圧Ｖｓｓに接続されている。
【００４６】ＮＭＯＳトランジスタＮ４はゲートにブロ
ックアドレスビットＲＡＴ＜９＞が入力され、そのソー
スはＮＭＯＳトランジスタＮ３のドレインに接続されて
いる。ヒューズＦ２は、ＮＭＯＳトランジスタＮ４のド
レインとノードＢの間に接続されている。ＮＭＯＳトラ
ンジスタＮ５はゲートに反転信号ＲＡＢ＜９＞が入力さ
れ、そのソースはＮＭＯＳトランジスタＮ３のドレイン
に接続されている。ヒューズＦ３は、ＮＭＯＳトランジ
スタＮ５のドレインとノードＢの間に接続されている。
ＮＭＯＳトランジスタＮ６はゲートに伝達ゲートＴ１、
Ｔ２の出力信号が入力され、そのソースはＮＭＯＳトラ
ンジスタＮ３のドレインに接続されている。ヒューズＦ
４は、ＮＭＯＳトランジスタＮ６のドレインとノードＢ
の間に接続されている。ＮＭＯＳトランジスタＮ７はゲ
ートに伝達ゲートＴ３、Ｔ４の出力信号が入力され、そ
のソースはＮＭＯＳトランジスタＮ３のドレインに接続
されている。ヒューズＦ５は、ＮＭＯＳトランジスタＮ
７のドレインとノードＢの間に接続されている。ＮＭＯ
ＳトランジスタＮ８はゲートにブロックアドレスビット
ＲＡＴ＜１１＞が入力され、そのソースはＮＭＯＳトラ
ンジスタＮ３のドレインに接続されている。ヒューズＦ
６は、ＮＭＯＳトランジスタＮ８のドレインとノードＢ
の間に接続されている。ＮＭＯＳトランジスタＮ９はゲ
ートに反転信号ＲＡＢ＜１１＞が入力され、そのソース
はＮＭＯＳトランジスタＮ３のドレインに接続されてい
る。ヒューズＦ７は、ＮＭＯＳトランジスタＮ９のドレ
インとノードＢの間に接続されている。ＮＡＮＤゲート
ＮＤ２は、インバータＩ９の出力信号とノードＢの信号
とが入力されて否定論理積演算を行なう。
ックアドレスビットＲＡＴ＜９＞が入力され、そのソー
スはＮＭＯＳトランジスタＮ３のドレインに接続されて
いる。ヒューズＦ２は、ＮＭＯＳトランジスタＮ４のド
レインとノードＢの間に接続されている。ＮＭＯＳトラ
ンジスタＮ５はゲートに反転信号ＲＡＢ＜９＞が入力さ
れ、そのソースはＮＭＯＳトランジスタＮ３のドレイン
に接続されている。ヒューズＦ３は、ＮＭＯＳトランジ
スタＮ５のドレインとノードＢの間に接続されている。
ＮＭＯＳトランジスタＮ６はゲートに伝達ゲートＴ１、
Ｔ２の出力信号が入力され、そのソースはＮＭＯＳトラ
ンジスタＮ３のドレインに接続されている。ヒューズＦ
４は、ＮＭＯＳトランジスタＮ６のドレインとノードＢ
の間に接続されている。ＮＭＯＳトランジスタＮ７はゲ
ートに伝達ゲートＴ３、Ｔ４の出力信号が入力され、そ
のソースはＮＭＯＳトランジスタＮ３のドレインに接続
されている。ヒューズＦ５は、ＮＭＯＳトランジスタＮ
７のドレインとノードＢの間に接続されている。ＮＭＯ
ＳトランジスタＮ８はゲートにブロックアドレスビット
ＲＡＴ＜１１＞が入力され、そのソースはＮＭＯＳトラ
ンジスタＮ３のドレインに接続されている。ヒューズＦ
６は、ＮＭＯＳトランジスタＮ８のドレインとノードＢ
の間に接続されている。ＮＭＯＳトランジスタＮ９はゲ
ートに反転信号ＲＡＢ＜１１＞が入力され、そのソース
はＮＭＯＳトランジスタＮ３のドレインに接続されてい
る。ヒューズＦ７は、ＮＭＯＳトランジスタＮ９のドレ
インとノードＢの間に接続されている。ＮＡＮＤゲート
ＮＤ２は、インバータＩ９の出力信号とノードＢの信号
とが入力されて否定論理積演算を行なう。
【００４７】制御信号発生部２３０は、ヒューズ部２２
０の出力信号に応じて、それぞれのカラムアドレス制御
信号ＹＦＳ＜１：７＞を生成する複数のカラムアドレス
制御信号発生部２０１〜２０７と、カラムアドレス制御
信号の初期化信号ＹＦＪＢを生成するカラムアドレス初
期化信号発生部２０８とから構成されている。カラムア
ドレス制御信号の初期化信号ＹＦＪＢは、初期状態にお
いて、ローレベルのカラムリダンダンシースタート信号
ＹＲＥＤＳＴが初期化信号発生部２４０に入力され、ハ
イレベルにプリチャージされる。
０の出力信号に応じて、それぞれのカラムアドレス制御
信号ＹＦＳ＜１：７＞を生成する複数のカラムアドレス
制御信号発生部２０１〜２０７と、カラムアドレス制御
信号の初期化信号ＹＦＪＢを生成するカラムアドレス初
期化信号発生部２０８とから構成されている。カラムア
ドレス制御信号の初期化信号ＹＦＪＢは、初期状態にお
いて、ローレベルのカラムリダンダンシースタート信号
ＹＲＥＤＳＴが初期化信号発生部２４０に入力され、ハ
イレベルにプリチャージされる。
【００４８】カラムアドレス制御信号発生部２０１にお
いて、ＰＭＯＳトランジスタＰ５はゲートにノードＣの
信号が入力され、そのソースが電源電圧Ｖｄｄに接続さ
れている。ＮＭＯＳトランジスタＮ１２は、ゲートにノ
ードＣの信号が入力され、そのソースが接地電圧Ｖｓｓ
に接続されている。ヒューズＦ８は、ＰＭＯＳトランジ
スタＰ５のドレインとＮＭＯＳトランジスタＮ１２のド
レインの間に接続されている。ＮＭＯＳトランジスタＮ
１１は、ゲートにカラムアドレス制御信号ＹＦＳ＜１＞
が接続され、そのソースが接地電圧Ｖｓｓに接続され、
そのドレインはＮＭＯＳトランジスタＮ１２のドレイン
に接続されている。ＮＭＯＳトランジスタＮ１０は、そ
のゲートがヒューズＦ８とＮＭＯＳトランジスタＮ１
１、Ｎ１２の共通接点に接続され、そのソースが接地電
圧Ｖｓｓに接続され、そのドレインがＮＭＯＳトランジ
スタＮ１１のゲートに接続されている。
いて、ＰＭＯＳトランジスタＰ５はゲートにノードＣの
信号が入力され、そのソースが電源電圧Ｖｄｄに接続さ
れている。ＮＭＯＳトランジスタＮ１２は、ゲートにノ
ードＣの信号が入力され、そのソースが接地電圧Ｖｓｓ
に接続されている。ヒューズＦ８は、ＰＭＯＳトランジ
スタＰ５のドレインとＮＭＯＳトランジスタＮ１２のド
レインの間に接続されている。ＮＭＯＳトランジスタＮ
１１は、ゲートにカラムアドレス制御信号ＹＦＳ＜１＞
が接続され、そのソースが接地電圧Ｖｓｓに接続され、
そのドレインはＮＭＯＳトランジスタＮ１２のドレイン
に接続されている。ＮＭＯＳトランジスタＮ１０は、そ
のゲートがヒューズＦ８とＮＭＯＳトランジスタＮ１
１、Ｎ１２の共通接点に接続され、そのソースが接地電
圧Ｖｓｓに接続され、そのドレインがＮＭＯＳトランジ
スタＮ１１のゲートに接続されている。
【００４９】他のカラムアドレス制御信号発生部２０２
〜２０７は、上記したカラムアドレス制御信号発生部２
０１と同様の構成を有している。
〜２０７は、上記したカラムアドレス制御信号発生部２
０１と同様の構成を有している。
【００５０】カラムアドレス初期化信号発生部２０８
は、ノードＣに入力端子が接続されたインバータＩ１１
と、ゲートにインバータＩ１１の出力信号が入力され、
ソースが接地電圧Ｖｓｓに接続されたＮＭＯＳトランジ
スタＮ３１から構成されている。
は、ノードＣに入力端子が接続されたインバータＩ１１
と、ゲートにインバータＩ１１の出力信号が入力され、
ソースが接地電圧Ｖｓｓに接続されたＮＭＯＳトランジ
スタＮ３１から構成されている。
【００５１】初期化信号発生部２４０は、カラムリダン
ダンシースタート信号ＹＲＥＤＳＴを反転させるインバ
ータＩ１２と、インバータＩ１２の出力信号を連続して
反転させるインバータＩ１３、Ｉ１４と、インバータＩ
１２の出力信号及びインバータＩ１４の出力信号が入力
されて否定論理積演算を行なうＮＡＮＤゲートＮＤ３
と、ゲートにＮＡＮＤゲートＮＤ３の出力信号が入力さ
れ、ソースが電源電圧Ｖｄｄに接続され、ドレインがカ
ラムアドレス初期化信号発生部２０８のＮＭＯＳトラン
ジスタＮ３１のドレインに接続されているＰＭＯＳトラ
ンジスタＰ１２とから構成されている。
ダンシースタート信号ＹＲＥＤＳＴを反転させるインバ
ータＩ１２と、インバータＩ１２の出力信号を連続して
反転させるインバータＩ１３、Ｉ１４と、インバータＩ
１２の出力信号及びインバータＩ１４の出力信号が入力
されて否定論理積演算を行なうＮＡＮＤゲートＮＤ３
と、ゲートにＮＡＮＤゲートＮＤ３の出力信号が入力さ
れ、ソースが電源電圧Ｖｄｄに接続され、ドレインがカ
ラムアドレス初期化信号発生部２０８のＮＭＯＳトラン
ジスタＮ３１のドレインに接続されているＰＭＯＳトラ
ンジスタＰ１２とから構成されている。
【００５２】上記した構成を有するカラムリダンダンシ
ーヒューズ部２００において、ハイレベルの隣接ブロッ
ク選択信号ＳＥＬＦ＿ＰＡＩＲｂが入力される場合、入
力されたブロックアドレスビットＲＡＴ＜１０＞が指定
するブロックのローリペアラインを用いなければならな
いため、入力されたブロックアドレスビットＲＡＴ＜１
０＞がそのままＮＭＯＳトランジスタＮ６のゲートに入
力される。一方、隣接ブロック選択信号ＳＥＬＦ＿ＰＡ
ＩＲｂがローレベルであれば、入力されたブロックアド
レスビットＲＡＴ＜１０＞が指定するブロックの隣接ブ
ロックのローリペアラインを用いなければならないた
め、入力されたブロックアドレスビットＲＡＴ＜１０＞
を反転させたアドレスビットＲＡＢ＜１０＞がＮＭＯＳ
トランジスタＮ６のゲートに入力される。
ーヒューズ部２００において、ハイレベルの隣接ブロッ
ク選択信号ＳＥＬＦ＿ＰＡＩＲｂが入力される場合、入
力されたブロックアドレスビットＲＡＴ＜１０＞が指定
するブロックのローリペアラインを用いなければならな
いため、入力されたブロックアドレスビットＲＡＴ＜１
０＞がそのままＮＭＯＳトランジスタＮ６のゲートに入
力される。一方、隣接ブロック選択信号ＳＥＬＦ＿ＰＡ
ＩＲｂがローレベルであれば、入力されたブロックアド
レスビットＲＡＴ＜１０＞が指定するブロックの隣接ブ
ロックのローリペアラインを用いなければならないた
め、入力されたブロックアドレスビットＲＡＴ＜１０＞
を反転させたアドレスビットＲＡＢ＜１０＞がＮＭＯＳ
トランジスタＮ６のゲートに入力される。
【００５３】即ち、本実施の形態においては、隣接する
２つのブロックのローリペアラインを共有する方式にお
いて、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂの信
号レベルに応じて、ローアクティブ時に外部から入力さ
れるブロックアドレスビットＲＡＴ＜１０＞とＲＡＢ＜
１０＞とを自動的に交換するか否かが決定される。これ
によって、後述するように、隣接ブロックのローリペア
ラインを用いるときにもカラム欠陥を検出し、欠陥のあ
るカラムをカラムリペアラインに代替させることがで
き、これによりリペア効率を向上させることができるよ
うになる。
２つのブロックのローリペアラインを共有する方式にお
いて、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂの信
号レベルに応じて、ローアクティブ時に外部から入力さ
れるブロックアドレスビットＲＡＴ＜１０＞とＲＡＢ＜
１０＞とを自動的に交換するか否かが決定される。これ
によって、後述するように、隣接ブロックのローリペア
ラインを用いるときにもカラム欠陥を検出し、欠陥のあ
るカラムをカラムリペアラインに代替させることがで
き、これによりリペア効率を向上させることができるよ
うになる。
【００５４】次に、カラムリダンダンシーヒューズ部２
００の動作に関して図６を参照してより詳細に説明す
る。
００の動作に関して図６を参照してより詳細に説明す
る。
【００５５】先ず、ヒューズ部２２０のヒューズＦ２〜
Ｆ７及び制御信号発生部２３０のヒューズＦ８〜Ｆ１４
は、それぞれ欠陥のあるブロックのブロックアドレスＲ
ＡＴ＜９：１１＞及び欠陥のあるカラムアドレスＢＹＡ
Ｃ＜１：７＞に対応して、予めカットされる。ヒューズ
Ｆ２〜Ｆ７に関しては、ヒューズＦ２、Ｆ４、Ｆ６が、
それぞれブロックアドレスビットＲＡＴ＜９＞〜ＲＡＴ
＜１１＞に対応し、ヒューズＦ３、Ｆ５、Ｆ７が、それ
ぞれ反転ブロックアドレスビットＲＡＢ＜９＞〜ＲＡＢ
＜１１＞に対応しており、欠陥ブロックアドレスＲＡＴ
＜９：１１＞とその反転ブロックアドレスＲＡＢ＜９：
１１＞の中のハイレベルである各ビットに対応するヒュ
ーズがカットされる。例えば、欠陥ブロックアドレスが
ＲＡＴ＜９：１１＞＝［０１０］であれば、ＲＡＢ＜
９：１１＞＝［１０１］となり、ヒューズＦ３、Ｆ４、
Ｆ７のみがカットされる。また、ヒューズＦ８〜Ｆ１４
は、カラムアドレスビットＢＹＡＣ＜１＞〜ＢＹＡＣ＜
７＞に対応しており、欠陥のあるカラムアドレスＢＹＡ
Ｃ＜１：７＞の中のローレベルである各ビットに対応す
るヒューズがカットされる。例えば、欠陥カラムアドレ
スがＢＹＡＣ＜１：７＞＝［０００１１１１］であれ
ば、ヒューズＦ８〜Ｆ１０のみがカットされる。
Ｆ７及び制御信号発生部２３０のヒューズＦ８〜Ｆ１４
は、それぞれ欠陥のあるブロックのブロックアドレスＲ
ＡＴ＜９：１１＞及び欠陥のあるカラムアドレスＢＹＡ
Ｃ＜１：７＞に対応して、予めカットされる。ヒューズ
Ｆ２〜Ｆ７に関しては、ヒューズＦ２、Ｆ４、Ｆ６が、
それぞれブロックアドレスビットＲＡＴ＜９＞〜ＲＡＴ
＜１１＞に対応し、ヒューズＦ３、Ｆ５、Ｆ７が、それ
ぞれ反転ブロックアドレスビットＲＡＢ＜９＞〜ＲＡＢ
＜１１＞に対応しており、欠陥ブロックアドレスＲＡＴ
＜９：１１＞とその反転ブロックアドレスＲＡＢ＜９：
１１＞の中のハイレベルである各ビットに対応するヒュ
ーズがカットされる。例えば、欠陥ブロックアドレスが
ＲＡＴ＜９：１１＞＝［０１０］であれば、ＲＡＢ＜
９：１１＞＝［１０１］となり、ヒューズＦ３、Ｆ４、
Ｆ７のみがカットされる。また、ヒューズＦ８〜Ｆ１４
は、カラムアドレスビットＢＹＡＣ＜１＞〜ＢＹＡＣ＜
７＞に対応しており、欠陥のあるカラムアドレスＢＹＡ
Ｃ＜１：７＞の中のローレベルである各ビットに対応す
るヒューズがカットされる。例えば、欠陥カラムアドレ
スがＢＹＡＣ＜１：７＞＝［０００１１１１］であれ
ば、ヒューズＦ８〜Ｆ１０のみがカットされる。
【００５６】これによって、ＳＥＬＦ＿ＰＡＩＲｂがロ
ーレベルであり隣接ブロックのローリペアラインを使用
する場合において、外部から入力されたブロックアドレ
スＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックア
ドレスでなければ、ヒューズ部２２０においてカットさ
れていないヒューズに対応するアドレスビットの中の少
なくとも１つがハイレベルであることから、カラムリダ
ンダンシースタート信号ＹＲＥＤＳＴがハイレベルにな
ると、トランジスタＮ３及びトランジスタＮ４〜Ｎ９の
何れかがターンオンしてノードＢはローレベルとなり、
ノードＣはハイレベルとなる。これによって、ＮＭＯＳ
トランジスタＮ１２、Ｎ１３、Ｎ１８、Ｎ１９、Ｎ２
４、Ｎ２５、Ｎ３０がターンオンし、カラムアドレス制
御信号ＹＦＳ＜１：７＞をディスチャージさせるＮＭＯ
ＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２
２、Ｎ２７、Ｎ２８がターンオフされ、カラムアドレス
制御信号ＹＦＳ＜１：７＞が初期状態に設定されたハイ
レベルを維持することになる。
ーレベルであり隣接ブロックのローリペアラインを使用
する場合において、外部から入力されたブロックアドレ
スＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックア
ドレスでなければ、ヒューズ部２２０においてカットさ
れていないヒューズに対応するアドレスビットの中の少
なくとも１つがハイレベルであることから、カラムリダ
ンダンシースタート信号ＹＲＥＤＳＴがハイレベルにな
ると、トランジスタＮ３及びトランジスタＮ４〜Ｎ９の
何れかがターンオンしてノードＢはローレベルとなり、
ノードＣはハイレベルとなる。これによって、ＮＭＯＳ
トランジスタＮ１２、Ｎ１３、Ｎ１８、Ｎ１９、Ｎ２
４、Ｎ２５、Ｎ３０がターンオンし、カラムアドレス制
御信号ＹＦＳ＜１：７＞をディスチャージさせるＮＭＯ
ＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２
２、Ｎ２７、Ｎ２８がターンオフされ、カラムアドレス
制御信号ＹＦＳ＜１：７＞が初期状態に設定されたハイ
レベルを維持することになる。
【００５７】即ち、制御信号発生部２３０のカラムアド
レスヒューズＦ８〜Ｆ１４のカットの有無に係わりな
く、カラムアドレス制御信号ＹＦＳ＜１：７＞はハイレ
ベルにチャージされた状態を維持する。そして、ノード
Ｃがハイレベルであるため、ＮＭＯＳトランジスタＮ３
１がターンオフされ、カラムアドレス制御信号の初期化
信号ＹＦＪＢは初期状態のハイレベルに維持される。
レスヒューズＦ８〜Ｆ１４のカットの有無に係わりな
く、カラムアドレス制御信号ＹＦＳ＜１：７＞はハイレ
ベルにチャージされた状態を維持する。そして、ノード
Ｃがハイレベルであるため、ＮＭＯＳトランジスタＮ３
１がターンオフされ、カラムアドレス制御信号の初期化
信号ＹＦＪＢは初期状態のハイレベルに維持される。
【００５８】一方、ＳＥＬＦ＿ＰＡＩＲｂがローレベル
であり隣接ブロックのローリペアラインを使用する場合
において、外部から入力されたブロックアドレスＲＡＴ
＜９：１１＞が欠陥ブロックの隣接ブロックアドレスで
あれば、ＮＭＯＳトランジスタＮ４〜Ｎ９の中のカット
されていないヒューズに接続されたＮＭＯＳトランジス
タのゲート入力はローレベル、カットされたヒューズに
接続されたＮＭＯＳトランジスタのゲート入力はハイレ
ベルとなることから、カラムリダンダンシースタート信
号ＹＲＥＤＳＴがハイレベルになっても、ＮＭＯＳトラ
ンジスタＮ３へのディスチャージ経路が遮断されるた
め、ノードＢは初期状態のハイレベルを維持し、ノード
Ｃはローレベルとなる。このとき、ＮＭＯＳトランジス
タＮ３１はターンオンされ、カラムアドレスの初期化信
号ＹＦＪＢを接地させてローレベルにする。
であり隣接ブロックのローリペアラインを使用する場合
において、外部から入力されたブロックアドレスＲＡＴ
＜９：１１＞が欠陥ブロックの隣接ブロックアドレスで
あれば、ＮＭＯＳトランジスタＮ４〜Ｎ９の中のカット
されていないヒューズに接続されたＮＭＯＳトランジス
タのゲート入力はローレベル、カットされたヒューズに
接続されたＮＭＯＳトランジスタのゲート入力はハイレ
ベルとなることから、カラムリダンダンシースタート信
号ＹＲＥＤＳＴがハイレベルになっても、ＮＭＯＳトラ
ンジスタＮ３へのディスチャージ経路が遮断されるた
め、ノードＢは初期状態のハイレベルを維持し、ノード
Ｃはローレベルとなる。このとき、ＮＭＯＳトランジス
タＮ３１はターンオンされ、カラムアドレスの初期化信
号ＹＦＪＢを接地させてローレベルにする。
【００５９】この場合、カラムヒューズＦ８〜Ｆ１４が
カットされた状態に従って、カラムアドレス制御信号Ｙ
ＦＳ＜１：７＞の出力が異なる。例えば、入力されるカ
ラムアドレスＢＹＡＣ＜１：７＞がカラムリペアすべき
カラムアドレスでない場合、即ちヒューズＦ８〜Ｆ１４
の中のカットされたヒューズに対応したビットがハイで
あるアドレスでなければ、ＰＭＯＳトランジスタＰ５〜
Ｐ１１の中でカットされていないヒューズに接続された
ＰＭＯＳトランジスタがターンオンすることによって、
ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２
１、Ｎ２２、Ｎ２７、Ｎ２８の中のカットされていない
ヒューズに接続されたＮＭＯＳトランジスタがターンオ
ンする。これによって、カットされていないヒューズに
対応するカラムアドレス制御信号ＹＦＳ＜ｉ＞はローレ
ベルとなる。
カットされた状態に従って、カラムアドレス制御信号Ｙ
ＦＳ＜１：７＞の出力が異なる。例えば、入力されるカ
ラムアドレスＢＹＡＣ＜１：７＞がカラムリペアすべき
カラムアドレスでない場合、即ちヒューズＦ８〜Ｆ１４
の中のカットされたヒューズに対応したビットがハイで
あるアドレスでなければ、ＰＭＯＳトランジスタＰ５〜
Ｐ１１の中でカットされていないヒューズに接続された
ＰＭＯＳトランジスタがターンオンすることによって、
ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２
１、Ｎ２２、Ｎ２７、Ｎ２８の中のカットされていない
ヒューズに接続されたＮＭＯＳトランジスタがターンオ
ンする。これによって、カットされていないヒューズに
対応するカラムアドレス制御信号ＹＦＳ＜ｉ＞はローレ
ベルとなる。
【００６０】逆に、入力されるカラムアドレスＢＹＡＣ
＜１：７＞がカラムリペアすべきカラムアドレスである
場合、即ちヒューズＦ８〜Ｆ１４の中のカットされたヒ
ューズに対応したアドレスビットがハイであるアドレス
であれば、ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１
６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８の中でカットされ
たヒューズに接続されたＮＭＯＳトランジスタはターン
オンしない。これによって、カラムアドレス制御信号Ｙ
ＦＳ＜ｉ＞はハイレベルにチャージされる。
＜１：７＞がカラムリペアすべきカラムアドレスである
場合、即ちヒューズＦ８〜Ｆ１４の中のカットされたヒ
ューズに対応したアドレスビットがハイであるアドレス
であれば、ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１
６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８の中でカットされ
たヒューズに接続されたＮＭＯＳトランジスタはターン
オンしない。これによって、カラムアドレス制御信号Ｙ
ＦＳ＜ｉ＞はハイレベルにチャージされる。
【００６１】次に、図４に示したカラムリダンダンシー
デコード部３００とカラムリダンダンシー決定部４００
の構成と動作を、図７及び図８を参照して説明する。
デコード部３００とカラムリダンダンシー決定部４００
の構成と動作を、図７及び図８を参照して説明する。
【００６２】先ず、図７はカラムリダンダンシーデコー
ド部３００の中の１つのアドレスビット＜ｉ＞に関する
回路図であり、図７においてｉ＝１〜７とした回路図の
全てによってカラムリダンダンシーデコード部３００が
構成される。図７において、ＰＭＯＳトランジスタＰ１
３は、ゲートにカラムアドレス制御信号ＹＦＳ＜ｉ＞を
反転させるインバータＩ１６の出力信号が入力され、そ
のソース及びドレインが電源電圧ＶｄｄとノードＥにそ
れぞれ接続されている。ＰＭＯＳトランジスタＰ１５
は、ゲートにカラムアドレス制御信号の初期化信号ＹＦ
ＪＢを反転させるインバータＩ１５の出力信号が入力さ
れ、そのソース及びドレインが電源電圧Ｖｄｄとノード
Ｄにそれぞれ接続されている。ＰＭＯＳトランジスタＰ
１４は、ゲートにインバータＩ１５の出力信号が入力さ
れ、そのソース及びドレインが電源電圧Ｖｄｄとノード
Ｅにそれぞれ接続されている。ＮＯＲゲートＮＲ１は、
カラムアドレス制御信号の初期化信号ＹＦＪＢとカラム
アドレス制御信号ＹＦＳ＜ｉ＞との否定論理和演算を行
い、ＮＯＲゲートＮＲ２はカラムアドレス制御信号の初
期化信号ＹＦＪＢとインバータＩ１６の出力信号との否
定論理和演算を行なう。ＰＭＯＳトランジスタＰ１６、
Ｐ１７、ＮＭＯＳトランジスタＮ３３、Ｎ３４は、電源
電圧Ｖｄｄと接地電圧Ｖｓｓの間に直列に接続され、そ
れぞれのゲートにＮＯＲゲートＮＲ１の出力信号を反転
させるインバータＩ１７の出力信号、カラムアドレスビ
ットＢＹＡＣ＜ｉ＞を反転させるインバータＩ１８の出
力信号、及びＮＯＲゲートＮＲ１の出力信号が入力され
る。伝達ゲートＴ５は、ＮＯＲゲートＮＲ２の出力信号
を反転させるインバータＩ１９の出力信号及びＮＯＲゲ
ートＮＲ２の出力信号の制御下でインバータＩ１８の出
力信号を伝達する。ＮＭＯＳトランジスタＮ３５は、ゲ
ートにカラムアドレス制御信号の初期化信号ＹＦＪＢが
入力され、そのドレイン及びソースがデコードカラムア
ドレスビットＹＡＪ＜ｉ＞の出力端子及び接地電圧Ｖｓ
ｓにそれぞれ接続されている。
ド部３００の中の１つのアドレスビット＜ｉ＞に関する
回路図であり、図７においてｉ＝１〜７とした回路図の
全てによってカラムリダンダンシーデコード部３００が
構成される。図７において、ＰＭＯＳトランジスタＰ１
３は、ゲートにカラムアドレス制御信号ＹＦＳ＜ｉ＞を
反転させるインバータＩ１６の出力信号が入力され、そ
のソース及びドレインが電源電圧ＶｄｄとノードＥにそ
れぞれ接続されている。ＰＭＯＳトランジスタＰ１５
は、ゲートにカラムアドレス制御信号の初期化信号ＹＦ
ＪＢを反転させるインバータＩ１５の出力信号が入力さ
れ、そのソース及びドレインが電源電圧Ｖｄｄとノード
Ｄにそれぞれ接続されている。ＰＭＯＳトランジスタＰ
１４は、ゲートにインバータＩ１５の出力信号が入力さ
れ、そのソース及びドレインが電源電圧Ｖｄｄとノード
Ｅにそれぞれ接続されている。ＮＯＲゲートＮＲ１は、
カラムアドレス制御信号の初期化信号ＹＦＪＢとカラム
アドレス制御信号ＹＦＳ＜ｉ＞との否定論理和演算を行
い、ＮＯＲゲートＮＲ２はカラムアドレス制御信号の初
期化信号ＹＦＪＢとインバータＩ１６の出力信号との否
定論理和演算を行なう。ＰＭＯＳトランジスタＰ１６、
Ｐ１７、ＮＭＯＳトランジスタＮ３３、Ｎ３４は、電源
電圧Ｖｄｄと接地電圧Ｖｓｓの間に直列に接続され、そ
れぞれのゲートにＮＯＲゲートＮＲ１の出力信号を反転
させるインバータＩ１７の出力信号、カラムアドレスビ
ットＢＹＡＣ＜ｉ＞を反転させるインバータＩ１８の出
力信号、及びＮＯＲゲートＮＲ１の出力信号が入力され
る。伝達ゲートＴ５は、ＮＯＲゲートＮＲ２の出力信号
を反転させるインバータＩ１９の出力信号及びＮＯＲゲ
ートＮＲ２の出力信号の制御下でインバータＩ１８の出
力信号を伝達する。ＮＭＯＳトランジスタＮ３５は、ゲ
ートにカラムアドレス制御信号の初期化信号ＹＦＪＢが
入力され、そのドレイン及びソースがデコードカラムア
ドレスビットＹＡＪ＜ｉ＞の出力端子及び接地電圧Ｖｓ
ｓにそれぞれ接続されている。
【００６３】図８は、カラムリダンダンシー決定部４０
０の回路図であり、デコードカラムアドレスＹＡＪ＜
１：７＞が入力されて否定論理積演算を行なうＮＡＮＤ
ゲートＮＤ４、ＮＤ５と、ＮＡＮＤゲートＮＤ４、ＮＤ
５の出力信号を否定論理和演算し、カラムリダンダンシ
ー信号ＹＲＥＤＣを出力するＮＯＲゲートＮＲ３から構
成されている。
０の回路図であり、デコードカラムアドレスＹＡＪ＜
１：７＞が入力されて否定論理積演算を行なうＮＡＮＤ
ゲートＮＤ４、ＮＤ５と、ＮＡＮＤゲートＮＤ４、ＮＤ
５の出力信号を否定論理和演算し、カラムリダンダンシ
ー信号ＹＲＥＤＣを出力するＮＯＲゲートＮＲ３から構
成されている。
【００６４】次に、上記したカラムリダンダンシーデコ
ード部３００とカラムリダンダンシー決定部４００の動
作を、図７及び図８を参照して詳しく説明する。
ード部３００とカラムリダンダンシー決定部４００の動
作を、図７及び図８を参照して詳しく説明する。
【００６５】上記したように、図６において、外部から
入力されるブロックアドレスＲＡＴ＜９：１１＞が欠陥
ブロックの隣接ブロックアドレスでなければ、即ちヒュ
ーズＦ２、Ｆ５、Ｆ６のカットの有無（カットされてい
れば対応するビット＝１、カットされていなければ対応
するビット＝０）に対応したアドレスでなければ、ノー
ドＢがローレベルとなることから、ノードＣがハイレベ
ルとなり、カラムアドレス制御信号の初期化信号ＹＦＪ
ＢがハイレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力さ
れ、ＮＯＲゲートＮＲ１、ＮＲ２の出力レベルは、カラ
ムアドレス制御信号ＹＦＳ＜ｉ＞とカラムアドレスＢＹ
ＡＣ＜ｉ＞の信号レベルに依存せずに常にローレベルと
なる。このとき、ＮＭＯＳトランジスタＮ３５はターン
オンし、デコードカラムアドレスビットＹＡＪ＜ｉ＞は
ローレベルとなる。次に、デコードカラムアドレスＹＡ
Ｊ＜１：７＞の各ビット信号が全てローレベルで図８に
示したカラムリダンダンシー決定部４００に入力される
ことによって、カラムリダンダンシー信号ＹＲＥＤＣが
ローレベルとなる。
入力されるブロックアドレスＲＡＴ＜９：１１＞が欠陥
ブロックの隣接ブロックアドレスでなければ、即ちヒュ
ーズＦ２、Ｆ５、Ｆ６のカットの有無（カットされてい
れば対応するビット＝１、カットされていなければ対応
するビット＝０）に対応したアドレスでなければ、ノー
ドＢがローレベルとなることから、ノードＣがハイレベ
ルとなり、カラムアドレス制御信号の初期化信号ＹＦＪ
ＢがハイレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力さ
れ、ＮＯＲゲートＮＲ１、ＮＲ２の出力レベルは、カラ
ムアドレス制御信号ＹＦＳ＜ｉ＞とカラムアドレスＢＹ
ＡＣ＜ｉ＞の信号レベルに依存せずに常にローレベルと
なる。このとき、ＮＭＯＳトランジスタＮ３５はターン
オンし、デコードカラムアドレスビットＹＡＪ＜ｉ＞は
ローレベルとなる。次に、デコードカラムアドレスＹＡ
Ｊ＜１：７＞の各ビット信号が全てローレベルで図８に
示したカラムリダンダンシー決定部４００に入力される
ことによって、カラムリダンダンシー信号ＹＲＥＤＣが
ローレベルとなる。
【００６６】即ち、この場合には、外部カラムアドレス
ＢＹＡＣ＜１：７＞が欠陥のあるカラムアドレスである
か否かに係らず、カラムリダンダンシー信号ＹＲＥＤＣ
がローレベルとなり、予備メモリセルではなく本来のメ
モリセルを使用するメインカラムデコーダ（図示省略）
がイネーブルされた状態となる。
ＢＹＡＣ＜１：７＞が欠陥のあるカラムアドレスである
か否かに係らず、カラムリダンダンシー信号ＹＲＥＤＣ
がローレベルとなり、予備メモリセルではなく本来のメ
モリセルを使用するメインカラムデコーダ（図示省略）
がイネーブルされた状態となる。
【００６７】逆に、外部から入力されるブロックアドレ
スＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックア
ドレスであれば、即ちヒューズＦ２、Ｆ５、Ｆ６のカッ
トの有無に対応したアドレスであれば、カラムリダンダ
ンシー信号ＹＲＥＤＳＴがハイレベルであり、且つノー
ドＢがハイレベルとなることから、ノードＣがローレベ
ルとなり、カラムアドレス制御信号の初期化信号ＹＦＪ
ＢがローレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力さ
れ、カラムアドレス制御信号ＹＦＳ＜ｉ＞の信号レベル
が、ＮＯＲゲートＮＲ１の出力信号をハイレベルにする
か、又はＮＯＲゲートＮＲ２の出力信号をハイレベルに
するかを決定する。
スＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックア
ドレスであれば、即ちヒューズＦ２、Ｆ５、Ｆ６のカッ
トの有無に対応したアドレスであれば、カラムリダンダ
ンシー信号ＹＲＥＤＳＴがハイレベルであり、且つノー
ドＢがハイレベルとなることから、ノードＣがローレベ
ルとなり、カラムアドレス制御信号の初期化信号ＹＦＪ
ＢがローレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力さ
れ、カラムアドレス制御信号ＹＦＳ＜ｉ＞の信号レベル
が、ＮＯＲゲートＮＲ１の出力信号をハイレベルにする
か、又はＮＯＲゲートＮＲ２の出力信号をハイレベルに
するかを決定する。
【００６８】例えば、外部から入力されたカラムアドレ
スＢＹＡＣ＜１：７＞が、欠陥のあるカラムアドレスで
ある場合、ローレベルであるカラムアドレスビットＢＹ
ＡＣ＜ｉ＞に関しては、ヒューズＦ８〜１４の中の対応
するヒューズがカットされており、カラムアドレス制御
信号ＹＦＳ＜ｉ＞がハイレベルであることから、ＮＯＲ
ゲートＮ１の出力信号がローレベル、ＮＯＲゲートＮＲ
２の出力信号がハイレベルとなる。これによって、伝達
ゲートＴ５がターンオンされ、トランジスタＰ１６、Ｐ
１７、Ｎ３３、Ｎ３４のオン／オフに影響されることな
く、ＢＹＡＣ＜ｉ＞が、インバータＩ１８によって反転
されて伝達ゲートＴ５を介して出力されるデコードカラ
ムアドレスビットＹＡＪ＜ｉ＞はハイレベルとなる。逆
に、ハイレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞
に関しては、ヒューズＦ８〜１４の中の対応するヒュー
ズがカットされておらず、カラムアドレス制御信号ＹＦ
Ｓ＜ｉ＞がローレベルであり、ＮＯＲゲートＮ１の出力
信号がハイレベル、ＮＯＲゲートＮＲ２の出力信号がロ
ーレベルとなる。これによって、伝達ゲートＴ５、ＮＭ
ＯＳトランジスタＮ３３はターンオンせずに、ＰＭＯＳ
トランジスタＰ１６、Ｐ１７がターンオンし、デコード
カラムアドレスビットＹＡＪ＜ｉ＞がハイレベルとな
る。
スＢＹＡＣ＜１：７＞が、欠陥のあるカラムアドレスで
ある場合、ローレベルであるカラムアドレスビットＢＹ
ＡＣ＜ｉ＞に関しては、ヒューズＦ８〜１４の中の対応
するヒューズがカットされており、カラムアドレス制御
信号ＹＦＳ＜ｉ＞がハイレベルであることから、ＮＯＲ
ゲートＮ１の出力信号がローレベル、ＮＯＲゲートＮＲ
２の出力信号がハイレベルとなる。これによって、伝達
ゲートＴ５がターンオンされ、トランジスタＰ１６、Ｐ
１７、Ｎ３３、Ｎ３４のオン／オフに影響されることな
く、ＢＹＡＣ＜ｉ＞が、インバータＩ１８によって反転
されて伝達ゲートＴ５を介して出力されるデコードカラ
ムアドレスビットＹＡＪ＜ｉ＞はハイレベルとなる。逆
に、ハイレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞
に関しては、ヒューズＦ８〜１４の中の対応するヒュー
ズがカットされておらず、カラムアドレス制御信号ＹＦ
Ｓ＜ｉ＞がローレベルであり、ＮＯＲゲートＮ１の出力
信号がハイレベル、ＮＯＲゲートＮＲ２の出力信号がロ
ーレベルとなる。これによって、伝達ゲートＴ５、ＮＭ
ＯＳトランジスタＮ３３はターンオンせずに、ＰＭＯＳ
トランジスタＰ１６、Ｐ１７がターンオンし、デコード
カラムアドレスビットＹＡＪ＜ｉ＞がハイレベルとな
る。
【００６９】即ち、ヒューズＦ８〜Ｆ１４のカットの有
無に対応した欠陥カラムアドレスが入力されると、カラ
ムアドレスビットＢＹＡＣ＜ｉ＞がローレベルまたはハ
イレベルの何れであっても、デコードカラムアドレスビ
ットＹＡＪ＜ｉ＞はハイレベルとなる。その結果、カラ
ムリダンダンシー信号ＹＲＥＤＣがハイレベルになっ
て、予備メモリを使用するためのリペアカラムデコーダ
（図示省略）がイネーブルされ、欠陥のあるカラムはカ
ラムリペアラインに代替されることになる。
無に対応した欠陥カラムアドレスが入力されると、カラ
ムアドレスビットＢＹＡＣ＜ｉ＞がローレベルまたはハ
イレベルの何れであっても、デコードカラムアドレスビ
ットＹＡＪ＜ｉ＞はハイレベルとなる。その結果、カラ
ムリダンダンシー信号ＹＲＥＤＣがハイレベルになっ
て、予備メモリを使用するためのリペアカラムデコーダ
（図示省略）がイネーブルされ、欠陥のあるカラムはカ
ラムリペアラインに代替されることになる。
【００７０】これに対して、外部から入力されたカラム
アドレスＢＹＡＣ＜１：７＞が欠陥カラムアドレスでな
い場合、少なくとも、ローレベルのカラムアドレスビッ
トＢＹＡＣ＜ｉ＞に対応するＹＦＳ＜ｉ＞がローレベル
（対応するヒューズがカットされていない）となる状
態、又はハイレベルのカラムアドレスビットＢＹＡＣ＜
ｉ＞に対応するＹＦＳ＜ｉ＞がハイレベル（対応するヒ
ューズがカットされている）となる状態が生じる。即
ち、カラムアドレス制御信号発生器２０１〜２０７の中
の少なくとも１つにおいて、ＢＹＡＣ＜ｉ＞及びＹＦＳ
＜ｉ＞が共にハイレベルとなる状態、または共にローレ
ベルとなる状態が生じる。
アドレスＢＹＡＣ＜１：７＞が欠陥カラムアドレスでな
い場合、少なくとも、ローレベルのカラムアドレスビッ
トＢＹＡＣ＜ｉ＞に対応するＹＦＳ＜ｉ＞がローレベル
（対応するヒューズがカットされていない）となる状
態、又はハイレベルのカラムアドレスビットＢＹＡＣ＜
ｉ＞に対応するＹＦＳ＜ｉ＞がハイレベル（対応するヒ
ューズがカットされている）となる状態が生じる。即
ち、カラムアドレス制御信号発生器２０１〜２０７の中
の少なくとも１つにおいて、ＢＹＡＣ＜ｉ＞及びＹＦＳ
＜ｉ＞が共にハイレベルとなる状態、または共にローレ
ベルとなる状態が生じる。
【００７１】図７において、ＢＹＡＣ＜ｉ＞及びＹＦＳ
＜ｉ＞が共にハイレベルであれば、ＹＦＪＢがローレベ
ルであることから、伝達ゲートＴ５がターンオンして、
ＹＡＪ＜ｉ＞がローレベル（ＢＹＡＣ＜ｉ＞の反転信
号）となる。また、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が
共にローレベルであれば、ＹＦＪＢがローレベルである
ことから、ＮＭＯＳトランジスタＮ３３、Ｎ３４がター
ンオンして、ＹＡＪ＜ｉ＞がローレベルとなる。従っ
て、図８において、少なくとも１つのＹＡＪ＜ｉ＞がロ
ーレベルとなることから、ＮＤ３及びＮＤ４の出力レベ
ルが共にローレベルとなることは無く、ＹＲＥＤＣはロ
ーレベルとなる。
＜ｉ＞が共にハイレベルであれば、ＹＦＪＢがローレベ
ルであることから、伝達ゲートＴ５がターンオンして、
ＹＡＪ＜ｉ＞がローレベル（ＢＹＡＣ＜ｉ＞の反転信
号）となる。また、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が
共にローレベルであれば、ＹＦＪＢがローレベルである
ことから、ＮＭＯＳトランジスタＮ３３、Ｎ３４がター
ンオンして、ＹＡＪ＜ｉ＞がローレベルとなる。従っ
て、図８において、少なくとも１つのＹＡＪ＜ｉ＞がロ
ーレベルとなることから、ＮＤ３及びＮＤ４の出力レベ
ルが共にローレベルとなることは無く、ＹＲＥＤＣはロ
ーレベルとなる。
【００７２】即ち、ヒューズＦ８〜Ｆ１４のカットの有
無に対応した欠陥カラムアドレスが入力されない場合に
は、予備メモリセルではなく本来のメモリセルを使用す
るメインカラムデコーダ（図示省略）がイネーブルされ
た状態となる。
無に対応した欠陥カラムアドレスが入力されない場合に
は、予備メモリセルではなく本来のメモリセルを使用す
るメインカラムデコーダ（図示省略）がイネーブルされ
た状態となる。
【００７３】以上、本発明について、好ましい実施の形
態に基づいて説明したが、これらの実施の形態は、例示
を目的として開示したものである。当業者であれば、本
発明に係る技術的思想の範囲内で、多様な改良、変更、
付加等が可能であり、このような改良、変更、付加等
も、本発明の技術的範囲に属することは言うまでもな
い。
態に基づいて説明したが、これらの実施の形態は、例示
を目的として開示したものである。当業者であれば、本
発明に係る技術的思想の範囲内で、多様な改良、変更、
付加等が可能であり、このような改良、変更、付加等
も、本発明の技術的範囲に属することは言うまでもな
い。
【００７４】
【発明の効果】上記したように、隣接ブロックのローリ
ペアラインを共有するリペア方式であって、ローリペア
のために選択された隣接ブロックのローリペアラインの
カラムに欠陥が存在する場合、カラム欠陥状態を反映し
て欠陥のあるカラムをリペアすることにより、半導体メ
モリ装置のリペア効率を向上させることができる。
ペアラインを共有するリペア方式であって、ローリペア
のために選択された隣接ブロックのローリペアラインの
カラムに欠陥が存在する場合、カラム欠陥状態を反映し
て欠陥のあるカラムをリペアすることにより、半導体メ
モリ装置のリペア効率を向上させることができる。
【００７５】さらに、隣接ブロック選択信号がハイレベ
ルである場合は、外部から入力されたブロックアドレス
が指定するブロックのローリペアラインを用い、隣接ブ
ロック選択信号がローレベルである場合は、外部から入
力されたブロックアドレスを反転させて隣接ブロックの
ローリペアラインを用い、欠陥のあるカラムをカラムリ
ペアラインに代替させることにより、リペア効率を向上
させることができる。
ルである場合は、外部から入力されたブロックアドレス
が指定するブロックのローリペアラインを用い、隣接ブ
ロック選択信号がローレベルである場合は、外部から入
力されたブロックアドレスを反転させて隣接ブロックの
ローリペアラインを用い、欠陥のあるカラムをカラムリ
ペアラインに代替させることにより、リペア効率を向上
させることができる。
【図１】 従来の半導体メモリ装置の１つのバンクのブ
ロック構造の概略を示すブロック図である。
ロック構造の概略を示すブロック図である。
【図２】 従来のカラムリペア回路の概略を示すブロッ
ク図である。
ク図である。
【図３】 従来のカラムリペア回路を使用した半導体メ
モリ装置におけるカラム欠陥状態の概略を示すブロック
図である。
モリ装置におけるカラム欠陥状態の概略を示すブロック
図である。
【図４】 本発明の好ましい実施の形態に係る半導体メ
モリ装置のカラムリペア回路の概略を示すブロック図で
ある。
モリ装置のカラムリペア回路の概略を示すブロック図で
ある。
【図５】 図４に示した隣接ブロック選択ヒューズ部の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図６】 図４に示したカラムリダンダンシーヒューズ
部の回路構成を示す回路図である。
部の回路構成を示す回路図である。
【図７】 図４に示したカラムリダンダンシーデコード
部の回路構成を示す回路図である。
部の回路構成を示す回路図である。
【図８】 図４に示したカラムリダンダンシー決定部の
回路構成を示す回路図である。
回路構成を示す回路図である。
１００ 隣接ブロック選択ヒューズ部
２０、２００ カラムリダンダンシーヒューズ部
３０、３００ カラムリダンダンシーデコード部
４０、４００ カラムリダンダンシー決定部
Claims (14)
- 【請求項１】 カラムリダンダンシースタート信号に応
じて、外部から入力されるブロックアドレスによって指
定されるブロックのローリペアラインを用いるか、又は
前記ブロックの隣接ブロックのローリペアラインを用い
るかを決定する隣接ブロック選択信号を生成する隣接ブ
ロック選択ヒューズ部、 前記隣接ブロック選択信号と前記カラムリダンダンシー
スタート信号とに応じ、前記ブロックアドレス及び該ブ
ロックアドレスの各ビットを反転させた反転ブロックア
ドレスが入力され、複数のカラムアドレス制御信号及び
該カラムアドレス制御信号の初期化信号を生成するカラ
ムリダンダンシーヒューズ部、 前記初期化信号及び複数の前記カラムアドレス制御信号
に応じて、入力されるカラムアドレスをデコードしてデ
コードカラムアドレスを生成するカラムリダンダンシー
デコード部、及び前記デコードカラムアドレスに応じて
カラムリダンダンシー信号を生成するカラムリダンダン
シー決定部を備えていることを特徴とする半導体メモリ
装置のカラムリペア回路。 - 【請求項２】 前記隣接ブロック選択ヒューズ部は、入
力される前記ブロックアドレスによって指定される前記
ブロックのローリペアラインを用いる場合、ハイレベル
の前記隣接ブロック選択信号を生成し、前記隣接ブロッ
クのローリペアラインを用いる場合、ローレベルの前記
隣接ブロック選択信号を生成することを特徴とする請求
項１に記載の半導体メモリ装置のカラムリペア回路。 - 【請求項３】 前記隣接ブロック選択ヒューズ部は、 入力される前記カラムリダンダンシースタート信号をバ
ッファして出力する、偶数個の反転素子から構成される
第１バッファ、 ソース及びドレインが電源電圧及び第１ノードにそれぞ
れ接続され、ゲートに前記カラムリダンダンシースター
ト信号が入力される第１スイッチング素子、 ソース及びドレインが電源電圧及び前記第１ノードにそ
れぞれ接続され、ゲートに前記第１ノードの信号の反転
信号が入力される第２スイッチング素子、 ソースが接地電圧に接続され、ゲートに前記カラムリダ
ンダンシースタート信号が入力される第３スイッチング
素子、 ソースが前記第３スイッチング素子のドレインに接続さ
れ、ゲートに電源電圧が入力される第４スイッチング素
子、 該第４スイッチング素子と前記第１ノードの間に接続さ
れるヒューズ、 前記第１バッファの出力信号と前記第１ノードの信号と
が入力される否定論理積演算を行う論理素子、及び該論
理素子の出力信号をバッファして前記隣接ブロック選択
信号として出力する、偶数個の反転素子から構成された
第２バッファを備えていることを特徴とする請求項１に
記載の半導体メモリ装置のカラムリペア回路。 - 【請求項４】 前記カラムリダンダンシーヒューズ部
は、 前記ブロックアドレスの中の隣接ブロックを指定する隣
接ブロック指定ビット、及び前記反転ブロックアドレス
の中の隣接ブロックを指定する反転隣接ブロック指定ビ
ットを、前記隣接ブロック選択信号がハイレベルであれ
ばそのまま伝達し、前記隣接ブロック選択信号がローレ
ベルであれば交換して伝達するアドレス伝達部、 該アドレス伝達部から出力された前記隣接ブロック指定
ビット及び前記反転隣接ブロック指定ビットと、前記ブ
ロックアドレス及び前記反転ブロックアドレスの中から
前記隣接ブロック指定ビット及び前記反転隣接ブロック
指定ビットを除いた複数のビットと、前記カラムリダン
ダンシースタート信号とが入力され、所定の出力信号を
出力するヒューズ部、 該ヒューズ部の出力信号が入力され、複数の前記カラム
アドレス制御信号を生成し、前記カラムリダンダンシー
スタート信号がイネーブルの場合に前記初期化信号を生
成する制御信号発生部、及び前記カラムリダンダンシー
スタート信号がディスエーブルの場合に前記初期化信号
を生成する第１初期化信号発生部を備えていることを特
徴とする請求項１に記載の半導体メモリ装置のカラムリ
ペア回路。 - 【請求項５】 前記アドレス伝達部は、 前記隣接ブロック選択信号と、該隣接ブロック選択信号
の反転信号の制御下で、前記隣接ブロック指定ビット及
び前記反転隣接ブロック指定ビットを、選択的に伝達す
る複数の伝達ゲートを備えていることを特徴とする請求
項４に記載の半導体メモリ装置のカラムリペア回路。 - 【請求項６】 前記ヒューズ部は、 前記カラムリダンダンシースタート信号を反転させる第
１反転素子、 該第１反転素子の出力信号を反転させる第２反転素子、 ソース及びドレインが電源電圧及び第１ノードにそれぞ
れ接続され、ゲートに前記カラムリダンダンシースター
ト信号が入力される第１スイッチング素子、 ソース及びドレインが電源電圧及び前記第１ノードにそ
れぞれ接続され、ゲートに前記第１ノードの信号の反転
信号が入力される第２スイッチング素子、 前記隣接ブロック指定ビット、前記反転隣接ブロック指
定ビット、前記ブロックアドレス及び前記反転ブロック
アドレスの中から前記隣接ブロック指定ビット及び前記
反転隣接ブロック指定ビットを除いた複数のビットの各
々がゲートに接続される第３〜第８スイッチング素子、 ソース及びドレインが接地電圧及び複数の前記第３〜第
８スイッチング素子の共通接点にそれぞれ接続され、ゲ
ートに前記カラムリダンダンシースタート信号が入力さ
れる第９スイッチング素子、 前記第３〜第８スイッチング素子のそれぞれと前記第１
ノードの間にそれぞれ接続された複数のヒューズ、及び 前記第２反転素子の出力信号と、前記第１ノードの信号
とが入力され、否定論理積演算を行う論理素子を備え、 複数の前記ヒューズは、欠陥のあるブロックアドレスに
対応して切断されることを特徴とする請求項４に記載の
半導体メモリ装置のカラムリペア回路。 - 【請求項７】 前記制御信号発生部は、 前記ヒューズ部の出力信号に応じて前記カラムアドレス
制御信号を生成する複数のカラムアドレス制御信号発生
部と、 前記ヒューズ部の出力信号に応じて前記初期化信号を生
成する第２初期化信号発生部を備えていることを特徴と
する請求項４に記載の半導体メモリ素子のカラムリペア
回路。 - 【請求項８】 前記第１初期化信号発生部は、 前記カラムリダンダンシースタート信号を反転させる第
１反転素子、 該第１反転素子の出力信号を反転させる第２反転素子、 該第２反転素子の出力信号を反転させる第３反転素子、 前記第１反転素子の出力信号と前記第３反転素子の出力
信号とが入力されて否定論理積演算を行う論理素子、及
び電源電圧に接続され、ゲートに前記論理素子の出力信
号が入力されるスイッチング素子を備えていることを特
徴とする請求項４に記載の半導体メモリ装置のカラムリ
ペア回路。 - 【請求項９】 前記カラムリダンダンシーデコード部
は、 ソース及びドレインが電源電圧及び第１ノードにそれぞ
れ接続され、ゲートに前記初期化信号の反転信号が入力
される第１スイッチング素子、 ソース及びドレインが電源電圧及び第２ノードにそれぞ
れ接続され、ゲートに前記カラムアドレス制御信号の反
転信号が入力される第２スイッチング素子、 ソース及びドレインが電源電圧及び前記第２ノードにそ
れぞれ接続され、ゲートに前記初期化信号の反転信号が
入力される第３スイッチング素子、 前記初期化信号と前記カラムアドレス制御信号とが入力
されて否定論理和演算を行う第１論理素子、 電源電圧と接地との間に直列接続され、ゲートに前記第
１論理素子の反転信号が入力される第４スイッチング素
子、ゲートに前記カラムアドレスの１つのビット信号の
反転信号が入力される第５、第６スイッチング素子、及
びゲートに前記第１論理素子の出力信号が入力される第
７スイッチング素子、 前記初期化信号と前記カラムアドレス制御信号の反転信
号とが入力されて否定論理和演算を行う第２論理素子、 前記第２論理素子の出力信号及び該出力信号の反転信号
の制御下で、前記カラムアドレスの１つの前記ビット信
号を伝達する伝達素子、及びソース及びドレインが接地
電圧及び出力端子にそれぞれ接続され、ゲートに前記初
期化信号が入力される第８スイッチング素子を備えてい
ることを特徴とする請求項１に記載の半導体メモリ装置
のカラムリペア回路。 - 【請求項１０】 前記カラムリダンダンシー決定部は、 メインカラムデコーダをイネーブルさせる場合、ローレ
ベルの前記カラムリダンダンシー信号を出力し、リペア
カラムデコーダをイネーブルさせる場合、ハイレベルの
前記カラムリダンダンシー信号を出力することを特徴と
する請求項１に記載の半導体メモリ装置のカラムリペア
回路。 - 【請求項１１】 前記カラムリダンダンシー決定部は、 前記デコーデドカラムアドレスの各ビットが入力されて
否定論理積演算を行う複数の第１論理素子、及び複数の
該第１論理素子の出力信号が入力されて否定論理和演算
を行い、前記カラムリダンダンシー信号を出力する第２
論理素子を備えていることを特徴とする請求項１に記載
の半導体メモリ装置のカラムリペア回路。 - 【請求項１２】 カラムリダンダンシースタート信号に
応じて、外部から入力されるブロックアドレスによって
指定されるブロックのローリペアラインを用いるか、又
は前記ブロックの隣接ブロックのローリペアラインを用
いるかを決定する隣接ブロック選択信号を生成する第１
ステップ、前記ブロックアドレスの中の隣接ブロックを
指定する隣接ブロック指定ビット、及び前記ブロックア
ドレスの各ビットを反転させた反転ブロックアドレスの
中の隣接ブロックを指定する反転隣接ブロック指定ビッ
トを、前記隣接ブロック選択信号がハイレベルであれば
そのまま伝達し、前記隣接ブロック選択信号がローレベ
ルであれば交換して伝達する第２ステップ、 該第２ステップによって処理された前記隣接ブロック指
定ビット及び前記反転隣接ブロック指定ビットと、前記
ブロックアドレス及び前記反転ブロックアドレスの中か
ら前記隣接ブロック指定ビット及び前記反転隣接ブロッ
ク指定ビットを除いた複数のビットと、前記カラムリダ
ンダンシースタート信号とに応じて、複数のカラムアド
レス制御信号及び該カラムアドレス制御信号の初期化信
号を生成する第３ステップ、 複数の前記カラムアドレス制御信号及び前記初期化信号
に応じて、カラムアドレスをデコードしてデコードカラ
ムアドレスを生成する第４ステップ、及び前記デコード
カラムアドレスに応じてカラムリダンダンシー信号を生
成し、欠陥のあるカラムをリペアする第５ステップを含
んでいることを特徴とする半導体メモリ装置のカラムリ
ペア方法。 - 【請求項１３】 前記第１ステップは、外部から入力さ
れた前記ブロックアドレスによって指定されるブロック
のローリペアラインを用いる場合、ハイレベルの前記隣
接ブロック選択信号を生成し、前記隣接ブロックのロー
リペアラインを用いる場合、ローレベルの前記隣接ブロ
ック選択信号を生成するステップを含んでいることを特
徴とする請求項１２に記載の半導体メモリ装置のカラム
リペア方法。 - 【請求項１４】 前記第５ステップは、前記カラムリダ
ンダンシー信号がハイレベルである場合、欠陥のあるカ
ラムをカラムリペアラインに代替させるために、リペア
カラムデコーダをイネーブルさせる第７ステップを含ん
でいることを特徴とする請求項１２に記載の半導体メモ
リ装置のカラムリペア方法。
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