KR100499638B1 - 칼럼 리페어 회로 - Google Patents

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Abstract

본 발명은 로우 크기가 다른 다수의 메모리 셀 어레이 블록을 포함하는 반도체 메모리 장치의 로우 리페어 회로에 관한 것으로, 로우 어드레스를 디코딩 하는 프리디코더와, 프리디코더로부터 출력된 신호들을 이용하여 해당하는 메모리 셀 어레이 블록들을 선택하는 블록 선택 신호들을 발생하는 블록 선택 수단과, 로우 리페어를 나타내는 신호에 따라 블록 선택 신호를 이용하여 해당하는 메모리 셀 어레이 블록의 리페어 하는 로우 크기를 결정하는 신호들을 발생하는 단위 선택 수단과, 로우 크기를 결정하는 신호들에 따라 선택된 메모리 셀 어레이 블록의 칼럼 리페어를 나타내는 신호를 발생하는 퓨즈 수단을 포함하여, 비대칭적인 메모리 셀 어레이 블록 크기에 맞는 단위로 칼럼 리페어를 할 수 있기 때문에, 칼럼 리페어 효율을 높이고, 칼럼 리페어 퓨즈 개수를 줄일 수 있다.

Description

칼럼 리페어 회로{Column repair circuit}
본 발명은 패일된 셀을 리페어하는 칼럼 리페어 회로에 관한 것으로 보다 상세하게는 비대칭적인 메모리 셀 어레이 블록 크기에 맞는 단위로 칼럼 리페어를 할 수 있는 칼럼 리페어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 정상 메모리 셀에 불량이 발생하면 이를 여분의 정상 메모리 셀로 대체하기 위하여 리던던시 메모리 셀들을 구비한다.
칼럼 리페어 회로는 칼럼 선택 라인에 연결되어 있는 적어도 하나의 정상 메모리 셀이 불량일 경우 칼럼 선택 라인이 리던던시 칼럼 선택 라인으로 대체된다. 즉 하나의 메모리 셀만 불량이 발생하더라도 칼럼 선택 라인에 연결된 모든 메모리 셀들이 리던던시 칼럼 선택 라인에 연결되어 있는 리던던시 메모리 셀들로 모두 대체된다.
도 1은 일반적인 비대칭적인 메모리 셀 어레이 블록 크기를 갖는 메모리 구조를 나타낸 개념도이다. 여기서는 128M 메모리 셀 어레이 블록 구조를 예를 들어 설명한다.
비대칭적인 메모리 셀 어레이 블록 구조는 메모리 셀 어레이 블록 사이에 배치되는 비트 라인 센스앰프의 개수를 줄여 셀 밀도를 높이기 위해, 하나의 메모리 셀 어레이 블록은 704 또는 640 로우 단위로 배치되는 구조를 갖는다.
또한 DRAM 내부에는 메모리 셀 어레이 블록 내에서 칼럼 패일이 발생하였을 경우, 패일이 발생한 셀을 리페어하는 회로가 포함된다.
그러나, 하나의 메모리 셀 어레이 블록은 704 또는 640개의 로우가 배치되는 구조를 갖지만, 칼럼 리페어 단위는 512 로우 단위의 칼럼 리페어를 수행한다.
따라서, 도 2a에 도시된 바와 같이, 도 1에 도시된 메모리 셀 어레이 블록 구조에서 세 번째 블록의 앞부분에서 칼럼 패일이 발생한 경우, 같은 칼럼인 512 로우를 제외한 나머지 부분만 칼럼 리페어가 수행된다. 이때, 도 2b에 도시된 바와 같이, 나머지 512 로우는 번인(burn-in), 신뢰성 테스트(reliability test) 및 적용 테스트(application test)를 수행한 후에 패일이 발생하는 경우, 추가적인 칼럼 리페어 라인을 사용해야 하기 때문에 리페어 효율이 감소하는 문제점이 발생한다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 메모리 셀 어레이 블록 단위로 리페어를 수행하여 리페어 효율을 높이는 것이다.
상기 문제점을 해결하기 위한 본 발명의 다른 목적은, 메모리 셀 어레이 블록 단위로 리페어를 수행하여 칼럼 리페어 퓨즈의 개수를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 칼럼 리페어 회로는, 로우 크기가 다른 다수의 메모리 셀 어레이 블록을 포함하는 반도체 메모리 장치의 칼럼 리페어 회로에 있어서, 로우 어드레스를 디코딩 하는 프리디코더; 상기 프리디코더로부터 출력된 신호들을 이용하여 상기 해당하는 메모리 셀 어레이 블록들을 선택하는 블록 선택 신호들을 발생하는 블록 선택 수단; 로우 리페어를 나타내는 신호에 따라 상기 블록 선택 신호를 이용하여 상기 해당하는 메모리 셀 어레이 블록의 리페어 하는 로우 크기를 결정하는 신호들을 발생하는 단위 선택 수단; 및 상기 로우 크기를 결정하는 신호들에 따라 상기 선택된 메모리 셀 어레이 블록의 칼럼 리페어를 나타내는 신호를 발생하는 퓨즈 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 칼럼 리페어 회로를 나타낸 블록 개념도이다. 여기서는, 128M 메모리 셀 어레이 블록 구조를 갖는 DRAM을 예를 들어 설명한다.
128M 메모리 셀 어레이 블록 구조를 갖는 DRAM의 경우, 전체 메모리 셀을 4등분하여 구성한다. 즉 4개의 32M 뱅크로 구성한다.
각 32M 뱅크는 두 개의 그룹을 포함하는데, 각 그룹은 6개의 메모리 셀 어레이 블록을 포함한다.
여기서는 6개의 메모리 셀 어레이 블록을 포함하는 하나의 그룹에서 3개의 메모리 셀 어레이 블록에 대한 칼럼 리페어 회로만을 도시한다. 왜냐하면, 나머지 3개의 메모리 셀 어레이 블록에 대한 칼럼 리페어 회로도 동일한 구성을 갖기 때문에 여기서는 이의 상세한 설명은 생략한다.
또한, 3개의 메모리 셀 어레이 블록은 각각 704, 640 및 704 로우로 구성되며, 로우 어드레스의 구성에서 상위 6 비트 로우 어드레스 AX<0:5>는 워드라인을 선택하기 위해 사용되고, 나머지 비트의 로우 어드레스 AX<6:B>는 메모리 셀 어레이 블록을 선택하기 위해 사용된다.
칼럼 리페어 회로는 로우 어드레스 AX<6:A>를 디코딩하는 프리디코더(10)와, 프리디코더(10)로부터 출력된 신호들 LAX678<0:7>, LAX9A<0:2>을 이용하여 구동될 메모리 셀 어레이 블록을 선택하는 신호 BS6A<0:2>를 발생하는 블록 선택부(20)와, 블록 선택부(20)로부터 출력된 신호 BS6A<0:2>를 이용하여 해당하는 메모리 셀 어레이 블록에 있는 하나의 칼럼 라인을 전부 512 로우 단위가 아닌 704 또는 640 로우 단위로 리페어를 수행할 것인지를 결정하는 신호 9AYF<0:2>를 발생하는 단위 선택부(30)와, 리페어를 나타내는 신호를 발생하는 리페어 검출부(40)와, 리페어 검출부(40)로부터 출력된 신호 WLSTRWE를 이용하여 그룹 선택 신호를 출력하는 그룹 선택부(50)와, 단위 선택부(30)로부터 출력된 신호 9AYF<0:2> 및 그룹 선택부(50)로부터 출력된 신호 BYF<0>를 이용하여 메모리 셀 어레이 블록의 퓨즈에 해당하는 칼럼을 리페어하도록 제어하는 퓨즈부(60)를 포함한다.
도 4a 내지 도 4b는 도 3에 도시된 블록 선택부(20)의 상세 회로를 나타낸 회로도이다. 여기서, 블록 선택부(20)는 해당하는 메모리 셀 어레이 블록을 선택하는 블록 선택 신호 BS6A<0:2>를 각각 발생하는 블록 선택 신호 발생부들(21, 22, 23)을 포함한다.
도 4a는 도 3에 도시된 블록 선택부(20)의 첫 번째 메모리 셀 어레이 블록을 선택하기 위한 블록 선택 신호를 발생하는 블록 선택 신호 발생부(21)의 상세 회로를 나타낸 회로도이다.
블록 선택 신호 발생부(21)는 프리디코더(10)로부터 출력된 신호들 LAX678<0:2>을 부정 논리 합하는 노아게이트 NOR1와, 프리디코더(10)로부터 출력된 신호 LAX9A<1>가 게이트에 인가되어 노아게이트 NOR1를 활성화시키는 엔모스 트랜지스터 NM1와, 프리디코더(10)로부터 출력된 신호 LAX9A<1>가 게이트에 인가되어 노아게이트 NOR1의 출력단자를 하이 레벨로 초기화하는 피모스 트랜지스터 PM1와, 노아게이트 NOR1로부터 출력된 신호를 반전하는 인버터 INV1와, 프리디코더(10)로부터 출력된 신호 LAX9A<0> 및 인버터 INV1로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR2와, 노아게이트 NOR2로부터 출력된 신호를 반전하여 블록 선택 신호 BS6A<0>를 발생하는 인버터 INV2를 포함한다.
첫 번째 메모리 셀 어레이 블록을 선택하는 신호 BS6A<0>는 첫 번째 512 로우 단위를 나타내는 신호 LAX9A<0>가 하이 레벨이거나, 프리디코더(10)로부터 출력된 신호 LAX678<0:2> 중의 어느 하나가 하이 레벨이고, 두 번째 512 로우 단위를 나타내는 신호 LAX9A<1>가 하이 레벨이면 하이 레벨이 되어, 첫 번째 메모리 셀 어레이 블록을 활성화한다.
한편, 두 번째 512 로우 단위를 나타내는 신호 LAX9A<1>가 로우 레벨이면, 피모스 트랜지스터 PM1가 턴 온 되어, 프리디코더(10)로부터 출력된 신호 LAX678<0:2>에 상관없이 노아게이트 NOR1의 출력단자를 하이 레벨로 설정하기 때문에, 첫 번째 512 로우 단위를 나타내는 신호 LAX9A<0>의 상태에 따라 첫 번째 메모리 셀 어레이 블록을 선택하는 신호 BS6A<0>의 상태가 결정된다.
도 4b는 도 3에 도시된 블록 선택부(20)의 두 번째 메모리 셀 어레이 블록을 선택하기 위한 블록 선택 신호를 발생하는 블록 선택 신호 발생부(22)의 상세 회로를 나타낸 회로도이다.
블록 선택 신호 발생부(22)는 메모리 셀 어레이 블록의 상부가 선택된 경우를 검출하는 상부 검출부(24)와, 메모리 셀 어레이 블록의 하부가 선택된 경우를 검출하는 하부 검출부(25)와, 상부 검출부(24)로부터 출력된 신호 및 하부 검출부(25)로부터 출력된 신호를 논리 조합하여 블록 선택 신호 BS6A<1>를 발생하는 논리 조합부(26)를 포함한다.
상부 검출부(24)는 프리디코더(10)로부터 출력된 신호 LAX678<3:5>를 부정 논리 합하는 노아게이트 NOR3와, 프리디코더(10)로부터 출력된 신호 LAX9A<1>가 게이트에 인가되어 노아게이트 NOR3를 활성화하는 엔모스 트랜지스터 NM2와, 프리디코더(10)로부터 출력된 신호 LAX9A<1>가 게이트에 인가되어 노아게이트 NOR3의 출력단자를 하이 레벨로 초기화하는 피모스 트랜지스터 PM2와, 프리디코더(10)로부터 출력된 신호 LAX678<3:4>를 부정 논리 합하는 노아게이트 NOR4와, 프리디코더(10)로부터 출력된 신호 LAX9A<1>가 게이트에 인가되어 노아게이트 NOR4를 활성화하는 엔모스 트랜지스터 NM3와, 프리디코더(10)로부터 출력된 신호 LAX9A<1>가 게이트에 인가되어 노아게이트 NOR4의 출력단자를 하이 레벨로 초기화하는 피모스 트랜지스터 PM3와, 노아게이트들 NOR3, NOR4로부터 출력된 신호들을 부정 논리 곱하는 낸드게이트 ND1를 포함한다.
하부 검출부(25)는 프리디코더(10)로부터 출력된 신호 LAX678<3:5>를 부정 논리 합하는 노아게이트 NOR5와, 프리디코더(10)로부터 출력된 신호 LAX9A<2>가 게이트에 인가되어 노아게이트 NOR5를 활성화하는 엔모스 트랜지스터 NM4와, 프리디코더(10)로부터 출력된 신호 LAX9A<2>가 게이트에 인가되어 노아게이트 NOR5의 출력단자를 하이 레벨로 초기화하는 피모스 트랜지스터 PM4와, 프리디코더(10)로부터 출력된 신호 LAX678<6:7>를 부정 논리 합하는 노아게이트 NOR6와, 프리디코더(10)로부터 출력된 신호 LAX9A<2>가 게이트에 인가되어 노아게이트 NOR6를 활성화하는 엔모스 트랜지스터 NM5와, 프리디코더(10)로부터 출력된 신호 LAX9A<2>가 게이트에 인가되어 노아게이트 NOR6의 출력단자를 하이 레벨로 초기화하는 피모스 트랜지스터 PM5와, 노아게이트들 NOR5, NOR6로부터 출력된 신호들을 부정 논리 곱하는 낸드게이트 ND2를 포함한다.
논리 조합부(26)는 상부 검출부(24) 및 하부 검출부(25)로부터 출력된 신호들 DET<0:1>을 부정 논리 합하는 노아게이트 NOR7와, 노아게이트 NOR7로부터 출력된 신호를 반전하는 인버터 INV3를 포함한다.
두 번째 메모리 셀 어레이 블록을 선택하는 신호 BS6A<1>는 상부 검출부(24) 및 하부 검출부(25)로부터 출력된 신호들 DET<0:1> 중의 어느 하나만 하이 레벨이 되어도 하이 레벨이 되어 두 번째 메모리 셀 어레이 블록을 활성화한다.
즉, 상부 검출부(24)는 두 번째 512 로우 단위를 나타내는 신호 LAX9A<1>가 하이 레벨이고, 프리디코더(10)로부터 출력된 신호 LAX678<3:7> 중의 어느 하나가 하이 레벨이면, 하이 레벨의 신호 DET<0>를 출력한다.
한편, 두 번째 512 로우 단위를 나타내는 신호 LAX9A<1>가 로우 레벨이면, 피모스 트랜지스터 PM2, PM3가 턴 온 되어, 프리디코더(10)로부터 출력된 신호 LAX678<3:7>에 상관없이 노아게이트 NOR3, NOR4의 출력단자를 하이 레벨로 설정하기 때문에, 낸드게이트 ND1로부터 출력된 신호 DET<0>는 로우 레벨이 된다.
또한, 하부 검출부(25)는 세 번째 512 로우 단위를 나타내는 신호 LAX9A<2>가 하이 레벨이고, 프리디코더(10)로부터 출력된 신호 LAX678<0:4> 중의 어느 하나가 하이 레벨이면, 하이 레벨의 신호 DET<1>를 출력한다.
한편, 세 번째 512 로우 단위를 나타내는 신호 LAX9A<2>가 로우 레벨이면, 피모스 트랜지스터 PM4, PM5가 턴 온 되어, 프리디코더(10)로부터 출력된 신호 LAX678<0:4>에 상관없이 노아게이트 NOR5, NOR6의 출력단자를 하이 레벨로 설정하기 때문에, 낸드게이트 ND2로부터 출력된 신호 DET<1>는 로우 레벨이 된다.
따라서, 상부 검출부(24) 및 하부 검출부(25)로부터 출력된 신호들 DET<0:1> 중의 어느 하나가 하이 레벨이면, 논리 조합부(26)에서 출력된 신호 BS6A<1>가 하이 레벨이 되어 두 번째 메모리 셀 어레이 블록이 활성화된다.
한편, 상부 검출부(24) 및 하부 검출부(25)로부터 출력된 신호들 DET<0:1>이 모두 로우 레벨이 되면, 논리 조합부(26)에서 출력된 신호 BS6A<1>가 로우 레벨이 되어 두 번째 메모리 셀 어레이 블록이 비활성화된다.
도 4c는 도 3에 도시된 블록 선택부(20)의 세 번째 메모리 셀 어레이 블록을 선택하기 위한 블록 선택 신호를 발생하는 블록 선택 신호 발생부(23)의 상세 회로를 나타낸 회로도이다.
블록 선택 신호 발생부(23)는 프리디코더(10)로부터 출력된 신호 LAX678<5:7>를 부정 논리 합하는 노아게이트 NOR8와, 프리디코더(10)로부터 출력된 신호 LAX9A<2>가 게이트에 인가되어 노아게이트 NOR8를 활성화시키는 엔모스 트랜지스터 NM6와, 프리디코더(10)로부터 출력된 신호 LAX9A<2>가 게이트에 인가되어 노아게이트 NOR8의 출력단자를 하이 레벨로 초기화하는 피모스 트랜지스터 PM6와, 노아게이트 NOR8로부터 출력된 신호를 반전하는 인버터 INV4와, 프리디코더(10)로부터 출력된 신호 LAX9A<3> 및 인버터 INV4로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR9와, 노아게이트 NOR9로부터 출력된 신호를 반전하여 블록 선택 신호 BS6A<2>를 발생하는 인버터 INV5를 포함한다.
세 번째 메모리 셀 어레이 블록을 선택하는 신호 BS6A<2>는 네 번째 512 로우 단위를 나타내는 신호 LAX9A<3>가 하이 레벨이거나, 프리디코더(10)로부터 출력된 신호 LAX678<5:7> 중의 어느 하나가 하이 레벨이고, 세 번째 512 로우 단위를 나타내는 신호 LAX9A<2>가 하이 레벨이면, 하이 레벨이 되어 첫 번째 메모리 셀 어레이 블록을 활성화한다.
한편, 세 번째 512 로우 단위를 나타내는 신호 LAX9A<2>가 로우 레벨이면, 피모스 트랜지스터 PM6가 턴 온 되어, 프리디코더(10)로부터 출력된 신호 LAX678<5:7>에 상관없이 노아게이트 NOR8의 출력단자를 하이 레벨로 설정하기 때문에, 네 번째 512 로우 단위를 나타내는 신호 LAX9A<3>의 상태에 따라 세 번째 메모리 셀 어레이 블록을 선택하는 신호 BS6A<2>의 상태가 결정된다.
도 5a 및 도 5b는 도 3에 도시된 단위 선택부(30)의 상세 회로를 나타낸 회로도이다. 여기서, 단위 선택부(30)는 해당하는 로우 단위(예를 들어 704 로우 또는 640 로우)를 선택하는 단위 선택 신호 9AYF<0:2>를 각각 발생하는 단위 선택신호 발생부(31, 32, 33)를 포함한다.
도 5a는 도 3에 도시된 단위 선택부(30)의 첫 번째 메모리 셀 어레이 블록의 로우 리페어 단위를 선택하기 위한 단위 선택 신호를 발생하는 단위 선택 신호 발생부(31)의 상세 회로를 나타낸 회로도이다.
단위 선택 신호 발생부(31)는 블록 선택신호 BS6A<0>를 반전하는 인버터 INV6와, 인버터 INV6로부터 출력된 신호 및 로우의 리페어를 나타내는 신호 WLSTRWE를 부정 논리 합하는 노아게이트 NOR10와, 한 입력단자에 노아게이트 NOR10로부터 출력된 신호가 입력되고, 다른 입력단자가 접지전압에 접속된 노아게이트 NOR11와, 리프레시를 나타내는 신호 REFZ 및 로우 액티브 상태를 나타내는 신호 RAST10를 부정 논리 곱하는 낸드게이트 ND3와, 노아게이트 NOR11으로부터 출력된 신호 및 낸드게이트 ND3로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR12와, 노아게이트 NOR12로부터 출력된 신호를 순차 반전하는 인버터들 INV7, INV8을 포함한다.
도 5b는 도 3에 도시된 단위 선택부(30)의 두 번째 메모리 셀 어레이 블록의 로우 리페어 단위를 선택하기 위한 단위 선택 신호를 발생하는 단위 선택 신호 발생부(32)의 상세 회로를 나타낸 회로도이다.
단위 선택 신호 발생부(32)는 블록 선택신호 BS6A<1>를 반전하는 인버터 INV9와, 인버터 INV9로부터 출력된 신호 및 로우의 리페어를 나타내는 신호 WLSTRWE를 부정 논리 합하는 노아게이트 NOR13와, 로우가 리페어되면 하이 레벨이 되는 신호 RWEZ23 및 노아게이트 NOR13로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR14와, 리프레시를 나타내는 신호 REFZ 및 로우 액티브 상태를 나타내는 신호 RAST10를 부정 논리 곱하는 낸드게이트 ND4와, 노아게이트 NOR14으로부터 출력된 신호 및 낸드게이트 ND4로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR15와, 노아게이트 NOR15로부터 출력된 신호를 순차 반전하는 인버터들 INV10, INV11을 포함한다.
또한, 단위 선택 신호 발생부(33)는 도 5a에 기재된 단위 선택 신호 발생부(31)와 동일한 구성요소에 의해 동일하게 구성되므로, 여기서는 이의 상세한 설명은 생략한다.
이와 같이 구성된 단위 선택부(30)의 동작을 입력된 신호들의 상태에 따라 간단히 설명하면 다음과 같다.
리프레시를 나타내는 신호 REFZ가 로우 레벨이면, 즉, 리프레시 동작 모드인 경우 칼럼 퓨즈를 사용하지 않는다.
또한, 로우 액티브 상태를 나타내는 신호 RAST10가 로우 레벨이면, 로우 액티브가 안되어 있기 때문에, 칼럼 퓨즈를 사용하지 않는다.
따라서, 단위 선택 신호 9AYF<0:2>가 모두 로우 레벨이 된다.
로우 리페어를 나타내는 신호 WLSTRWE가 하이 레벨이 되면, 두 번째 메모리 셀 어레이 블록에 로우 리페어가 존재하기 때문에 외부 어드레스에 의해 선택되는 블록 선택 신호 BS6A<0:2>는 무시된다.
그러나, 로우 리페어를 나타내는 신호 RWEZ23가 하이 레벨이 되면, 두 번째 메모리 셀 어레이 블록에는 로우 리페어가 존재하기 때문에, 단위 선택 신호 9AYF<1>가 하이 레벨이 되어 구동된다.
도 6은 로우 리페어를 나타내는 신호를 발생하는 로우 리페어 검출부(40)를 나타낸 상세 회로도이다.
로우 리페어 검출부(40)는 두 번째 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호 PRWEZ02 및 다섯 번째 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호 PRWEZ13를 부정 논리 곱하는 낸드게이트 ND5와, 낸드게이트 ND5로부터 출력된 신호를 반전하는 인버터 INV12와, 인버터 INV12로부터 출력된 신호를 반전하여 로우 리페어를 나타내는 신호 RWEZ23를 출력하는 인버터 INV13와, 로우 액티브 상태를 나타내는 신호 RAST10를 특정시간 동안 지연하는 지연부(41)와, 인버터 INV12로부터 출력된 신호 및 지연부(41)로부터 출력된 신호를 부정 논리 곱하여 로우 리페어를 나타내는 신호 WLSTRWE를 출력하는 낸드게이트 ND6를 포함한다.
여기서, 지연부(41)는 직렬 연결된 짝수개의 인버터 INV14∼INV19와, 인버터들 INV14, INV16, INV18의 출력단자에 각각 연결된 엔모스형 커패시터 C1, C2, C3를 포함한다.
로우 리페어를 나타내는 신호 WLSTRWE는 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호들의 조합된 신호와, 로우 액티브 명령에 의해 바로 선택되는 신호 RAST10가 로우 퓨즈 박스를 통해 로우 리페어 플래그 신호를 발생하기까지의 지연시간만큼을 지연시킨 신호 WLSTD가 지연부(41)에 의해 다시 지연된 신호를 조합하여 발생된다.
도 7은 6개의 메모리 셀 어레이 블록에서 상부 3개의 메모리 셀 어레이 블록을 선택하는 그룹 선택 신호를 발생하는 그룹 선택부(50)의 상세 회로를 나타낸 회로도이다.
그룹 선택부(50)는 6개의 메모리 셀 어레이 블록에서 상부 3개의 메모리 셀 어레이 블록 그룹 또는 하부 3개의 메모리 셀 어레이 블록 그룹을 선택하는 로우 어드레스 AXB가 로우 레벨이면, 즉 상부 3개의 메모리 셀 어레이 블록 그룹을 선택하는 경우, 하이 레벨이 되는 신호 RABZ를 반전하는 인버터 INV14와, 인버터 INV14로부터 출력된 신호 및 로우 리페어를 나타내는 신호 WLSTRWE를 부정 논리 합하는 노아게이트 NOR16와, 두 번째 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호 PRWEZ02를 반전하는 인버터 INV15와, 노아게이트 NOR16로부터 출력된 신호 및 인버터 INV15로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR17와, 리프레시를 나타내는 신호 REFZ 및 로우 액티브를 나타내는 신호 RAST10를 부정 논리 곱하는 낸드게이트 ND7와, 노아게이트 NOR17로부터 출력된 신호 및 낸드게이트 ND7로부터 출력된 신호를 부정 논리 합하는 노아게이트 NOR18와, 노아게이트 NOR18로부터 출력된 신호를 순차 반전하여 그룹 선택 신호 BYF<0>를 발생하는 인버터들 INV16, INV17을 포함한다.
또한, 6개의 메모리 셀 어레이 블록에서 하부 3개의 메모리 셀 어레이 블록을 선택하는 그룹 선택 신호를 발생하는 그룹 선택부는 상기한 그룹 선택부(50)와 동일한 구성요소를 사용하여 동일하게 구성되기 때문에 여기서는 이의 상세한 설명은 생략한다.
이와 같이 구성된 그룹 선택부(50)의 동작을 입력된 신호들의 상태에 따라 간략하게 나타내면 다음과 같다.
로우가 리페어되어 로우 리페어를 나타내는 신호 WLSTRWE가 하이 레벨이 되고, 상부 3개의 메모리 셀 어레이 블록을 선택하는 신호 RABZ가 하이 레벨이 되면, 노아게이트 NOR16로부터 출력된 신호는 로우 레벨을 갖는다.
이때 리프레시를 나타내는 신호 REFZ는 하이 레벨이고, 로우 활성화를 나타내는 신호 RAST10가 하이 레벨이면, 낸드게이트 ND7로부터 출력된 신호는 로우 레벨이 되고, 두 번째 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호 PRWEZ02가 로우 레벨이기 때문에, 노아게이트 NOR17로부터 출력된 신호는 로우 레벨이 되어, 노아게이트 NOR18로부터 출력된 신호는 하이 레벨이 된다.
따라서, 리페어 하는 메모리 셀 어레이 블록의 그룹을 선택하는 신호 BYF<0>가 하이 레벨로 활성화된다.
도 8은 도 3에 도시된 퓨즈부(60)의 상세 회로를 나타낸 회로도이다. 여기서는 6개의 메모리 셀 어레이 블록 중의 상부 3개의 메모리 셀 어레이 블록에 대한 퓨즈부만을 도시한 회로도이고, 나머지 하부 3개의 메모리 셀 어레이 블록에 대한 퓨즈들은 퓨즈 블록(61)의 출력단자 N1에 퓨즈 블록(61)과 동일한 구성을 병렬로 연결하고, 그룹 선택 신호 BYF<1>에 의해 활성화되도록 구성하면 된다.
퓨즈부(60)는 그룹 선택 신호 BYF<0>에 의해 활성화되고, 단위 선택 신호 9AYF<0:2>를 사용하여 리페어 여부를 나타내는 퓨즈 블록(61)과, 로우 액티브 시 하이 레벨이 되는 퓨즈부(60)를 준비 상태(standby state)로 설정하는 신호 YREDST에 의해 퓨즈 블록(61)의 출력단자 N1를 하이 레벨로 설정하는 피모스 트랜지스터 PM6와, 퓨즈 블록(61)의 출력단자 N1의 전위를 유지하는 래치부(62)과, 래치부(62)으로부터 출력된 신호 및 칼럼 리페어를 테스트하는 신호 YREDTM가 인버터 INV18에 의해 반전된 신호를 부정 논리 곱하는 낸드게이트 ND8와, 낸드게이트로부터 출력된 신호를 반전하여 칼럼 리페어를 나타내는 신호 YRENB를 출력하는 인버터 INV19를 포함한다.
여기서, 퓨즈 블록(61)은 출력단자 N1에 병렬로 연결된 퓨즈들 FS1, FS2, RS3과, 드레인이 퓨즈들 FS1, FS2, RS3에 각각 접속되고, 소스가 공통 접속되고, 게이트에 단위 선택 신호 9AYF<0:2>가 각각 인가되는 엔모스 트랜지스터들 NM7, NM8, NM9와, 드레인이 엔모스 트랜지스터들 NM7, NM8, NM9의 공통 소스에 접속되고, 소스가 접지전압에 접속되고, 게이트에 그룹 선택 신호 BYF<0>가 인가되는 엔모스 트랜지스터 NM6를 포함한다.
래치부(62)는 출력단자가 서로의 입력단자에 각각 접속된 인버터들 INV20, INV21을 포함하여, 반전 래치 형태를 갖는다.
따라서, 해당하는 메모리 셀 어레이 블록의 칼럼 리페어를 사용한 경우는 칼럼 리페어를 나타내는 신호 YRENB가 하이 레벨을 유지하고, 해당하는 메모리 셀 어레이 블록의 칼럼 리페어를 사용하지 않는 경우는 칼럼 리페어를 나타낸 신호 YRENB가 로우 레벨로 방전된다.
이와 같이 칼럼 리페어를 512 로우 단위로 사용하는 것이 아니라 640 또는 704 로우 단위로, 즉, 메모리 셀 어레이 블록 단위로 칼럼 리페어를 사용하기 때문에, 사용되는 퓨즈 수를 3개의 메모리 셀 어레이 블록마다 3개 씩 사용하도록 하여 줄일 수 있다. 따라서, 퓨즈 사용에 의한 오동작의 가능성을 줄일 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 칼럼 리페어 회로는, 로우 단위가 다른 메모리 셀 어레이 블록을 블록 단위로 제어하기 때문에 하나의 메모리 셀 어레이 블록에서 일부분의 칼럼만을 리페어함으로써 발생하는 칼럼 패일을 방지할 수 있는 효과가 있다.
또한, 메모리 셀 어레이 블록 단위로 칼럼 리페어 퓨즈를 사용하기 때문에 사용되는 칼럼 리페어 퓨즈 수를 줄여, 퓨즈 사용에 의한 오동작을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 비대칭적인 메모리 셀 어레이 블록 크기를 갖는 메모리 구조를 나타낸 개념도.
도 2a는 도 1에 도시된 메모리 구조에서 칼럼 패일이 발생된 경우 칼럼 리페어를 수행하는 것을 나타낸 개념도.
도 2b는 도 2a에서 칼럼 리페어를 수행한 후 2차 테스트에서 칼럼 패일이 발생된 경우 칼럼 리페어를 수행하는 것을 나타낸 개념도.
도 3은 본 발명에 따른 칼럼 리페어 회로를 나타낸 블록 개념도.
도 4a 내지 도 4b는 도 3의 블록 선택부의 상세 회로를 나타낸 회로도.
도 5a 및 도 5b는 도 3의 단위 선택부의 상세 회로를 나타낸 회로도.
도 6은 로우 리페어를 나타내는 신호를 발생하는 리페어 검출부를 나타낸 상세 회로도.
도 7은 6개의 메모리 셀 어레이 블록에서 상부 3개의 메모리 셀 어레이 블록을 선택하는 그룹 선택 신호를 발생하는 그룹 선택 신호 발생부의 상세 회로를 나타낸 회로도.
도 8은 도 3의 퓨즈부의 상세 회로를 나타낸 회로도.

Claims (18)

  1. 로우 크기가 다른 다수의 메모리 셀 어레이 블록을 포함하는 반도체 메모리 장치의 칼럼 리페어 회로에 있어서,
    로우 어드레스를 디코딩 하는 프리디코더;
    상기 프리디코더로부터 출력된 신호들을 이용하여 상기 해당하는 메모리 셀 어레이 블록들을 선택하는 블록 선택 신호들을 발생하는 블록 선택 수단;
    로우 리페어를 나타내는 신호에 따라 상기 블록 선택 신호를 이용하여 상기 해당하는 메모리 셀 어레이 블록의 리페어 하는 로우 크기를 결정하는 신호들을 발생하는 단위 선택 수단; 및
    상기 로우 크기를 결정하는 신호들에 따라 상기 선택된 메모리 셀 어레이 블록의 칼럼 리페어를 나타내는 신호를 발생하는 퓨즈 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  2. 제 1 항에 있어서,
    상기 블록 선택 수단은, 상기 다수의 메모리 셀 어레이 블록을 각각 선택하는 블록 선택 신호들을 각각 발생하는 다수의 블록 선택 신호 발생 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  3. 제 2 항에 있어서,
    상기 각 블록 선택 신호 발생 수단은, 상기 프리디코더로부터 출력된 신호를 이용하여 해당하는 블록 선택 신호를 발생하는 다수의 논리 조합수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  4. 제 3 항에 있어서,
    상기 각 논리 조합 수단은, 상기 프리디코더로부터 출력된 신호 중에서 해당하는 로우 단위를 선택하는 신호가 활성화되면 상기 블록 선택 신호를 활성화하는 논리 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  5. 제 4 항에 있어서,
    상기 각 논리 조합 수단은, 상기 해당하는 로우 단위를 선택하는 신호가 비활성화되면 출력 단자를 초기 레벨로 설정하는 초기화 수단을 더 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  6. 제 1 항에 있어서,
    상기 단위 선택 수단은, 리프레시를 나타내는 신호 및 로우 활성화를 나타내는 신호에 의해 제어되어 상기 로우 크기를 결정하는 신호들을 각각 발생하는 다수의 단위 선택 신호 발생 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  7. 제 6 항에 있어서,
    상기 각 단위 선택 신호 발생 수단은,
    상기 블록 선택 신호 및 상기 로우 리페어를 나타내는 신호를 논리 조합하는 제1 논리 조합수단;
    상기 리프레시를 나타내는 신호 및 상기 로우 활성화를 나타내는 신호를 논리 조합하는 제2 논리 조합수단; 및
    상기 제1 논리 조합수단으로부터 출력된 신호 및 상기 제2 논리 조합수단으로부터 출력된 신호를 논리 조합하는 제3 논리 조합수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  8. 제 7 항에 있어서,
    상기 제1 논리 조합 수단은, 상기 블록 선택 신호 및 상기 로우 리페어를 나타내는 신호를 논리 조합하는 제1 논리 수단; 및
    상기 제1 논리 수단으로부터 출력된 신호 및 로우 리페어를 갖는 상기 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호를 논리 조합하는 제2 논리 수단을 더 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  9. 제 1 항에 있어서,
    로우 리페어를 갖는 상기 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호들을 이용하여 상기 로우 리페어를 나타내는 신호들을 발생하는 로우 리페어 검출 수단을 더 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  10. 제 9 항에 있어서,
    상기 로우 리페어 검출 수단은,
    상기 로우 리페어를 갖는 상기 메모리 셀 어레이 블록의 로우 리페어를 선택하는 신호들을 논리 조합하는 제1 논리 수단;
    로우 활성화 명령에 의해 활성화되는 로우 활성화를 나타내는 신호가 로우 퓨즈 블록을 통해 로우 리페어 플래그 신호를 발생하기 위해 필요한 시간만큼 지연된 신호를 특정 시간만큼 지연시키는 지연수단; 및
    상기 제1 논리 수단으로부터 출력된 신호 및 상기 지연수단으로부터 출력된 신호를 논리 조합하는 제2 논리 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  11. 제 1 항에 있어서,
    상기 메모리 셀 어레이 블록들의 특정 개수가 하나의 그룹을 형성하는 경우, 상기 그룹들을 선택하는 신호를 발생하는 그룹 선택 수단을 더 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  12. 제 11 항에 있어서,
    상기 그룹 선택 수단은,
    상기 프리디코더로부터 출력된 신호, 로우 리페어를 나타내는 신호, 리프레시를 나타내는 신호 및 로우 활성화를 나타내는 신호를 이용하여 상기 각 그룹을 선택하는 신호들을 각각 발생하는 다수의 그룹 선택 신호 발생수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  13. 제 12 항에 있어서,
    상기 각 그룹 선택 신호 발생 수단은,
    상기 프리디코더로부터 출력된 신호 및 상기 로우 리페어를 나타내는 신호를 논리 조합하는 제1 논리 조합 수단;
    상기 리프레시를 나타내는 신호 및 상기 로우 활성화를 나타내는 신호를 논리 조합하는 제2 논리 조합 수단; 및
    상기 제1 논리 조합 수단으로부터 출력된 신호 및 상기 제2 논리 조합수단으로부터 출력된 신호를 논리 조합하는 제3 논리 조합 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  14. 제 13 항에 있어서,
    상기 제1 논리 조합 수단은, 상기 프리디코더로부터 출력된 신호 및 상기 로우 리페어를 나타내는 신호를 논리 조합하는 제1 논리 수단; 및
    상기 제1 논리 수단으로부터 출력된 신호 및 로우 리페어를 갖는 상기 메모리 셀 어레이 블록의 상기 로우 리페어를 선택하는 신호를 논리 조합하는 제2 논리 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  15. 제 1 항에 있어서,
    상기 퓨즈 수단은,
    다수의 퓨즈를 포함하는 다수의 퓨즈 블록; 및
    칼럼 리페어를 테스트하는 신호에 동기 하여 상기 다수의 퓨즈 블록의 공통 노드의 전위를 구동하여 출력하는 신호 동기 수단을 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  16. 제 15 항에 있어서,
    상기 퓨즈 블록은, 상기 각 퓨즈의 컷팅 여부를 상기 선택된 메모리 셀 어레이 블록의 리페어 하는 로우 크기를 결정하는 신호들을 이용하여 확인하는 다수의 검출 수단을 더 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 퓨즈 블록의 출력단자의 전위를 유지하는 래치수단을 더 포함하는 것을 특징으로 하는 칼럼 리페어 회로.
  18. 제 15 항에 있어서,
    상기 메모리 셀 어레이 블록들의 특정 개수가 하나의 그룹을 형성하는 경우, 상기 각 퓨즈 블록들은 상기 해당하는 그룹들을 선택하는 신호에 의해 각각 활성화되는 것을 특징으로 하는 칼럼 리페어 회로.
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