KR101497543B1 - 리던던시 워드라인을 공유하는 반도체 메모리 장치 - Google Patents
리던던시 워드라인을 공유하는 반도체 메모리 장치 Download PDFInfo
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Abstract
리던던시 워드라인을 공유하는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 제 1 메모리 블록, 제 2 메모리 블록 및 신호 제어부를 구비할 수 있다. 상기 제 1 메모리 블록은 로우 어드레스에 응답하여 제 1 블록킹 신호, 제 2 블록킹 신호 및 제 1 인에이블 신호를 발생하고, 상기 제 1 블록킹 신호 및 상기 제 1 인에이블 신호에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블할 수 있다. 상기 제 2 메모리 블록은 상기 로우 어드레스에 응답하여 제 3 블록킹 신호, 제 4 블록킹 신호 및 제 2 인에이블 신호를 발생하고, 상기 제 3 블록킹 신호 및 상기 제 2 인에이블 신호에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블할 수 있다. 상기 신호 제어부는 상기 제 1 메모리 블록과 상기 제 2 메모리 블록 사이에 연결되고, 상기 제 2 블록킹 신호가 인에이블되는 경우 상기 제 3 블록킹 신호가 인에이블되도록 제어하고, 상기 제 4 블록킹 신호가 인에이블되는 경우 상기 제 1 블록킹 신호가 인에이블되도록 제어할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 블록들 간에 리던던시 워드라인(redundancy wordline)을 공유하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 로우(row)와 컬럼(column)을 이용하여 매트릭스 형태로 배열되는 다수의 메모리 셀을 구비한다. 반도체 메모리 장치는 반도체 기판의 결함, 설계 레이아웃의 결함, 공정 중의 결함 등 여러 가지 원인에 의해 결함이 발생한 메모리 셀을 가지게 된다. 수율(yield)을 향상시키기 위하여 반도체 메모리 장치에 결함이 발생한 메모리 셀이 존재하는 경우 상기 결함이 발생한 메모리 셀을 리던던시 메모리 셀로 리페어(repair)할 수 있다. 상기 리페어 동작을 위하여 결함이 발생한 워드라인 대신 리던던시 워드라인을 인에이블한다.
본 발명이 해결하고자 하는 과제는 하나의 뱅크를 복수의 메모리 블록으로 분할한 경우, 결함이 발생한 워드라인 대신 다른 메모리 블록의 리던던시 워드라인을 인에이블 할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 메모리 블록, 제 2 메모리 블록 및 신호 제어부를 구비할 수 있다. 상기 제 1 메모리 블록은 로우 어드레스에 응답하여 제 1 블록킹 신호, 제 2 블록킹 신호 및 제 1 인에이블 신호를 발생하고, 상기 제 1 블록킹 신호 및 상기 제 1 인에이블 신호에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블할 수 있다. 상기 제 2 메모리 블록은 상기 로우 어드레스에 응답하여 제 3 블록킹 신호, 제 4 블록킹 신호 및 제 2 인에이블 신호를 발생하고, 상기 제 3 블록킹 신호 및 상기 제 2 인에이블 신호에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블할 수 있다. 상기 신호 제어부는 상기 제 1 메모리 블록과 상기 제 2 메모리 블록 사이에 연결되고, 상기 제 2 블록킹 신호가 인에이블되는 경우 상기 제 3 블록킹 신호가 인에이블되도록 제어하고, 상기 제 4 블록킹 신호가 인에이블되는 경우 상기 제 1 블록킹 신호가 인에이블되도록 제어할 수 있다.
상기 제 1 메모리 블록은 상기 제 2 메모리 블록의 워드라인을 상기 제 1 메모리 블록의 리던던시 워드라인으로 대체하는 경우 상기 제 2 블록킹 신호를 인에 이블하고, 상기 제 2 메모리 블록은 상기 제 1 메모리 블록의 워드라인을 상기 제 2 메모리 블록의 리던던시 워드라인으로 대체하는 경우 상기 제 4 블록킹 신호를 인에이블하는 것이 바람직하다.
상기 제 1 메모리 블록은 상기 로우 어드레스에 대응하는 상기 제 1 메모리 블록의 워드라인에 결함이 발생한 경우 인에이블되는 상기 제 1 블록킹 신호, 상기 로우 어드레스에 대응하는 상기 제 2 메모리 블록의 워드라인에 결함이 발생하여 상기 제 1 메모리 블록의 리던던시 워드라인으로 대체하는 경우 인에이블되는 상기 제 2 블록킹 신호 및 상기 제 1 메모리 블록의 리던던시 워드라인을 인에이블하기 위한 상기 제 1 인에이블 신호를 출력하는 적어도 하나의 신호 발생부 및 상기 제 1 블록킹 신호 및 제 1 인에이블 신호가 인에이블되는 경우, 상기 제 1 메모리 블록의 워드라인들 중 상기 리던던시 워드라인만 인에이블 하고 나머지 워드라인들은 블록킹하는 적어도 하나의 선택부를 구비하는 것이 바람직하다.
상기 제 2 메모리 블록은 상기 로우 어드레스에 대응하는 상기 제 2 메모리 블록의 워드라인에 결함이 발생한 경우 인에이블되는 상기 제 3 블록킹 신호, 상기 로우 어드레스에 대응하는 상기 제 1 메모리 블록의 워드라인에 결함이 발생하여 상기 제 2 메모리 블록의 리던던시 워드라인으로 대체하는 경우 인에이블되는 상기 제 4 블록킹 신호 및 상기 제 2 메모리 블록의 리던던시 워드라인을 인에이블하기 위한 상기 제 2 인에이블 신호를 출력하는 적어도 하나의 신호 발생부 및 상기 제 3 블록킹 신호 및 제 2 인에이블 신호가 인에이블되는 경우, 상기 제 2 메모리 블록의 워드라인들 중 상기 리던던시 워드라인만 인에이블 하고 나머지 워드라인들은 블록킹하는 적어도 하나의 선택부를 구비하는 것이 바람직하다.
상기 제 1 메모리 블록은 상기 로우 어드레스와 퓨즈를 이용하여 상기 제 1 인에이블 신호 및 퓨즈 정보 신호를 출력하는 퓨즈 박스 및 상기 제 1 인에이블 신호, 상기 로우 어드레스가 상기 제 1 메모리 블록 또는 상기 제 2 메모리 블록에 포함되는지 의미하는 블록 지시 신호 및 상기 퓨즈 정보 신호를 이용하여 상기 제 1 블록킹 신호 또는 상기 제 2 블록킹 신호를 출력하는 블록킹 신호 발생 수단을 구비하고, 상기 블록 지시 신호는 상기 반도체 메모리 장치에서 두 개의 워드라인을 인에이블하는 경우에는 항상 인에이블되는 것이 바람직하다.
상기 제 2 메모리 블록은 상기 로우 어드레스와 퓨즈를 이용하여 상기 제 2 인에이블 신호 및 퓨즈 정보 신호를 출력하는 퓨즈 박스 및 상기 제 2 인에이블 신호, 상기 로우 어드레스가 상기 제 1 메모리 블록 또는 상기 제 2 메모리 블록에 포함되는지 의미하는 블록 지시 신호 및 상기 퓨즈 정보 신호를 이용하여 상기 제 3 블록킹 신호 또는 상기 제 4 블록킹 신호를 출력하는 블록킹 신호 발생 수단을 구비하고, 상기 블록 지시 신호는 상기 반도체 메모리 장치에서 두 개의 워드라인을 인에이블하는 경우에는 항상 인에이블되는 것이 바람직하다.
본 발명에 따른 리던던시 워드라인을 공유하는 반도체 메모리 장치는 결함이 발생한 워드라인 대신 다른 메모리 블록의 리던던시 워드라인을 인에이블함으로서, 수율(yield)을 향상시킬 수 있고, 상기 리던던시 워드라인, 퓨즈 및 주변 회로 등의 개수를 감소시킬 수 있으므로 칩 크기를 감소시킬 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 제 1 메모리 블록(110) 제 2 메모리 블록(150) 및 신호 제어부(190)를 구비할 수 있다.
제 1 메모리 블록(110)은 로우 어드레스(RA)에 응답하여 제 1 블록킹 신호(REDB_1), 제 2 블록킹 신호(REDB_2) 및 제 1 인에이블 신호(PRENI_1)를 발생할 수 있고, 제 1 블록킹 신호(REDB_1) 및 제 1 인에이블 신호(PRENI_1)에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블할 수 있다. 제 2 메모리 블록(150)은 로우 어드레스(RA)에 응답하여 제 3 블록킹 신호(REDB_3), 제 4 블록킹 신호(REDB_4) 및 제 2 인에이블 신호(PRENI_2)를 발생할 수 있고, 제 3 블록킹 신호(REDB_3) 및 제 2 인에이블 신호(PRENI_2)에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블할 수 있다. 신호 제어부(190)는 제 1 메모리 블록(110)과 제 2 메모리 블록(150) 사이에 연결되고, 제 2 블록킹 신호(REDB_2)가 인에이블되는 경우 제 3 블록킹 신호(REDB_3)가 인에이블되도록 제어하고, 제 4 블록킹 신 호(REDB_4)가 인에이블되는 경우 제 1 블록킹 신호(REDB_1)가 인에이블되도록 제어할 수 있다.
즉, 제 2 메모리 블록(150)의 결함이 발생한 워드라인을 제 1 메모리 블록(110)의 리던던시 워드라인으로 대체하는 경우, 제 1 메모리 블록(110)은 제 2 블록킹 신호(REDB_2)를 인에이블할 수 있다. 제 1 메모리 블록(110)의 결함이 발생한 워드라인을 제 2 메모리 블록(150)의 리던던시 워드라인으로 대체하는 경우, 제 2 메모리 블록(150)은 제 4 블록킹 신호(REDB_4)를 인에이블할 수 있다.
제 1 메모리 블록(110)은 적어도 하나의 셀 어레이들(140_1, ... , 140_n), 적어도 하나의 신호 발생부(120_1, ... , 120_n) 및 적어도 하나의 선택부(130_1, ... , 130_n)를 구비할 수 있다. 도 1에서는 n 개(n은 자연수)의 셀 어레이들(140_1, ..., 140_n), n 개의 신호 발생부(120_1, ... , 120_n)들 및 n 개의 선택부들(130_1, ... , 130_n)을 구비하는 경우에 대하여 도시하고 있다. n 개의 신호 발생부(120_1, ... , 120_n)들 및 n 개의 선택부들(130_1, ... , 130_n)은 동일한 동작을 수행하므로, 이하에서는 신호 발생부(120_1) 및 선택부(130_1)의 동작에 대하여만 설명한다.
신호 발생부(120_1)는 제 1 블락킹 신호(REDB_1), 제 2 블락킹 신호(REDB_2) 및 제 1 인에이블 신호(PRENI_1)를 발생할 수 있다. 제 1 블락킹 신호(REDB_1)는 로우 어드레스(RA)에 대응하는 제 1 메모리 블록(110)의 워드라인에 결함이 발생한 경우 인에이블되고, 로우 어드레스(RA)에 대응하는 제 1 메모리 블록(110)의 워드라인에 결함이 발생하지 않는 경우 디스에이블된다.
제 2 블락킹 신호(REDB_2)는 로우 어드레스(RA)에 대응하는 제 2 메모리 블록(150)의 워드라인에 결함이 발생하여 제 1 메모리 블록(110)의 리던던시 워드라인으로 대체하는 경우 인에이블된다. 그리고, 제 2 블락킹 신호(REDB_2)는 로우 어드레스(RA)에 대응하는 제 2 메모리 블록(150)의 워드라인에 결함이 발생하지 않거나 로우 어드레스(RA)에 대응하는 제 2 메모리 블록(150)의 워드라인에 결함이 발생하였으나 제 2 메모리 블록(150)의 리던던시 워드라인으로 대체되는 경우에는 디스에이블된다.
제 1 인에이블 신호(PRENI_1)는 제 1 메모리 블록(110)의 리던던시 워드라인을 인에이블하기 위한 신호이다. 즉, 제 1 블락킹 신호(REDB_1)가 인에이블되면 제 1 메모리 블록(110)의 모든 워드라인들은 블록킹된다. 그러나, 제 1 인에이블 신호(PRENI_1)가 인에이블되면 제 1 블락킹 신호(REDB_1)가 인에이블된 상태이어도 제 1 인에이블 신호(PRENI_1)에 대응하는 리던던시 워드라인은 인에이블된다.
제 2 메모리 블록(150)은 적어도 하나의 셀 어레이들(180_1, ..., 180_m), 적어도 하나의 신호 발생부(160_1, ... , 160_m) 및 적어도 하나의 선택부(170_1, ... , 170_n)를 구비할 수 있다. 도 1에서는 m 개(m은 자연수)의 셀 어레이들(180_1, ..., 180_m), m 개의 신호 발생부(160_1, ... , 160_m) 및 m 개의 선택부(170_1, ... , 170_m)을 구비하는 경우에 대하여 도시하고 있다. m 개의 신호 발생부(160_1, ... , 160_m) 및 m 개의 선택부(170_1, ... , 170_m)는 동일한 동작을 수행하므로, 이하에서는 신호 발생부(160_1) 및 선택부(170_1)의 동작에 대하여만 설명한다.
신호 발생부(160_1)는 제 3 블락킹 신호(REDB_3), 제 4 블락킹 신호(REDB_4) 및 제 2 인에이블 신호(PRENI_2)를 발생할 수 있다. 제 3 블락킹 신호(REDB_3)는 로우 어드레스(RA)에 대응하는 제 2 메모리 블록(150)의 워드라인에 결함이 발생한 경우 인에이블되고, 로우 어드레스(RA)에 대응하는 제 2 메모리 블록(150)의 워드라인에 결함이 발생하지 않는 경우 디스에이블된다.
제 4 블락킹 신호(REDB_4)는 로우 어드레스(RA)에 대응하는 제 1 메모리 블록(110)의 워드라인에 결함이 발생하여 제 2 메모리 블록(150)의 리던던시 워드라인으로 대체하는 인에이블된다. 그리고, 제 4 블락킹 신호(REDB_4)는 로우 어드레스(RA)에 대응하는 제 1 메모리 블록(110)의 워드라인에 결함이 발생하지 않거나 로우 어드레스(RA)에 대응하는 제 1 메모리 블록(110)의 워드라인에 결함이 발생하였으나 제 1 메모리 블록(110)의 리던던시 워드라인으로 대체되는 경우에는 디스에이블된다.
제 2 인에이블 신호(PRENI_2)는 제 2 메모리 블록(150)의 리던던시 워드라인을 인에이블하기 위한 신호이다. 즉, 제 3 블락킹 신호(REDB_3)가 인에이블되면 제 2 메모리 블록(150)의 모든 워드라인들은 블록킹된다. 그러나, 제 2 인에이블 신호(PRENI_2)가 인에이블되면 제 3 블락킹 신호(REDB_3)가 인에이블된 상태이어도 제 2 인에이블 신호(PRENI_2)에 대응하는 리던던시 워드라인은 인에이블된다.
제 1 메모리 블록(110)의 메모리 셀들(140_1, ..., 140_n) 및 제 2 메모리 블록(150)의 메모리 셀들(180_1, ..., 180_m)을 합하면 하나의 뱅크가 된다.
이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 동작을 도 1을 참조하여 설명한다.
예를 들어, 제 1 메모리 블록(110)의 셀 어레이(140_1)의 워드라인에 결함이 발생하여 셀 어레이(140_n)의 리던던시 워드라인으로 대체하여야 한다고 가정하자. 이 경우, 상기 셀 어레이(140_1)의 결함이 발생한 워드라인의 로우 어드레스(RA)가 입력되면, 신호 발생부(120_n)에서는 제 1 블록킹 신호(REDB_1) 및 제 1 인에이블 신호(PRENI_1)를 출력한다. 즉, 제 1 블록킹 신호(REDB_1) 및 제 1 인에이블 신호(PRENI_1)는 인에이블된다. 제 1 블록킹 신호(REDB_1)가 인에이블되었으므로, 선택부(130_1)는 셀 어레이(140_1)의 결함이 발생한 워드라인을 블록킹시키고, 선택부(130_n)는 제 1 인에이블 신호(PRENI_1)에 응답하여 대응되는 리던던시 워드라인을 인에이블한다.
다음으로, 제 1 메모리 블록(110)의 셀 어레이(140_1)의 워드라인에 결함이 발생하여 제 2 메모리 블록(150)의 셀 어레이(180_m)의 리던던시 워드라인으로 대체하여야 한다고 가정하자. 이 경우, 상기 셀 어레이(140_1)의 결함이 발생한 워드라인의 로우 어드레스(RA)가 입력되면, 신호 발생부(160_m)에서는 제 4 블록킹 신호(REDB_4) 및 제 2 인에이블 신호(PRENI_2)를 출력한다. 즉, 제 4 블록킹 신호(REDB_4) 및 제 2 인에이블 신호(PRENI_2)는 인에이블된다. 제 4 블록킹 신호(REDB_4)가 인에이블되었으므로, 신호 제어부(190)는 제 1 블록킹 신호(REDB_1)가 인에이블되도록 제어한다. 제 1 블록킹 신호(REDB_1)가 인에이블되었으므로 선택부(130_1)는 셀 어레이(140_1)의 결함이 발생한 워드라인을 블록킹시키고, 선택부(170_m)는 제 2 인에이블 신호(PRENI_2)에 응답하여 대응되는 리던던시 워드라인 을 인에이블한다.
이하에서는 두 개의 워드라인이 인에이블되는 경우, 즉 제 1 메모리 블록(110)에서 하나의 워드라인이 인에이블되고 제 2 메모리 블록(150)에서 하나의 워드라인이 인에이블되는 경우를 설명한다.
예를 들어, 제 1 메모리 블록(110)의 셀 어레이(140_1)의 워드라인 및 제 2 메모리 블록(150)의 셀 어레이(180_1)의 워드라인이 인에이블되어야 하는데, 제 2 메모리 블록(150)의 셀 어레이(180_1)의 워드라인에 결함이 발생하여 셀 어레이(180_m)의 리던던시 워드라인으로 대체하여야 한다고 가정하자. 이 경우 로우 어드레스(RA)의 최상위 비트를 제외한 나머지 비트들을 이용할 수 있다. 예를 들어, 로우 어드레스(RA)의 최상위 비트가 '0'인 경우 제 1 메모리 블록(110)을 의미하고, 로우 어드레스(RA)의 최상위 비트가 '1'인 경우 제 2 메모리 블록(150)을 의미한다고 가정하자. 이 경우, 상기 최상위 비트들을 무시한 로우 어드레스(RA)는 제 1 메모리 블록(110)에서도 하나의 워드라인에 대응되고 제 2 메모리 블록(150)에서도 하나의 워드라인에 대응된다. 이하에서, 두 개의 워드라인이 인에이블되는 경우의 로우 어드레스(RA)는 상기 최상위 비트를 제외한 나머지 비트들을 의미한다.
제 1 메모리 블록(110)에서는 셀 어레이(140_1)의 워드라인에 결함이 없으므로 대응되는 워드라인이 인에이블된다. 그러나, 제 2 메모리 블록(150)에서는 로우 어드레스(RA)에 대응하는 셀 어레이(180_1)의 워드라인은 결함이 발생한 워드라인이므로, 신호 발생부(160_m)에서는 제 3 블록킹 신호(REDB_3) 및 제 2 인에이블 신호(PRENI_2)를 출력한다. 즉, 제 3 블록킹 신호(REDB_3) 및 제 2 인에이블 신 호(PRENI_2)는 인에이블된다. 제 3 블록킹 신호(REDB_3)가 인에이블되었으므로, 선택부(170_1)는 셀 어레이(180_1)의 결함이 발생한 워드라인을 블록킹시키고, 선택부(170_m)는 제 2 인에이블 신호(PRENI_2)에 응답하여 대응되는 리던던시 워드라인을 인에이블한다.
다음으로, 제 1 메모리 블록(110)의 셀 어레이(140_1)의 워드라인 및 제 2 메모리 블록(150)의 셀 어레이(180_1)의 워드라인이 인에이블되어야 하는데, 제 2 메모리 블록(150)의 셀 어레이(180_1)의 워드라인에 결함이 발생하여 제 1 메모리 블록(110)의 셀 어레이(140_n)의 리던던시 워드라인으로 대체하여야 한다고 가정하자. 이 경우 앞서 설명한 바와 같이 로우 어드레스(RA)의 최상위 비트를 제외한 나머지 비트들을 이용할 수 있다.
제 1 메모리 블록(110)에서는 셀 어레이(140_1)의 워드라인에 결함이 없으므로 대응되는 워드라인이 인에이블된다. 그러나, 제 2 메모리 블록(150)에서는 로우 어드레스(RA)에 대응하는 셀 어레이(180_1)의 워드라인인 결함이 발생한 워드라인이므로, 신호 발생부(120_n)에서는 제 2 블록킹 신호(REDB_2) 및 제 1 인에이블 신호(PRENI_1)를 출력한다. 즉, 제 2 블록킹 신호(REDB_2) 및 제 1 인에이블 신호(PRENI_1)는 인에이블된다. 제 2 블록킹 신호(REDB_2)가 인에이블되었으므로, 신호 제어부(190)는 제 3 블록킹 신호(REDB_3)가 인에이블되도록 제어한다. 제 3 블록킹 신호(REDB_3)가 인에이블되었으므로 선택부(170_1)는 셀 어레이(180_1)의 결함이 발생한 워드라인을 블록킹시키고, 선택부(130_n)는 제 1 인에이블 신호(PRENI_1)에 응답하여 대응되는 리던던시 워드라인을 인에이블한다.
도 2는 도 1의 신호 제어부(190)의 일 실시예를 도시한 도면이다.
도 1 및 도 2를 참조하면, 신호 제어부(190)는 제 1 NOR 게이트(210_1), 제 2 NOR 게이트(210_2), 제 3 NOR 게이트(210_3), 제 4 NOR 게이트(210_4), 제 1 트랜지스터(230_1), 제 2 트랜지스터(230_2), 제 3 트랜지스터(230_3) 및 제 4 트랜지스터(230_4)를 구비할 수 있다.
제 1 NOR 게이트(210_1)는 기준 신호(REF) 및 제 1 블록킹 신호(REDB_1)를 입력으로 하여 부정논리합 연산을 하여 출력한다. 제 2 NOR 게이트(210_2)는 기준 신호(REF) 및 제 2 블록킹 신호(REDB_2)를 입력으로 하여 부정논리합 연산을 하여 출력한다. 제 3 NOR 게이트(210_3)는 기준 신호(REF) 및 제 3 블록킹 신호(REDB_3)를 입력으로 하여 부정논리합 연산을 하여 출력한다. 제 4 NOR 게이트(210_4)는 기준 신호(REF) 및 제 4 블록킹 신호(REDB_4)를 입력으로 하여 부정논리합 연산을 하여 출력한다. 제 1 트랜지스터(230_1)는 제 1 단에 제 1 블록킹 신호(REDB_1)가 인가되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 제 4 NOR 게이트(210_4)의 출력이 인가된다. 제 2 트랜지스터(230_2)는 제 1 단에 제 2 블록킹 신호(REDB_2)가 인가되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 제 3 NOR 게이트(210_3)의 출력이 인가된다. 제 3 트랜지스터(230_3)는 제 1 단에 제 3 블록킹 신호(REDB_3)가 인가되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 제 2 NOR 게이트(210_2)의 출력이 인가된다. 제 4 트랜지스터(230_4)는 제 1 단에 제 4 블록킹 신호(REDB_4)가 인가되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 제 1 NOR 게이트(210_1)의 출력이 인가된다.
기준 신호는(REF)는 반도체 메모리 장치(100)가 액티브 동작을 수행하는 경우 제 1 논리 상태이고, 반도체 메모리 장치(100)가 프리차지 동작을 수행하는 경우 제 2 논리 상태일 수 있다. 이하에서, 제 1 논리 상태는 논리 로우 상태이고 제 2 논리 상태는 논리 하이 상태인 것으로 가정한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 필요에 따라 기준 신호(REF)의 논리 상태를 변경할 수 있다.
도 2에서 제 1 내지 제 4 블록킹 신호(REDB_1, REDB_2, REDB_3, REDB_4)는 제 2 논리 상태인 경우 인에이블 상태임을 의미한다. 예를 들어, 제 2 블록킹 신호(REDB_2)가 인에이블되고 기준 신호(REF)가 제 2 논리 상태라면, 제 3 트랜지스터(230_3)는 턴 온되므로 제 3 블록킹 신호(REDB_3)는 제 2 논리 상태가 되어 인에이블된다. 또한, 제 4 블록킹 신호(REDB_4)가 인에이블되고 기준 신호(REF)가 제 2 논리 상태라면, 제 1 트랜지스터(230_1)는 턴 온되므로 제 1 블록킹 신호(REDB_1)는 제 2 논리 상태가 되어 인에이블된다.
도 2에서는 도 1의 신호 제어부(190)의 일 실시예로서 4 개의 NOR 게이트(210_1, 210_2, 210_3, 210_4) 및 4 개의 트랜지스터(230_1, 230_2, 230_3, 230_4)를 이용하는 경우를 도시하였다. 그러나, 본 발명의 신호 제어부(190)는 도 2의 경우에 한정되는 것은 아니며, 제 2 블록킹 신호(REDB_2)가 인에이블되는 경우 제 3 블록킹 신호(REDB_3)가 인에이블되도록 제어하고, 제 4 블록킹 신호(REDB_4)가 인에이블되는 경우 제 1 블록킹 신호(REDB_1)가 인에이블되도록 제어할 수 있다면 다른 구성을 이용하여도 본 발명의 권리범위에 포함된다.
도 3은 도 1의 제 1 메모리 블록(110)의 신호 발생부(120_1)의 일 실시예를 도시한 도면이다. 도 3에서는 신호 발생부(120_1)를 도시하였으나, 제 1 메모리 블록(110)의 나머지 신호 발생부들도 도 3과 같이 구성하여 동일한 효과를 얻을 수 있다.
도 1 및 도 3을 참조하면, 신호 발생부(120_1)는 퓨즈 박스(310) 및 블록킹 신호 발생 수단(380)을 구비할 수 있다. 퓨즈 박스(310)는 로우 어드레스(RA)와 퓨즈(미도시)를 이용하여 제 1 인에이블 신호(PRENI) 및 퓨즈 정보 신호(FRA13B, FRA13)를 발생하여 출력한다. 제 1 인에이블 신호(PRENI)는 로우 어드레스(RA)와 퓨즈 정보가 일치하는 경우, 즉 결함이 발생한 워드라인의 로우 어드레스와 상기 퓨즈 정보가 일치하는 경우 인에이블된다. 퓨즈 정보 신호(FRA13B)는 로우 어드레스(RA)와 퓨즈 정보가 일치하는 경우, 상기 로우 어드레스(RA)에 대응하는 워드라인이 제 1 메모리 블록(110)에 포함되는 경우 인에이블되는 신호이다. 퓨즈 정보 신호(FRA13B)는 로우 어드레스(RA)와 퓨즈 정보가 일치하는 경우, 상기 로우 어드레스(RA)에 대응하는 워드라인이 제 2 메모리 블록(150)에 포함되는 경우 인에이블되는 신호이다. 그러므로, 퓨즈 정보 신호(FRA13B)와 퓨즈 정보 신호(FRA13)는 항상 반대의 논리 상태를 가진다. 즉, 퓨즈 정보 신호(FRA13B)가 인에이블되면 퓨즈 정보 신호(FRA13)는 디스에이블되고, 퓨즈 정보 신호(FRA13)가 인에이블되면 퓨즈 정보 신호(FRA13B)는 디스에이블된다.
블록킹 신호 발생 수단(380)은 제 1 인에이블 신호(PRENI_1), 블록 지시 신호(RA13<0>, RA13<1>) 및 퓨즈 정보 신호(FRA13, FRA13B)를 이용하여 제 1 블록킹 신호(REDB_1) 또는 제 2 블록킹 신호(REDB_2)를 출력한다. 블록 지시 신 호(RA13<0>, R13<1>)는 로우 어드레스(RA)에 대응하는 워드라인이 제 1 메모리 블록(110) 또는 제 2 메모리 블록(150)에 포함되는지를 의미하는 신호이다. 예를 들어, 로우 어드레스(RA)에 대응하는 워드라인이 제 1 메모리 블록(110)에 포함되는 경우 블록 지시 신호(RA13<0>)가 인에이블되고, 로우 어드레스(RA)에 대응하는 워드라인이 제 2 메모리 블록(150)에 포함되는 경우 블록 지시 신호(RA13<1>)가 인에이블될 수 있다. 블록 지시 신호(RA13<0>, R13<1>)는 앞서 설명한 바와 같이 로우 어드레스(RA)의 최상위 비트를 이용하여 인에이블 또는 디스에이블될 수 있다. 앞선 예와 같이, 로우 어드레스(RA)의 최상위 비트가 '0'인 경우 제 1 메모리 블록(110)을 의미하고, 로우 어드레스(RA)의 최상위 비트가 '1'인 경우 제 2 메모리 블록(150)을 의미한다고 가정하자. 이 경우, 상기 최상위 비트가 '0'인 경우 블록 지시 신호(RA13<0>)이 인에이블되고, 상기 최상위 비트가 '1'인 경우 블록 지시 신호(RA13<1>)이 인에이블된다. 두 개의 워드라인이 인에이블되는 경우에는 블록 지시 신호(RA13<0>, RA13<1>)가 모두 인에이블된다.
블록킹 신호 발생 수단(380)은 제 1 NAND 게이트(320), 제 1 인버터(330), 제 1 트랜지스터(340), 제 2 NAND 게이트(350), 제 2 인버터(360) 및 제 2 트랜지스터(370)를 포함할 수 있다. 제 1 NAND 게이트(320)는 제 1 인에이블 신호(PRENI_1), 블록 지시 신호(RA13<0>) 및 퓨즈 정보 신호(FRA13B)를 입력으로 하여 부정논리곱 연산을 하여 출력한다. 제 1 인버터(330)는 제 1 NAND 게이트(320)의 출력을 반전하여 출력한다. 제 1 트랜지스터(340)는 게이트와 제 1 인버터(330)의 출력단이 연결되고 제 1 단에 접지 전압(VSS)이 인가되며 제 2 단에서 제 1 블 록킹 신호(REDB_1)를 출력한다. 제 2 NAND 게이트(350)는 제 1 인에이블 신호(PRENI_1), 블록 지시 신호(RA13<1>) 및 퓨즈 정보 신호(FRA13)를 입력으로 하여 부정논리곱 연산을 하여 출력한다. 제 2 인버터(360)는 제 2 NAND 게이트(340)의 출력을 반전하여 출력한다. 제 2 트랜지스터(370)는 게이트와 제 2 인버터(360)의 출력단이 연결되고 제 1 단에 접지 전압(VSS)이 인가되며 제 2 단에서 제 2 블록킹 신호(REDB_2)를 출력한다.
다만, 본 발명이 도 3의 실시예에 한정되는 것은 아니며, 제 1 메모리 블록(110)의 워드라인에 결함이 발생하여 제 1 메모리 블록(110)의 리던던시 워드라인으로 대체하는 경우 제 1 블록킹 신호(REDB_1)를 인에이블시키고, 제 2 메모리 블록(150)의 워드라인에 결함이 발생하여 제 1 메모리 블록(110)의 리던던시 워드라인으로 대체하는 경우 제 2 블록킹 신호(REDB_2)를 인에이블시킬 수 있다면 다른 구성을 이용하여도 본 발명에 포함된다.
예를 들어, 셀 어레이(140_n)의 결함이 있는 워드라인의 로우 어드레스(RA)가 입력되고 리던던시 워드라인이 셀 어레이(140_1)에 포함되는 경우, 제 1 인에이블 신호(PRENI_1), 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 인에이블되고, 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 디스에이블된다. 도 3의 경우 제 1 인에이블 신호(PRENI_1), 퓨즈 정보 신호(FRA13B, FRA13) 및 블록 지시 신호(RA13<0>)는 제 1 논리 상태인 경우 디스에이블되고, 제 2 논리 상태인 경우 인에이블된다. 제 1 인에이블 신호(PRENI_1), 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 인에이블되어 제 2 논리 상태이므로, 제 1 NAND 게이 트(320)의 출력 신호는 제 1 논리 상태가 되고, 제 1 인버터(330)의 출력 신호는 제 2 논리 상태가 되며, 제 1 트랜지스터(340)는 턴 온된다. 그러므로, 제 1 블록킹 신호(REDB_1)가 제 1 논리 상태가 되어 인에이블된다.
그러나, 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 디스에이블되어 제 1 논리 상태이므로, 제 2 NAND 게이트(350)의 출력 신호는 제 2 논리 상태가 되고, 제 2 인버터(360)의 출력 신호는 제 1 논리 상태가 되며, 제 2 트랜지스터(370)는 턴 오프된다. 그러므로, 제 2 블록킹 신호(REDB_2)는 인에이블되지 않는다.
다음으로, 셀 어레이(180_m)의 결함이 있는 워드라인의 로우 어드레스(RA)가 입력되고 리던던시 워드라인이 셀 어레이(140_1)에 포함되는 경우, 제 1 인에이블 신호(PRENI_1), 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 인에이블되고, 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 디스에이블된다. 제 1 인에이블 신호(PRENI_1), 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 인에이블되어 제 2 논리 상태이므로, 제 2 NAND 게이트(350)의 출력 신호는 제 1 논리 상태가 되고, 제 2 인버터(360)의 출력 신호는 제 2 논리 상태가 되며, 제 2 트랜지스터(370)는 턴 온된다. 그러므로, 제 2 블록킹 신호(REDB_2)가 제 1 논리 상태가 되어 인에이블된다.
그러나, 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 디스에이블되어 제 1 논리 상태이므로, 제 1 NAND 게이트(320)의 출력 신호는 제 2 논리 상태가 되고, 제 1 인버터(330)의 출력 신호는 제 1 논리 상태가 되며, 제 1 트랜지스 터(340)는 턴 오프된다. 그러므로, 제 1 블록킹 신호(REDB_1)는 인에이블되지 않는다.
도 4는 도 1의 제 2 메모리 블록(150)의 신호 발생부(160_1)의 일 실시예를 도시한 도면이다. 도 4에서는 신호 발생부(160_1)를 도시하였으나, 제 2 메모리 블록(150)의 나머지 신호 발생부들도 도 3과 같이 구성하여 동일한 효과를 얻을 수 있다.
도 1, 도 3 및 도 4를 참조하면, 신호 발생부(120_1)는 퓨즈 박스(410) 및 블록킹 신호 발생 수단(480)을 구비할 수 있다. 퓨즈 박스(410)는 도 3의 퓨즈 박스(310)와 동일하게 동작하여 제 2 인에이블 신호(PRENI_2) 및 퓨즈 정보 신호(FRA13B, FRA13)를 발생하여 출력하므로 상세한 설명은 생략한다. 또한, 도 4의 퓨즈 정보 신호(FRA13B, FRA13) 및 블록 지시 신호(RA13<0>, R13<1>)는 도 3의 퓨즈 정보 신호(FRA13B, FRA13) 및 블록 지시 신호(RA13<0>, R13<1>)와 동일한 신호이므로 상세한 설명은 생략한다.
블록킹 신호 발생 수단(480)은 제 2 인에이블 신호(PRENI_2), 블록 지시 신호(RA13<0>, RA13<1>) 및 퓨즈 정보 신호(FRA13, FRA13B)를 이용하여 제 3 블록킹 신호(REDB_3) 또는 제 4 블록킹 신호(REDB_4)를 출력한다.
블록킹 신호 발생 수단(480)은 제 1 NAND 게이트(420), 제 1 인버터(430), 제 1 트랜지스터(440), 제 2 NAND 게이트(450), 제 2 인버터(460) 및 제 2 트랜지스터(470)를 포함할 수 있다. 제 1 NAND 게이트(420)는 제 2 인에이블 신호(PRENI_2), 블록 지시 신호(RA13<1>) 및 퓨즈 정보 신호(FRA13)를 입력으로 하여 부정논리곱 연산을 하여 출력한다. 제 1 인버터4330)는 제 1 NAND 게이트(420)의 출력을 반전하여 출력한다. 제 1 트랜지스터(440)는 게이트와 제 1 인버터(430)의 출력단이 연결되고 제 1 단에 접지 전압(VSS)이 인가되며 제 2 단에서 제 3 블록킹 신호(REDB_3)를 출력한다. 제 2 NAND 게이트(450)는 제 2 인에이블 신호(PRENI_2), 블록 지시 신호(RA13<0>) 및 퓨즈 정보 신호(FRA13B)를 입력으로 하여 부정논리곱 연산을 하여 출력한다. 제 2 인버터(460)는 제 2 NAND 게이트(440)의 출력을 반전하여 출력한다. 제 2 트랜지스터(470)는 게이트와 제 2 인버터(460)의 출력단이 연결되고 제 1 단에 접지 전압(VSS)이 인가되며 제 2 단에서 제 4 블록킹 신호(REDB_4)를 출력한다.
다만, 본 발명이 도 4의 실시예에 한정되는 것은 아니며, 제 2 메모리 블록(150)의 워드라인에 결함이 발생하여 제 2 메모리 블록(150)의 리던던시 워드라인으로 대체하는 경우 제 3 블록킹 신호(REDB_3)를 인에이블시키고, 제 1 메모리 블록(110)의 워드라인에 결함이 발생하여 제 2 메모리 블록(150)의 리던던시 워드라인으로 대체하는 경우 제 4 블록킹 신호(REDB_4)를 인에이블시킬 수 있다면 다른 구성을 이용하여도 본 발명에 포함된다.
예를 들어, 셀 어레이(180_n)의 결함이 있는 워드라인의 로우 어드레스(RA)가 입력되고 리던던시 워드라인이 셀 어레이(180_1)에 포함되는 경우, 제 2 인에이블 신호(PRENI_2), 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 인에이블되고, 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 디스에이블된다. 도 4의 경우에도 제 2 인에이블 신호(PRENI_2), 퓨즈 정보 신호(FRA13B, FRA13) 및 블 록 지시 신호(RA13<0>, RA13<1>)는 제 1 논리 상태인 경우 디스에이블되고, 제 2 논리 상태인 경우 인에이블된다. 제 2 인에이블 신호(PRENI_2), 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 인에이블되어 제 2 논리 상태이므로, 제 1 NAND 게이트(420)의 출력 신호는 제 1 논리 상태가 되고, 제 1 인버터(430)의 출력 신호는 제 2 논리 상태가 되며, 제 1 트랜지스터(440)는 턴 온된다. 그러므로, 제 3 블록킹 신호(REDB_3)가 제 1 논리 상태가 되어 인에이블된다.
그러나, 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 디스에이블되어 제 1 논리 상태이므로, 제 2 NAND 게이트(450)의 출력 신호는 제 2 논리 상태가 되고, 제 2 인버터(460)의 출력 신호는 제 1 논리 상태가 되며, 제 2 트랜지스터(470)는 턴 오프된다. 그러므로, 제 4 블록킹 신호(REDB_4)는 인에이블되지 않는다.
다음으로, 셀 어레이(140_n)의 결함이 있는 워드라인의 로우 어드레스(RA)가 입력되고 리던던시 워드라인이 셀 어레이(180_1)에 포함되는 경우, 제 2 인에이블 신호(PRENI_2), 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 인에이블되고, 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 디스에이블된다. 제 2 인에이블 신호(PRENI_2), 퓨즈 정보 신호(FRA13B) 및 블록 지시 신호(RA13<0>)는 인에이블되어 제 2 논리 상태이므로, 제 2 NAND 게이트(450)의 출력 신호는 제 1 논리 상태가 되고, 제 2 인버터(460)의 출력 신호는 제 2 논리 상태가 되며, 제 2 트랜지스터(470)는 턴 온된다. 그러므로, 제 3 블록킹 신호(REDB_3)가 제 1 논리 상태가 되어 인에이블된다.
그러나, 퓨즈 정보 신호(FRA13) 및 블록 지시 신호(RA13<1>)는 디스에이블되어 제 1 논리 상태이므로, 제 1 NAND 게이트(420)의 출력 신호는 제 2 논리 상태가 되고, 제 1 인버터(430)의 출력 신호는 제 1 논리 상태가 되며, 제 1 트랜지스터(440)는 턴 오프된다. 그러므로, 제 3 블록킹 신호(REDB_3)는 인에이블되지 않는다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 신호 제어부의 일 실시예를 도시한 도면이다.
도 3은 도 1의 제 1 메모리 블록의 신호 발생부의 일 실시예를 도시한 도면이다.
도 4는 도 1의 제 2 메모리 블록의 신호 발생부의 일 실시예를 도시한 도면이다.
Claims (10)
- 로우 어드레스에 응답하여 제 1 블록킹 신호, 제 2 블록킹 신호 및 제 1 인에이블 신호를 발생하고, 상기 제 1 블록킹 신호 및 상기 제 1 인에이블 신호에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블하는 제 1 메모리 블록;상기 로우 어드레스에 응답하여 제 3 블록킹 신호, 제 4 블록킹 신호 및 제 2 인에이블 신호를 발생하고, 상기 제 3 블록킹 신호 및 상기 제 2 인에이블 신호에 응답하여 대응하는 워드라인을 블록킹 또는 인에이블하는 제 2 메모리 블록; 및상기 제 1 메모리 블록과 상기 제 2 메모리 블록 사이에 연결되고, 상기 제 2 블록킹 신호가 인에이블되는 경우 상기 제 3 블록킹 신호가 인에이블되도록 제어하고, 상기 제 4 블록킹 신호가 인에이블되는 경우 상기 제 1 블록킹 신호가 인에이블되도록 제어하는 신호 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제 1 메모리 블록은,상기 제 2 메모리 블록의 워드라인을 상기 제 1 메모리 블록의 리던던시 워드라인으로 대체하는 경우 상기 제 2 블록킹 신호를 인에이블하고,상기 제 2 메모리 블록은,상기 제 1 메모리 블록의 워드라인을 상기 제 2 메모리 블록의 리던던시 워드라인으로 대체하는 경우 상기 제 4 블록킹 신호를 인에이블하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제 1 메모리 블록은,상기 로우 어드레스에 대응하는 상기 제 1 메모리 블록의 워드라인에 결함이 발생한 경우 인에이블되는 상기 제 1 블록킹 신호, 상기 로우 어드레스에 대응하는 상기 제 2 메모리 블록의 워드라인에 결함이 발생하여 상기 제 1 메모리 블록의 리던던시 워드라인으로 대체하는 경우 인에이블되는 상기 제 2 블록킹 신호 및 상기 제 1 메모리 블록의 리던던시 워드라인을 인에이블하기 위한 상기 제 1 인에이블 신호를 출력하는 적어도 하나의 신호 발생부; 및상기 제 1 블록킹 신호 및 제 1 인에이블 신호가 인에이블되는 경우, 상기 제 1 메모리 블록의 워드라인들 중 상기 리던던시 워드라인만 인에이블 하고 나머지 워드라인들은 블록킹하는 적어도 하나의 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 신호 발생부는,상기 로우 어드레스와 퓨즈를 이용하여 상기 제 1 인에이블 신호 및 퓨즈 정보 신호를 출력하는 퓨즈 박스; 및상기 제 1 인에이블 신호, 상기 로우 어드레스가 상기 제 1 메모리 블록 또는 상기 제 2 메모리 블록에 포함되는지 의미하는 블록 지시 신호 및 상기 퓨즈 정보 신호를 이용하여 상기 제 1 블록킹 신호 또는 상기 제 2 블록킹 신호를 출력하 는 블록킹 신호 발생 수단을 구비하고,상기 블록 지시 신호는,상기 반도체 메모리 장치에서 두 개의 워드라인을 인에이블하는 경우에는 항상 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 블록킹 신호 발생 수단은,상기 제 1 인에이블 신호, 상기 로우 어드레스가 상기 제 1 메모리 블록에 포함하는 경우 인에이블되는 상기 블록 지시 신호 및 상기 퓨즈 정보 신호를 입력으로 하는 제 1 NAND 게이트;상기 제 1 NAND 게이트의 출력을 반전하여 출력하는 제 1 인버터;게이트와 상기 제 1 인버터의 출력단이 연결되고 제 1 단에 접지 전압이 인가되며 제 2 단에서 상기 제 1 블록킹 신호를 출력하는 제 1 트랜지스터;상기 제 1 인에이블 신호, 상기 로우 어드레스가 상기 제 2 메모리 블록에 포함하는 경우 인에이블되는 상기 블록 지시 신호 및 상기 퓨즈 정보 신호를 입력으로 하는 제 2 NAND 게이트;상기 제 2 NAND 게이트의 출력을 반전하여 출력하는 제 2 인버터; 및게이트와 상기 제 2 인버터의 출력단이 연결되고 제 1 단에 접지 전압이 인가되며 제 2 단에서 상기 제 2 블록킹 신호를 출력하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제 2 메모리 블록은,상기 로우 어드레스에 대응하는 상기 제 2 메모리 블록의 워드라인에 결함이 발생한 경우 인에이블되는 상기 제 3 블록킹 신호, 상기 로우 어드레스에 대응하는 상기 제 1 메모리 블록의 워드라인에 결함이 발생하여 상기 제 2 메모리 블록의 리던던시 워드라인으로 대체하는 경우 인에이블되는 상기 제 4 블록킹 신호 및 상기 제 2 메모리 블록의 리던던시 워드라인을 인에이블하기 위한 상기 제 2 인에이블 신호를 출력하는 적어도 하나의 신호 발생부; 및상기 제 3 블록킹 신호 및 제 2 인에이블 신호가 인에이블되는 경우, 상기 제 2 메모리 블록의 워드라인들 중 상기 리던던시 워드라인만 인에이블 하고 나머지 워드라인들은 블록킹하는 적어도 하나의 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 신호 발생부는,상기 로우 어드레스와 퓨즈를 이용하여 상기 제 2 인에이블 신호 및 퓨즈 정보 신호를 출력하는 퓨즈 박스; 및상기 제 2 인에이블 신호, 상기 로우 어드레스가 상기 제 1 메모리 블록 또는 상기 제 2 메모리 블록에 포함되는지 의미하는 블록 지시 신호 및 상기 퓨즈 정보 신호를 이용하여 상기 제 3 블록킹 신호 또는 상기 제 4 블록킹 신호를 출력하는 블록킹 신호 발생 수단을 구비하고,상기 블록 지시 신호는,상기 반도체 메모리 장치에서 두 개의 워드라인을 인에이블하는 경우에는 항상 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항에 있어서, 상기 블록킹 신호 발생 수단은,상기 제 2 인에이블 신호, 상기 로우 어드레스가 상기 제 2 메모리 블록에 포함하는 경우 인에이블되는 상기 블록 지시 신호 및 상기 퓨즈 정보 신호를 입력으로 하여 부정논리곱 연산을 하여 출력하는 제 1 NAND 게이트;상기 제 1 NAND 게이트의 출력을 반전하여 출력하는 제 1 인버터;게이트와 상기 제 1 인버터의 출력단이 연결되고 제 1 단에 접지 전압이 인가되며 제 2 단에서 상기 제 3 블록킹 신호를 출력하는 제 1 트랜지스터;상기 제 2 인에이블 신호, 상기 로우 어드레스가 상기 제 1 메모리 블록에 포함하는 경우 인에이블되는 상기 블록 지시 신호 및 상기 퓨즈 정보 신호를 입력으로 하여 부정논리곱 연산을 하여 출력하는 제 2 NAND 게이트;상기 제 2 NAND 게이트의 출력을 반전하여 출력하는 제 2 인버터; 및게이트와 상기 제 2 인버터의 출력단이 연결되고 제 1 단에 접지 전압이 인가되며 제 2 단에서 상기 제 4 블록킹 신호를 출력하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 신호 제어부는,기준 신호 및 상기 제 1 블록킹 신호를 입력으로 하여 부정논리합 연산을 하 여 출력하는 제 1 NOR 게이트;상기 기준 신호 및 상기 제 2 블록킹 신호를 입력으로 하여 부정논리합 연산을 하여 출력하는 제 2 NOR 게이트;상기 기준 신호 및 상기 제 3 블록킹 신호를 입력으로 하여 부정논리합 연산을 하여 출력하는 제 3 NOR 게이트;상기 기준 신호 및 상기 제 4 블록킹 신호를 입력으로 하여 부정논리합 연산을 하여 출력하는 제 4 NOR 게이트;제 1 단에 상기 제 1 블록킹 신호가 인가되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 제 4 NOR 게이트의 출력이 인가되는 제 1 트랜지스터;제 1 단에 상기 제 2 블록킹 신호가 인가되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 제 3 NOR 게이트의 출력이 인가되는 제 2 트랜지스터;제 1 단에 상기 제 3 블록킹 신호가 인가되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 제 2 NOR 게이트의 출력이 인가되는 제 3 트랜지스터; 및제 1 단에 상기 제 4 블록킹 신호가 인가되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 제 1 NOR 게이트의 출력이 인가되는 제 4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 기준 신호는,상기 반도체 메모리 장치가 액티브 동작을 수행하는 경우 제 1 논리 상태이고, 상기 반도체 메모리 장치가 프리차지 동작을 수행하는 경우 제 2 논리 상태인 것을 특징으로 하는 반도체 메모리 장치.
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