KR20080026398A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20080026398A
KR20080026398A KR1020060091374A KR20060091374A KR20080026398A KR 20080026398 A KR20080026398 A KR 20080026398A KR 1020060091374 A KR1020060091374 A KR 1020060091374A KR 20060091374 A KR20060091374 A KR 20060091374A KR 20080026398 A KR20080026398 A KR 20080026398A
Authority
KR
South Korea
Prior art keywords
signal
output
fuse
redundancy
switch
Prior art date
Application number
KR1020060091374A
Other languages
English (en)
Other versions
KR100827659B1 (ko
Inventor
김동민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060091374A priority Critical patent/KR100827659B1/ko
Priority to US11/902,114 priority patent/US20080068905A1/en
Publication of KR20080026398A publication Critical patent/KR20080026398A/ko
Application granted granted Critical
Publication of KR100827659B1 publication Critical patent/KR100827659B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 복수개의 칼럼 선택 신호 라인들 각각에 대응되는 메모리 셀들과 소정 개수의 제1 데이터 입출력 라인들 사이에 데이터를 입출력하는 복수개의 셀 어레이, n개의 리던던시 칼럼 선택 신호 라인들 각각에 대응되는 리던던시 메모리 셀들과 소정 개수의 리던던시 데이터 입출력 라인들 사이에 데이터를 입출력하는 리던던시 셀 어레이, 2m 개의 스위치 제어신호들 각각에 응답하여 복수개의 그룹 각각의 소정 개수의 제2 데이터 입출력 라인들과 복수개의 셀 어레이 각각의 소정개수의 제1 데이터 입출력 라인들 또는 소정 개수의 리던던시 데이터 입출력 라인들 각각의 사이에 데이터를 전송하는 2m 개의 스위칭 회로, 제1 퓨즈들을 구비하고, 제1 퓨즈들을 프로그래밍하여 n개의 리던던시 칼럼 선택 신호 라인들 각각을 지정하기 위한 n개의 리던던시 칼럼 인에이블 신호들을 각각 발생하는 n개의 퓨즈 박스, m개의 제2 퓨즈들을 구비하고 제2 퓨즈들을 프로그래밍하여 n개의 리던던시 칼럼 인에이블 신호들 각각이 대체되는 복수개의 셀 어레이 블록을 지정하기 위한 스위치 선택 신호들을 발생하는 n개의 스위치 선택 신호 발생부, 및 n개의 리던던시 칼럼 인에이블 신호들 각각과 스위치 선택 신호들 중 대응하는 스위치 선택 신호를 조합하여 2m 개의 스위치 제어 신호를 발생하는 n개의 제어신호 발생부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치. {Semiconductor memory device.}
도1 은 종래의 리던던시 데이터 라인을 구비한 반도체 메모리 장치를 나타내는 블록도이다.
도2 는 도1 의 퓨즈 박스의 블록도이다.
도3 은 도2 의 퓨즈부에 대한 회로도이다.
도4 는 도1 의 스위칭 퓨즈부를 나타내는 회로도이다.
도5 는 도1 의 스위치 회로를 나타내는 회로도이다.
도6a 는 본 발명에 따른 블록 선택 신호 발생부의 블록도이다.
도6b 는 도6a 의 선택 퓨즈부를 나타내는 회로도이다.
도7 은 본 발명에 따른 제어 신호 발생부를 나타내는 회로도이다.
도8 은 본 발명에 따른 스위치부를 나타내는 도면이다.
도9 는 본 발명에 따른 리던던시 데이터 라인을 구비한 반도체 메모리 장치를 나타내는 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 데이터 라인 을 선택하기 위한 퓨즈의 개수를 절감하고, 리페어 시간을 단축하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 제조 시에 수많은 단위 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 생산성 측면에서 비효율적이다. 따라서, 현재는 메모리 소자 내에 미리 제조해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 소자를 되살려 주는 방식으로 수율(yield)을 향상시키고 비용을 절감하고 있다.
리던던시 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 리던던시 로우(redundancy low)와 리던던시 칼럼(redundancy column)을 미리 제조해둠으로서, 결함이 발생된 불량 메모리 셀이 존재하는 메모리 셀의 로우 또는 칼럼을 리던던시 로우 또는 리던던시 칼럼으로 대체하는 방식으로 진행된다. 예를 들어, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀이 발견되면, 해당하는 어드레스를 리던던시 셀의 어드레스로 바꾸어 주는 프로그램 동작을 내부회로에서 수행하게 된다. 따라서, 반도체 메모리 장치 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 불량 라인을 액세스하는 대신에 리던던시 라인을 액세스하도록 하는 것이다.
상기한 바와 같이 셀 어레이마다 리던던시 칼럼 또는 리던던시 로우를 구비하여 불량 메모리 셀에 대한 칼럼 또는 로우를 대체하는 경우, 해당 셀 어레이에 리던던시 칼럼 또는 리던던시 로우의 개수보다 많은 수의 불량이 발생하면 다른 셀 어레이에 불량이 없다하더라도 불량품으로 처리될 수밖에 없었다.
그러나 최근의 반도체 메모리 장치는 소정 개수의 셀 어레이마다 리던던시 셀 어레이를 구비하는 리페어 단위를 구성한다. 이와 같이 리던던시 셀 어레이를 구비하는 리페어 단위에서는 특정 셀 어레이에 많은 개수의 불량이 발생하더라도 리던던시 셀 어레이가 대체할 수 있는 개수이면 모두 리페어 할 수 있다. 즉 리던던시 셀의 활용성을 높여 반도체 메모리 장치의 불량률을 줄인다.
상기한 리던던시 셀 어레이를 구비하는 반도체 메모리 장치는 불량 메모리 셀에 대한 칼럼 또는 로우를 리던던시 칼럼 또는 리던던시 로우로 대체할 뿐만 아니라 데이터 라인까지 리던던시 데이터 라인으로 대체하여야 한다.
도1 은 종래의 리던던시 셀 어레이를 구비한 반도체 메모리 장치를 나타내는 블록도이다. 도시된 바와 같이 4개의 셀 어레이(10 ~ 13)에 대해 하나의 리던던시 셀 어레이(20)를 구비하여 리페어 단위를 구성하고 있다. 각각의 셀 어레이(10 ~ 13)는 복수개의 워드 라인(WL)과 복수개의 비트 라인(BL) 사이에 각각 복수개의 메모리 셀(MC)을 구비한다. 외부에서 인가되는 어드레스(ADD)의 로우 어드레스에 의해 선택된 워드 라인(WL)상의 메모리 셀들(MC)이 활성화 되고, 칼럼 어드레스에 의해 선택되는 칼럼 선택 라인(CSL0 ~ CSL7)에 의해 소정 개수의 비트 라인(BL)이 활성화되어 활성화 된 메모리 셀들(MC)중 소정 개수의 메모리 셀들이 제1 데이터 입출력 라인(IO10 ~ IO17)과 연결된다. 각각의 칼럼 선택 라인(CSL0 ~ CSL7)은 하나의 비트 라인(BL)만을 활성화할 수도 있으나, 동시에 여러개의 비트 라인(BL)을 활 성화할 수도 있다. 여기서는 하나의 칼럼 선택 라인(CSL0 ~ CSL7)이 선택되면 각 셀어레이에서 8개의 비트 라인(BL)이 활성화되는 것으로 설정하였다. 또한 각각의 셀 어레이(10 ~ 13)는 블록 단위로 구성되어, 하나의 칼럼 선택 라인(CSL0 ~ CSL7)에 의해 각 블록의 비트 라인(BL)이 활성화 된다. 도1 에서 셀 어레이(10 ~ 13)는 각각 2개의 블록을 구비하여, 하나의 칼럼 선택 라인(CSL0 ~ CSL7)에 의해 각각의 블록에서 4개의 비트 라인(BL)이 활성화 된다.
리던던시 셀 어레이(20)는 복수개의 리던던시 워드 라인(RWL)과 복수개의 리던던시 비트 라인(RBL) 사이에 각각 복수개의 리던던시 메모리 셀(RMC)을 구비하여, 각 셀 어레이(10 ~ 13)의 불량 메모리 셀을 대체하도록 한다. 외부에서 인가되는 어드레스(ADD)에 의해 선택되는 메모리 셀(MC)이 불량 메모리 셀인 경우, 반도체 메모리 장치는 해당 블록의 칼럼 선택 라인(CSL0 ~ CSL7)을 비활성화하고, 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)을 활성화하여 선택된 메모리 셀(MC)을 리던던시 메모리 셀(RMC)로 대체한다. 셀 어레이(10 ~ 13)에서 하나의 칼럼 선택 라인(CSL0 ~ CSL7)에 의해 활성화되는 블록당 비트 라인(BL)의 개수는 4개이므로, 리던던시 셀 어레이(20)도 하나의 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)에 의해 선택되는 리던던시 비트 라인(RBL)도 4개이다. 따라서 불량 메모리 셀(MC)에 의해 칼럼 선택 라인(CSL0 ~ CSL7)이 리던던시 칼럼 선택 라인(CSL0 ~ CSL11)으로 대체되면 4개의 메모리 셀(MC)이 4개의 리던던시 메모리 셀(RMC)로 대체되게 된다.
제1 데이터 입출력 라인(IO10 ~ IO17)은 셀 어레이(10 ~ 13)의 선택된 메모리 셀들(MC)과 연결되어 데이터를 입출력한다. 그리고 리던던시 데이터 입출력 라 인(RIO)은 리던던시 셀 어레이(20)의 선택된 리던던시 메모리 셀들(RMC)과 연결되어 데이터를 입출력 한다. 각 셀 어레이(10 ~ 13)의 블록 또는 리던던시 셀 어레이(20)는 4비트 단위로 데이터가 입출력되므로 제1 데이터 입출력 라인(IO10 ~ IO17)과 리던던시 데이터 입출력 라인(RIO)도 4비트 단위로 구성된다.
스위칭 회로(30 ~ 37)는 라인 선택 신호(Mux_E0 ~ Mux_E7)에 응답하여 제1 데이터 입출력 라인(IO10 ~ IO17)과 리던던시 데이터 입출력 라인(RIO)을 선택적으로 제2 데이터 입출력 라인(IO20 ~ IO27)과 연결한다.
퓨즈 박스(23-1 ~ 23-12)는 리던던시 셀 어레이(20)의 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)의 개수와 동일한 개수가 구비된다. 퓨즈 박스(23-1 ~ 23-12)는 해당 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 대체하여야할 블록의 칼럼 선택 라인(CSL0 ~ CSL7)에 대한 어드레스(ADD)를 내장된 퓨즈의 절단 상태에 의해 지정한다. 즉 퓨즈 박스(23-1 ~ 23-12)는 불량 메모리 셀(MC)에 대한 블록과 칼럼 선택 라인(CSL0 ~ CSL7)의 어드레스가 퓨즈에 의해 지정되어 외부에서 인가되는 어드레스(ADD)와 비교하여 일치하면 대체되어야 할 리던던시 칼럼 선택 라인(RCSL0)을 지정하는 리던던시 칼럼 선택 신호(RCSLPi)를 출력한다. 도1 에서 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 12개이므로 퓨즈 박스(23-1 ~ 23-12)도 12개이며, 각각의 퓨즈 박스(23-1 ~ 23-12)는 각각 해당 리던던시 칼럼 선택 신호(RCSLP0 ~ RCSLP11)를 출력한다.
제어부(25)는 외부로부터 인가되는 명령(COM)에 응답하여 칼럼 선택 라인 활성화 시점을 지정하는 칼럼 선택 라인 인에이블 신호(PCSLE)를 출력한다.
스위칭 퓨즈부(40 ~ 47)는 리던던시 칼럼 선택 신호(RCSLPi)와 칼럼 선택 라인 인에이블 신호(PCSLE)에 응답하여 스위칭 회로(30 ~ 37)를 제어하기 위한 라인 선택 신호(Mux_E0 ~ Mux_E7)를 출력한다.
도2 는 도1 의 퓨즈 박스(23-1 ~ 23-12)의 블록도이다.
마스터 퓨즈(50)는 퓨즈 박스(23-1 ~ 23-12)의 사용 여부를 결정하는 퓨즈로서 퓨즈 박스를 사용하지 않는 경우에는 퓨즈 박스 디스에이블 신호(PFD)를 출력한다.
복수개의 퓨즈부(51 ~ 56)는 불량 메모리 셀(MC)에 대한 어드레스(ADD)로서 블록과 칼럼 선택 라인(CSL0 ~ CSL7)을 설정한다. 도1 에서 총 블록의 개수는 8개이며 각각의 블록에서 칼럼 선택 라인(CSL0 ~ CSL7)이 8개 이므로, 도2 에서 퓨즈부(51 ~ 56)는 6개가 구비되어 있다.
퓨즈 코딩부(60)는 퓨즈부(51 ~ 56)에 의해 설정된 불량 메모리 셀에 대한 어드레스와 외부에서 인가되는 어드레스(ADD)를 비교하여 일치하면 해당 신호를 출력한다. 어드레스(ADD)와 퓨즈부((51, 52), (53, 54), (55, 56)) 2개씩을 비교하여 일치하면 "하이"레벨의 신호를 출력한다.
3개의 NMOS 트랜지스터(N11 ~ N13)는 퓨즈 박스 디스에이블 신호(PFD)에 응답하여 퓨즈 박스(23-1 ~ 23-12)를 디스에이블 한다. 즉 퓨즈 박스 디스에이블 신호(PFD)가 "하이"레벨을 가지면 NMOS 트랜지스터(N11 ~ N13)가 턴 온 되어 낸드 게이트(Nand11)에는 "로우"레벨의 신호만이 인가된다. 퓨즈 박스 디스에이블 신호(PFD)가 "로우"레벨이면 NMOS 트랜지스터(N11 ~ N13)가 턴 오프 되어 낸드 게이 트(Nand11)는 퓨즈 코딩부(60)에서 출력되는 신호를 인가받아 부정 논리 곱하여 출력한다. 인버터(Inv11)는 낸드 게이트(Nand11)에서 인가되는 신호를 반전하여 리던던시 칼럼 선택 신호(RCSLPi)를 출력한다.
도3 은 도2 의 퓨즈부에 대한 회로도이다.
반도체 메모리 장치에 전원이 인가되면 퓨즈부(51)는 반전된 전원 안정화 신호(VcchB)를 인가받는다. 반전된 전원 안전화 신호(VcchB)는 반도체 장치에 소정 레벨 이상의 전압으로 전원이 인가되면 "로우"레벨로 인가되는 신호이다.
퓨즈(F21)가 절단되지 않은 상태에서 PMOS 트랜지스터(P21)와 NMOS 트랜지스터(N21)는 반전된 전원 안정화 신호(VcchB)를 반전하여 출력한다.
인버터(Inv22)와 NMOS 트랜지스터(N23)는 래치(latch)로서 제1 노드(Node1)의 신호를 반전하고 래치하여 출력한다.
전송 게이트(TG21)는 마스터 퓨즈부(60)에서 출력되는 퓨즈 박스 디스에이블 신호(PFD)에 응답하여 제1 노드(Node1)의 신호를 반전 퓨즈 신호(FAI0B)를 출력한다. 전송 게이트(TG22)는 퓨즈 박스 디스에이블 신호(PFD)에 응답하여 인버터(Inv22)의 출력을 퓨즈 신호(FAI0B)로서 출력한다.
마스터 퓨즈부(60)에서 퓨즈 박스 디스에이블 신호(PFD)가 "로우"레벨이면 퓨즈부(51)는 제1 노드(Node1)의 신호를 반전 퓨즈 신호(FAI0B)로서 출력하고, 인버터(Inv22)의 출력을 퓨즈 신호(FAI0)로서 출력한다. 그러나 퓨즈 박스 디스에이블 신호(PFD)가 "하이"레벨이면 전송 게이트(TG21, TG22)는 제1 노드(Node1)의 신호와 인버터(Inv22)의 출력을 전송하지 않고, 퓨즈 박스 디스에이블 신호(PFD)에 응답하여 턴 온 되는 NMOS트랜지스터(N22, N24)에 의해 "로우"레벨의 퓨즈 신호(FAI0)와 반전 퓨즈 신호(FAI0B)를 출력한다.
퓨즈 박스 디스에이블 신호(PFD)가 "로우"레벨로 인가되고 퓨즈(F21)가 절단되지 않은 경우에 제1 노드(Node1)는 반전된 전원 안전화 신호(VcchB)를 반전하여 "하이"레벨이 된다. 따라서 퓨즈 신호(FAI0)는 "로우"레벨로 출력되고, 반전 퓨즈 신호(FAI0B)는 "하이"레벨로 출력된다. 그리고 퓨즈(F21)가 절단된 경우에 제1 노드(Node1)가 "로우"레벨이므로 퓨즈 신호(FAI0)는 "하이"레벨로 출력되고, 반전 퓨즈 신호(FAI0B)는 "로우"레벨로 출력된다.
도4 는 도1 의 스위칭 퓨즈부를 나타내는 회로도이다.
스위칭 퓨즈부(40 ~ 47)는 스위칭 회로(30 ~ 37)를 각각 제어하기 위하여 스위칭 회로(30 ~ 37)의 개수만큼 구비된다. 도1 을 참조로 하면 스위칭 퓨즈부(40 ~ 47)는 8개가 구비된다.
스위칭 퓨즈부(40 ~ 47)는 각각 직렬로 연결된 NMOS 트랜지스터(N31 ~ N3i)와 퓨즈(F31 ~ F3i)를 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)의 개수만큼 구비한다. 각각의 NMOS 트랜지스터(N31 ~ N3i)는 복수개의 퓨즈 박스(23-1 ~ 23-12)에서 각각 출력되는 리던던시 칼럼 선택 신호(RCSLP0 ~ RCSLPi)에 응답하여 턴 온 된다. 퓨즈(F31 ~ F3i)는 대체해야하는 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)에 대한 퓨즈만을 남겨두고 나머지 퓨즈는 모두 절단 된다. 도1 에서 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 12개이므로, NMOS 트랜지스터(N31 ~ N3i)와 퓨즈(F31 ~ F3i)도 각각 12개씩으로 구비된다. 그리고 동일한 블록에서 복수개의 불량 메모리 셀(MC)이 존재하는 경우에는 각기 다른 리던던시 메모리 셀(RMC)로 대체되지만 선택되는 데이터 라인은 동일하게 리던던시 데이터 입출력 라인(RIO)이 선택되어야 한다.
PMOS 트랜지스터(P30)와 NMOS 트랜지스터(N30)는 칼럼 선택 라인(CSL)을 활성화시키는 칼럼 선택 라인 인에이블 신호(PCSLE)에 응답하여 스위칭 퓨즈부를 인에이블 한다. 칼럼 선택 라인 인에이블 신호(PCSLE)가 "로우"레벨이면 PMOS 트랜지스터(P30)는 턴 온 되고, NMOS 트랜지스터(N30)는 턴 오프가 되므로 두 개의 인버터(Inv21, Inv22)로 구성된 래치에 의해 반전되어 출력되는 라인 선택 신호(Mux_En)는 "로우"레벨이 된다. 칼럼 선택 라인 인에이블 신호(PCSLE)가 "하이"레벨이면 PMOS 트랜지스터(P30)는 턴 오프 되고, NMOS 트랜지스터(N30)는 턴 온 된다. 예를 들어 셀 어레이(30)의 두 번째 블록에서 불량 메모리 셀(MC)이 있는 칼럼 선택 라인(CSL0 ~ CSL7)이 리던던시 셀 어레이(20)의 첫 번째, 두 번째, 네 번째 리던던시 칼럼 선택 라인(RCSL0, RCSL1, RCSL3)로 대체되는 경우에 스위칭 퓨즈부(41)의 퓨즈(F31, F32, F34)를 제외한 나머지 퓨즈(F33, F35 ~ F38)를 절단한다. 따라서 리던던시 셀 어레이(20)의 첫 번째, 두 번째, 네 번째 리던던시 칼럼 선택 라인(RCSL0, RCSL1, RCSL3)이 활성화되면, 스위칭 퓨즈부(41)는 "하이"레벨의 라인 선택 신호(Mux_E1)를 출력한다. 그리고 스위칭 퓨즈부(40 ~ 47)의 해당 블록에 불량 메모리 셀이 없는 경우에는 모든 퓨즈(F31 ~ F38)를 절단하여 항상 "로우"레벨의 라인 선택 신호(Mux_E1)를 출력한다.
도5 는 도1 의 스위치 회로를 나타내는 회로도이다.
스위칭 회로(30 ~ 37)는 입출력 신호(IOSn)에 응답하여 제1 데이터 입출력 라인 쌍(IO1n, IO1nB)을 제2 데이터 입출력 라인 쌍(DIO, DIOB)과 연결하는 전송 개이트(TG41, TG42)와, 라인 선택 신호(Mux_En)에 응답하여 리던던시 데이터 입출력 라인 쌍(RIO, RIOB)을 제2 데이터 입출력 라인 쌍(IO2n, IO2nB)을 연결하는 전송 게이트(TG51, TG52)를 구비한다. 여기서 입출력 신호(IOSn)는 라인 선택 신호(Mux_En)를 반전하여 사용할 수도 있으며, 별도의 회로를 구성하여 발생하는 신호를 사용할 수도 있다.
상기한 바와 같이 종래의 반도체 메모리 장치는 불량 메모리 셀을 대체하여 리던던시 메모리 셀이 사용되는 경우 리던던시 데이터 입출력 라인을 사용하기 위하여 각각 스위칭 회로에 대해 스위칭 퓨즈부를 구비하고 있다. 그리고 각각의 스위칭 퓨즈부는 리던던시 칼럼의 개수만큼 퓨즈를 구비해야 하였으므로 많은 수의 퓨즈로 인해 반도체 메모리 장치의 레이아웃(Layout)에 어려움이 있었다. 그리고 리던던시 메모리 셀이 사용되는 경우에는 리던던시 칼럼 선택 라인에 해당하는 퓨즈를 제외한 나머지 퓨즈를 모두 절단하고, 리던던시 칼럼이 사용되지 않는 경우에는 많은 수의 퓨즈를 모두 절단하여야 하므로 데이터 입출력 라인에 대한 리페어 시간이 길어지는 문제가 있었다.
본 발명의 목적은 데이터 입출력 라인을 리페어하기 위한 퓨즈 개수를 절감하고, 리페어 시간을 단축하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 칼럼 선택 신호 라인들 각각에 대응되는 메모리 셀들과 소정 개수의 제1 데이터 입출력 라인들 사이에 데이터를 입출력하는 복수개의 셀 어레이, n개의 리던던시 칼럼 선택 신호 라인들 각각에 대응되는 리던던시 메모리 셀들과 소정 개수의 리던던시 데이터 입출력 라인들 사이에 데이터를 입출력하는 리던던시 셀 어레이, 2m 개의 스위치 제어신호들 각각에 응답하여 복수개의 그룹 각각의 소정 개수의 제2 데이터 입출력 라인들과 복수개의 셀 어레이 각각의 소정개수의 제1 데이터 입출력 라인들 또는 소정 개수의 리던던시 데이터 입출력 라인들 각각의 사이에 데이터를 전송하는 2m 개의 스위칭 회로, 제1 퓨즈들을 구비하고, 제1 퓨즈들을 프로그래밍하여 n개의 리던던시 칼럼 선택 신호 라인들 각각을 지정하기 위한 n개의 리던던시 칼럼 인에이블 신호들을 각각 발생하는 n개의 퓨즈 박스, m개의 제2 퓨즈들을 구비하고 제2 퓨즈들을 프로그래밍하여 n개의 리던던시 칼럼 인에이블 신호들 각각이 대체되는 복수개의 셀 어레이 블록을 지정하기 위한 스위치 선택 신호들을 발생하는 n개의 스위치 선택 신호 발생부, 및 n개의 리던던시 칼럼 인에이블 신호들 각각과 스위치 선택 신호들 중 대응하는 스위치 선택 신호를 조합하여 2m 개의 스위치 제어 신호를 발생하는 n개의 제어신호 발생부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 스위치 선택 신호 발생부는 스위치 선택 신호 발생부의 사용 여부를 지정하는 마스터 선택 퓨즈를 구비하여 마스터 선택 퓨즈의 절단 상태에 응답하여 블록 퓨즈 디스에이블 신호를 출력하는 마스터 선택 퓨즈부, 및 제2 퓨즈의 절단 상태에 응답하여 각각 스위치 선택 신호와 반전 스위 치 선택 신호를 출력하는 m개의 선택 퓨즈부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어신호 발생부는 2m 개의 병렬로 연결된 스위치 선택 라인들을 구비하여 스위치 선택 신호 또는 반전 스위치 선택 신호에 응답하여 하나의 스위치 선택 라인만을 활성화하는 블록 선택부, 및 각각 스위치 선택 라인의 출력 신호와 리던던시 칼럼 선택 신호에 응답하여 스위치 제어 신호를 출력하는 제어 신호 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 스위치 선택 라인은 각각 다른 조합을 가지는 선택 퓨즈 신호 또는 반전 퓨즈 선택 신호를 각각 인가받아 턴 온되는 m개의 직렬 연결된 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어 신호 출력부는 2m 개의 스위치 선택 라인의 출력 신호 각각과 스위치 선택 신호 발생부에 대응하는 퓨즈 박스에서 출력되는 리던던시 칼럼 선택 신호를 각각 논리곱하여 스위치 제어 신호 출력하는 2m 개의 앤드 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 스위칭 회로는 스위치 제어 신호에 응답하여 소정 개수의 제1 데이터 입출력 라인들을 소정 개수의 제2 데이터 입출력 라인들과 각각 연결하는 제1 전송 게이트부, 및 반전된 스위치 제어 신호에 응답하여 소정 개수의 리던던시 데이터 입출력 라인들을 소정 개수의 제2 데이터 입출력 라인들과 각각 연결하는 제2 전송 게이트부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 퓨즈 박스는 퓨즈 박스의 사용 여부를 지정하는 마스터 퓨즈를 구비하여 마스터 퓨즈의 절단 상태에 응답하여 퓨즈 박스 디스에이블 신호를 출력하는 마스터 퓨즈부, 제1 퓨즈의 절단 상태에 응답하여 각각 선택 신호와 반전 선택 신호를 출력하는 복수개의 퓨즈부, 외부에서 인가되는 어드레스와 퓨즈부에서 각각 출력되는 선택 신호와 반전 선택 신호를 비교하여 일치 여부를 출력하는 퓨즈 코딩부, 및 퓨즈 박스 디스에이블 신호에 응답하여 퓨즈 코딩부의 출력을 인가받아 부정 논리곱하여 출력하는 리던던시 칼럼 선택 신호 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부에서 인가되는 명령에 응답하여 칼럼 선택 라인 활성화 시점을 나타내는 칼럼 선택 라인 인에이블 신호를 출력하는 제어부를 추가로 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
종래의 반도체 메모리 장치는 도4 의 스위칭 퓨즈부(40 ~ 47)를 각각의 블록 단위마다 구비한다. 그리고 각각의 스위칭 퓨즈부(40 ~ 47)는 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)의 개수만큼의 퓨즈(F31 ~ F38)를 구비하여 해당 블록의 불량 메모리 셀(MC)을 대체할 리던던시 메모리 셀(RMC)이 선택되는 경우에 리던던시 데이터 입출력 라인(RIO)을 선택하도록 하였다. 그러나 본 발명에서는 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)의 개수만큼의 스위치 선택부를 구비하고, 각각의 스위치 선택부는 퓨즈에 의해 해당 블록을 지정하도록 한다. 이때 스위치 선택부의 퓨 즈의 개수는 블록의 개수가 2m개보다 작거나 같은 경우 m 개만으로도 지정이 가능하다.
도6a 는 본 발명에 따른 스위치 선택 신호 발생부의 블록도이다.
스위치 선택부는 각각의 블록을 선택하기 위한 스위치 선택 신호를 발생하는 스위치 선택 신호 발생부와, 스위치 선택 신호와 리던던시 칼럼 선택 신호(RCSLPi)를 병합하여 스위칭 회로를 제어하기 위한 스위치 제어 신호를 출력하는 제어 신호 발생부를 구비한다.
스위치 선택 신호 발생부는 도2 의 퓨즈 박스와 유사한 구성을 갖는다. 마스터 선택 퓨즈부(110)는 스위치 선택부의 사용 여부를 판별하기 위한 퓨즈로서 스위치 선택부를 사용하지 않는 경우에는 블록 퓨즈 디스에이블 신호(MFD)를 출력한다.
선택 퓨즈부(111, 112, 113)는 불량 메모리 셀(MC)의 블록 정보를 설정하기 위한 퓨즈로서 블록의 개수가 2m개인 경우 m 개의 선택 퓨즈부(111, 112, 113)가 필요하다. 여기서는 리페어 단위당 블록의 개수가 8개인 경우를 가정하여 3개의 선택 퓨즈부(111, 112, 113)를 구비하였다. 그리고 각각의 선택 퓨즈부(111, 112, 113)는 퓨즈 절단 여부에 따라 스위치 선택 신호(M0, M0B, M1, M1B, M2, M2B)를 출력한다. 즉 8개의 블록은 3개의 선택 퓨즈부(111, 112, 113)에서 출력되는 블록 선택 신호(M0, M0B, M1, M1B, M2, M2B)의 조합으로 지정이 가능하다. 만일 블록의 개수가 2m개보다 작은 경우에는 마스터 선택 퓨즈부(110)를 구비하지 않고 선택되지 않는 블록 어드레스에 대한 스위치 선택 신호(M0, M0B, M1, M1B, M2, M2B)의 조합을 마스터 선택 퓨즈부(110)의 기능으로 이용할 수 있다.
도6b 는 도6a 의 선택 퓨즈부를 나타내는 회로도이다.
반도체 메모리 장치에 전원이 인가되면 선택 퓨즈부(111)는 반전된 전원 안정화 신호(VcchB)를 인가받는다. 반전된 전원 안전화 신호(VcchB)는 반도체 장치에 소정 레벨 이상의 전압으로 전원이 인가되면 "로우"레벨로 인가되는 신호이다.
퓨즈(F121)가 절단되지 않은 상태에서 PMOS 트랜지스터(P121)와 NMOS 트랜지스터(N121)는 반전된 전원 안정화 신호(VcchB)를 반전하여 출력한다.
인버터(Inv122)와 NMOS 트랜지스터(N123)는 래치(latch)로서 제2 노드(Node2)의 신호를 반전하고 래치하여 출력한다.
전송 게이트(TG121)는 마스터 선택 퓨즈부(110)에서 출력되는 블록 퓨즈 디스에이블 신호(MFD)에 응답하여 제2 노드(Node2)의 신호를 반전 스위치 선택 신호(M0B)로서 출력한다. 전송 게이트(TG122)는 블록 퓨즈 디스에이블 신호(MFD)에 응답하여 인버터(Inv122)의 출력을 스위치 선택 신호(M0)로서 출력한다.
마스터 선택 퓨즈부(110)에서 블록 퓨즈 디스에이블 신호(MFD)가 "로우"레벨이면 선택 퓨즈부(111)는 제2 노드(Node2)의 신호를 반전 스위치 선택 신호(M0B)로서 출력하고, 인버터(Inv122)의 출력을 스위치 선택 신호(M0)로서 출력한다. 그러나 블록 퓨즈 디스에이블 신호(MFD)가 "하이"레벨이면 전송 게이트(TG121, TG122)는 제2 노드(Node2)의 신호와 인버터(Inv122)의 출력을 전송하지 않고, 블록 퓨즈 디스에이블 신호(MFD)에 응답하여 턴 온 되는 NMOS트랜지스터(N122, N124)에 의해 "로우"레벨의 스위치 선택 신호(M0)와 반전 스위치 선택 신호(M0B)를 출력한다.
블록 퓨즈 디스에이블 신호(MFD)가 "로우"레벨로 인가되고 퓨즈(F21)가 절단되지 않은 경우에 제2 노드(Node2)는 반전된 전원 안전화 신호(VcchB)를 반전하여 "하이"레벨이 된다. 따라서 스위치 신호(M0)는 "로우"레벨로 출력되고, 반전 스위치 선택 신호(M0B)는 "하이"레벨로 출력된다. 그리고 퓨즈(F121)가 절단된 경우에 제2 노드(Node2)가 "로우"레벨이므로 스위치 선택 신호(M0)는 "하이"레벨로 출력되고, 반전 스위치 선택 신호(M0B)는 "로우"레벨로 출력된다.
도7 은 본 발명에 따른 제어신호 발생부를 나타내는 회로도이다.
제어신호 발생부는 도6a 와 도6b에서 설명한 스위치 선택 신호 발생부와 함께 스위치 선택부를 구성하는 회로로서, 스위치 선택 신호 쌍(M0, M0B, M1, M1B, M2, M2B)과 리던던시 칼럼 선택 신호(RCSLPi)를 병합함으로서 리던던시 데이터 입출력 라인(RIO)을 선택해야하는 스위칭 회로를 지정한다.
PMOS 트랜지스터(P211)는 제어신호 발생부를 활성화하는 트랜지스터로서 반전된 전원 안정화 신호(VcchB)에 응답하여 활성화 된다. 반전된 전원 안정화 신호(VcchB)가 반도체 메모리 장치에 전원이 인가된 후 소정 시간후에 "로우"레벨이 되므로 제어신호 발생부 또한 항시 활성화 된다.
3개씩 직렬로 연결된 NMOS 트랜지스터(N201 ~ N273)는 각각 해당 스위치 선택 신호(M0, M0B, M1, M1B, M2, M2B)를 인가받는다. NMOS 트랜지스터(N201 ~ N273)가 3개씩 직렬로 연결되는 것은 도6a 의 선택 퓨즈부(111 ~ 113)의 개수가 3개이기 때문이다. 그리고 직렬 연결된 NMOS 트랜지스터(N201 ~ N273) 8개가 병렬로 연결되는 것은 선택해야하는 블록의 개수가 8개이기 때문이다.
각각의 NMOS 트랜지스터(N201 ~ N273)가 지정된 스위치 선택 신호(M0, M0B, M1, M1B, M2, M2B)를 인가받으므로, 하나의 선택 퓨즈부(111 ~ 113)에서 출력되는 스위치 선택 신호(M0, M0B, M1, M1B, M2, M2B)에 의해 직렬로 연결된 NMOS 트랜지스터(N201 ~ N273)가 모두 활성화되는 라인은 하나뿐이다. 만일 스위치 선택 신호 발생부에서 출력되는 스위치 선택 신호(M0, M1, M2)가 "100"이면 2번째 라인의 NMOS 트랜지스터(N211, N212, N213)만이 모두 턴 온 된다.
그리고 리던던시 칼럼 선택 신호(RCSLPi)는 도2 의 퓨즈 박스에 의해 대체될 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 미리 설정되어 있다. 대체될 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 4번째 리던던시 칼럼 선택 라인(RCSL3)이면, 4번째 리던던시 칼럼 선택 라인(RCSL3)에 대응하는 퓨즈 박스(23-4)에서 출력되는 리던던시 칼럼 선택 신호(RCSL3)와 2번째 라인의 NMOS 트랜지스터(N211, N212, N213)를 통해 인가되는 신호를 앤드 게이트(And22)가 논리곱하여 스위치 제어 신호(CMux1)를 출력한다.
또한 5번째 리던던시 칼럼 선택 라인(RCSL4) 또한 2번째 블록의 칼럼 선택 라인(CSL0 ~ CSL7)을 대체하는 경우에는 5번째 리던던시 칼럼 선택 라인(RCSL4)에 대응하는 퓨즈 박스(23-5)에서 출력되는 리던던시 칼럼 선택 신호(RCSL4)와 2번째 라인의 NMOS 트랜지스터(N211, N212, N213)를 통해 인가되는 신호를 앤드 게이트(And22)가 논리곱하여 스위치 제어 신호(CMux1)를 출력한다.
제어신호 발생부에서 출력되는 스위치 제어 신호(CMux0 ~ CMux7)는 각 블록에 대한 정보를 포함하고 있으므로, 스위칭 회로(30 ~ 37)에 바로 인가되어 스위칭 회로(30 ~ 37)가 리던던시 데이터 입출력 라인(RIO)을 선택할 수 있도록 한다.
도8 은 본 발명에 따른 스위치부를 나타내는 도면이다.
스위치부는 도4 에 나타난 스위치 퓨즈부와 유사한 기능을 하는 회로로서 제어신호 발생부에서 출력되는 스위치 제어 신호(CMux0 ~ CMux7)를 스위칭 회로(30 ~ 37)에 인가하여 스위칭 회로를 제어할 수도 있으나, 복수개의 제어 신호 발생부에서 각각 출력되는 스위치 제어 신호(CMux0 ~ CMux7)가 공통으로 인가되면 신호의 안정성이 취약해질 수가 있다. 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)을 12개 구비한 리던던시 셀 어레이에서는 제어 신호 발생부 또한 12개가 구비된다. 그리고 12개의 제어 신호 발생부에서 발생된 12개의 스위치 제어 신호(CMux0)가 스위칭 회로(30)에 인가되면 신호 라인이 길어지며, 많은 신호 라인이 접속됨에 따라 잡음등이 발생할 우려가 있다. 따라서 도8 의 스위칭부를 사용하여 신호의 안정성을 높일 수 있다.
스위칭부는 각각 NMOS 트랜지스터(N331 ~ N33i)를 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)의 개수만큼 구비한다. 각각의 NMOS 트랜지스터(N331 ~ N33i)는 제어신호 발생부에서 각각 출력되는 스위치 제어 신호(CMux0 ~ CMux7)중 해당 블록의 신호들 만을 인가받는다. 2번째 블록에 대한 스위칭부인 경우에 각각의 NMOS 트랜지스터(N331 ~ N33i)는 2번째 블록에 해당하는 12개의 스위치 제어 신호(CMux1)를 각각 인가받는다.
즉 12개의 스위칭부 중에서 어느 하나의 스위칭부에서라도 해당 블록에 대한 스위치 제어 신호(CMux0 ~ CMux7)가 인가되면 스위칭부는 라인 선택 신호(Mux_En) 을 출력한다.
도9 는 본 발명에 따른 도9 는 본 발명에 따른 리던던시 데이터 라인을 구비한 반도체 메모리 장치를 나타내는 블록도이다.
도9 에서도 도1 에서와 같이 4개의 셀 어레이(410 ~ 413)에 대해 하나의 리던던시 셀 어레이(420)를 구비하여 하나의 리페어 단위를 구성하고 있다. 각각의 셀 어레이(410 ~ 413)는 복수개의 워드 라인(WL)과 복수개의 비트 라인(BL) 사이에 각각 복수개의 메모리 셀(MC)을 구비한다. 외부에서 인가되는 어드레스(ADD)의 로우 어드레스에 의해 선택된 워드 라인(WL)상의 메모리 셀들(MC)이 활성화 되고, 칼럼 어드레스에 의해 선택되는 칼럼 선택 라인(CSL0, ..., CSL7)에 의해 소정 개수의 비트 라인(BL)이 활성화되어 활성화 된 메모리 셀들(MC)중 소정 개수의 메모리 셀들이 제1 데이터 입출력 라인(IO10 ~ IO17)과 연결된다. 각각의 칼럼 선택 라인(CSL0, ..., CSL7)은 하나의 비트 라인(BL)만을 활성화할 수도 있으나, 동시에 여러개의 비트 라인(BL)을 활성화할 수도 있다. 여기서는 하나의 칼럼 선택 라인(CSL0, ..., CSL7)이 선택되면 8개의 비트 라인(BL)이 활성화되는 것으로 설정하였다. 또한 각각의 셀 어레이(10 ~ 13)는 블록 단위로 구성되어, 하나의 칼럼 선택 라인(CSL0, ..., CSL7)에 의해 각 블록의 비트 라인(BL)이 활성화 된다. 셀 어레이(410 ~ 413)는 각각 2개의 블록을 구비하여, 하나의 칼럼 선택 라인(CSL0, ..., CSL7)에 의해 각각의 블록에서 4개의 비트 라인(BL)이 활성화 된다.
리던던시 셀 어레이(20)는 복수개의 리던던시 워드 라인(RWL)과 복수개의 리던던시 비트 라인(RBL) 사이에 각각 복수개의 리던던시 메모리 셀(RMC)을 구비하 여, 각 셀 어레이(410 ~ 413)의 불량 메모리 셀을 대체하도록 한다. 외부에서 인가되는 어드레스(ADD)에 의해 선택되는 메모리 셀(MC)이 불량 메모리 셀인 경우, 반도체 메모리 장치는 해당 칼럼 선택 라인(CSL0, ..., CSL7)을 비활성화하고, 리던던시 칼럼 선택 라인(CSL0, ..., CSL11)을 활성화하여 선택된 메모리 셀(MC)을 리던던시 메모리 셀(RMC)로 대체한다. 셀 어레이(410 ~ 413)에서 하나의 칼럼 선택 라인(CSL0, ..., CSL7)에 의해 활성화되는 블록당 비트 라인(BL)의 개수는 4개이므로, 리던던시 셀 어레이(20)도 하나의 리던던시 칼럼 선택 라인(RCSL0, ..., RCSL11)에 의해 선택되는 리던던시 비트 라인(RBL)도 4개이다. 따라서 불량 메모리 셀(MC)에 의해 칼럼 선택 라인(CSL0, ..., CSL7)이 리던던시 칼럼 선택 라인(CSL0, ..., CSL11)으로 대체되면 4개의 메모리 셀(MC)이 4개의 리던던시 메모리 셀(RMC)로 대체되게 된다.
제1 데이터 입출력 라인(IO10 ~ IO17)은 셀 어레이(410 ~ 413)의 선택된 메모리 셀들(MC)과 연결되어 데이터를 입출력한다. 그리고 리던던시 데이터 입출력 라인(RIO)은 리던던시 셀 어레이(420)의 선택된 리던던시 메모리 셀들(RMC)과 연결되어 데이터를 입출력 한다. 각 셀 어레이(10 ~ 13)의 블록 또는 리던던시 셀 어레이(20)는 4비트 단위로 데이터가 입출력되므로 제1 데이터 입출력 라인(IO10 ~ IO17)과 리던던시 데이터 입출력 라인도 4비트 단위로 구성된다.
스위칭 회로(430 ~ 437)는 라인 선택 신호(Mux_E0, ..., Mux_E7)에 응답하여 제1 데이터 입출력 라인(IO10 ~ IO17)과 리던던시 데이터 입출력 라인(RIO)을 선택적으로 제2 데이터 입출력 라인(IO20 ~ IO27)과 연결한다.
퓨즈 박스(423-1 ~ 423-12)는 리던던시 셀 어레이(420)의 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)의 개수와 동일한 개수가 구비된다. 퓨즈 박스(423-1 ~ 423-12)는 해당 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 대체하여야할 블록의 칼럼 선택 라인(CSL0 ~ CSL7)에 대한 어드레스(ADD)를 내장된 퓨즈의 절단 상태에 의해 지정한다. 즉 퓨즈 박스(423-1 ~ 423-12)는 불량 메모리 셀(MC)에 대한 블록과 칼럼 선택 라인(CSL)의 어드레스가 퓨즈에 의해 지정되어 외부에서 인가되는 어드레스(ADD)와 비교하여 일치하면 대체되어야 할 리던던시 칼럼 선택 라인(RCSL0)을 지정하는 리던던시 칼럼 선택 신호(RCSLPi)를 출력한다. 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)이 12개이므로, 퓨즈 박스(423-1 ~ 423-12)도 12개이며 12개의 리던던시 칼럼 선택 신호(RCSLP0 ~ RCSLP11)가 출력된다.
스위치 선택부(424-1 ~ 424-12)는 퓨즈 박스(423-1 ~ 423-12)와 같은 개수로 구비되어, 각각의 퓨즈 박스(423-1 ~ 423-12)에서 출력되는 리던던시 칼럼 선택 라인(RCSL0 ~ RCSL11)을 인가받아 해당 스위칭 회로를 선택하기 위한 스위치 제어 신호(CMux0 ~ CMux7)를 각각 출력한다.
제어부(425)는 외부로부터 인가되는 명령(COM)에 응답하여 칼럼 선택 라인 활성화 시점을 지정하는 칼럼 선택 라인 인에이블 신호(PCSLE)를 출력한다.
선택 신호 발생부(440 ~ 447)는 스위치 제어 신호(CMux0 ~ CMux7)에 응답하여 해당 스위칭 회로(430 ~ 437)를 제어하는 라인 선택 신호(Mux_E0 ~ Mux_E7)을 출력한다.
도9 의 반도체 메모리 장치와 도1 의 반도체 메모리 장치와 비교하면, 도1 에서는 8개의 스위칭 퓨즈부(40 ~ 47)에서 각각 12개의 퓨즈가 사용되어 모두 96개의 퓨즈가 이용되는데 비하여, 도9 에서는 12개의 스위치 선택부(424)에서 각각 4개의 퓨즈를 구비하므로 48개의 퓨즈가 사용된다. 따라서 반도체 메모리 장치의 고 집적도를 저해하는 퓨즈의 개수를 줄이고, 퓨즈의 개수가 줄어듬에 따라 데이터 라인에 대한 리페어 작업 시간을 단축할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 종래의 반도체 메모리 장치가 데이터 라인을 리던던시 데이터 라인으로 리페어하기 위하여 각각의 스위칭 회로마다 리던던시 칼럼의 개수만큼의 퓨즈를 구비한데 반하여, 리던던시 칼럼의 개수만큼 구비된 스위치 선택부에서 2m개의 스위칭 회로에 대해 m개의 퓨즈만을 구비하도록 함으로서 퓨즈의 개수를 절감하여 반도체 메모리 장치의 집적도를 높일 수 있다. 또한 데이터 라인 리페어 작업 시에 많은 퓨즈를 절단하기 위한 시간을 줄여 데이터 라인 리페어 작업의 효율성을 높인다.

Claims (12)

  1. 복수개의 칼럼 선택 신호 라인들 각각에 대응되는 메모리 셀들과 소정 개수의 제1 데이터 입출력 라인들 사이에 데이터를 입출력하는 복수개의 셀 어레이;
    n개의 리던던시 칼럼 선택 신호 라인들 각각에 대응되는 리던던시 메모리 셀들과 소정 개수의 리던던시 데이터 입출력 라인들 사이에 데이터를 입출력하는 리던던시 셀 어레이;
    2m 개의 스위치 제어신호들 각각에 응답하여 복수개의 그룹 각각의 소정 개수의 제2 데이터 입출력 라인들과 상기 복수개의 셀 어레이 각각의 상기 소정개수의 제1 데이터 입출력 라인들 또는 상기 소정 개수의 리던던시 데이터 입출력 라인들 각각의 사이에 데이터를 전송하는 2m 개의 스위칭 회로;
    제1 퓨즈들을 구비하고, 상기 제1 퓨즈들을 프로그래밍하여 상기 n개의 리던던시 칼럼 선택 신호 라인들 각각을 지정하기 위한 n개의 리던던시 칼럼 인에이블 신호들을 각각 발생하는 n개의 퓨즈 박스;
    m개의 제2 퓨즈들을 구비하고 상기 제2 퓨즈들을 프로그래밍하여 상기 n개의 리던던시 칼럼 인에이블 신호들 각각이 대체되는 상기 복수개의 셀 어레이 블록을 지정하기 위한 스위치 선택 신호들을 발생하는 n개의 스위치 선택 신호 발생부; 및
    상기 n개의 리던던시 칼럼 인에이블 신호들 각각과 상기 스위치 선택 신호들 중 대응하는 스위치 선택 신호를 조합하여 상기 2m 개의 스위치 제어 신호를 발생하 는 n개의 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 스위치 선택 신호 발생부는
    상기 스위치 선택 신호 발생부의 사용 여부를 지정하는 마스터 선택 퓨즈를 구비하여 상기 마스터 선택 퓨즈의 절단 상태에 응답하여 블록 퓨즈 디스에이블 신호를 출력하는 마스터 선택 퓨즈부; 및
    상기 제2 퓨즈의 절단 상태에 응답하여 각각 상기 스위치 선택 신호와 반전 스위치 선택 신호를 출력하는 m개의 선택 퓨즈부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 제어신호 발생부는
    2m 개의 병렬로 연결된 스위치 선택 라인들을 구비하여 상기 스위치 선택 신호 또는 상기 반전 스위치 선택 신호에 응답하여 하나의 스위치 선택 라인만을 활성화하는 블록 선택부; 및
    상기 각각 스위치 선택 라인의 출력 신호와 상기 리던던시 칼럼 선택 신호에 응답하여 상기 스위치 제어 신호를 출력하는 제어 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 스위치 선택 라인은
    각각 다른 조합을 가지는 상기 선택 퓨즈 신호 또는 상기 반전 퓨즈 선택 신호를 각각 인가받아 턴 온되는 m개의 직렬 연결된 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 제어 신호 출력부는
    상기 2m 개의 스위치 선택 라인의 출력 신호 각각과 상기 스위치 선택 신호 발생부에 대응하는 상기 퓨즈 박스에서 출력되는 리던던시 칼럼 선택 신호를 각각 논리곱하여 상기 스위치 제어 신호 출력하는 2m 개의 앤드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 제어신호 발생부는
    전원 전압과 상기 블록 선택부 사이에 연결되고, 반도체 메모리 장치에 전원 전압이 인가되면 발생하는 반전된 전원 안정화 신호에 응답하여 상기 제어신호 발생부를 활성화하는 제1 PMOS 트랜지스터를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 스위칭 회로는
    상기 스위치 제어 신호에 응답하여 소정 개수의 제1 데이터 입출력 라인들을 상기 소정 개수의 제2 데이터 입출력 라인들과 각각 연결하는 제1 전송 게이트부; 및
    상기 반전된 스위치 제어 신호에 응답하여 소정 개수의 리던던시 데이터 입출력 라인들을 상기 소정 개수의 제2 데이터 입출력 라인들과 각각 연결하는 제2 전송 게이트부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 퓨즈 박스는
    상기 퓨즈 박스의 사용 여부를 지정하는 마스터 퓨즈를 구비하여 상기 마스터 퓨즈의 절단 상태에 응답하여 퓨즈 박스 디스에이블 신호를 출력하는 마스터 퓨즈부;
    상기 제1 퓨즈의 절단 상태에 응답하여 각각 선택 신호와 반전 선택 신호를 출력하는 복수개의 퓨즈부;
    외부에서 인가되는 어드레스와 상기 퓨즈부에서 각각 출력되는 선택 신호와 반전 선택 신호를 비교하여 일치 여부를 출력하는 퓨즈 코딩부; 및
    상기 퓨즈 박스 디스에이블 신호에 응답하여 상기 퓨즈 코딩부의 출력을 인가받아 부정 논리곱하여 출력하는 리던던시 칼럼 선택 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 반도체 메모리 장치는
    외부에서 인가되는 명령에 응답하여 칼럼 선택 라인 활성화 시점을 나타내는 칼럼 선택 라인 인에이블 신호를 출력하는 제어부를 추가로 더 구비하는 것을 특징 으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 반도체 메모리 장치는
    상기 칼럼 선택 라인 인에이블 신호에 응답하여 상기 스위치 제어 신호를 인가받아 병합하여 라인 선택 신호를 출력하는 2m 개의 스위칭부를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 스위칭부는
    일단이 전원 전압과 연결되고, 상기 칼럼 선택 라인 인에이블 신호에 응답하여 턴 온 되는 제1 PMOS 트랜지스터;
    일단이 접지 전압과 연결되고, 상기 칼럼 선택 라인 인에이블 신호에 응답하여 턴 온 되는 제2 NMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 병렬로 연결되고, 각각의 스위치 선택부에서 출력되는 스위치 제어 신호들 중 대응되는 스위치 제어 신호에 응답하여 턴 온 되는 복수개의 제3 NMOS 트랜지스터; 및
    상기 복수개의 제3 NMOS 트랜지스터의 일단에 연결되어 상기 제3 NMOS 트랜지스터의 일단에 인가되는 신호를 반전하여 상기 라인 선택 신호를 출력하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 스위칭 회로는
    2m 개의 라인 선택 신호들 각각에 응답하여 복수개의 그룹 각각의 소정 개수의 제2 데이터 입출력 라인들과 상기 복수개의 셀 어레이 각각의 상기 소정개수의 제1 데이터 입출력 라인들 또는 상기 소정 개수의 리던던시 데이터 입출력 라인들 각각의 사이에 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060091374A 2006-09-20 2006-09-20 반도체 메모리 장치 KR100827659B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060091374A KR100827659B1 (ko) 2006-09-20 2006-09-20 반도체 메모리 장치
US11/902,114 US20080068905A1 (en) 2006-09-20 2007-09-19 Reparable semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060091374A KR100827659B1 (ko) 2006-09-20 2006-09-20 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20080026398A true KR20080026398A (ko) 2008-03-25
KR100827659B1 KR100827659B1 (ko) 2008-05-07

Family

ID=39188405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060091374A KR100827659B1 (ko) 2006-09-20 2006-09-20 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US20080068905A1 (ko)
KR (1) KR100827659B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101165027B1 (ko) * 2004-06-30 2012-07-13 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 프로그램 회로
KR101984789B1 (ko) * 2012-10-12 2019-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666394B2 (ja) * 1983-12-16 1994-08-24 富士通株式会社 半導体記憶装置
KR950000275B1 (ko) * 1992-05-06 1995-01-12 삼성전자 주식회사 반도체 메모리 장치의 컬럼 리던던시
KR950015041B1 (ko) * 1992-11-23 1995-12-21 삼성전자주식회사 로우리던던시회로를 가지는 고집적 반도체 메모리 장치
KR0130030B1 (ko) * 1994-08-25 1998-10-01 김광호 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법
KR0170271B1 (ko) * 1995-12-30 1999-03-30 김광호 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
JP3361018B2 (ja) * 1996-11-11 2003-01-07 株式会社東芝 半導体記憶装置
US5999463A (en) * 1997-07-21 1999-12-07 Samsung Electronics Co., Ltd. Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks
JPH11250692A (ja) * 1998-02-27 1999-09-17 Oki Micro Design:Kk 冗長回路
JP2001101892A (ja) * 1999-09-30 2001-04-13 Mitsubishi Electric Corp 半導体記憶装置
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
KR100416029B1 (ko) * 2001-06-26 2004-01-24 삼성전자주식회사 시프트 리던던시 회로를 갖는 반도체 메모리 장치
US6704228B2 (en) * 2001-12-28 2004-03-09 Samsung Electronics Co., Ltd Semiconductor memory device post-repair circuit and method
US7131039B2 (en) * 2002-12-11 2006-10-31 Hewlett-Packard Development Company, L.P. Repair techniques for memory with multiple redundancy
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
KR100526882B1 (ko) * 2003-07-10 2005-11-09 삼성전자주식회사 멀티 블록 구조를 갖는 반도체 메모리 장치에서의리던던시 회로
US6930934B2 (en) * 2003-10-28 2005-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. High efficiency redundancy architecture in SRAM compiler
JP2005174379A (ja) * 2003-12-08 2005-06-30 Toshiba Corp 半導体集積回路及びアドレスデータ転送方法
JP4641726B2 (ja) * 2004-01-07 2011-03-02 パナソニック株式会社 半導体記憶装置
KR101165027B1 (ko) * 2004-06-30 2012-07-13 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 프로그램 회로
KR100648266B1 (ko) * 2004-08-30 2006-11-23 삼성전자주식회사 리던던시 칼럼의 리페어 효율을 향상시킨 반도체 메모리장치
JP2006085753A (ja) * 2004-09-14 2006-03-30 Oki Electric Ind Co Ltd 半導体記憶装置
JP2006228330A (ja) * 2005-02-17 2006-08-31 Toshiba Corp 半導体記憶装置
KR100709434B1 (ko) * 2005-06-27 2007-04-18 주식회사 하이닉스반도체 반도체 소자의 퓨즈 박스
KR100744124B1 (ko) * 2006-02-01 2007-08-01 삼성전자주식회사 테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의배치 방법 및 이를 적용한 메모리 장치
US7310278B2 (en) * 2006-05-04 2007-12-18 International Business Machines Corporation Method and apparatus for in-system redundant array repair on integrated circuits

Also Published As

Publication number Publication date
KR100827659B1 (ko) 2008-05-07
US20080068905A1 (en) 2008-03-20

Similar Documents

Publication Publication Date Title
US6304501B2 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
JP3820556B2 (ja) ヒューズボックスを共有する行冗長回路
US7602660B2 (en) Redundancy circuit semiconductor memory device
US5576633A (en) Block specific spare circuit
US6353562B2 (en) Integrated semiconductor memory with redundant units for memory cells
KR100462877B1 (ko) 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법
KR100400307B1 (ko) 로오 리페어회로를 가진 반도체 메모리 장치
JPH09120695A (ja) 半導体メモリ装置
US7177209B2 (en) Semiconductor memory device and method of driving the same
KR100345679B1 (ko) 메인 워드라인 대치방식의 로우 리페어를 갖는 반도체메모리 장치
US6373775B2 (en) Semiconductor memory device with restrained scale of decoding circuit used in shift redundancy
US6335897B1 (en) Semiconductor memory device including redundancy circuit adopting latch cell
KR100827659B1 (ko) 반도체 메모리 장치
JP2004335070A (ja) リペア効率に優れる半導体メモリ装置
KR20090011210A (ko) 플래시 메모리 소자
US7359264B2 (en) Semiconductor memory device
US7068553B2 (en) Row redundancy circuit
JPWO2004095471A1 (ja) 半導体記憶装置
KR20020011848A (ko) 반도체 기억 장치
US6545920B2 (en) Defective address storage scheme for memory device
KR100375599B1 (ko) 로오 리던던시 회로
KR100871691B1 (ko) 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치
KR100761400B1 (ko) 반도체메모리장치의 로우 리던던시 회로
KR100186325B1 (ko) 메모리셀의 스페어 디코더회로
KR100314649B1 (ko) 플래쉬메모리장치의센싱회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee