JP2001176292A - リダンダンシ効率を向上させるローリダンダンシスキムを有する半導体装置 - Google Patents

リダンダンシ効率を向上させるローリダンダンシスキムを有する半導体装置

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JP2001176292A
JP2001176292A JP2000338017A JP2000338017A JP2001176292A JP 2001176292 A JP2001176292 A JP 2001176292A JP 2000338017 A JP2000338017 A JP 2000338017A JP 2000338017 A JP2000338017 A JP 2000338017A JP 2001176292 A JP2001176292 A JP 2001176292A
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Keio Kin
奎 泓 金
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    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Abstract

(57)【要約】 【課題】 リダンダンシ効率を向上させるローリダンダ
ンシスキムを有する半導体装置を提供すること。 【解決手段】 正常メモリセルアレイブロック２１ａ１
（２１ｂ１）とリダンダントメモリセルアレイブロック
２１ａ２（２１ｂ２）とを含み、対応するブロック選択
信号の活性化に応答して選択される複数個のサブメモリ
セルアレイブロック２１ａ〜２１ｂと、サブメモリセル
アレイブロック中何れか一つに含まれる正常メモリセル
アレイブロックの欠陥ワードラインの一部を何れか一つ
のサブメモリセルアレイブロックに含まれるリダンダン
トメモリセルアレイブロックのリダンダントワードライ
ンに取り替え、欠陥ワードラインの残りを他のサブメモ
リセルアレイブロックに含まれるリダンダントメモリセ
ルアレイブロックのリダンダントワードラインに取り替
える手段とを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に半導体装置のリダンダンシに関する。
【０００２】
【従来の技術】通常、半導体メモリ装置及びメモリブロ
ックを含む複合半導体装置(以下、半導体装置と総称す
る)は正常メモリセルに欠陥が発生した時これを取り替
えるためにリダンダンシ回路を具備している。リダンダ
ンシ回路は、一般に欠陥メモリセルの代わりに使用する
ためのメモリセルとリダンダントメモリセルを選択する
ためのリダンダント選択回路とを含む。選択回路は、レ
ーザーでカッティングできるヒューズより構成され、欠
陥メモリセルのアドレスが入力される時、これらを認識
してメモリセルを駆動するためのリダンダンシ信号を発
生させる。
【０００３】図１は、従来のローリダンダンシスキムを
有する半導体装置のブロック図である。図１を参照すれ
ば、従来のローリダンダンシスキムを有する半導体装置
は、正常メモリセルアレイブロック１１a１、１１b１と
リダンダントメモリセルアレイブロック１１a２、１１b
２を含むサブメモリセルアレイブロック１１a、１１b、
ローデコーダ１２a、１２b、リダンダント選択回路１３
a、１３b、ブロック選択信号発生器１４a、１４b及びブ
ロック制御回路１５a、１５bを具備する。
【０００４】ところが従来の技術では、あるサブメモリ
セルアレイブロック内の正常メモリセルアレイブロック
に欠陥メモリセルが存在する場合、欠陥メモリセルは同
じサブメモリセルアレイブロックに含まれているリダン
ダントメモリセルアレイブロックのリダンダントメモリ
セルのみに取り替えられることができる。いいかえれ
ば、例えば正常メモリセルアレイブロック１１a１でメ
モリセルMが欠陥メモリセルの場合、欠陥メモリセルMに
連結されたワードラインWLは、リダンダントメモリセル
アレイブロック１１a２のリダンダントワードラインRWL
のみに取り替えられることができる。同じく、正常メモ
リセルアレイブロック１１b１に欠陥メモリセルが存在
する場合、その欠陥メモリセルに連結されたワードライ
ン、即ち、欠陥ワードラインはリダンダントメモリセル
アレイブロック１１b２のリダンダントワードラインの
みに取り替えられる。
【０００５】従って従来の技術では、あるサブメモリセ
ルアレイブロックにおいて、正常メモリセルアレイブロ
ックでの欠陥ワードラインの数がリダンダントメモリセ
ルアレイブロックのリダンダントワードラインの数より
多い場合にはリペアが不可能であった。例えば、正常メ
モリセルアレイブロック１１a１での欠陥ワードライン
の数がリダンダントメモリセルアレイブロック１１a２
に存在するリダンダントワードラインの数より多い場合
には、リペアが不可能である。即ち、他のリダンダント
メモリセルアレイブロック、例えばリダンダントメモリ
セルアレイブロック１１b２に使用可能なリダンダント
ワードラインが存在してもリペアが不可能であり、従っ
てリダンダンシ効率がよくないという問題があった。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、リダンダンシ効率を向上させるロー
リダンダンシスキムを有する半導体装置を提供すること
にある。
【０００７】
【課題を解決するための手段】技術的課題を達成するた
め本発明の一態様によれば、正常メモリセルアレイブロ
ックとリダンダントメモリセルアレイブロックを含む複
数個のサブメモリセルアレイブロックと、サブメモリセ
ルアレイブロック中何れか一つに含まれる正常メモリセ
ルアレイブロックの欠陥ワードラインの一部を何れか一
つのサブメモリセルアレイブロックに含まれるリダンダ
ントメモリセルアレイブロックのリダンダントワードラ
インに取り替え、欠陥ワードラインの残りを他のサブメ
モリセルアレイブロックに含まれるリダンダントメモリ
セルアレイブロックのリダンダントワードラインに取り
替える手段とを具備することを特徴とする半導体装置が
提供される。上記手段は、複数個のリダンダント選択回
路、複数個のブロック選択信号発生器、複数個のローデ
コーダ及び制御回路を具備する。
【０００８】それぞれのリダンダント選択回路は、正常
メモリセルアレイブロックの欠陥ワードラインに対応す
るリペアアドレスがあらかじめ貯蔵され、入力アドレス
が貯蔵されたリペアアドレスと一致する場合、対応する
リダンダントメモリセルアレイブロックのリダンダント
ワードラインを選択するためのリダンダンシ信号を活性
化する。それぞれのブロック選択信号発生器は、リダン
ダンシ信号が全て非活性化される時は入力アドレスの上
位ビットに応答して対応するブロック選択信号を活性化
し、リダンダンシ信号中対応するものが活性化される時
は上位ビットに関係なく対応するブロック選択信号を活
性化する。
【０００９】それぞれのローデコーダは、リダンダンシ
信号が全て非活性化される時は入力アドレスに応答して
対応する正常メモリセルアレイブロックの正常ワードラ
インを選択し、リダンダンシ信号中何れか一つが活性化
される時は全てディスエーブルされる。制御回路は、ブ
ロック選択信号発生器及びローデコーダに共通接続さ
れ、プレチャージ信号及びリダンダンシ信号に応答して
ブロック選択信号発生器及びローデコーダを制御する。
【００１０】技術的課題を達成するため本発明の他の態
様によれば、複数個のサブメモリセルアレイブロック、
複数個のリダンダント選択回路、複数個のブロック選択
信号発生器、複数個のローデコーダ及び制御回路を具備
し、サブメモリセルアレイブロック中何れか一つに含ま
れる正常メモリセルアレイブロックの欠陥ワードライン
が、何れか一つのサブメモリセルアレイブロック以外の
他のサブメモリセルアレイブロックに含まれるリダンダ
ントメモリセルアレイブロックのリダンダントワードラ
インに取り替えられることを特徴とする半導体装置が提
供される。
【００１１】それぞれのサブメモリセルアレイブロック
は、正常メモリセルアレイブロックとリダンダントメモ
リセルアレイブロックとを含み、対応するブロック選択
信号に応答して選択される。それぞれのリダンダント選
択回路は、入力アドレスが内部に貯蔵されたリペアアド
レスと一致する場合、対応するリダンダントメモリセル
アレイブロックのリダンダントワードラインを選択する
ためのリダンダンシ信号を発生する。
【００１２】それぞれのブロック選択信号発生器は、制
御信号及び対応するリダンダンシ信号により制御され、
入力アドレスの上位ビットに応答して対応するブロック
選択信号を発生する。それぞれのローデコーダは、制御
信号により制御され、入力アドレスに応答して対応する
正常メモリセルアレイブロックの正常ワードラインを選
択する。制御回路は、プレチャージ信号及びリダンダン
シ信号に応答して制御信号を発生する。
【００１３】従って本発明に係るローリダンダンシスキ
ムを有する半導体装置では、あるサブメモリセルアレイ
ブロックにおいて、正常メモリセルアレイブロックでの
欠陥ワードラインの数がリダンダントメモリセルアレイ
ブロックのリダンダントワードラインの数より多い場合
にもリペアできる。従ってリダンダンシ効率が大きく向
上する長所がある。
【００１４】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施例を示す添付図面及
び添付図面に記載された内容を参照すべきである。以
下、添付した図面を参照して本発明の望ましい実施例を
説明することによって、本発明を詳細に説明する。各図
面に提示された同じ参照符号は同じ部材を示す。
【００１５】図２を参照すると、本発明に係るローリダ
ンダンシスキムを有する半導体装置は、複数個のサブメ
モリセルアレイブロック２１a、２１b、複数個のローデ
コーダ２２a、２２b、複数個の選択回路２３a、２３b、
複数個のブロック選択信号発生器２４a、２４b、複数個
のブロック制御回路２５a、２５b及び制御回路２６を具
備する。
【００１６】それぞれのサブメモリセルアレイブロック
２１a、２１bは正常メモリセルより構成される正常メモ
リセルアレイブロックとリダンダントメモリセルより構
成されるリダンダントメモリセルアレイブロックとを含
む。即ち、サブメモリセルアレイブロック２１a内には
正常メモリセルアレイブロック２１a１とリダンダント
メモリセルアレイブロック２１a２が含まれ、またサブ
メモリセルアレイブロック２１b内には正常メモリセル
アレイブロック２１b１とリダンダントメモリセルアレ
イブロック２１b２が含まれる。サブメモリセルアレイ
ブロック２１aはブロック選択信号BLSijaの活性化によ
りブロック制御回路２５aを経由して選択され、サブメ
モリセルアレイブロック２１bはブロック選択信号BLSij
bの活性化によりブロック制御回路２５bを経由して選択
される。正常メモリセルは半導体装置の正常動作時用い
られるものであり、リダンダントメモリセルは正常メモ
リセル中欠陥メモリセルが存在する場合これらの代わり
に使用するためのものである。
【００１７】制御回路２６は、リダンダンシ資源を共有
するサブメモリセルアレイブロックに対応するブロック
選択信号発生器及びローデコーダを制御する。図２では
全てのサブメモリセルアレイブロック２１a、２１bがリ
ダンダンシ資源を共有する場合が示されており、これに
より制御回路２６の出力信号CNTがローデコーダ２２a、
２２b及びブロック選択信号発生器２４a、２４bに全て
共通接続されている。しかし必要に応じてリダンダンシ
資源を共有するサブメモリセルアレイブロックの個数が
変わる。
【００１８】制御回路２６の動作の詳細を説明すると、
制御回路２６は、先ずプレチャージ信号PCHに応答して
出力信号CNTを論理"ハイ"でプレチャージさせてプレチ
ャージ状態を維持する。またリダンダンシ信号REDia、R
EDibが全て非活性化状態の時は出力信号CNTのプレチャ
ージ状態を維持し、リダンダンシ信号REDia、REDib中何
れか一つが活性化される時はこれに応答して出力信号CN
Tを論理"ロー"でディスチャージさせる。ここでリダン
ダンシ信号REDiaはリダンダントメモリセルアレイブロ
ック２１a２のリダンダントワードライン、例えばRWL１
を選択するためのものであり、リダンダンシ信号REDib
はリダンダントメモリセルアレイブロック２１b２のリ
ダンダントワードライン、例えばRWL２を選択するため
のものである。
【００１９】ブロック選択信号BLSija、BLSijbを発生す
るブロック選択信号発生器２４a、２４bは、各々制御回
路２６の出力信号CNTとリダンダント選択回路２３a、２
３bの出力信号、即ち、リダンダンシ信号REDia、REDib
中対応するものにより制御される。即ち、ブロック選択
信号発生器２４aは制御信号CNTとリダンダンシ信号REDi
aにより制御され、ブロック選択信号発生器２４bは制御
信号CNTとリダンダンシ信号REDibにより制御される。
【００２０】より詳細には、制御回路２６の出力信号CN
Tがプレチャージ状態、即ち、リダンダンシ信号REDia、
REDibが全て非活性化状態の場合には、ブロック選択信
号発生器２４aは入力ローアドレスRAの上位ビットRAi、
RAjに応答してブロック選択信号BLSijaを活性化し、ま
たブロック選択信号発生器２４bは上位ビットRAi、RAj
に応答してブロック選択信号BLSijbを活性化する。
【００２１】即ち、リダンダンシ信号REDia、REDibが全
て非活性化状態の場合には、入力ローアドレスRAの上位
ビットRAi、RAjによりサブメモリセルアレイブロック２
１a、２１b中何れか一つ、すなわち、正常メモリセルア
レイブロック２１a１、２１b１中何れか一つが選択され
る。いいかえれば上位ビットRAi、RAjがサブメモリセル
アレイブロック２１aに該当するものである場合には、
ブロック選択信号BLSijaが活性化され、これによりブロ
ック制御回路２５aを経てサブメモリセルアレイブロッ
ク２１a、すなわち、正常メモリセルアレイブロック２
１a１が選択される。また上位ビットRAi、RAjがサブメ
モリセルアレイブロック２１bに該当するものである場
合には、ブロック選択信号BLSijbが活性化され、これに
よりブロック制御回路２５bを経てサブメモリセルアレ
イブロック２１b、すなわち、正常メモリセルアレイブ
ロック２１b１が選択される。
【００２２】一方、制御回路２６の出力信号CNTがディ
スチャージされた状態、即ち、リダンダンシ信号REDi
a、REDib中一つのREDiaが活性化された状態では、ブロ
ック選択信号発生器２４aが入力ローアドレスRAの上位
ビットRAi、RAjに関係なくブロック選択信号BLSijaを活
性化する。これによりブロック制御回路２５aを経てサ
ブメモリセルアレイブロック２１a、すなわち、リダン
ダントメモリセルアレイブロック２１a２が選択され
る。また制御回路２６の出力信号CNTがディスチャージ
された状態、即ち、リダンダンシ信号REDia、REDib中一
つのREDibが活性化された状態では、ブロック選択信号
発生器２４bが入力ローアドレスRAの上位ビットRAi、RA
jに関係なくブロック選択信号BLSijbを活性化する。こ
れによりブロック制御回路２５bを経てサブメモリセル
アレイブロック２１b、すなわち、リダンダントメモリ
セルアレイブロック２１b２が選択される。
【００２３】それぞれのローデコーダ２２a、２２bも制
御回路２６の出力信号CNTにより制御される。制御回路
２６の出力信号CNTがプレチャージされた状態、即ち、
リダンダンシ信号REDia、REDibが全て非活性化状態の場
合には、それぞれのローデコーダ２２a、２２bは入力ロ
ーアドレスRAをデコーディングして対応する正常メモリ
セルアレイブロックのワードラインを選択する。より詳
細には、ローデコーダ２２aは、入力ローアドレスRAを
受けてデコーディングして正常メモリセルアレイブロッ
ク２１a１のワードラインを選択する。またローデコー
ダ２２bは、入力ローアドレスRAを受けてデコーディン
グして正常メモリセルアレイブロック２１b１のワード
ラインを選択する。
【００２４】制御回路２６の出力信号CNTがディスチャ
ージされた状態では、即ち、リダンダンシ信号REDia、R
EDib中何れか一つが活性化された状態ではローデコーダ
２２a、２２bは全てディスエーブルされる。この時リダ
ンダンシ信号REDiaが活性化された場合には、リダンダ
ントメモリセルアレイブロック２１a２のリダンダント
ワードライン、例えばRWL１が選択される。またリダン
ダンシ信号REDibが活性化された場合には、メモリセル
アレイブロック２１b２のリダンダントワードライン、
例えばRWL２が選択される。
【００２５】リダンダンシ信号REDia、REDibは選択回路
２３a、２３bにより発生する。選択回路２３a、２３bは
通常の回路であって、ヒューズボックスと呼ばれる場合
もあり、レーザーでカッティングできるヒューズより構
成される。選択回路２３a、２３bには、正常メモリセル
アレイブロック２１a１、２１b１に欠陥メモリセルが存
在する場合、欠陥メモリセルに連結されたワードライ
ン、即ち、欠陥ワードラインに対応するローアドレス
(リペアアドレス)が製造段階でヒューズカッティングに
よりあらかじめ貯蔵される。
【００２６】説明の便宜上メモリセルアレイブロック２
１a２、２１b２の資源、即ち、取り替えられるワードラ
インの数が一個と仮定すれば、正常メモリセルアレイブ
ロック２１a１に２個の欠陥メモリセルM１、M２が存在
する場合、これらをリペアするために、リダンダント選
択回路２３aには欠陥メモリセルM１に連結されたワード
ラインWL１に対応するリペアアドレスがあらかじめ貯蔵
され、リダンダント選択回路２３bには欠陥メモリセルM
２に連結されたワードラインWL２に対応するリペアアド
レスがあらかじめ貯蔵される。
【００２７】このような場合には、選択回路２３aは入
力ローアドレスRAが自体に貯蔵されたリペアアドレス、
即ち、欠陥ワードラインWL１に対応するアドレスと一致
する場合リダンダンシ信号REDiaを活性化し、これによ
りワードラインRWL１が選択される。また選択回路２３b
は、入力ローアドレスRAが自体に貯蔵されたリペアアド
レス、即ち、欠陥ワードラインWL２に対応するアドレス
と一致する場合リダンダンシ信号REDibを活性化し、こ
れによりワードラインRWL２が選択される。
【００２８】ここでは、選択回路２３aに欠陥ワードラ
インWL１に対応するリペアアドレスがあらかじめ貯蔵さ
れ、リダンダント選択回路２３bには欠陥ワードラインW
L２に対応するリペアアドレスがあらかじめ貯蔵される
場合を説明したが、これと反対に、選択回路２３aに欠
陥ワードラインWL２に対応するリペアアドレスがあらか
じめ貯蔵され、リダンダント選択回路２３bには欠陥ワ
ードラインWL１に対応するリペアアドレスがあらかじめ
貯蔵されられることは明らかである。
【００２９】以下、正常モード時本発明に係るローリダ
ンダンシスキムを有する半導体装置の動作を要約してさ
らに説明する。なお、説明の便宜上リダンダントメモリ
セルアレイブロック２１a２、２１b２の資源、即ち、取
り替えられるワードラインの数が一個と仮定する。先ず
製造段階で正常メモリセルアレイブロック２１a１に２
個の欠陥メモリセルM１、M２が存在する場合、これらを
リペアするためにリダンダント選択回路２３aには欠陥
メモリセルM１に連結されたワードライン、即ち、欠陥
ワードラインWL１に対応するリペアアドレスをあらかじ
め貯蔵し、リダンダント選択回路２３bには欠陥メモリ
セルM２に連結されたワードライン、即ち、欠陥ワード
ラインWL２に対応するリペアアドレスをあらかじめ貯蔵
する。
【００３０】正常モード時外部から所定の経路を通じて
入力ローアドレスRAが入力され、この時入力ローアドレ
スRAが正常メモリセルアレイブロック２１a１の正常ワ
ードラインに対応するアドレスである場合には、選択回
路２３a、２３bの出力信号、即ち、リダンダンシ信号RE
Dia、REDibは全て非活性化される。これにより制御回路
２６の出力信号CNTがプレチャージ状態になる。
【００３１】従ってブロック選択信号発生器２４aは、
入力ローアドレスRAの上位ビットRAi、RAjに応答してブ
ロック選択信号BLSijaを活性化し、サブメモリセルアレ
イブロック２１a、すなわち、正常メモリセルアレイブ
ロック２１a１を選択する。またローデコーダ２２aは、
入力ローアドレスRAを受けてデコーディングして正常メ
モリセルアレイブロック２１a１の正常ワードラインを
選択する。このような過程により正常ワードラインが選
択された後正常ワードラインに連結されたメモリセルに
データを書込んだりメモリセルからデータを読出す。
【００３２】次に、外部から所定の経路を通じて入力ロ
ーアドレスRAが入力され、この時入力ローアドレスRAが
正常メモリセルアレイブロック２１a１の欠陥ワードラ
インWL１に対応するアドレスである場合には、リダンダ
ンシ信号REDiaが活性化されリダンダンシ信号REDibは非
活性化される。これにより制御回路２６の出力信号CNT
がディスチャージ状態になる。
【００３３】従ってブロック選択信号発生器２４aは、
上位ビットRAi、RAjに関係なくブロック選択信号BLSija
を活性化してサブメモリセルアレイブロック２１a、す
なわち、リダンダントメモリセルアレイブロック２１a
２を選択する。またローデコーダ２２aはディスエーブ
ルされる。この時リダンダンシ信号REDiaが活性化され
た状態であるので、リダンダントメモリセルアレイブロ
ック２１a２のリダンダントワードラインRWL１が選択さ
れる。すなわち、正常メモリセルアレイブロック２１a
１の欠陥ワードラインWL１がリダンダントメモリセルア
レイブロック２１a２のリダンダントワードラインRWL１
に取り替えられる。このような過程により欠陥ワードラ
インWL１に代えるワードラインRWL１が選択された後、
ワードラインRWL１に連結されたメモリセルにデータを
書込んだりメモリセルからデータを読出す。
【００３４】次に、外部から所定の経路を通じて入力ロ
ーアドレスRAが入力され、この時入力ローアドレスRAが
正常メモリセルアレイブロック２１a１の欠陥ワードラ
インWL２に対応するアドレスである場合には、リダンダ
ンシ信号REDiaは非活性化されリダンダンシ信号REDibが
活性化される。これにより制御回路２６の出力信号CNT
がディスチャージ状態になる。
【００３５】従ってブロック選択信号発生器２４bが、
上位ビットRAi、RAjに関係なくブロック選択信号BLSijb
を活性化してサブメモリセルアレイブロック２１b、す
なわち、リダンダントメモリセルアレイブロック２１b
２を選択する。またローデコーダ２２bはディスエーブ
ルされる。この時リダンダンシ信号REDibが活性化され
た状態であるので、リダンダントメモリセルアレイブロ
ック２１b２のリダンダントワードラインRWL２が選択さ
れる。すなわち、正常メモリセルアレイブロック２１a
１の欠陥ワードラインWL２がリダンダントメモリセルア
レイブロック２１b２のワードラインRWL２に取り替えら
れる。このような過程により欠陥ワードラインWL２に代
えるワードラインRWL２が選択された後、ワードラインR
WL２に連結されたメモリセルにデータを書込んだりメモ
リセルからデータを読出す。
【００３６】図３は、図２に示したブロック選択信号発
生器２４a、２４bの一実施例を示す回路図である。図３
を参照すれば、ブロック選択信号発生器は、入力ローア
ドレスRAの上位ビットRAi、RAjを受けてNAND動作を行う
NANDゲート３１、制御回路２６の出力信号CNTを反転さ
せるインバータ３２、NANDゲート３１の出力及びインバ
ータ３２の出力を受けてNOR動作を行うNORゲート３３、
リダンダンシ信号REDiをバッファリングするバッファ３
５、及びNORゲート３３の出力及びバッファ３５の出力
を受けてOR動作を行ってブロック選択信号BLSijを出力
するORゲート３６を具備する。ここでバッファ３５は二
つのインバータ３５a、３５bより構成されており、ORゲ
ート３６はNORゲート３６aとインバータ３６bとより構
成されている。一方、ブロック選択信号発生器は、他の
論理ゲートを使用して同じ機能を有するように多様に構
成できることは明らかである。
【００３７】図４は、図２に示した制御回路２６の一実
施例を示す回路図である。図４を参照すれば、制御回路
は、プレチャージ信号PCHが論理"ロー"である間に出力
信号CNTを論理"ハイ"でプルアップさせるPMOSプルアッ
プトランジスタ４１、出力信号CNTの状態をホルディン
グするステートホルダ４２、対応するリダンダンシ信号
REDia、REDibが論理"ハイ"で活性化される間に出力信号
CNTを論理"ロー"でディスチャージさせるNMOSプルダウ
ントランジスタ４３、４４を具備する。ここでステート
ホルダ４２はインバータ４２a、４２bより構成されてい
る。一方、制御回路は他の論理ゲートを使用して同じ機
能を有するように多様に構成されることは明らかであ
る。
【００３８】以上のように図面と明細書で最適の実施例
が示された。ここで特定の用語が使われたが、これは単
に本発明を説明するための目的で使われたのであり、意
味限定や特許請求の範囲に記載された本発明の範囲を制
限するために使われたことではない。したがって本技術
分野の通常の知識を有する者であれば、これより多様な
変形及び均等な他の実施が可能である。従って、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
より決まるべきである。
【００３９】
【発明の効果】このように、本発明のローリダンダンシ
スキムを有する半導体装置によると、サブメモリセルア
レイブロックにおいて正常メモリセルアレイブロックで
の欠陥ワードラインの数がリダンダントメモリセルアレ
イブロックのリダンダントワードラインの数より多い場
合にもリペアすることが可能である。即ち、正常メモリ
セルアレイブロックでの欠陥ワードラインの数がリダン
ダントメモリセルアレイブロックのリダンダントワード
ラインの数より多い場合には、他のサブメモリセルアレ
イブロックに含まれているリダンダントメモリセルアレ
イブロックのリダンダントワードラインが使われる。従
ってリダンダンシ効率が大きく向上するという長所があ
る。
【図面の簡単な説明】
【図１】従来のローリダンダンシスキムを有する半導体
装置のブロック図。
【図２】本発明に係るローリダンダンシスキムを有する
半導体装置のブロック図。
【図３】図２に示したブロック選択信号発生器の実施の
形態を示す回路図。
【図４】図２に示した制御回路の実施の形態を示す回路
図。
【符号の説明】
２１a，２１b サブメモリセルアレイブロック ２１a１ 正常メモリセルアレイブロック ２１a２ リダンダントメモリセルアレイブロック ２１b１ 正常メモリセルアレイブロック ２１b２ リダンダントメモリセルアレイブロック ２２a，２２b ローデコーダ ２３a，２３b 選択回路 ２４a，２４b ブロック選択信号発生器 ２５a，２５b ブロック制御回路 ２６ 制御回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 正常メモリセルアレイブロックとリダン
    ダントメモリセルアレイブロックとを含み、対応するブ
    ロック選択信号の活性化に応答して選択される複数個の
    サブメモリセルアレイブロックと、 前記複数個のサブメモリセルアレイブロックのうちの何
    れか一つのサブメモリセルアレイブロックに含まれる正
    常メモリセルアレイブロックの欠陥ワードラインの一部
    を前記何れか一つのサブメモリセルアレイブロックに含
    まれるリダンダントメモリセルアレイブロックのリダン
    ダントワードラインに取り替え、前記欠陥ワードライン
    の残りを他のサブメモリセルアレイブロックに含まれる
    リダンダントメモリセルアレイブロックのリダンダント
    ワードラインに取り替える手段とを具備することを特徴
    とする半導体装置。
  2. 【請求項２】 前記手段は、 前記正常メモリセルアレイブロックの欠陥ワードライン
    に対応するリペアアドレスがあらかじめ貯蔵され、入力
    アドレスが貯蔵された前記リペアアドレスと一致する場
    合、対応するリダンダントメモリセルアレイブロックの
    リダンダントワードラインを選択するためのリダンダン
    シ信号を活性化する複数個のリダンダント選択回路と、 前記リダンダンシ信号が全て非活性化される時は入力ア
    ドレスの上位ビットに応答して対応するブロック選択信
    号を活性化し、前記リダンダンシ信号中対応するものが
    活性化される時は前記上位ビットに関係なく前記対応す
    るブロック選択信号を活性化する複数個のブロック選択
    信号発生器と、 前記リダンダンシ信号が全て非活性化される時は前記入
    力アドレスに応答して対応する正常メモリセルアレイブ
    ロックの正常ワードラインを選択し、前記リダンダンシ
    信号中何れか一つが活性化される時は全てディスエーブ
    ルされる複数個のローデコーダと、 前記ブロック選択信号発生器及び前記ローデコーダに共
    通接続され、プレチャージ信号及び前記リダンダンシ信
    号に応答して前記ブロック選択信号発生器及び前記ロー
    デコーダを制御する制御回路とを具備することを特徴と
    する請求項１に記載の半導体装置。
  3. 【請求項３】 前記それぞれのブロック選択信号発生器
    は、 前記入力アドレスの上位ビットを受けてNAND動作を行う
    NANDゲートと、 前記制御回路の出力信号を反転させるインバータと、 前記NANDゲートの出力及び前記インバータの出力を受け
    てNOR動作を行うNORゲートと、 前記対応するリダンダンシ信号をバッファリングするバ
    ッファと、 前記NORゲートの出力及び前記バッファの出力を受けてO
    R動作を行って前記対応するブロック選択信号を出力す
    るORゲートとを具備することを特徴とする請求項２に記
    載の半導体装置。
  4. 【請求項４】 前記制御回路は、 前記プレチャージ信号に応答して前記制御回路の出力信
    号をプルアップさせるプルアップトランジスタと、 前記出力信号の状態をホルディングするステートホルダ
    と、 前記対応するリダンダンシ信号それぞれに応答して前記
    出力信号をプルダウンさせる複数個のプルダウントラン
    ジスタとを具備することを特徴とする請求項２に記載の
    半導体装置。
  5. 【請求項５】 正常メモリセルアレイブロックとリダン
    ダントメモリセルアレイブロックとを含み、対応するブ
    ロック選択信号に応答して選択される複数個のサブメモ
    リセルアレイブロックと、 入力アドレスが内部に貯蔵されたリペアアドレスと一致
    する場合、対応するリダンダントメモリセルアレイブロ
    ックのリダンダントワードラインを選択するためのリダ
    ンダンシ信号を発生する複数個のリダンダント選択回路
    と、 制御信号及び対応するリダンダンシ信号により制御さ
    れ、前記入力アドレスの上位ビットに応答して対応する
    ブロック選択信号を発生する複数個のブロック選択信号
    発生器と、 前記制御信号により制御され、前記入力アドレスに応答
    して対応する正常メモリセルアレイブロックの正常ワー
    ドラインを選択する複数個のローデコーダと、 プレチャージ信号及び前記リダンダンシ信号に応答して
    前記制御信号を発生する制御回路とを具備し、 前記複数個のサブメモリセルアレイブロックのうちの何
    れか一つのサブメモリセルアレイブロックに含まれる正
    常メモリセルアレイブロックの欠陥ワードラインが前記
    何れか一つのサブメモリセルアレイブロック以外の他の
    サブメモリセルアレイブロックに含まれるリダンダント
    メモリセルアレイブロックのワードラインに取り替えら
    れることを特徴とする半導体装置。
  6. 【請求項６】 前記それぞれのブロック選択信号発生器
    は、 前記入力アドレスの上位ビットを受けてNAND動作を行う
    NANDゲートと、 前記制御信号を反転させるインバータと、 前記NANDゲートの出力及び前記インバータの出力を受け
    てNOR動作を行うNORゲートと、 前記対応するリダンダンシ信号をバッファリングするバ
    ッファと、 前記NORゲートの出力及び前記バッファの出力を受けてO
    R動作を行って前記対応するブロック選択信号を出力す
    るORゲートとを具備することを特徴とする請求項５に記
    載の半導体装置。
  7. 【請求項７】 前記制御回路は、 前記プレチャージ信号に応答して前記制御信号をプルア
    ップさせるプルアップトランジスタと、 前記制御信号の状態をホルディングするステートホルダ
    と、 前記対応するリダンダンシ信号それぞれに応答して前記
    制御信号をプルダウンさせる複数個のプルダウントラン
    ジスタとを具備することを特徴とする請求項５に記載の
    半導体装置。
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