JPH11328992A

JPH11328992A - 半導体記憶装置

Info

Publication number: JPH11328992A
Application number: JP10181063A
Authority: JP
Inventors: Masamori Fujita; 真盛藤田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-07
Filing date: 1998-06-26
Publication date: 1999-11-30
Anticipated expiration: 2018-06-26
Also published as: JP3211882B2

Abstract

(57)【要約】【課題】複数のバンクに共通に冗長デコーダを設けた
場合でも、リフレッシュを行うことができるようにす
る。【解決手段】リフレッシュ動作時には、各冗長デコー
ダＸＲＥＤは、行アドレス信号ＸＡＤＤに含まれいるバ
ンク選択信号を参照せずに、行アドレス信号ＸＡＤＤが
示すアドレスと記憶している不良メモリセルのアドレス
との比較のみを行う。冗長メモリセル選択回路ＸＲＤＮ
は、冗長メモリセルとの置換が行われるバンクを示すた
めの冗長置換選択信号ＸＲＤＮＳ（Ａ）、（Ｂ）をバン
クＡ、Ｂ毎に出力する。したがって、バンクＡ、Ｂが同
時に活性化されるリフレッシュ時でも、各バンク毎に置
換を行うかどうかの選択を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルの不良救済手段に関する。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置は、複数の
ビット線対と複数のワード線の交点にそれぞれメモリセ
ルが設けられていて、行アドレスによりワード線を選択
し、列アドレスによりビット線対を選択することにより
目的のメモリセルの記憶情報を読み出すことができるよ
うになっている。

【０００３】そして、従来のＤＲＡＭ等の半導体記憶装
置では、記憶容量の増加やビット線対の長さの制限等の
原因により記憶領域を複数のブロックに分割する方法が
用いられている。

【０００４】そして、このような複数ブロック構成の半
導体記憶装置のメモリセルに記憶された記憶情報を読み
出すには、先ず行アドレスを指定し、続いて列アドレス
を指定するとともにブロックアドレスを指定する必要が
ある。そして、アドレスが指定された後に、外部からコ
マンドが与えられることによりデータの書き込みや読み
出しなど各種の動作を行うようになっている。

【０００５】しかし、このように半導体記憶装置を複数
のブロックにより構成しても、あるブロックの処理を行
っている間は他のブロックに対する処理を行うことがで
きない場合には、記憶容量が増加しブロックの数が増加
してくると記憶内容の読み出しに長時間を要するという
問題点があった。

【０００６】この問題点を解決するためにメモリセルを
複数のブロックに分割するのではなく、互いに独立に動
作することができるバンクに分割しているシンクロナス
ＤＲＡＭ等が用いられるようになっている。

【０００７】各々のバンク内では、外部から入力される
アドレス信号により指定されるメモリセル群が活性化さ
れる。このとき、各々のバンクは、同時に活性化状態で
あることが可能であり、活性化されるメモリセル群のア
ドレスは、各バンク間で独立である。

【０００８】このような複数のバンクから構成されてい
る従来の半導体記憶装置の構成を図２２に示す。

【０００９】図２２はこのようなバンク構成の従来の半
導体記憶装置の構成を示すブロック図、図２３（ａ）お
よび２３（ｂ）は動作を示すタイミングチャートであ
る。図２３（ａ）は冗長メモリセルが選択される場合を
示し、図２３（ｂ）は冗長メモリセルが選択されない場
合を示している。

【００１０】ここでは、バンク数をバンクＡ（ＡＲＲＡ
Ｙ０）、バンクＢ（ＡＲＲＡＹ１）の２、各バンクを構
成するサブアレイ数を４（それぞれＳＡ００〜ＳＡ０
３、ＳＡ１０〜ＳＡ１３）、各サブアレイに含まれるサ
ブワード線を図示せず５１２本として説明する。また、
ここでは、階層化ワード線構造をもって説明を行う。こ
のとき、メインワード線ＭＷＬ１本に対するサブワード
線は８本とする。したがって、各バンクの行アドレスは
１１ビット（Ｘ０〜Ｘ１０）であり、この内、サブアレ
イはＸ９、Ｘ１０で、サブアレイ内のメインワード線は
Ｘ３〜Ｘ８で、１本のメインワード線に対する８本サブ
ワード線Ｘ０〜Ｘ２で区別される。

【００１１】また、不良メモリセルから冗長メモリセル
への置換は、Ｘ０で区別される行アドレス２本分で行わ
れる。各サブアレイは、１本の冗長なメインワード線Ｒ
ＭＷＬとこれに接続されるサブワード線８本を持つ。

【００１２】以下、回路図、タイミング図に基づいて動
作の説明を行う。図２３（ａ）および２３（ｂ）のＡＣ
Ｔは、当該バンクが活性化状態にあることを示す信号
で、図中には明記されていないコマンドデコーダ等によ
り、外部からのコマンド入力に呼応して動作する。

【００１３】図２２中、１１ビットで構成されるＸＡＤ
Ｄは行アドレス信号であり、図中には明記されていない
アドレスバッファ等により、ＡＣＴ信号にしたがって外
部より取り込まれる。ＸＡＢＦは行アドレス信号バッフ
ァ回路であり、行アドレス信号ＸＡＤＤの内からＸ１〜
Ｘ１０にしたがって、相補信号Ｘ１Ｎ〜Ｘ１０Ｎ、Ｘ１
Ｔ〜Ｘ１０Ｔを生成する。各冗長デコーダＸＲＥＤは、
置換すべき不良アドレスをそれぞれ記憶していて、不良
アドレスの記憶／比較を行うための回路である。

【００１４】図２４はこのような冗長デコーダＸＲＥＤ
の一例を示す回路図である。冗長デコーダＸＲＥＤは行
アドレス信号ＸＡＤＤと、内部に記憶されている不良ア
ドレスとを比較している。

【００１５】この従来の半導体記憶装置では、サブワー
ド線を２本単位で置換するため、行アドレス信号ＸＡＤ
Ｄを構成するＸ１〜Ｘ１０が記憶される。Ｘ０で区別さ
れるサブワード線、例えば、行アドレス０と行アドレス
１は、冗長デコーダＸＲＥＤ内で区別されることはな
く、どちらが入力されても、不良アドレスであると理解
される。

【００１６】この回路においては、置換アドレスはヒュ
ーズＦ１Ｎ〜Ｆ１０ＮおよびＦ１Ｔ〜Ｆ１０Ｔを切断す
ることにより記憶される。ヒューズ切断の方法は特に限
定されないが、レーザ光線による溶断が一般的である。
ＦｎＮとＦｎＴは各々がどちらか一方が切断されて置換
アドレスのうち、１ビットを記憶する。例えば、置換ア
ドレスが０および１であれば、Ｆ１Ｎ〜Ｆ１０Ｎを切断
し、Ｆ１Ｔ〜Ｆ１０Ｔは切断しない。

【００１７】以下、冗長デコーダＸＲＥＤの動作を説明
する。まず、行アドレス信号ＸＡＤＤが全てロウレベル
になり、冗長プリチャージ信号ＰＸＲがロウレベルにな
り節点１００がハイレベルになる。続いて、外部から入
力されるアドレス信号に基づいて、行アドレス信号ＸＡ
ＤＤを構成する１１ビットの相補信号の内Ｘ１Ｎ〜Ｘ１
０ＮおよびＸ１Ｔ〜Ｘ１０Ｔがセットされる。このと
き、ＸｎＮとＸｎＴ（ｎ＝１〜１０）は各々相補信号な
ので、一方がハイレベル、他方がロウレベルとなる。例
えば、行アドレスが０または１であれば、Ｘ１Ｎ〜Ｘ１
０Ｎがハイレベルであり、Ｘ１Ｔ〜Ｘ１０Ｔはロウレベ
ルである。したがって、ヒューズＦｎＮ、ＦｎＴに記憶
された置換アドレスと、行アドレス信号ＸＡＤＤが一致
するとき以外は、節点１００と節点１０１は導通状態と
なる。

【００１８】ここで、冗長プリチャージ信号ＰＸＲがハ
イレベルになり、置換アドレスと行アドレス信号ＸＡＤ
Ｄが一致しないときは節点１００がロウレベルになり、
一致するときにはハイレベルを保持する、これが、ラッ
チ信号ＸＬＡＴにより節点１０２に保持され、不良アド
レス一致信号ＸＲＥＢＬに出力される。ＡＣＴ信号がロ
ウレベルとなると、ＸＰＲＥ信号により、全ての不良ア
ドレス一致信号ＸＲＥＢＬは非選択となり、結果として
選択されている冗長メモリセルも非選択となる。

【００１９】図２５は冗長メモリセル選択回路冗長メモ
リセル選択回路ＸＲＤＮの一例を示す回路図である。冗
長メモリセル選択回路ＸＲＤＮは、冗長な行デコーダＲ
ＸＤＣに対して１対１で存在する。冗長デコーダＸＲＥ
Ｄはサブワード線２本に対して１個存在するので、４つ
の冗長デコーダＸＲＥＤに対し冗長メモリセル選択回路
ＸＲＤＮが１つが存在する。この比は、メインワード線
とサブワード線の本数比である。冗長メモリセル選択回
路ＸＲＤＮは接続された４つの不良アドレス一致信号Ｘ
ＲＥＢＬの内１つがハイレベルとなったときに、図には
明記されていないプリチャージ回路によってハイレベル
となっている冗長置換選択信号ＸＲＤＮＳをロウレベル
に引き落とす。冗長置換選択信号ＸＲＤＮＳは、冗長メ
モリセルが選択されたことを示す信号である。また、冗
長デコーダ選択信号ＲＸＤＳをハイレベルとし、１対１
に接続された冗長な行デコーダＲＸＤＣを活性化する。

【００２０】さらに、図には明記されていないプリチャ
ージ回路によってハイレベルとなっている冗長サブワー
ド線選択信号ＲＲＡＩＳ１、ＲＲＡＩＳ２を不良アドレ
ス一致信号ＸＲＥＢＬにより選択的にロウレベルに引き
落とす。接続される４つの不良アドレス一致信号ＸＲＥ
ＢＬの内、ＸＲＥＢＬ０がハイレベルになった場合、ロ
ウレベルへの引き落としは行われないが、ＸＲＥＢＬ１
がハイレベルになった場合はＲＲＡＩＳ１のみ、ＸＲＥ
ＢＬ２がハイレベルになった場合はＲＲＡＩＳ２のみ、
ＸＲＥＢＬ１がハイレベルになった場合に冗長サブサー
ド線選択信号ＲＲＡＩＳ１、ＲＲＡＩＳ２双方の引き落
としが行われる。したがって、冗長デコーダＸＲＥＤ
と、その比較結果が一致した場合の冗長サブサード線選
択信号ＲＲＡＩＳ信号の状態の関係は固定されている。

【００２１】冗長デコーダＸＲＥＤおよび冗長メモリセ
ル選択回路ＸＲＤＮは、各々が属するバンクは固定され
ており、当該バンクが選択されたときのみ動作する。ま
た、冗長プリチャージ信号ＰＸＲ、ラッチ信号ＸＬＡ
Ｔ、ＸＰＲＥ、冗長行デコーダ選択信号ＲＸＤＳ、冗長
置換選択信号ＸＲＤＮＳの各信号もバンク毎に独立して
存在し、独立して動作する。

【００２２】図２２中のＸＰＲは行アドレスプリデコー
ダであり、行アドレス信号ＸＡＤＤから行アドレスプリ
デコード信号ＰＸＡＤＤを生成する。ここで、行アドレ
スプリデコード信号ＰＸＡＤＤはＸ３〜Ｘ５をプリデコ
ードしたＸ３Ｎ、４Ｎ、５Ｎ〜Ｘ３Ｔ、４Ｔ、５Ｔの８
本の信号と、Ｘ６〜Ｘ８をプリデコードしたＸ６Ｎ、７
Ｎ、８Ｎ〜Ｘ６Ｔ、７Ｔ、８Ｔの８本の信号とＸ９、Ｘ
１０をプリデコードしたＸ９Ｎ、１０Ｎ〜Ｘ９Ｔ、１０
Ｔの４本の信号で構成される。Ｘ３Ｔ、４Ｔ、５Ｔ等の
８本の信号と、Ｘ６Ｔ、７Ｔ、８Ｔ等の８本の信号は、
各サブアレイ内の行デコーダＸＤＥＣ選択に、Ｘ９Ｔ、
１０Ｔ等の４本の信号はＳＸＣ回路でのサブアレイ選択
に使用される。行プリデコードアドレス信号ＰＸＡＤＤ
は、冗長メモリセル選択、非選択の決定を待つため行ア
ドレスデコード回路ＸＰＲ内で遅延され、ラッチ信号Ｘ
ＬＡＴによってラッチされる。ＡＣＴ信号がロウレベル
となると、ＸＰＲＥ信号により、全ての行プリデコード
アドレス信号ＰＸＡＤＤは非選択となり、結果として選
択されているメモリセルも非選択となる。

【００２３】図２６はサブアレイ選択回路ＳＸＣの一例
を示す回路図である。サブアレイ選択回路ＳＸＣは、行
アドレス信号ＸＡＤＤが全ての冗長デコーダＸＲＥＤに
記憶されている不良置換アドレスの全てと一致せず、冗
長デコーダ選択信号ＲＸＤＳがハイレベルのままでとき
には、行プリデコードアドレス信号ＰＸＡＤＤ（Ｘ９、
Ｘ１０）を基に、該当サブアレイに含まれる図には明示
されていないセンスアンプ列を活性化すると共に、サブ
アレイ選択信号ＢＳＥＬを活性化する。

【００２４】行アドレス信号ＸＡＤＤがいずれかの冗長
デコーダＸＲＥＤに記憶されている不良置換アドレスに
一致し、冗長デコーダ選択信号ＲＸＤＳがロウレベルに
なった場合には、冗長置換選択信号ＸＲＤＮＳを基にセ
ンスアンプ列を活性化し、サブアレイ選択信号ＢＳＥＬ
を活性化する。このとき、行プリデコードアドレス信号
ＰＸＡＤＤにより指示されるサブアレイと冗長置換選択
信号ＸＲＤＮＳにより指示されるサブアレイが一致しな
い場合には、行プリデコードアドレス信号ＰＸＡＤＤに
より指示されるサブアレイ内の冗長メインワード線およ
びセンスアンプ列活性化は抑止される。いずれの場合に
も、活性化されるセンスアンプ列は、活性化されたワー
ド線を含むサブアレイに含まれる。

【００２５】図２７は行デコーダＸＤＥＣの一例を示す
回路図である。行デコーダＸＤＥは、行プリデコードア
ドレス信号ＰＸＡＤＤ（Ｘ３〜Ｘ８）およびサブ差例選
択信号ＢＳＥＬに基づいてメインワード線ＭＷＬを活性
化する。ただし、行アドレス信号ＸＡＤＤがいずれかの
冗長デコーダＸＲＥＤに記憶されている置換アドレスに
一致し、冗長行デコーダ選択信号がロウレベルになった
場合には、活性化を取りやめる。

【００２６】図２８は冗長行デコーダＲＸＤＣの一例を
示す回路図である。冗長行デコーダＲＸＤＣは、行アド
レス信号ＸＡＤＤがいずれかの冗長デコーダＸＲＥＤに
記憶されている置換アドレスに一致した場合には、冗長
置換選択信号ＸＲＤＮＳに基づいて、対応する冗長メイ
ンワード線ＲＭＷＬを活性化する。これにより、不良ア
ドレスを含むメインワード線が、冗長なメインワード線
に置換されることになる。

【００２７】図２９はサブサード線選択回路ＲＡＩＳの
一例を示す回路図である。サブサード線選択回路ＲＡＩ
Ｓは、行アドレス信号ＸＡＤＤがどの冗長デコーダＸＲ
ＥＤの不良置換アドレスとも一致せず、冗長行デコーダ
選択信号ＲＸＤＳがハイレベルの場合には行アドレス信
号ＸＡＤＤ（Ｘ０〜Ｘ２）にしたがって、サブサード線
選択信号ＲＡＩ０〜ＲＡＩ７の内１本のみを活性化す
る。一方、行アドレス信号ＸＡＤＤがいずれかの冗長デ
コーダＸＲＥＤＤの不良置換アドレスと一致し、冗長行
デコーダ選択信号ＲＸＤＳがロウレベルの場合には、行
アドレス信号ＸＡＤＤのＸ１に代えて冗長サブサード線
選択信号ＲＲＡＩＳ１、Ｘ２に代えて冗長サブサード線
選択信号ＲＲＡＩＳ２、および行アドレス信号ＸＡＤＤ
のＸ０でサブワード線選択信号ＲＡＩ０〜ＲＡＩ７の
内、１本を選択する。メインワード線ＭＷＬ、およびサ
ブワード線選択信号ＲＡＩは図には明示されていないサ
ブワードドライバ回路に入力され、これらのアンド論理
をもってサブワード線ＳＷＬを選択する。サブワード線
ＳＷＬはメモリセルに直接接続され、これを活性化す
る。

【００２８】以上説明したように、この従来例では、冗
長デコーダＸＲＥＤとこれによって活性化されるメイン
ワード線、およびサブワード線選択信号ＲＡＩの関係は
固定であり、結果として各々の冗長デコーダＸＲＥＤと
サブワード線の関係は固定である。また、１つの冗長デ
コーダＸＲＥＤが、何本のサブワード線の置換を受け持
つか（ここでは２本）も固定されている。

【００２９】ここでは、バンクあたりの冗長メインワー
ド線は４本、これに対応するサブワード線は３２本存在
する。１バンク内の冗長デコーダＸＲＥＤは１６個存在
し、１つの冗長デコーダＸＲＥＤでの置換は、Ｘ０以外
のアドレスを共有する２本のサブワード線を単位として
行われるので、全ての不良箇所がそれぞれ１つの行アド
レスしか持たないか、Ｘ０以外を共有する２つのアドレ
ス内で収まっていれば、バンクあたり最大１６カ所を救
済できる。

【００３０】しかし、各不良個所が、Ｘ０以外を共有す
る２つのアドレスで収まらない場合、例えばメインワー
ド線（Ｘ０〜Ｘ２以外を共有する８本のサブワード線に
相当）が不良となった場合には、４個の冗長デコーダＸ
ＲＥＤを使用して８本のサブワード線の置換を行う。こ
の場合には、バンクあたり１６個の冗長デコーダＸＲＥ
Ｄを使用して、４本のメインワード線を救済できる。ど
ちらにしても、不良置換に用いられる冗長デコーダＸＲ
ＥＤ、冗長なサブワード線は、各バンク内で使用される
のみで、多バンクの不良置換状況に依存することはな
い。

【００３１】しかし、上記で説明した半導体記憶装置に
おいては、例えばバンクＡ内に物理的に存在する冗長な
メモリセルで、バンクＢ内に物理的に存在する不良メモ
リセルを置換しようとする場合に、バンクＡを活性化さ
せるタイミングで、バンクＢにおける不良メモリセルを
置換したバンクＡの冗長メモリセルを活性化状態にしよ
うとした場合には、バンクＡ内で２つのメモリセルが同
時に活性化されてしまう場合が発生する。そして、これ
らのメモリセルがセンスアンプ、データ線等を共用して
いる場合には誤動作を起こしてしますことになる。バン
クの異なる２つのメモリセル群のアドレスは、独立かつ
任意に外部から指定できるので、全てのアドレスの組み
合わせについて、この問題を回避することはできない。

【００３２】したがって、図２２のような構成の半導体
記憶装置では、異なるバンク間では冗長メモリセルを共
用して救済を行うことは不可能であり、各バンク中の不
良メモリセルは、該当バンク内の冗長メモリセルでのみ
しか置換することができない。このことにより、不良が
一部のバンクに偏って存在しているチップでは、どれか
１つのバンクでも、不良メモリセルを冗長メモリセルで
の置換が不可能となった時点で、チップ全体の救済が不
可能となり、歩留まりを低下させる要因となる。

【００３３】また、ヒューズはレーザによる切断を行う
ため微少化には限度があるため冗長デコーダの面積は他
の回路に比較して大きなものとなっている。そのため、
設けることのできる冗長メモリセルの数は、設けること
のできる冗長デコーダの数により決定されてしまう。

【００３４】半導体記憶装置では、その構造上、製法上
から不良ビットのアドレス構成については、いくつか異
なるパターンが存在する。例えば、メモリセルを構成す
るトランジスタ等の素子に起因する単独ビット不良、メ
モリセルアレイ中の配線の断線による単独ライン不良
等、１つの行アドレスを置換することにより救済可能な
ものと、行デコーダ回路不良、メモリセルアレイ中の配
線間短絡により隣接ライン不良等、複数の行アドレスを
置換することにより救済可能なものに分類される。

【００３５】また、複数行置換が必要なものに関して
も、配線間短絡の主原因となる工程中に付着するゴミの
大きさにより、置換を必要とする隣接行アドレス数は不
定である。したがって、従来例では１つの冗長デコーダ
で、固定された本数の不良置換を行うため、隣接不良の
行アドレス数が置換単位を上回る場合には、複数の冗長
デコーダを用いて置換を行わなければならない。逆に隣
接不良の行アドレス数が置換単位を下回る場合には、不
良行アドレスに隣接する不良でない行アドレスを含めて
置換することになり、冗長メモリセルの使用効率が低下
する。

【００３６】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、あるバンクに対して設けられている冗長
デコーダは、そのバンク内に発生した不良メモリセルと
冗長の置換を行うことしかできず、異なるバンクの不良
メモリセルを置換することができない。そのため、バン
ク毎に冗長デコーダが必要となり置換効率が低下し、歩
留まりが悪化してしまうという問題点があった。

【００３７】本発明の目的は、バンク間に共通に設けた
冗長デコーダにより、異なるバンクに発生した不良メモ
リセルを置換することにより、置換効率を向上させ歩留
まりを改善させた半導体記憶装置を提供することであ
る。

【００３８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置では、各リダンダンシデコ
ーダにおいて、当該リダンダンシデコーダがどのバンク
の不良の置換を行うかをプログラムする手段と、該当リ
ダンダンシデコーダが何本のアドレスの置換を行うかを
プログラムする手段を持つ。すなわち、半導体メモリ
が、複数の通常メモリセルと、外部から印加されるアド
レスに呼応して前記通常メモリセルを活性化する手段
と、複数の冗長メモリセルと、前記複数の通常メモリセ
ル内に存在する不良メモリセルのアドレスを記憶する第
１の記憶手段と、前記外部から印加されるアドレスと、
前記不良メモリセルのアドレスとの比較手段と、前記比
較手段の出力に呼応して前記冗長メモリセルを活性化す
る手段、または前記通常メモリセルの活性化を抑止する
手段、または双方の手段を有し、前記比較手段は、前記
外部から印加されるアドレスを構成するビットの内、全
部または一部のみを対象として、記憶された前記不良メ
モリセルのアドレスと比較する。

【００３９】そして、前記比較手段の比較するビット数
は可変であり、前記比較手段の比較するビット数、また
は比較対象とならないビット数を記憶する第２の記憶手
段と、前記比較手段の出力に基づいて、前記第２の記憶
手段の内容を、前記冗長メモリセルの活性化手段に伝え
る第１の伝達手段を有することができ、また、それぞれ
前記外部から印加されるアドレス信号にしたがい、独立
に動作する分割されたメモリセルアレイ構造を持ち、前
記分割されたメモリセルアレイは、それぞれ、複数の前
記冗長メモリセルを持つことができる。

【００４０】さらに、前記分割されたメモリセルアレイ
の内、どのメモリセルアレイ内の不良メモリセルを置換
するかを記憶する第３の記憶手段を有し、前記比較手段
は、第３の記憶手段と、外部から印加されるメモリセル
アレイ選択信号を比較し、各々の前記比較手段に対応
し、前記分割されたメモリセルアレイ内の、どの冗長メ
モリセルをもって、不良メモリセルを置換するかを記憶
する複数の第４の記憶手段と、前記比較手段の出力に基
づいて、前記第４の記憶手段の内容を、前記冗長メモリ
セルの活性化手段に伝える第２の伝達手段を有すること
ができる。

【００４１】そしてさらに、前記第４の記憶手段は、Ｎ
桁の二進数の記憶手段で構成され、２のＮ乗の組み合わ
せを記憶でき、前記第２の伝達手段は、複数の前記第４
の記憶手段に接続され、Ｎ桁の二進数で伝達するワイヤ
ードオア節点をもって構成される。

【００４２】前記冗長メモリセルの活性化手段は、前記
第２の伝達手段をデコードする手段と、前記伝達手段の
値またはデコードされた値をラッチする手段を有し、前
記冗長メモリセルの活性化手段は、前記第１の伝達手段
によって示される比較対象とならないビット数を、前記
外部から印加されるアドレスを構成するビットから採用
し、残りの前記第２の伝達手段を構成するビットから採
用する選択手段を有することができる。

【００４３】また、本発明の他の半導体記憶装置は、複
数のメモリセルから成る通常のメモリセルブロックと、
前記通常のメモリセルブロックの内に存在する不良メモ
リセルを置換するための複数の冗長メモリセルとを有
し、それぞれ独立に読み出し／書き込みを行うことがで
きる複数のバンクと、前記複数のバンクに共通に設けら
れ、前記不良メモリセルのアドレスを記憶し、入力され
たアドレス信号が示しているアドレスと記憶している前
記不良メモリセルのアドレスとの比較を行う複数の冗長
デコーダと、前記不良メモリセルを置換するための冗長
メモリセルのアドレスを記憶していて、前記各冗長デコ
ーダにおいて前記アドレス信号が示しているアドレスと
記憶している前記不良メモリセルのアドレスとが一致し
た場合に、該不良メモリセルと置換するために設定され
ている冗長メモリセルを活性化する置換メモリセル記憶
手段とを有する半導体記憶装置において、前記冗長デコ
ーダは、リフレッシュ動作時には、前記アドレス信号に
含まれいるバンク選択信号を参照せずに、前記アドレス
信号が示すアドレスと記憶している前記不良メモリセル
のアドレスとの比較を行い、前記置換メモリセル記憶手
段は、冗長メモリセルとの置換が行われるバンクを示す
ための冗長置換選択信号を前記各バンク毎に出力するこ
とを特徴としている。

【００４４】本発明は、リフレッシュ動作時には、各冗
長デコーダは、アドレス信号に含まれいるバンク選択信
号を参照せずに、アドレス信号が示すアドレスと記憶し
ている不良メモリセルのアドレスとの比較を行い、置換
メモリセル記憶手段は、冗長メモリセルとの置換が行わ
れるバンクを示すための冗長置換選択信号を各バンク毎
に出力するようにしたものである。

【００４５】したがって、複数のバンクが同時に活性化
されるリフレッシュ時においても、各バンク毎に置換を
行うかどうかの選択が行われるので、複数のバンクに属
する同時に活性化されるメモリセルの置換を共通した冗
長デコーダで行なえるため、置換効率の向上による歩留
まりの改善を図ることができる。

【００４６】また、本発明の他の半導体記憶装置は、複
数のメモリセルから成る通常のメモリセルブロックと、
前記通常のメモリセルブロックの内に存在する不良メモ
リセルを置換するための複数の冗長メモリセルとを有
し、それぞれ独立に読み出し／書き込みを行うことがで
きる複数のバンクと、前記複数のバンクに対して共通に
設けられ、前記不良メモリセルのアドレスを記憶し、入
力されたアドレス信号が示しているアドレスと記憶して
いる前記不良メモリセルのアドレスとの比較を行い、そ
れらの信号が一致した場合には不良アドレス一致信号を
出力する複数の冗長デコーダと、前記不良メモリセルを
置換するための冗長メモリセルのアドレスを記憶してい
て、前記各冗長デコーダからの不良アドレス一致信号を
入力すると、該不良メモリセルと置換するために設定さ
れている冗長メモリセルを活性化する置換メモリセル記
憶手段とを有する半導体記憶装置において、あるバンク
をアクティブとするコマンドが入力されると、前記不良
アドレス一致信号をラッチするためのラッチ信号を出力
し、該ラッチ信号を出力してから一定時間後に前記不良
アドレス一致信号をリセットするための信号を出力する
タイミング制御回路とを有することを特徴とする。

【００４７】本発明は、バンク間で共通の不良アドレス
一致信号をアクティブとした後一定時間でインアクティ
ブとすることにより異なるバンクの間でアクティブ状態
となる期間が重複しても不良メモリセルと冗長メモリセ
ルとの置換を正常に行うことができる。

【００４８】また、本発明の他の半導体記憶装置は、複
数のメモリセルから成る通常のメモリセルブロックと、
前記通常のメモリセルブロックの内に存在する不良メモ
リセルを置換するための複数の冗長メモリセルとを有
し、それぞれ独立に読み出し／書き込みを行うことがで
きる複数のバンクと、前記複数のバンクに対して共通に
設けられ、前記不良メモリセルのアドレスを記憶し、入
力されたアドレス信号が示しているアドレスと記憶して
いる前記不良メモリセルのアドレスとの比較を行い、そ
れらの信号が一致した場合には不良アドレス一致信号を
出力する複数の冗長デコーダと、前記不良メモリセルを
置換するための冗長メモリセルのアドレスを記憶してい
て、前記各冗長デコーダからの不良アドレス一致信号を
入力すると、該不良メモリセルと置換するために設定さ
れている冗長メモリセルを活性化する置換メモリセル記
憶手段とを有する半導体記憶装置において、前記各バン
ク毎に設けられていて、対応しているバンクをアクティ
ブとするコマンドが入力されると、前記不良アドレス一
致信号をラッチするためのラッチ信号を出力し、対応し
ているバンクをプリチャージするコマンドが入力される
と、前記不良アドレス一致信号をリセットするための冗
長回路プリチャージ信号を出力する複数のタイミング制
御回路と、前記各バンク毎に設けられていて、対応した
バンクに対する前記ラッチ信号が出力されると、前記不
良アドレス一致信号をラッチしてラッチして出力し、対
応したバンクに対する前記冗長回路プリチャージが出力
されるとラッチされている前記不良アドレス一致信号を
リセットする複数の不良アドレス一致信号ラッチ回路と
を有することを特徴とする。

【００４９】本発明は、不良アドレス一致検出信号をバ
ンク毎に設けられた各ラッチ信号によりそれぞれラッチ
し、ラッチされた信号を冗長回路プリチャージ信号によ
りそれぞれリセットするようにしている。そのため、異
なるバンクを独立して別々にアクティブ状態とすること
ができる。

【００５０】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。

【００５１】（第１の実施形態）図１は本発明の第１の
実施形態の半導体記憶装置の構成を示したブロック図、
図２（ａ）および２（ｂ）は動作を示すタイミング図で
ある。図２（ａ）は冗長メモリセルが選択される場合、
図２（ｂ）は冗長メモリセルが選択されない場合を示
す。特に明記しない信号の動作については、図２２の従
来の半導体記憶装置と同一である。

【００５２】以下、回路図、タイミング図に基づいて動
作の説明を行う。この、従来の半導体記憶装置における
行アドレス信号ＸＡＤＤには、行アドレスの他に、バン
クを指定するためのバンク選択信号ＣＢＳが含まれてい
る。

【００５３】行アドレス信号バファ回路ＸＡＢＦは、行
アドレス信号ＸＡＤＤにしたがって、相補信号Ｘ０Ｎ〜
Ｘ１０Ｎ、Ｘ０Ｔ〜Ｘ１０Ｔを、バンク選択信号ＣＢＳ
にしたがって相補信号ＣＢＳＴ、ＣＢＳＮ生成する。

【００５４】図３は冗長デコーダＸＲＥＤの一例を示す
回路図であり、図２４の従来の冗長デコーダＸＲＥＤに
対して、置換すべきバンクを記憶するためのヒューズＦ
ＢＳＮ、ＦＢＳＴが設けられている。

【００５５】この図１７に示した冗長デコーダＸＲＥＤ
では、ヒューズＦｎＮ、ＦｎＴに記憶された置換アドレ
スと、行アドレス信号ＸＡＤＤが一致し、さらに選択さ
れたバンク選択信号ＣＢＳとヒューズＦＣＢＮ、ＦＣＢ
Ｔに記憶された置換すべきバンクが一致するとき以外
は、節点１００と節点１０１は導通状態となる。

【００５６】図４は冗長メモリセル選択回路ＸＲＤＮの
一例を示す回路図である。冗長メモリセル選択回路は、
４つの冗長デコーダＸＲＥＤ回路に対し冗長メモリセル
選択回路ＸＲＤＮが１つ存在する。

【００５７】冗長メモリセル選択回路ＸＲＤＮは接続さ
れた４つの不良アドレス一致信号ＸＲＥＢＬの内１つが
ハイレベルとなったときに、図には明記されていないプ
リチャージ回路によってハイレベルとなっている冗長置
換選択信号ＸＲＤＮＳをロウレベルに引き落とす。冗長
置換選択信号ＸＲＤＮＳは、冗長メモリセルが選択され
たことを示す信号である。

【００５８】図４はＸＲＤＮの一例を示す回路図であ
る。ＸＲＤＮは冗長メモリセル選択回路であり、ここで
は、ＸＲＥＤ４個に対しＸＲＤＮ１個が存在する。ただ
し、これらの数自体は、本発明の本質に依存しない。

【００５９】図４は図１中のＸＲＤＮの例を示す回路図
である。ＸＲＤＮは接続された４つのＸＲＥＢＬ信号の
内１つがハイレベルとなったときに、図には明記されて
いないプリチャージ回路によってハイレベルとなってい
るＸＲＤＮＳ０およびＸＲＤＮＳ１信号をフューズＦＳ
００〜ＦＳ１３にしたがい選択的に信号を引き落とす。
ＸＲＤＮＳ信号は、冗長メモリセルが選択されたことを
示す信号である。また、置換本数を示し、ＸＲＤＮＳ０
とＸＲＤＮＳ１がハイレベル／ハイレレベルの場合に
は、冗長メモリセルが選択されておらず、置換を行わな
い、ロウレベル／ハイレベルの場合はサブワード線１本
置換を行う、ハイレベル／ロウレベルの場合にはサブワ
ード線２本置換を行う、ロウレベル／ロウレベルの場合
にはサブワード線４本置換を行う。

【００６０】また、図には明記されていないプリチャー
ジ回路によってハイレベルとなっているＲＸＤＳ０およ
びＲＸＤＳ１信号をフューズＦＸ００〜ＦＸ１３にした
がい選択的に引き落とす。ＲＸＤＳ０およびＲＸＤＳ１
は活性化する冗長メインワード線、およびこれを含むサ
ブアレイを選択する信号である。

【００６１】さらに、図には明記されていないプリチャ
ージ回路によってハイレベルとなっているＲＲＡＩＳ１
およびＲＲＡＩＳ２信号をフューズＦＲ０，ＦＲ１にし
たがい選択的に引き落とす。ＲＲＡＩＳ１およびＲＲＡ
ＩＳ２信号はサブワード選択信号ＲＡＩを選択する信号
である。

【００６２】いずれの信号に関しても、いずれかのＸＲ
ＥＤ回路での比較が一致しない限りハイレベルを維持す
る。

【００６３】ＸＲＥＤ回路およびＸＲＤＮ回路は、各々
が属するバンクは固定されておらず、選択されたバンク
に関わらず動作する。したがって、ＰＸＲ，ＸＬＡＴ，
ＸＰＲＥ，ＲＸＤＳ，ＸＲＤＮＳ，ＲＲＡＩＳの各信号
もバンク間で共用しており、活性化されるバンクに関わ
らず動作する。

【００６４】図５はサブアレイ選択回路ＳＸＣの一例を
示す回路図である。サブアレイ選択回路ＳＸＣは、行ア
ドレス信号ＸＡＤＤが全ての冗長デコーダＸＲＥＤに記
憶されている不良置換アドレスの全てと一致せず、冗長
行デコーダ選択信号ＲＸＤＳ０およびＲＸＤＳ１がハイ
レベルのままのときには、行プリデコードアドレス信号
ＰＸＡＤＤ（Ｘ９、Ｘ１０）をデコードし、行デコーダ
アドレスラッチ信号ＸＤＬＡによりラッチし、これを基
に該当サブアレイに含まれる図には明示されていないセ
ンスアンプ列を活性化すると共に、サブアレイ選択信号
ＢＳＥＬを活性化する。

【００６５】行アドレス信号ＸＡＤＤがいずれかの冗長
デコーダＸＲＥＤに記憶されている置換アドレスに一致
し、冗長行デコーダ選択信号ＲＸＤＳ０、ＲＸＤＳ１が
ロウレベルになった場合には、各サブアレイ選択回路Ｓ
ＸＣは冗長置換選択信号ＸＲＤＮＳをデコードし、行デ
コーダアドレスラッチ信号ＸＤＬＡによりラッチしこれ
を基に冗長置換選択信号ＸＲＤＮＳ信号で指定されるセ
ンスアンプ列を活性化する。このとき、行プリデコード
アドレス信号ＰＸＡＤＤにより指示されるサブアレイと
冗長置換選択信号ＸＲＤＮＳにより指示されるサブアレ
イが一致しない場合には、行プリデコードアドレス信号
ＰＸＡＤＤにより指示されるサブアレイ内の冗長メイン
ワード線およびセンスアンプ列活性化は抑止される。

【００６６】いずれの場合にも、活性化されるセンスア
ンプ列は、活性化されたワード線を含むサブアレイに含
まれる。

【００６７】図６は行デコーダＸＤＥＣの一例を示す回
路図である。行デコーダＸＤＥＣは、行プリデコードア
ドレス信号ＰＸＡＤＤ（Ｘ３〜Ｘ８）およびサブアレイ
選択信号ＢＳＥＬを行デコーダアドレスラッチ信号ＸＤ
ＬＡでラッチし、これに基づいてメインワード線を活性
化する。ただし、行アドレス信号ＸＡＤＤがいずれかの
冗長デコーダＸＲＥＤに記憶されている置換アドレスに
一致し、冗長行デコーダ選択信号ＲＸＤＳがロウレべル
になった場合には、活性化を取りやめる。また。ＡＣＴ
信号がロウレベルとなると、行デコーダプリチャージ信
号ＸＤＰＲ信号により、全てのメインワード線ＭＷＬは
非選択となる。

【００６８】図７は冗長行デコーダＲＸＤＣの一例を示
す回路図である。冗長行デコーダＲＸＤＣは、行アドレ
ス信号ＸＡＤＤがいずれかの冗長デコーダＸＲＥＤに記
憶されている置換アドレスに一致し、冗長行デコーダ選
択信号ＲＸＤＳがロウレベルになった場合には、冗長置
換選択信号ＸＲＤＮＳに基づいて、冗長メインワード線
を活性化する。また、ＡＣＴ信号がロウレベルとなる
と、行デコーダプリチャージ信号ＸＤＰＲにより、全て
の冗長メインワード線ＲＭＷＬは非選択となる。図８は
行デコーダＸＤＥＣ回路の一例を示す回路図である。サ
ブワード線選択回路ＲＡＩＳは行アドレスプリデコード
信号ＰＸＡＤＤ、ＲＲＡＩＳおよび冗長行デコーダ選択
信号にしたがって、サブワード線選択信号ＲＡＩを選択
する。行アドレス信号ＸＡＤＤが、どの冗長デコーダＸ
ＲＥＤの不良置換アドレスと一致せず、冗長行デコーダ
選択信号ＲＸＤＳがハイレベルの場合には行アドレス信
号ＸＡＤＤ（Ｘ０〜Ｘ２）にしたがって、サブワード線
選択信号ＲＡＩ０〜ＲＡＩ７の内１本のみを活性化す
る。一方、行アドレス信号ＸＡＤＤがいずれかの冗長デ
コーダＸＲＥＤの不良置換アドレスと一致し、冗長行デ
コーダ選択信号ＲＸＤＳ０、ＲＸＤＳ１信号の少なくと
も一方がロウレベルの場合には、冗長サブワード線選択
信号ＲＲＡＩＳにもしたがう。

【００６９】ＸＲＤＮＳ０のみがロウレベルの場合（１
本置換の場合）には、行アドレス信号ＸＡＤＤのＸ０に
代えてＲＲＡＩＳ０信号、行アドレス信号ＸＡＤＤのＸ
１に代えてＲＲＡＩＳ１信号、行アドレス信号ＸＡＤＤ
のＸ２に代えてＲＲＡＩＳ２信号でＲＡＩ０〜ＲＡＩ７
の内、１本を選択する。

【００７０】信号ＸＲＤＮＳ１のみがロウレベルの場合
（２本置換の場合）には、行アドレス信号ＸＡＤＤのＸ
１に代えてＲＲＡＩＳ１信号、行アドレス信号ＸＡＤＤ
のＸ２に代えてＲＲＡＩＳ２信号、および行アドレス信
号ＸＡＤＤのＸ０でＲＡＩ０〜ＲＡＩ７の内、１本を選
択する。

【００７１】信号ＸＲＤＮＳ０、ＸＲＤＮＳ１の双方が
ロウレベルの場合（４本置換の場合）には、行アドレス
信号ＸＡＤＤのＸ２に代えてＲＲＡＩＳ２信号、および
行アドレス信号ＸＡＤＤのＸ０、Ｘ１でＲＡＩ０〜ＲＡ
Ｉ７の内、１本を選択する。これらの結果は、ＸＤＬＡ
信号によりラッチされる。また、ＡＣＴ信号がロウレベ
ルとなると、ＸＤＰＲ信号により、全てのＲＡＩ信号は
非選択となる。

【００７２】メインワード線ＭＷＬ、およびサブワード
線選択信号ＲＡＩは図には明示されていないサブワード
ドライバ回路に入力され、これらのアンド論理をもって
サブワード線ＳＷＬを選択する。サブワード線ＳＷＬは
メモリセルに直接接続され、これを活性化する。

【００７３】また、ＡＣＴ信号がロウレベルとなると、
行デコーダプリチャージ信号ＸＤＰＲにより、全てのメ
インワード線ＭＷＬまたは冗長メインワード線ＲＭＷＬ
およびサブワード線選択信号ＲＡＩは非選択となるた
め、サブワード線ＳＷＬも非活性化される。

【００７４】本実施形態の半導体記憶装置では、各々の
冗長デコーダＸＲＥＤがどのバンクの置換アドレスを記
憶、比較するかは、ヒューズ切断によるプログラムによ
って決定される。

【００７５】ここでは、図２２の従来例と同じくバンク
あたりの冗長メインワード線４本、これに対応するサブ
ワード線は３２本存在する。また、冗長デコーダＸＲＥ
Ｄは２つのバンクに対して３２個存在する（チップ内で
は、図２２の従来例と同数）。

【００７６】したがって、全ての冗長デコーダＸＲＥＤ
をバンクＡに対して使用し、各々の置換を１つのアドレ
スに限定した場合（単独ビット不良、サブワード線断線
等の不良に相当）には、バンク内で最大３２カ所の不良
を救済できる。したがって、バンク間で不良発生の偏り
がある場合には、不良救済効率が向上する。

【００７７】一方、Ｘ０、Ｘ１以外のアドレスを共有す
る４つアドレスを持つサブワード線においては、冗長デ
コーダＸＲＥＤ１つのみで置換可能である。したがっ
て、例えばメインワード線（Ｘ０〜Ｘ２以外を共有する
８本のサブワード線に相当）が不良となった場合には、
２個の冗長デコーダＸＲＥＤを使用して８本のサブワー
ド線の置換を行う。この場合には、８個の冗長デコーダ
ＸＲＥＤを用いれば、バンクあたり４本のメインワード
線（３２本のサブワード線）を救済できる。冗長メイン
ワード線はバンクあたり４本しか存在しないので、バン
クＡに対しては、これ以上の救済できないが、このとき
バンクＢに対しては、残りの２４個の冗長デコーダＸＲ
ＥＤを使用し、最大２４箇所の不良救済が行えるように
なる。したがって、１箇所の不良が、連続した複数の不
良アドレスで構成される場合にも、不良救済効率が向上
する。

【００７８】以上説明したように、本実施形態の半導体
記憶装置は図２２に示した従来の半導体記憶装置と比較
して、冗長デコーダＸＲＥＤをバンクＡ、Ｂのどちらの
不良セルの置換にも使用することができるので、各バン
クに存在する冗長メモリセルを効率よく使用することが
可能であり、不良があるバンクに偏在する場合でも、従
来例に比較して同一の冗長デコーダＸＲＥＤ数、冗長メ
モリセル数であるにも関わらず、救済できる確率が高
く、チップ面積を大幅に増加させることなく歩留まりを
向上させることが可能である。

【００７９】（第２の実施形態）図９は本発明の第２の
実施形態の半導体記憶装置におけるＸＲＤＮ回路を示す
回路図、図１０は発明の第２の実施形態のＲＸＤＣ回路
を示す回路図、図１１は発明の第２の実施形態のＲＡＩ
Ｓ回路を示す回路図である。

【００８０】上記第１の実施形態においては、冗長メモ
リセルが選択されたことを示す信号ＸＲＤＮＳ０，ＸＲ
ＤＮＳ１信号が、置換本数指示を兼ねていた。本実施形
態においては、これらの２つの機能を分離し、冗長メモ
リセルが選択されたことをＸＲＤＮＳ信号が示し、ＸＲ
ＬＥＮ０，ＸＲＬＥＮ１信号が置換本数を示す。このと
き、ＸＲＬＥＮ０とＸＲＬＥＮ１がロウレベル／ロウレ
ベルの場合にはサブワード線１本置換を行う、ハイレベ
ル／ロウレベルの場合にはサブワード線２本置換を行
う、ロウレベル／ハイレベルの場合にはサブワード線４
本置換を行う。本実施形態においては、ＲＸＤＣにおい
て冗長メモリセルが選択されたことを判断するのにＸＲ
ＤＮＳ信号のみを参照すればよいことから、上記第１の
実施形態の効果に加えて回路が簡略化されるという効果
を有する。

【００８１】（第３の実施形態）シンクロナスＤＲＡＭ
では、読み出し／書き込み時にはその読み出し／書き込
みを行ないたいメモリの属するバンクのみを活性化させ
るが、リフレッシュ時には複数のバンクを同時に活性化
させている。そして、読み出し／書き込み時には、該当
するワード線を活性化してからセンスアンプを動作させ
ているが、リフレッシュ時にはセンスアンプのみを動作
させている。

【００８２】しかし、上記第１および第２の半導体記憶
装置では、冗長デコーダＸＲＥＤをバンクＡ、Ｂ間で共
用することによりその置換効率を向上するようにしてい
るが、バンクＡ、Ｂの両方を同時に活性化するリフレッ
シュ時において問題が発生する。例えば、バンクＡにお
ける不良メモリセルの置換を行なっている場合、バンク
Ａ、Ｂの両方を同時に活性化しようとした場合には冗長
置換選択信号ＸＲＤＮＳがバンクＢにも出力されてしま
いバンクＢでは置換する必要が無い場合でも強制的に置
換が行われてしまう。

【００８３】このように、図１の第１の実施形態の半導
体記憶装置では、異なるバンクにそれぞれ不良が存在す
る場合には、両方のバンクを同時に活性化させてリフレ
ッシュを行うことができない。また、両方のバンクを同
時に活性化させてリフレッシュを行うとするとそれぞれ
のバンク毎に冗長デコーダを設ける必要がある。

【００８４】上で説明したように、第１および第２の実
施形態の半導体記憶装置では、複数のバンクに共通に冗
長デコーダを設け、異なるバンクにそれぞれ不良が存在
する場合には、リフレッシュ時に異なる複数のバンクを
同時に活性化することができないため、バンク毎に冗長
デコーダが必要となり置換効率が低下し、歩留まりが悪
化してしまうという問題点があった。

【００８５】本実施形態の半導体記憶装置は、異なるバ
ンクにそれぞれ不良が存在する場合でも、リフレッシュ
を行うことができるようにして置換効率を向上させ歩留
まりを改善するようにしたものである。

【００８６】図１２は本発明の第３の実施形態の半導体
記憶装置の構成を示したブロック図、図１３は本実施形
態における冗長メモリセル選択回路ＸＲＤＮの回路図で
ある。図１中と同符号は同じ構成要素を示す。

【００８７】図１の第１の実施形態の半導体記憶装置に
おける冗長メモリセル選択回路ＸＲＤＮは、冗長メモリ
セルによる置換が行われる際には冗長メモリセルが選択
されたことを示す信号である冗長置換選択信号ＸＲＤＮ
Ｓのみを出力していた。しかし、本実施形態の半導体記
憶装置における冗長メモリセル選択回路ＸＲＤＮはは、
図２に示すように、バンクＡの冗長メモリセルが選択さ
れたことを示す信号である冗長置換選択信号ＸＲＤＮＳ
（Ａ）と、バンクＢの冗長メモリセルが選択されたこと
を示す信号である冗長置換選択信号ＸＲＤＮＳ（Ｂ）と
を出力するようにしている。そして、冗長置換選択信号
ＸＲＤＮＳ（Ａ）はバンクＡに設けられている冗長行デ
コーダＲＸＤＣ、サブアレイ選択回路ＳＸＣ、サブワー
ド線選択回路ＲＡＩＳに入力され、冗長置換選択信号Ｘ
ＲＤＮＳ（Ｂ）はバンクＢに設けられている冗長行デコ
ーダＲＸＤＣ、サブアレイ選択回路ＳＸＣ、サブワード
線選択回路ＲＡＩＳに入力されている。

【００８８】図１３に示されているように、この冗長メ
モリセル選択回路ＸＲＤＮでは、不良アドレス一致信号
ＸＲＥＢＬ０〜３がハイレベルとなった際に、ヒューズ
ＦＳ００〜ＦＳ０３の内の対応すヒューズが切断されて
いない場合に冗長置換選択信号ＸＲＤＮＳ（Ａ）はロウ
レベルとなる。また、同様に不良アドレス一致信号ＸＲ
ＥＢＬ０〜３がハイレベルとなった際に、ヒューズＦＳ
１０〜ＦＳ１３の内の対応すヒューズが切断されていな
い場合に冗長置換選択信号ＸＲＤＮＳ（Ｂ）はロウレベ
ルとなる。

【００８９】また、本実施形態の半導体記憶装置におけ
る行アドレス信号バッファＸＡＢＦは、行アドレス信号
ＸＡＤＤの上位ビットのバンク選択信号ＣＢＳが入力さ
れてこない場合にはリフレッシュ時であると判定して相
補信号ＣＢＳＴ、ＣＢＳＮをともにロウレベルとして出
力するようにしている。

【００９０】このため、リフレッシュ時においては冗長
デコーダＸＲＥＤがバンクＡ、Ｂのどちらのバンクに対
して設定されていても行アドレスのみが一致すれば不良
アドレス一致信号ＸＲＥＢＬが出力される。そして、冗
長メモリセル選択回路ＸＲＤＮでは、入力された不良ア
ドレス一致信号ＸＲＥＢＬを出力した冗長デコーダＸＲ
ＥＤが設定されているバンクと同じバンクに対して冗長
置換選択信号ＸＲＤＮＳが出力されるようにヒューズ
が設定されている。

【００９１】例えばバンクＡに設定されている冗長デコ
ーダＸＲＥＤから出力された不良アドレス一致信号ＸＲ
ＥＢＬを入力した場合には冗長置換選択信号ＸＲＤＮＳ
（Ａ）のみが出力され、冗長置換選択信号ＸＲＤＮＳ
（Ｂ）は出力されない。このことによりバンクＡにおい
ては冗長メモリセルによる置換が行われるが、バンクＢ
においては置換が行われない。

【００９２】このように、本実施形態の半導体記憶装置
では、行アドレス信号ＸＡＤＤ中のバンク選択信号ＣＳ
Ａが無いリフレッシュ時においても置換すべきバンクの
みの置換を行うことができる。

【００９３】次に、図１４〜図１７は本実施形態の動作
を示したタイミングチャートである。

【００９４】図１４は、バンクＡ、Ｂの両方において置
換が行われている場合のリフレッシュ時の動作を示した
タイミングチャートである。

【００９５】この場合には、冗長置換選択信号ＸＲＤＮ
Ｓ（Ａ）、ＸＲＤＮＳ（Ｂ）はともに一旦プリチャージ
されハイレベルとなった後に、不良アドレス一致信号Ｘ
ＲＥＢＬによりアクティブであるロウレベルになる。そ
のため、バンクＡ、Ｂの両方においてメインワード線Ｍ
ＷＬではなく冗長メインワード線ＲＭＷＬが活性化され
る。

【００９６】図１５は、バンクＡ、Ｂのどちらにおいて
も置換が行われていない場合のリフレッシュ時の動作を
示したタイミングチャートである。

【００９７】この場合には、冗長置換選択信号ＸＲＤＮ
Ｓ（Ａ）、ＸＲＤＮＳ（Ｂ）はともに一旦プリチャージ
されハイレベルとなった後に、そのままインアクティブ
であるハイレベルとなる。そのため、バンクＡ、Ｂの両
方においてメインワード線ＭＷＬが活性化され、冗長メ
インワード線ＲＭＷＬは活性化されない。

【００９８】図１６は、バンクＡのみにおいて置換が行
われている場合のリフレッシュ時の動作を示したタイミ
ングチャートである。

【００９９】この場合には、冗長置換選択信号ＸＲＤＮ
Ｓ（Ａ）は一旦プリチャージされハイレベルとなった後
に、不良アドレス一致信号ＸＲＥＢＬによりアクティブ
であるロウレベルになる。しかし、冗長置換選択信号Ｘ
ＲＤＮＳ（Ｂ）は一旦プリチャージされハイレベルとな
った後に、そのままインアクティブであるハイレベルと
なる。そのため、バンクＡでは冗長メインワード線ＲＭ
ＷＬが活性化され、バンクＢではメインワード線ＭＷＬ
が活性化される。

【０１００】図１７は、バンクＡのみにおいて置換が行
われている場合の読み出し／書き込み時の動作を示した
タイミングチャートである。

【０１０１】この場合には、冗長置換選択信号ＸＲＤＮ
Ｓ（Ａ）は一旦プリチャージされハイレベルとなった後
に、不良アドレス一致信号ＸＲＥＢＬによりアクティブ
であるロウレベルになる。しかし、冗長置換選択信号Ｘ
ＲＤＮＳ（Ｂ）は一旦プリチャージされハイレベルとな
った後に、そのままインアクティブであるハイレベルと
なる。そのため、バンクＡでは冗長メインワード線ＲＭ
ＷＬが活性化される。しかし、この場合にはバンクＢ自
体が活性化されていないのでバンクＢに関する信号は全
て非活性状態となっている。本実施形態の半導体記憶装
置は、両方のバンクを同時に活性化してリフレッシュを
行う場合でも、冗長置換選択信号ＸＲＤＮＳ（Ａ）、
（Ｂ）はそれぞれバンク毎に設けられているため、置換
するバンクを選択することができるため不要なメモリセ
ルを置換してしまうような問題が発生しない。よって、
書き込み／読み出し時およびリフレッシュ時において
も、異なるバンクに属する同時に活性化されるメモリセ
ルの置換をバンク間において共通の冗長デコーダで行な
うことができる。このことにより、冗長メモリセルによ
る置換効率が向上し、半導体記憶装置の歩留まりの改善
を図ることができる。

【０１０２】（第４の実施形態）次に、本発明の第４の
実施形態の半導体記憶装置について説明する。

【０１０３】図１８は本発明の第４の実施形態における
タイミング制御回路１０の回路図、、１９は本発明の第
４の実施形態の半導体記憶装置の動作を示したタイミン
グチャートである。

【０１０４】半導体記憶装置を構成している各バンク
は、アクティブコマンドが入力されることによりアクテ
ィブとなり、プリチャージコマンドが入力されることに
よりインアクティブとなる。

【０１０５】そして、アクティブコマンドには、バンク
Ａに対するアクティブコマンドＡＣＴＡと、バンクＢ
に対するアクティブコマンドＡＣＴＢがある。また、
プリチャージコマンドには、バンクＡに対するプリチャ
ージコマンドＰＲＥＡと、バンクＢに対するプリチャ
ージコマンドＰＲＥＢとがある。

【０１０６】シンクロナスＤＲＡＭでは、バンクＡと、
バンクＢは同時にアクティブとなるタイミングでデータ
の読み出し／書き込み等の制御が行われるため、これら
のコマンドは異なるバンクの状態に係わらずに入力され
てくる。

【０１０７】ただし、同一のバンクに対するアクティブ
コマンドが入力される間隔であるラスサイクルｔ_rcは約
９０ｎｓであり、異なるバンクに対するアクティブコマ
ンドが入力される間隔であるラスｔｏラスディレ
イｔ_rrdは約２０ｎｓとなっている。

【０１０８】ここで、各不良アドレス一致信号ＸＲＥＢ
ＬはバンクＡ、Ｂにおいて共用されているため、アクテ
ィブコマンドがアクティブとなり不良アドレス一致信号
ＸＲＥＢＬが一旦アクティブ状態となっている間は、他
のバンクのアクティブコマンドを有効とすることができ
ない。

【０１０９】例えば、アクティブコマンドＡＣＴＡが
入力されてからプリチャージコマンドＰＲＥＡが入力
されるまでの間は不良アドレス一致信号ＸＲＥＢＬはア
クティブ状態となっているが、この期間にアクティブコ
マンドＡＣＴＢが入力された場合には、このアクティ
ブコマンドＡＣＴＢは受け付けられずにバンクＢをア
クティブとなることができない。

【０１１０】本実施形態の半導体記憶装置は、このよう
な問題を解決するためものであり、バンクＡ、Ｂの間で
アクティブ状態となる期間が重複しても不良メモリセル
と冗長メモリセルとの置換を正常に行うようにしたもの
である。

【０１１１】本実施形態の半導体記憶装置には、上記第
１から第３の実施形態の半導体記憶装置に対して、図１
８に示すタイミング制御回路１０が設けられている。

【０１１２】このタイミング制御回路１０は、遅延回路
１１と、インバータ回路１２、１４、１６、１７と、ナ
ンド回路１３とから構成されている。そしてこのタイミ
ング制御回路１０は、ＡＣＴ（Ａ）がアクティブ（ハイ
レベル）となると、遅延回路１１により決定される幅の
ワンショットパルス信号を冗長回路ラッチ信号ＸＬＡＴ
として出力し、ＸＬＡＴを出力してから遅延回路１５に
より決定される時間だけ遅延させたワンショットパルス
信号をＰＲＲとして出力する。

【０１１３】そして、不良アドレス一致信号ＸＲＥＢＬ
は、ＸＬＡＴによりアクティブとなりＰＲＲによりイン
アクティブとなる。

【０１１４】また、このタイミング制御回路１０には、
バンクＢがアクティブであることを示す信号であるＡＣ
Ｔ（Ｂ）も同様にして入力されている。

【０１１５】次に、本実施形態の動作について図１９の
タイミングチャートを用いて説明する。この図１９は、
バンクＡがアクティブとなってからインアクティブとな
る前にバンクＢがアクティブとなった場合の動作を示し
たタイミングチャートである。

【０１１６】先ずアクティブコマンドＡＣＴＡが入力
されることによりＡＣＴ（Ａ）がアクティブとなり、タ
イミング制御回路１０によりＸＬＡＴが出力される。そ
して、ＸＬＡＴが出力されたことによりＸＲＥＢＬがア
クティブとなる。そして、ＸＬＡＴが出力されてから一
定時間後にタイミング制御回路１０からＰＲＲが出力さ
れるため、ＸＲＥＢＬはインアクティブとなる。

【０１１７】そして、次に、アクティブコマンドＡＣＴ
Ｂが入力されることによりＡＣＴ（Ｂ）がアクティブ
となり、タイミング制御回路１０からＸＬＡＴおよびＰ
ＲＲが出力され、ＸＲＥＢＬは一定時間アクティブとな
った後にインアクティブとなる。

【０１１８】本実施形態では、このようにバンク間で共
通のＸＲＥＢＬをアクティブとした後一定時間でインア
クティブとすることによりバンクＡ、Ｂの間でアクティ
ブ状態となる期間が重複しても不良メモリセルと冗長メ
モリセルとの置換を正常に行うことができる。

【０１１９】（第５の実施形態）次に、本実施形態の第
５の実施形態の半導体記憶装置について説明する。

【０１２０】本実施形態の半導体記憶装置は、第４の実
施形態と同様に、バンクＡ、Ｂの間でアクティブ状態と
なる期間が重複しても不良メモリセルと冗長メモリセル
との置換を正常に行うようにしたものである。

【０１２１】本実施形態の半導体記憶装置は、上記第１
から第３の実施形態の半導体記憶装置に対して、不良ア
ドレス一致信号ラッチ回路２０ａ、２０ｂが設けられて
いる。

【０１２２】不良アドレス一致信号ラッチ回路２０ａ、
２０ｂは、不良アドレス一致信号ＸＲＥＢＬをラッチし
てＸＲＢＮＫａ、ＸＲＢＮＫｂとして出力している。

【０１２３】そして、アクティブコマンドＡＣＴＡ、
Ｂが入力されると、その後一定時間はＸＲＥＢＬがアク
ティブとなるようになっている。さらに、アクティブコ
マンドＡＣＴＡが入力されるとＸＤＬＡａが出力さ
れ、プリチャージコマンドＰＲＥＡが入力されるとＸ
ＤＰＲａが出力される。そして、アクティブコマンドＡ
ＣＴＢが入力されるとラッチ信号ＸＤＬＡｂが出力さ
れ、プリチャージコマンドＰＲＥＢが入力されるとＸ
ＤＰＲｂが出力される。

【０１２４】不良アドレス一致信号ラッチ回路２０ａ
は、ｎチャネルＭＯＳトランジスタ２１、２２と、イン
バータ回路２３〜２５とから構成されている。

【０１２５】ｎチャネルＭＯＳトランジスタ２２は、行
デコーダアドレスラッチ信号ＸＤＬＡａがアクティブと
なるとオンし、ＸＲＥＢＬをインバータ回路２３の入力
に出力している。

【０１２６】ｎチャネルＭＯＳトランジスタ２１は、行
デコーダプリチャ−ジ信号ＸＤＰＲａがアクティブとな
るとオンし、インバータ回路２３の入力をロウレベルと
している。ここで、インバータ回路２３の入力をロウレ
ベルとしているのは、ＸＲＢＮＫａの出力状態をインア
クティブであるロウレベルとするためである。

【０１２７】また、不良アドレス一致信号ラッチ回路２
０ｂも、不良アドレス一致信号ラッチ回路２０ａとその
構造および動作は同様であるためその説明は省略する。

【０１２８】次に、本実施形態の半導体記憶装置の動作
を図２１のタイミングチャートを用いて説明する。この
図２１は、図１９と同様に、バンクＡがアクティブとな
ってからインアクティブとなる前にバンクＢがアクティ
ブとなった場合の動作を示したタイミングチャートであ
る。

【０１２９】先ず、アクティブコマンドＡＣＴＡが入
力されたことによりＸＲＥＢＬがアクティブとなるとと
もに、ＸＤＬＡａが出力される。そのため、不良アドレ
ス一致信号ラッチ回路２０ａにおいてＸＲＥＢＬはラッ
チされ、ＸＲＢＮＫａがアクティブとなる。

【０１３０】そして、次に、アクティブコマンドＡＣＴ
Ｂが入力されたことによりラッチ信号ＸＤＬＡｂが出
力され、不良アドレス一致信号ラッチ回路２０ｂにおい
てＸＲＥＢＬはラッチされ、ＸＲＢＮＫｂがアクティブ
となる。

【０１３１】そして、プリチャージコマンドＰＲＥＡ
が入力されると、冗長回路プリチャージ信号ＸＤＰＲａ
が出力され、不良アドレス一致信号ラッチ回路２０ａで
は、ＸＲＢＮＫａはインアクティブとなる。

【０１３２】最後に、プリチャージコマンドＰＲＥＢ
が入力されると、冗長回路プリチャージ信号ＸＤＰＲｂ
が出力され、不良アドレス一致信号ラッチ回路２０ｂで
は、ＸＲＢＮＫｂはインアクティブとなる。

【０１３３】本実施形態の半導体記憶装置では、不良ア
ドレス一致検出信号ＸＲＥＢＬをバンク毎に設けられた
ＸＤＬＡａ、ｂによりそれぞれラッチし、ラッチされた
信号をＰＲＥＡ、ＰＲＥＢによりそれぞれリセット
するようにしている。そのため、バンクＡとバンクＢを
独立して別々にアクティブ状態とすることができる。な
お、上記第１から第５の実施形態では、行アドレスの不
良メモリセルの置換の例を示したが、列アドレスでの不
良メモリセルの置換に関しても、同様に本発明の趣旨を
満たす半導体記憶回路を構成することができる。

【０１３４】また、上記第１から第５の実施形態では、
冗長デコーダＸＲＥＤは置換すべき不良メモリセルのア
ドレスをヒューズの切断の有無により記憶していたが、
本発明はこれに限定されるものではなく、電源がオフと
なってもアドレスを記憶することができる不揮発性の記
憶手段であればどのような記憶手段を用いても本発明を
適用することができるものである。

【０１３５】

【発明の効果】以上説明したように、本発明は、書き込
み／読み出し時およびリフレッシュ時においても、異な
るバンクに属する同時に活性化されるメモリセルの置換
を１つの冗長デコーダで行なえるため、置換効率の向上
による歩留まりの改善を図ることができるという効果を
有する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体記憶装置の構
成を示すブロック図である。

【図２】図１中の半導体記憶装置における不良アドレス
選択時の動作を示すタイミングチャート（図２（ａ））
および不良アドレス非選択時の動作を示すタイミングチ
ャート（図２（ｂ））である。

【図３】図１中の冗長デコーダＸＲＥＤの一例を示す回
路図である。

【図４】図１中の冗長メモリセル選択回路ＸＲＤＮの一
例を示す回路図である。

【図５】図１中のサブアレイ選択回路ＳＸＣの一例を示
す回路図である。

【図６】図１中の行デコーダＸＤＥＣの一例を示す回路
図である。

【図７】図１中の冗長行デコーダＲＸＤＣの一例を示す
回路図である。

【図８】図１中のサブワード線選択回路ＲＡＩＳの一例
を示す回路図である。

【図９】本発明の第２の実施形態の半導体記憶装置にお
ける冗長メモリセル選択回路ＸＲＤＮの一例を示す回路
図である。

【図１０】本発明の第２の実施形態の半導体記憶装置に
おける冗長行デコーダＲＸＤＣの一例を示す回路図であ
る。

【図１１】本発明の第２の実施形態の半導体記憶装置に
おけるサブワード線選択回路ＲＡＩＳの一例を示す回路
図である。

【図１２】本発明の第３の実施形態の半導体記憶装置の
構成を示したブロック図である。

【図１３】図１２中の冗長メモリセル選択回路ＸＲＤＮ
の回路図である。

【図１４】バンクＡ、Ｂの両方において置換が行われて
いる場合のリフレッシュ時の動作を示したタイミングチ
ャートである。

【図１５】バンクＡ、Ｂのどちらにおいても置換が行わ
れていない場合のリフレッシュ時の動作を示したタイミ
ングチャートである。

【図１６】バンクＡのみにおいて置換が行われている場
合のリフレッシュ時の動作を示したタイミングチャート
である。

【図１７】バンクＡのみにおいて置換が行われている場
合の読み出し／書き込み時の動作を示したタイミングチ
ャートである。

【図１８】本発明の第４の実施形態の半導体記憶装置に
おけるタイミング制御回路１０の回路図である。

【図１９】本発明の第４の実施形態の半導体記憶装置の
動作を示したタイミングチャートである。

【図２０】本発明の第５の実施形態の半導体記憶装置に
おける不良アドレス一致信号ラッチ回路２０の回路図で
ある。

【図２１】本発明の第５の実施形態の半導体記憶装置の
動作を示したタイミングチャートである。

【図２２】従来の半導体記憶装置の構成を示すブロック
図である。

【図２３】従来例における不良アドレス選択時の動作を
示すタイミングチャート（図２３（ａ））および不良ア
ドレス非選択時の動作を示すタイミングチャート（図２
３（ｂ））である。

【図２４】図２２中の冗長デコーダＸＲＥＤの一例を示
す回路図である。

【図２５】図２２中の冗長メモリセル選択回路ＸＲＤＮ
の一例を示す回路図である。

【図２６】図２２中のＳＸＣ回路の一例を示す回路図で
ある。

【図２７】図２２中の行デコーダＸＤＥＣの一例を示す
回路図である。

【図２８】図２２中の冗長行デコーダＲＸＤＣの一例を
示す回路図である。

【図２９】図２２中のサブワード線選択回路ＲＡＩＳの
一例を示す回路図である。

【符号の説明】

ＸＡＤＤ行アドレス信号ＰＸＡＤＤ行プリデコードアドレス信号ＰＸＲ冗長プリチャージ信号ＸＬＡＴ行プリデコードアドレスおよび冗長回路ラ
ッチ信号ＸＰＲＥ行プリデコードアドレスおよび冗長回路プ
リチャージ信号ＸＤＬＡ行デコーダアドレスラッチ信号ＸＤＰＲ行デコーダプリチャ−ジ信号ＸＲＥＢＬ不良アドレス一致信号ＸＲＤＮＳ、ＸＲＤＮＳ（Ａ）、ＸＲＤＮＳ（Ｂ）
冗長置換選択信号ＲＸＤＳ冗長行デコーダ選択信号ＸＲＥＤ冗長デコーダＸＲＤＮ冗長メモリセル選択回路ＲＲＡＩＳ１、２冗長サブワード線選択信号ＢＳＥＬサブアレイ選択信号ＭＷＬメインワード線ＲＭＷＬ冗長メインワード線ＲＡＩサブワード線選択信号Ｆ０Ｎ〜Ｆ１０Ｎ、Ｆ０Ｔ〜Ｆ１０Ｔ、ＦＢＳＮ、ＦＢ
ＳＴ、ＦＳ００〜ＦＳ１３、ＦＲ００〜ＦＲ２３、ＦＸ
００〜ＦＸ１３、ＦＬ００〜ＦＬ１３ヒューズＸＰＲ行アドレスデコード回路ＸＤＥＣ行デコーダＲＸＤＣ冗長行デコーダＲＡＩＳサブワード線選択回路ＳＸＣサブアレイ選択回路ＡＲＲＡＹ０バンクＡＡＲＲＡＹ１バンクＢＳＵＢＡ００〜ＳＡＢＡ１３サブアレイＸＡＢＦ行アドレス信号バッファＣＢＳバンク選択信号１０タイミング制御回路１１遅延回路１２インバータ回路１３ナンド回路１４インバータ回路１５遅延回路１６、１７インバータ回路２０ａ、２０ｂ不良アドレス一致信号ラッチ回路２１、２２ｎチャネルＭＯＳトランジスタ２３〜２５インバータ回路１００〜１０２節点

Claims

【特許請求の範囲】

【請求項１】複数の通常メモリセルと、外部から印加されるアドレスに呼応して前記通常メモリ
セルを活性化する手段と、複数の冗長メモリセルと、前記複数の通常メモリセル内に存在する不良メモリセル
のアドレスを記憶する第１の記憶手段と、前記外部から印加されるアドレスと、前記不良メモリセ
ルのアドレスとの比較手段と、前記比較手段の出力に呼応して前記冗長メモリセルを活
性化する手段、または前記通常メモリセルの活性化を抑
止する手段、または双方の手段を有し、前記比較手段は、前記外部から印加されるアドレスを構
成するビットの内、全部または一部のみを対象として、
記憶された前記不良メモリセルのアドレスと比較するこ
とを特徴とする半導体記憶装置。
【請求項２】前記比較手段の比較するビット数は可変
であり、前記比較手段の比較するビット数、または比較対象とな
らないビット数を記憶する第２の記憶手段と、前記比較手段の出力に基づいて、前記第２の記憶手段の
内容を、前記冗長メモリセルの活性化手段に伝える第１
の伝達手段を有する請求項１記載の半導体記憶装置。
【請求項３】それぞれ前記外部から印加されるアドレ
ス信号にしたがい、独立に動作する分割されたメモリセ
ルアレイ構造を持ち、前記分割されたメモリセルアレイは、それぞれ、複数の
前記冗長メモリセルを持つ請求項１又は２記載の半導体
記憶装置。
【請求項４】前記分割されたメモリセルアレイの内、
どのメモリセルアレイ内の不良メモリセルを置換するか
を記憶する第３の記憶手段を有し、前記比較手段は、第３の記憶手段と、外部から印加され
るメモリセルアレイ選択信号を比較する請求項１〜３の
いずれか１項に記載の半導体記憶装置。
【請求項５】各々の前記比較手段に対応し、前記分割
されたメモリセルアレイ内の、どの冗長メモリセルをも
って、不良メモリセルを置換するかを記憶する複数の第
４の記憶手段と、前記比較手段の出力に基づいて、前記第４の記憶手段の
内容を、前記冗長メモリセルの活性化手段に伝える第２
の伝達手段を有する請求項１〜４のいずれか１項に記載
の半導体記憶装置。
【請求項６】前記第４の記憶手段は、Ｎ桁の二進数の
記憶手段で構成され、２のＮ乗の組み合わせを記憶でき
る請求項１〜５のいずれか１項に記載の半導体記憶装
置。
【請求項７】前記第２の伝達手段は、複数の前記第４
の記憶手段に接続され、Ｎ桁の二進数で伝達するワイヤードオア節点をもって構
成される請求項１〜６のいずれか１項に記載の半導体記
憶装置。
【請求項８】前記冗長メモリセルの活性化手段は、前
記第２の伝達手段をデコードする手段と、前記伝達手段の値またはデコードされた値をラッチする
手段を有する請求項１〜７のいずれか１項に記載の半導
体記憶装置。
【請求項９】前記冗長メモリセルの活性化手段は、前
記第１の伝達手段によって示される比較対象とならない
ビット数を、前記外部から印加されるアドレスを構成す
るビットから採用し、残りを前記第２の伝達手段を構成するビットから採用す
る選択手段を有する請求項１〜８のいずれか１項に記載
の半導体記憶装置。
【請求項１０】複数のメモリセルから成る通常のメモ
リセルブロックと、前記通常のメモリセルブロックの内
に存在する不良メモリセルを置換するための複数の冗長
メモリセルとを有し、それぞれ独立に読み出し／書き込
みを行うことができる複数のバンクと、前記複数のバンクに共通に設けられ、前記不良メモリセ
ルのアドレスを記憶し、入力されたアドレス信号が示し
ているアドレスと記憶している前記不良メモリセルのア
ドレスとの比較を行う複数の冗長デコーダと、前記不良メモリセルを置換するための冗長メモリセルの
アドレスを記憶していて、前記各冗長デコーダにおいて
前記アドレス信号が示しているアドレスと記憶している
前記不良メモリセルのアドレスとが一致した場合に、該
不良メモリセルと置換するために設定されている冗長メ
モリセルを活性化する置換メモリセル記憶手段とを有す
る半導体記憶装置において、前記冗長デコーダは、リフレッシュ動作時には、前記ア
ドレス信号に含まれいるバンク選択信号を参照せずに、
前記アドレス信号が示すアドレスと記憶している前記不
良メモリセルのアドレスとの比較を行い、前記置換メモリセル記憶手段は、冗長メモリセルとの置
換が行われるバンクを示すための冗長置換選択信号を前
記各バンク毎に出力することを特徴とする半導体記憶装
置。
【請求項１１】前記冗長デコーダは、前記メモリセル
に対するデータの読み出し／書き込み時と、前記メモリ
セルに対するリフレッシュ動作時で、比較するアドレス
のビット数を変化させることにより、前記バンク選択信
号を参照せずに、前記アドレス信号が示すアドレスと記
憶している前記不良メモリセルのアドレスとの比較を行
う請求項１０記載の半導体記憶装置。
【請求項１２】前記各冗長メモリセルが接続されたワ
ード線を活性化するための冗長行活性化手段をさらに有
し、前記置換メモリセル記憶手段は、活性化する冗長メモリ
セルを選択するために複数の冗長行デコーダ選択信号を
出力し、前記冗長行活性化手段は、前記複数の冗長行デコーダ選
択信号に従って接続されているワード線の活性化および
非活性化を決定する請求項１０または１１記載の半導体
記憶装置。
【請求項１３】前記各冗長デコーダは、前記通常のメ
モリセルアレイの内に存在する不良メモリセルのアドレ
スを、複数のヒューズの切断の有無により記憶している
請求項１０から１２のいずれか１項記載の半導体記憶装
置。
【請求項１４】前記置換メモリセル記憶手段は、前記
不良メモリセルを置換するための冗長メモリセルのアド
レスを、複数のヒューズの切断の有無により記憶してい
る請求項１０から１３のいずれか１項記載の半導体記憶
装置。
【請求項１５】前記各メモリセルおよび前記各冗長メ
モリセルは、１つのメインワード線に対して複数設けら
れているサブワード線に接続されている請求項１０から
１４のいずれか１項記載の半導体記憶装置。
【請求項１６】複数のメモリセルから成る通常のメモ
リセルブロックと、前記通常のメモリセルブロックの内
に存在する不良メモリセルを置換するための複数の冗長
メモリセルとを有し、それぞれ独立に読み出し／書き込
みを行うことができる複数のバンクと、前記複数のバンクに対して共通に設けられ、前記不良メ
モリセルのアドレスを記憶し、入力されたアドレス信号
が示しているアドレスと記憶している前記不良メモリセ
ルのアドレスとの比較を行い、それらの信号が一致した
場合には不良アドレス一致信号を出力する複数の冗長デ
コーダと、前記不良メモリセルを置換するための冗長メモリセルの
アドレスを記憶していて、前記各冗長デコーダからの不
良アドレス一致信号を入力すると、該不良メモリセルと
置換するために設定されている冗長メモリセルを活性化
する置換メモリセル記憶手段とを有する半導体記憶装置
において、あるバンクをアクティブとするコマンドが入力される
と、前記不良アドレス一致信号をラッチするためのラッ
チ信号を出力し、該ラッチ信号を出力してから一定時間
後に前記不良アドレス一致信号をリセットするための信
号を出力するタイミング制御回路とを有することを特徴
とする半導体記憶装置。
【請求項１７】複数のメモリセルから成る通常のメモ
リセルブロックと、前記通常のメモリセルブロックの内
に存在する不良メモリセルを置換するための複数の冗長
メモリセルとを有し、それぞれ独立に読み出し／書き込
みを行うことができる複数のバンクと、前記複数のバンクに対して共通に設けられ、前記不良メ
モリセルのアドレスを記憶し、入力されたアドレス信号
が示しているアドレスと記憶している前記不良メモリセ
ルのアドレスとの比較を行い、それらの信号が一致した
場合には不良アドレス一致信号を出力する複数の冗長デ
コーダと、前記不良メモリセルを置換するための冗長メモリセルの
アドレスを記憶していて、前記各冗長デコーダからの不
良アドレス一致信号を入力すると、該不良メモリセルと
置換するために設定されている冗長メモリセルを活性化
する置換メモリセル記憶手段とを有する半導体記憶装置
において、前記各バンク毎に設けられていて、対応しているバンク
をアクティブとするコマンドが入力されると、前記不良
アドレス一致信号をラッチするためのラッチ信号を出力
し、対応しているバンクをプリチャージするコマンドが
入力されると、前記不良アドレス一致信号をリセットす
るための冗長回路プリチャージ信号を出力する複数のタ
イミング制御回路と、前記各バンク毎に設けられていて、対応したバンクに対
する前記ラッチ信号が出力されると、前記不良アドレス
一致信号をラッチしてラッチして出力し、対応したバン
クに対する前記冗長回路プリチャージが出力されるとラ
ッチされている前記不良アドレス一致信号をリセットす
る複数の不良アドレス一致信号ラッチ回路とを有するこ
とを特徴とする半導体記憶装置。