JPWO2005081261A1 - 半導体記憶装置および半導体記憶装置の冗長制御方法 - Google Patents
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Abstract
記憶ブロックを識別するアドレスAddSは、ブロック冗長判定部13において被冗長ブロック記憶部11に予め格納されているアドレス情報との間で一致比較が行なわれ、アドレス一致の判定によりブロック冗長判定部13より冗長ブロック選択信号BREDが出力される。記憶ブロック列選択部15では、ブロック冗長時に冗長ブロック選択信号BREDが活性化されることに応じて、アドレス信号AddBに関わらず冗長記憶ブロックのある記憶ブロック列が選択され、記憶ブロック列選択信号Sm(m=0乃至3)が出力される。コラム冗長記憶部17では、記憶ブロック列選択信号Smに応じた記憶ブロック列に配置されている冗長記憶ブロックに関するコラム冗長のアドレス情報が選択される。
Description
本発明は、アクセス不良の記憶素子などを冗長救済する冗長制御機能を備える半導体記憶装置とその冗長制御方法に関するものである。特に、チップダイ上の面積効率と冗長救済効率との両立を図ると共に、適格な電圧バイアスの印加を図る冗長制御機能に関するものである。
予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
下記に示す特許文献1では、第17図に示すように、メモリアーキテクチャ110はn×mのメモリセクタで記憶素子のマトリックス111が構成されている。マトリックス111中に配置されるメモリセクタは、V1、V2、・・・、Vnと表示された垂直セクタグループおよびH1、H2、・・・、Hmと表示された水平セクタグループとで構成され、各垂直セクタグループV1、V2、・・・、Vnに対し、各々1つの行冗長セクタR1、R2、・・・、Rnが設けられている。
行デコーダ112および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス114には、アクセス対象の行アドレスADrが供給され、行アドレスADrが故障の行アドレスに一致する場合に、マトリックス114から行デコーダ112および列デコーダ113に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
また、下記に示す特許文献2では、第18図に示すように、ワードラインデコーダWLDEC、ビットラインデコーダABLDEC、およびソースラインデコーダASLDECは、それぞれ16個のセルアレイACLAごとに設けられている。セルアレイACLAはビットラインに沿って64個のセクタと2個の冗長セクタから構成されている。2つの冗長セクタはセルアレイACLAの両端に配置されている。
冗長セクタへの置換は、セルアレイACLAごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイACLAに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイACLAごとに行なわれる。
また、下記に示す非特許文献では、第19図に示すように、記憶素子アレイ領域を4つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に4つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
また、下記の示す特許文献3を第20図に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。第20図に示すように、メモリセルM1〜M8が例示的に示されており、ワード線W0〜Wmおよびデータ線D0、D1、Dj、Dj+1によりメモリアレイが構成されている。
各データ線D0〜Dj+1は、選択信号Y0、Y1、Yj、Yj+1を受ける列選択スイッチMOSFETQ20、Q21、Q24、Q25を介して、共通データ線CDに接続される。共通データ線CDは、書き込み負荷回路WA0の出力端子に接続される。
書き込み負荷回路WA0は、書き込み用のデータ入力バッファの出力信号D1を受けるMOSFETQ15、可変抵抗回路VRおよび制御信号PROGを受けるMOSFETQ17からなる直列回路から構成され、高電圧端子VPPの電圧を共通データ線CDに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック(不図示)を選択するブロック選択アドレスAXをブロックデコーダ回路DEに入力し、選択されるメモリブロックに応じて可変抵抗VRの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。
ここで、前述の先行技術文献は以下の通りである。
特開2001−229691号公報 特開2002−269994号公報 特開平6−150670号公報
非特許文献:IEEE J.of Solid−State Circuits,vol.37,pp.1485−1492,Nov.2002
上記特許文献1、2に記載の技術では、垂直セクタグループごと(特許文献1)またはセルアレイACLAごと(特許文献2)に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
しかしながら、半導体記憶装置におけるメモリセルなどのアクセス不良は、全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
しかしながら、上記非特許文献では冗長セクタは、バンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線およびビット線に接続され、更に、専用のロウデコーダおよびコラムデコーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、ワード線およびビット線が各バンクのメモリセクタとは異なるため専用のコラム冗長判定回路を備える必要がある。
これらの専用配線および専用回路が配置されるチップダイ上の占有面積によりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
また、上記特許文献3に記載の技術では、プログラム時に書き込み負荷回路WA0を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路WA0から順次離間して配置されるメモリブロックを選択するブロック選択アドレスAXに応じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが可能ではある。
しかしながら、上記特許文献3における書き込み電圧の調整は、ブロック選択アドレスAXに応じて行われるのみである。不良メモリブロックを冗長メモリブロックに置換している場合に、冗長ブロックの配置位置に関わらず、書き込み負荷回路WA0は不良メモリブロックの配置位置を示すブロック選択アドレスAXに応じて書き込み電圧を形成してしまう。形成される書き込み電圧は、不良メモリブロックの配置位置において調整された電圧値であり、このブロックから置換された冗長ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。
本発明は前記従来技術の少なくとも1つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してその配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することを目的とする。
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
下記に示す特許文献1では、第17図に示すように、メモリアーキテクチャ110はn×mのメモリセクタで記憶素子のマトリックス111が構成されている。マトリックス111中に配置されるメモリセクタは、V1、V2、・・・、Vnと表示された垂直セクタグループおよびH1、H2、・・・、Hmと表示された水平セクタグループとで構成され、各垂直セクタグループV1、V2、・・・、Vnに対し、各々1つの行冗長セクタR1、R2、・・・、Rnが設けられている。
行デコーダ112および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス114には、アクセス対象の行アドレスADrが供給され、行アドレスADrが故障の行アドレスに一致する場合に、マトリックス114から行デコーダ112および列デコーダ113に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
また、下記に示す特許文献2では、第18図に示すように、ワードラインデコーダWLDEC、ビットラインデコーダABLDEC、およびソースラインデコーダASLDECは、それぞれ16個のセルアレイACLAごとに設けられている。セルアレイACLAはビットラインに沿って64個のセクタと2個の冗長セクタから構成されている。2つの冗長セクタはセルアレイACLAの両端に配置されている。
冗長セクタへの置換は、セルアレイACLAごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイACLAに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイACLAごとに行なわれる。
また、下記に示す非特許文献では、第19図に示すように、記憶素子アレイ領域を4つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に4つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
また、下記の示す特許文献3を第20図に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。第20図に示すように、メモリセルM1〜M8が例示的に示されており、ワード線W0〜Wmおよびデータ線D0、D1、Dj、Dj+1によりメモリアレイが構成されている。
各データ線D0〜Dj+1は、選択信号Y0、Y1、Yj、Yj+1を受ける列選択スイッチMOSFETQ20、Q21、Q24、Q25を介して、共通データ線CDに接続される。共通データ線CDは、書き込み負荷回路WA0の出力端子に接続される。
書き込み負荷回路WA0は、書き込み用のデータ入力バッファの出力信号D1を受けるMOSFETQ15、可変抵抗回路VRおよび制御信号PROGを受けるMOSFETQ17からなる直列回路から構成され、高電圧端子VPPの電圧を共通データ線CDに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック(不図示)を選択するブロック選択アドレスAXをブロックデコーダ回路DEに入力し、選択されるメモリブロックに応じて可変抵抗VRの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。
ここで、前述の先行技術文献は以下の通りである。
非特許文献:IEEE J.of Solid−State Circuits,vol.37,pp.1485−1492,Nov.2002
上記特許文献1、2に記載の技術では、垂直セクタグループごと(特許文献1)またはセルアレイACLAごと(特許文献2)に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
しかしながら、半導体記憶装置におけるメモリセルなどのアクセス不良は、全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
しかしながら、上記非特許文献では冗長セクタは、バンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線およびビット線に接続され、更に、専用のロウデコーダおよびコラムデコーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、ワード線およびビット線が各バンクのメモリセクタとは異なるため専用のコラム冗長判定回路を備える必要がある。
これらの専用配線および専用回路が配置されるチップダイ上の占有面積によりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
また、上記特許文献3に記載の技術では、プログラム時に書き込み負荷回路WA0を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路WA0から順次離間して配置されるメモリブロックを選択するブロック選択アドレスAXに応じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが可能ではある。
しかしながら、上記特許文献3における書き込み電圧の調整は、ブロック選択アドレスAXに応じて行われるのみである。不良メモリブロックを冗長メモリブロックに置換している場合に、冗長ブロックの配置位置に関わらず、書き込み負荷回路WA0は不良メモリブロックの配置位置を示すブロック選択アドレスAXに応じて書き込み電圧を形成してしまう。形成される書き込み電圧は、不良メモリブロックの配置位置において調整された電圧値であり、このブロックから置換された冗長ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。
本発明は前記従来技術の少なくとも1つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してその配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することを目的とする。
前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置では、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開されており、少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、列指示信号に応じてコラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする。
上記の半導体記憶装置では、入力されるアドレス情報を含む記憶ブロックが置換される場合に、ブロック冗長判定部により少なくとも一つの冗長記憶ブロックのうち何れか一つが選択され、冗長ブロック選択信号が出力される。冗長ブロック選択信号を受けたブロック列指示部では、冗長記憶ブロックが含まれる記憶ブロック列を指示する列指示信号が出力され、コラム冗長制御部により、列指示信号に応じて冗長記憶ブロックのコラム冗長制御が行われる。
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き換えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
ここで、ブロック列指示部は、冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする。これにより、ブロック冗長が行われない場合には、入力されたアドレス情報に応じた記憶ブロック列においてコラム冗長を行いながら、ブロック冗長時には、アドレス情報に関わらず冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長制御を行い冗長記憶ブロックのコラム冗長を行うことができる。
また、コラム冗長制御部は被冗長情報記憶回路を備え、記憶ブロック列に含まれる、記憶ブロックまたは/および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする。記憶ブロック列ごとに記憶ブロックについての被冗長アドレス情報が格納されると共に、冗長記憶ブロックを備える記憶ブロック列については、記憶ブロックと冗長記憶ブロックについての被冗長アドレス情報が格納される。
更に、上記半導体記憶装置は、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の欠陥記憶ブロックをブロック冗長する。
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
加えて、冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての1を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする。
これにより、冗長記憶ブロックが各記憶ブロック列に分散配置されるので、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置してもよい。ここで、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、記憶ブロック列の一角に存在するので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、記憶ブロックおよび冗長記憶ブロックは、一括消去される単位である。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置では、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されており、記憶素子または/および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、バイアス電圧供給部は、非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、冗長時、冗長選択信号に応じてアドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする。
バイアス電圧供給によりビット線を介して、記憶素子または/および冗長記憶素子に電圧をバイアスする際、非冗長時にアクセスされる記憶素子には、ビット線接続位置を示すアドレス情報に応じてこの記憶素子までのビット線長に応じた電圧が供給される。冗長時にアクセスされる冗長記憶素子には、冗長選択信号に応じてこの冗長記憶素子までのビット線長に応じた電圧が供給される。このとき、バイアス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高いバイアス電圧が供給される。
これにより、バイアス電圧供給部からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供給することにより、各々の冗長記憶素子に所定のバイアス電圧を供給することができる。
ここで、バイアス電圧供給部は、アドレス情報または/および冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることが好ましい。これにより、アドレス情報または/および冗長選択信号に応じて分圧比が調整されて目的のバイアス電圧値を得ることができる。
このとき、電圧設定部での分圧比は、直列接続された容量素子の容量比に応じて設定されることが好ましい。これにより、定常的な電流消費を有することなく、電圧を分圧することができる。
また、記憶素子が、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロックに含まれ、アドレス情報が、ビット線長方向に記憶ブロックを識別するアドレス情報であり、冗長選択信号が、ブロック冗長により選択される冗長記憶ブロックの識別情報であれば、記憶ブロックおよび冗長記憶ブロック単位でバイアス電圧の調整を行うことができる。
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧である。
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置の冗長制御方法は、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置において、入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする。
上記の半導体記憶装置の冗長制御方法では、ブロック冗長判定ステップにより入力されるアドレス情報に対して冗長記憶ブロックにブロック冗長を行うか否かが判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか否かが判定されるに当たり、コラム冗長制御ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供する。ここで、冗長記憶ブロックは、少なくとも一つの記憶ブロック列にビット線が共有されて構成されている。
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き替えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率の向上させることができる。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置について、ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給するに当たり、非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、冗長時に、アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする。
ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対しては、ビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じてバイアス電圧値が決められ、第二電圧調整ステップにより冗長時にアクセスされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長選択信号に応じてバイアス電圧が決められる。このとき、ビット線を介して供給されるビット線長が長いほど高電圧のバイアス電圧を供給する。
これにより、バイアス電圧の供給源からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、ビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
上記の半導体記憶装置では、入力されるアドレス情報を含む記憶ブロックが置換される場合に、ブロック冗長判定部により少なくとも一つの冗長記憶ブロックのうち何れか一つが選択され、冗長ブロック選択信号が出力される。冗長ブロック選択信号を受けたブロック列指示部では、冗長記憶ブロックが含まれる記憶ブロック列を指示する列指示信号が出力され、コラム冗長制御部により、列指示信号に応じて冗長記憶ブロックのコラム冗長制御が行われる。
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き換えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
ここで、ブロック列指示部は、冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする。これにより、ブロック冗長が行われない場合には、入力されたアドレス情報に応じた記憶ブロック列においてコラム冗長を行いながら、ブロック冗長時には、アドレス情報に関わらず冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長制御を行い冗長記憶ブロックのコラム冗長を行うことができる。
また、コラム冗長制御部は被冗長情報記憶回路を備え、記憶ブロック列に含まれる、記憶ブロックまたは/および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする。記憶ブロック列ごとに記憶ブロックについての被冗長アドレス情報が格納されると共に、冗長記憶ブロックを備える記憶ブロック列については、記憶ブロックと冗長記憶ブロックについての被冗長アドレス情報が格納される。
更に、上記半導体記憶装置は、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の欠陥記憶ブロックをブロック冗長する。
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
加えて、冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての1を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする。
これにより、冗長記憶ブロックが各記憶ブロック列に分散配置されるので、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置してもよい。ここで、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、記憶ブロック列の一角に存在するので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、記憶ブロックおよび冗長記憶ブロックは、一括消去される単位である。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置では、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されており、記憶素子または/および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、バイアス電圧供給部は、非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、冗長時、冗長選択信号に応じてアドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする。
バイアス電圧供給によりビット線を介して、記憶素子または/および冗長記憶素子に電圧をバイアスする際、非冗長時にアクセスされる記憶素子には、ビット線接続位置を示すアドレス情報に応じてこの記憶素子までのビット線長に応じた電圧が供給される。冗長時にアクセスされる冗長記憶素子には、冗長選択信号に応じてこの冗長記憶素子までのビット線長に応じた電圧が供給される。このとき、バイアス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高いバイアス電圧が供給される。
これにより、バイアス電圧供給部からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供給することにより、各々の冗長記憶素子に所定のバイアス電圧を供給することができる。
ここで、バイアス電圧供給部は、アドレス情報または/および冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることが好ましい。これにより、アドレス情報または/および冗長選択信号に応じて分圧比が調整されて目的のバイアス電圧値を得ることができる。
このとき、電圧設定部での分圧比は、直列接続された容量素子の容量比に応じて設定されることが好ましい。これにより、定常的な電流消費を有することなく、電圧を分圧することができる。
また、記憶素子が、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロックに含まれ、アドレス情報が、ビット線長方向に記憶ブロックを識別するアドレス情報であり、冗長選択信号が、ブロック冗長により選択される冗長記憶ブロックの識別情報であれば、記憶ブロックおよび冗長記憶ブロック単位でバイアス電圧の調整を行うことができる。
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧である。
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置の冗長制御方法は、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置において、入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする。
上記の半導体記憶装置の冗長制御方法では、ブロック冗長判定ステップにより入力されるアドレス情報に対して冗長記憶ブロックにブロック冗長を行うか否かが判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか否かが判定されるに当たり、コラム冗長制御ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供する。ここで、冗長記憶ブロックは、少なくとも一つの記憶ブロック列にビット線が共有されて構成されている。
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き替えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率の向上させることができる。
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置について、ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給するに当たり、非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、冗長時に、アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする。
ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対しては、ビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じてバイアス電圧値が決められ、第二電圧調整ステップにより冗長時にアクセスされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長選択信号に応じてバイアス電圧が決められる。このとき、ビット線を介して供給されるビット線長が長いほど高電圧のバイアス電圧を供給する。
これにより、バイアス電圧の供給源からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、ビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
第1図は、半導体記憶装置における記憶ブロックの配置を例示するレイアウト模式図である。
第2図は、第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロック配置を示すレイアウト模式図である。
第3図は、第一実施形態に係る冗長判定を行う際の手続きを示す図である。
第4図は、第一の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
第5図は、第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶ブロック配置を示すレイアウト模式図である。
第6図は、第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
第7図は、第二の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
第8図は、第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶ブロック配置を示すレイアウト模式図である。
第9図は、第二実施形態に係るバイアス電圧供給を行う際の第四の冗長記憶ブロック配置を示すレイアウト模式図である。
第10図は、第四の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第11図は、バイアス電圧供給部における電圧設定部による分圧比の設定を示す図である。
第12図は、第二実施形態に係るバイアス電圧供給を行う際の第五の冗長記憶ブロック配置を示すレイアウト模式図である。
第13図は、第五の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第14図は、第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブロック配置を示すレイアウト模式図である。
第15図は、第六の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第16図は、第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブロック配置を示すレイアウト模式図である。
第17図は、特許文献1の冗長セクタ構成を示す概念図である。
第18図は、特許文献2の冗長セクタ構成を示す概念図である。
第19図は、非特許文献の冗長セクタ構成を示す概念図である。
第20図は、特許文献3におけるバイアス電圧供給を示す回路図である。
第2図は、第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロック配置を示すレイアウト模式図である。
第3図は、第一実施形態に係る冗長判定を行う際の手続きを示す図である。
第4図は、第一の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
第5図は、第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶ブロック配置を示すレイアウト模式図である。
第6図は、第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
第7図は、第二の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
第8図は、第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶ブロック配置を示すレイアウト模式図である。
第9図は、第二実施形態に係るバイアス電圧供給を行う際の第四の冗長記憶ブロック配置を示すレイアウト模式図である。
第10図は、第四の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第11図は、バイアス電圧供給部における電圧設定部による分圧比の設定を示す図である。
第12図は、第二実施形態に係るバイアス電圧供給を行う際の第五の冗長記憶ブロック配置を示すレイアウト模式図である。
第13図は、第五の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第14図は、第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブロック配置を示すレイアウト模式図である。
第15図は、第六の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
第16図は、第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブロック配置を示すレイアウト模式図である。
第17図は、特許文献1の冗長セクタ構成を示す概念図である。
第18図は、特許文献2の冗長セクタ構成を示す概念図である。
第19図は、非特許文献の冗長セクタ構成を示す概念図である。
第20図は、特許文献3におけるバイアス電圧供給を示す回路図である。
以下、本発明の半導体記憶装置および半導体記憶装置の冗長制御方法について具体化した実施形態を第1図乃至第16図に基づき図面を参照しつつ詳細に説明する。
第1図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。第1図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第1図では、大容量を確保するラージバンクを2バンク(バンクB、バンクC)備え、比較的小容量で構成されるスモールバンクを2バンク(バンクA、バンクD)備える構成である。スモールバンク(バンクA、D)の各々には、1セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクA、D内には、1記憶ブロックの区画が記憶ブロックの未配置領域11A、11Dとして残ることとなる。
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第2図に第一の冗長記憶ブロック配置を示す。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。ラージバンクBとスモールバンクAとの間にある周辺回路領域の一部に、記憶ブロック列(m=3)と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
以下の説明では、バンクBについて説明するが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
記憶ブロック列を識別するアドレスをアドレス信号Ae、Afとする。バンクBに配置され、図中、左端から右方に向かうコラム方向に、m=0乃至3で識別される4列の記憶ブロック列は、(Ae、Af)=(0、0)、(0、1)、(1、0)、(1、1)で選択される。また、記憶ブロックのコラム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号SELn(n=0、1、・・・)により識別されるものとする。
第3図に示す第一実施形態の冗長判定手続きでは、入力されるアドレス信号Addに応じてブロック冗長の有無が判断され、ブロック冗長される場合に冗長記憶ブロック内でのコラム冗長が判断される。
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長記憶ブロックを備えて冗長救済を行う際、被冗長ブロックに応じて記憶ブロック列を越えて冗長救済される場合がある。この場合に、冗長記憶ブロックが配置されている記憶ブロック列を認識して、このブロック列に対してコラム冗長を行うことが必要となる。記憶ブロック列に配置されている通常の記憶ブロック群と同ブロック列に配置されている冗長記憶ブロックとでグローバルビット線を共有しているので、後述する記憶ブロック列選択信号Smに応じて記憶ブロック列を認識すれば、冗長記憶ブロックにおけるコラム冗長を通常の記憶ブロックのコラム冗長と同じ制御で行うことができる。
第3図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号Addが入力されると、このうち記憶ブロックを識別するアドレスAddSは、冗長救済されるべき記憶ブロック(被冗長ブロック)として被冗長ブロック記憶部11に予め格納されているアドレス情報との間で一致比較が、ブロック冗長判定部13において行なわれる。アドレスが一致すると判定されるとブロック冗長判定部13より冗長ブロック選択信号BREDが出力される。冗長ブロック選択信号BREDは、冗長記憶ブロックへのアクセス位置を制御する図示しない冗長部に入力されると共に、記憶ブロック列選択部15に入力される。
記憶ブロック列選択部15には、アドレス信号Addのうち記憶ブロック列を識別するアドレス信号AddBが入力される。記憶ブロック列選択部15では、冗長ブロック選択信号BREDが活性化されていない場合にはアドレス信号AddBに応じて、冗長ブロック選択信号BREDが活性化されている場合にはアドレス信号AddBに関わらず冗長ブロック選択信号BREDに応じて所定の記憶ブロック列m(m=0乃至3の何れか一つ)を選択する記憶ブロック列選択信号Sm(m=0乃至3)が出力され、後段のコラム冗長記憶部17に入力される。
コラム冗長記憶部17では、入力される記憶ブロック列選択信号Smに応じ、アクセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選択される。このアドレス情報と入力されるアドレス信号とはコラム冗長判定部19において、一致比較の判定が行なわれる。アドレスが一致すると判定されるとコラム冗長判定部19より冗長コラム選択信号CREDが出力される。冗長コラム選択信号CREDは、コラム冗長を制御する図示しない冗長部に入力される。
第4図には、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の具体的な構成例を示している。
記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に論理積部に入力されている。このうちアドレス信号Ae、Afが入力されている論理積部では、その出力信号が冗長ブロック選択信号BREDと共に論理和部に入力され、その出力信号が記憶ブロック列選択信号S3となる。また、アドレス信号Ae、Afのその他の論理組み合わせ(Ae/、Af/)、(Ae、Af/)、(Ae/、Af)は、論理積部の出力信号が記憶ブロック列選択信号S1乃至S3となる。
すなわち、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせに応じて記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S3が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列(m=3)が選択される。
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、m=3の他、m=0乃至2の何れの位置でも同様の作用・効果が得られることはいうまでもない。Yデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第5図に第二の冗長記憶ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配置される場合の実施形態である。ラージバンクBの各記憶ブロック列(m=0乃至3)の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶サブブロックが配置されている。
第5図ではバンクBについて示しているが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
冗長記憶サブブロックは、冗長記憶ブロックのロウ方向を記憶ブロック列数(この場合4)で分割したものであり、記憶ブロック列に配置されている4つの冗長記憶サブブロックで1つの冗長記憶ブロックを構成している。
第6図に具体的な概念図を示す。m=1の記憶ブロック列に配置されている記憶ブロックをブロック冗長するものとしたが、他の記憶ブロック列(m=0、2、3)に配置されている場合も同様に、アドレス信号Ab、Acの論理組み合わせに応じて識別されるロウ方向ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、(Ab、Ac)=(0、0)で識別される記憶素子領域はm=0の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、0)で識別される記憶素子領域はm=1の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(0、1)で識別される記憶素子領域はm=2の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、1)で識別される記憶素子領域はm=3の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。ブロック冗長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、各記憶ブロック列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。
冗長記憶ブロック、具体的には各記憶ブロック列に分割配置されている冗長記憶サブブロックには、専用のグローバルビット線およびそのデコード回路等は不要であり、また、冗長記憶サブブロックが各列に均等に配置されていることから記憶ブロック列間のレイアウト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発生せず効率良く配線の集積化を行うことができる。冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
第7図には、第二の冗長記憶ブロック配置(第5図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)の具体的な構成例を示している。
記憶ブロック列選択信号S0乃至S3は、二つの論理積部による出力信号の論理和演算結果として得られる。一方の論理積部には、記憶ブロック内のロウ方向を1/4に分割するアドレス信号Ab、Acの各論理組み合わせが、冗長ブロック選択信号BREDと共に入力されている。他方の論理積部には、記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に入力されている。
冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、一方の論理積部からはアドレス信号Ab、Acに関わらずローレベルの信号が出力される。これに対して、他方の論理積部では、アドレス信号Ae、Afの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ae、Afの論理組み合わせに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、他方の論理積部からは、アドレス信号Ae、Afの論理組み合わせに関わらずローレベルの信号が出力される。これに対して、一方の論理積部では、アドレス信号Ab、Acの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ab、Acに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、記憶ブロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記憶サブブロックが配置されている記憶ブロック列が選択される。
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第8図に第三の冗長記憶ブロック配置を示す。ここでは、スモールバンク(バンクA、D)に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
以下の説明では、バンクAについて説明するが、バンクDについても同様な構成とすることができることは言うまでもない。また、ラージバンク(バンクB、C)についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
バンクAにおいては、先頭番地の記憶ブロックをブートセクタとして、バンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に1ブロック分の空き領域が生ずる。第8図においては、SEL16に示される記憶ブロック行であって、m=0の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未配置領域に冗長記憶ブロックを配置する。
第三の冗長記憶ブロック配置(第8図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)は、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の構成例(第4図)と同様な構成を有している。
第三の冗長記憶ブロック配置では、第4図における論理和部を記憶ブロック列選択信号S3の位置に代えて記憶ブロック列選択信号S0の位置に備えればよい。
これにより、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせにより各記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)され、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S0が活性化(ハイレベル)され、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列が選択される。
次に、第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットエレクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法は、ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより行なわれる。ここでこの注入方法において記憶素子の端子間電圧差は、通常の読み出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大きな電圧を印加しながら大きな電流を流してホットエレクトロンを発生させフローティングゲートへ電子を注入させることにより行われることが一般的である。
ビット線へのバイアス電圧供給は、冗長信号REDが活性化された冗長時にアドレス信号Addに応じてバイアス電圧Vprogが調整される電圧制御部21により行われる。Yデコーダ23により選択されるグローバルビット線GBLを介して電荷が供給される。このときグローバルビット線GBLには有限の配線抵抗が存在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベルを確保するため、電圧制御部21からYデコーダ23を介して記憶素子までのビット線長に応じてバイアス電圧Vprogを調整することが重要である。
第9図に示す第四の冗長記憶ブロック配置では、バイアス電圧の調整を、冗長記憶ブロックを含む記憶ブロックの配置位置に応じて行う。すなわち、電圧制御部21から遠距離に属する記憶ブロックのグループ(グループI)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは高い電圧レベルとする(Vprog=VH)。これに対して、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは低い電圧レベルとする(Vprog=VL)(VL<VH)。グループIとグループIIIとの中間距離に属する記憶ブロックのグループ(グループII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは中間的な電圧レベルとする(Vprog=VM)(VL<VM<VH)。
第9図では、冗長記憶ブロックは電圧制御部21から最遠点に配置されており、グループIに属している。記憶ブロックの配置位置を示すアドレスに応じてバイアス電圧を調整すると共に、冗長記憶ブロックへのアクセスの際にもバイアス電圧を調整する回路構成例を、第10図に示す。
第10図に示す第四の冗長記憶ブロック配置に係るバイアス電圧供給部では、負側入力端子に基準電圧Vrefが入力された増幅器A1と増幅器A1によりゲート端子が駆動されるPMOSトランジスタP1とを備えて、バイアス電圧Vprogの電圧値が調整される。PMOSトランジスタP1は、ソース端子に電圧VBSが供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧Vprogが出力される。
増幅器A1の正側入力端子N1は、バイアス電圧Vprogおよび接地電圧の各々に容量素子C1およびC0を介して接続されている。正側入力端子N1は更に、容量素子C2、C3の一端子が接続されており、他端子は、正側電圧レベルをバイアス電圧Vprogとし負側電圧レベルを接地電圧とするインバータ回路I1、I2の出力端子に接続されている。インバータ回路I1の入力端子は、冗長信号REDとグループIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)とが入力されている論理和回路G1により制御される。インバータ回路12の入力端子は、冗長信号RED、およびグループI、IIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)、Add(II)が入力されている論理和回路G2により制御される。
インバータ回路I1、I2では、PMOS/NMOSトランジスタが排他的に導通することにより、容量素子C2、C3の他端子が、バイアス電圧Vprogあるいは接地電圧に接続される。
バイアス電圧Vprogの電圧調整は、第11図に示す直列接続された容量素子CU、CLにより行われる。容量素子CU、CLの接続点がノードN1であり、増幅器A1によりノードN1の電圧レベルが基準電圧Vrefに略等しく調整されることにより、容量素子の電圧按分式(Vprog=(1+CL/CU)×Vref)に応じてバイアス電圧Vprogが所望の電圧値に調整される。ここで、冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子はバイアス電圧Vprogまたは接地電圧のいずれかに接続される。すなわち、容量素子CUとして構成され、または容量素子CLとして構成される。バイアス電圧Vprogの電圧値を必要に応じて可変に調整することができる。
具体的には、非冗長時(RED=Lo)にグループIの記憶ブロックが選択される(Add(I)=Hi、Add(II)=Lo)場合、あるいは冗長時(RED=Hi)には、論理和回路G1、G2の出力信号は共にハイレベルとなる。インバータ回路I1、I2では共にNMOSトランジスタが導通して、容量素子C2、C3の他端子は接地電圧に接続される。容量素子C2、C3は容量素子C0に加算され、容量素子CL=C0+C2+C3、容量素子CU=C1となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C2+C3)/C1)×Vref・・(1)
となる。
また、非冗長時(RED=Lo)にグループIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Hi)場合には、論理和回路G1の出力信号はローレベル、論理和回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に、容量素子C3は容量素子C0に加算され、容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C3)/(C1+C2))×Vref・・(2)
となる。
更に、非冗長時(RED=Lo)にグループIIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Lo)場合には、論理和回路G1、G2の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、
Vprog=(1+C0/(C1+C2+C3))×Vref・・(3)
となる。
アドレス信号により選択される記憶ブロックの位置に応じて、更に冗長救済時の冗長記憶ブロックの位置に応じて、容量素子C2、C3の接続を変更してバイアス電圧Vprogの電圧値を調整することができる。電圧制御部から最遠点に冗長記憶ブロックがある第四の冗長記憶ブロック配置(第9図)では、ブロック冗長の際、アドレス信号に関わらず、式(1)に示す最も高電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を高電圧レベルとして冗長記憶ブロックに十分なバイアス電圧を印加することができる。
第12図に示す第五の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)において冗長記憶ブロックが電圧制御部21から最遠点に配置されていることに代えて、冗長記憶ブロックは最近点に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)に属している。
第13図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1、G2に代えて、ノア論理回路G3、論理積回路G5を備える。ノア論理回路G3には、冗長信号REDと、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された信号とが入力されている。また、論理積回路G5には、冗長信号REDが論理反転回路G6に入力され論理反転された信号と、アドレス信号Add(I)およびAdd(II)が論理和回路G7の出力信号とが入力されている。
冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図の場合と同様である。
第13図では、冗長時(RED=Hi)には、ノア論理回路G3、論理積回路G5の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、式(3)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(3)に示す最も低電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに適切なバイアス電圧として印加することができる。
第14図に示す第六の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)における冗長記憶ブロックの電圧制御部21からの配置位置に比して、中間位置に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から中間距離に属する記憶ブロックのグループ(グループII)に属している。
第15図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1に代えてノア論理回路G3を備え、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された上でノア論理回路G3に入力されている。冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図および第13図の場合と同様である。
第15図では、冗長時(RED=Hi)には、ノア論理回路G3の出力信号はローレベルに、論理積回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に加算され、容量素子C3は容量素子C0に加算される。容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、式(2)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(2)に示す中間電圧レベルの電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに十分なバイアス電圧として印加することができる。
第16図に示す第七の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)を組み合わせた構成を有している。冗長記憶ブロックが、電圧制御部21から最遠点および最近点に配置されており、記憶ブロックの配置グループとして、グループIおよびグループIIIに属している。
更に第16図では、1つの記憶ブロック列に属する複数の記憶ブロックが冗長救済される場合を示している。すなわち、記憶ブロック25は冗長救済されて、グループIにあって同一の記憶ブロック列に属する冗長記憶ブロック25Rにブロック冗長され(図中、(1))、記憶ブロック26は冗長救済されて、グループIIIにあって同一の記憶ブロック列に属する冗長記憶ブロック26Rにブロック冗長され(図中、(2))、更に、記憶ブロック27は冗長救済されて、グループIにあって異なる記憶ブロック列に属する冗長記憶ブロック27Rにブロック冗長され(図中、(3))、記憶ブロック28は冗長救済されて、グループIIIにあって異なる記憶ブロック列に属する冗長記憶ブロック28Rにブロック冗長される(図中、(3))ものとする。
この場合、個々の記憶ブロック25乃至28に対するブロック冗長に当たっては、冗長救済される記憶ブロック25乃至28ごとに冗長信号RED(N)(N=1乃至4)を備えることにより、また必要に応じて記憶ブロック25乃至28を識別するアドレス信号等と共に、冗長救済先の冗長記憶ブロック25R乃至28Rの配置位置等を識別する必要がある。電圧制御部21では、冗長信号RED(N)およびアドレス信号に応じて冗長救済先の冗長記憶ブロック25R乃至28Rを識別して、冗長記憶ブロック25R乃至28Rが配置されている位置までのビット線長に応じたバイアス電圧Vprogを出力する。
以上、詳細に説明したように本発明の第一実施形態によれば、半導体記憶装置において冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号の一例である記憶ブロック列選択信号Sm(m=0乃至3)に応じて冗長記憶ブロックが配置されている記憶ブロック列を選択してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに置換がされたとしても、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
ここで、ブロック列指示部の一例である記憶ブロック列選択部15により、ブロック冗長が行われない場合には、入力されたアドレス情報AddBに応じた記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。また、ブロック冗長時には、アドレス情報AddBに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。
また、ブロック冗長判定部13において、入力されたアドレスAddSと被冗長ブロック記憶部11に予め格納されているアドレス情報とを、一致比較する手続きがブロック冗長判定ステップの一例である。また、コラム冗長判定部19において、入力されたアドレスAddとコラム冗長記憶部17に予め格納されているアドレス情報とを、一致比較する手続きがコラム冗長判定ステップである。更に、記憶ブロック列選択部15において、選択された記憶ブロックまたは冗長記憶ブロックが配置されている記憶ブロック列を選択する手続きがコラム冗長制御ステップである。
また、バンクA乃至Dにより区画される互いに隣接する4列の記憶ブロック列(m=0乃至3)を被冗長ユニットとし、被冗長ユニットごとに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることで、製造工程や回路構成の改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、第一の冗長記憶ブロック配置(第2図)または第三の冗長記憶ブロック配置(第8図)に示すように、冗長記憶ブロックが特定の記憶ブロック列に局在する場合には、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と、共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
更に、第三の冗長記憶ブロック配置(第8図)では、冗長記憶ブロックは記憶ブロックの未配置領域に配置されるので、記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はないと同時に、ビット線およびワード線を周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。
また、第二の冗長記憶ブロック配置(第5図)に示すように、冗長記憶ブロックが記憶ブロック列ごとに冗長記憶サブブロックに分割して配置される場合、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、本発明の第二実施形態によれば、バイアス電圧供給部の一例である電圧制御部21から、記憶ブロックまたは冗長記憶ブロックまでのグローバルビット線GBL長が長いほど高電圧のバイアス電圧Vprogが供給されるので、グローバルビット線GBLの配線抵抗による電圧降下の影響を緩和することができ、電圧制御部21からの距離に関わらず、記憶ブロック内の記憶素子または冗長記憶ブロック内の冗長記憶素子を所定の電圧値でバイアスすることができる。
更に、第七の冗長記憶ブロック配置(第16図)に示すように、電圧制御部21からの距離が異なる複数の冗長記憶ブロックを備える場合には、冗長記憶ブロックごとに異なる冗長信号RED(N)に応じてバイアス電圧Vprogの電圧値を供給することにより、各々の冗長記憶ブロックの冗長記憶素子に所定のバイアス電圧を供給することができる。
ここで、第10図、第13図、第15図に示される電圧制御部21の回路構成例において、容量素子C0乃至C3、インバータ回路I1、I2、およびその制御回路G1乃至G7が電圧設定部の一例であり、増幅器A1およびPMOSトランジスタP1が電圧調整部の一例である。電圧設定部では、第11図に示すように、直列接続される容量素子の容量比によりバイアス電圧Vprogが分圧されるので、分圧に際し定常的に電流が流れることはない。
また、第10図、第13図、第15図に示される電圧制御部21においては、非冗長時、アドレス信号Add(I)、Add(II)に応じてバイアス電圧Vprogの電圧値が調整される第一電圧調整ステップを有すると共に、冗長時に、アドレス信号Add(I)、Add(II)に関わらず、冗長信号REDの活性化に応じてバイアス電圧Vprogの電圧値が調整される第二電圧調整ステップを有している。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第一実施形態では、第一乃至第三の冗長記憶ブロック配置の各々について、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の冗長記憶ブロック配置が任意に組み合わされた冗長構成についても、冗長記憶ブロックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブロック列選択信号に応じてコラム冗長を行うことができる。
また、第二実施形態においては、冗長記憶ブロックの配置位置が記憶ブロック列間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、冗長救済先を選択する冗長信号RED(N)(N=1乃至4)や、必要に応じて記憶ブロックを識別するアドレス信号等により、冗長記憶ブロックの配置位置を特定することができれば、冗長記憶ブロックごとに適格な電圧値のバイアス電圧Vprogを供給することができる。
第1図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。第1図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第1図では、大容量を確保するラージバンクを2バンク(バンクB、バンクC)備え、比較的小容量で構成されるスモールバンクを2バンク(バンクA、バンクD)備える構成である。スモールバンク(バンクA、D)の各々には、1セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクA、D内には、1記憶ブロックの区画が記憶ブロックの未配置領域11A、11Dとして残ることとなる。
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第2図に第一の冗長記憶ブロック配置を示す。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。ラージバンクBとスモールバンクAとの間にある周辺回路領域の一部に、記憶ブロック列(m=3)と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
以下の説明では、バンクBについて説明するが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
記憶ブロック列を識別するアドレスをアドレス信号Ae、Afとする。バンクBに配置され、図中、左端から右方に向かうコラム方向に、m=0乃至3で識別される4列の記憶ブロック列は、(Ae、Af)=(0、0)、(0、1)、(1、0)、(1、1)で選択される。また、記憶ブロックのコラム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号SELn(n=0、1、・・・)により識別されるものとする。
第3図に示す第一実施形態の冗長判定手続きでは、入力されるアドレス信号Addに応じてブロック冗長の有無が判断され、ブロック冗長される場合に冗長記憶ブロック内でのコラム冗長が判断される。
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長記憶ブロックを備えて冗長救済を行う際、被冗長ブロックに応じて記憶ブロック列を越えて冗長救済される場合がある。この場合に、冗長記憶ブロックが配置されている記憶ブロック列を認識して、このブロック列に対してコラム冗長を行うことが必要となる。記憶ブロック列に配置されている通常の記憶ブロック群と同ブロック列に配置されている冗長記憶ブロックとでグローバルビット線を共有しているので、後述する記憶ブロック列選択信号Smに応じて記憶ブロック列を認識すれば、冗長記憶ブロックにおけるコラム冗長を通常の記憶ブロックのコラム冗長と同じ制御で行うことができる。
第3図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号Addが入力されると、このうち記憶ブロックを識別するアドレスAddSは、冗長救済されるべき記憶ブロック(被冗長ブロック)として被冗長ブロック記憶部11に予め格納されているアドレス情報との間で一致比較が、ブロック冗長判定部13において行なわれる。アドレスが一致すると判定されるとブロック冗長判定部13より冗長ブロック選択信号BREDが出力される。冗長ブロック選択信号BREDは、冗長記憶ブロックへのアクセス位置を制御する図示しない冗長部に入力されると共に、記憶ブロック列選択部15に入力される。
記憶ブロック列選択部15には、アドレス信号Addのうち記憶ブロック列を識別するアドレス信号AddBが入力される。記憶ブロック列選択部15では、冗長ブロック選択信号BREDが活性化されていない場合にはアドレス信号AddBに応じて、冗長ブロック選択信号BREDが活性化されている場合にはアドレス信号AddBに関わらず冗長ブロック選択信号BREDに応じて所定の記憶ブロック列m(m=0乃至3の何れか一つ)を選択する記憶ブロック列選択信号Sm(m=0乃至3)が出力され、後段のコラム冗長記憶部17に入力される。
コラム冗長記憶部17では、入力される記憶ブロック列選択信号Smに応じ、アクセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選択される。このアドレス情報と入力されるアドレス信号とはコラム冗長判定部19において、一致比較の判定が行なわれる。アドレスが一致すると判定されるとコラム冗長判定部19より冗長コラム選択信号CREDが出力される。冗長コラム選択信号CREDは、コラム冗長を制御する図示しない冗長部に入力される。
第4図には、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の具体的な構成例を示している。
記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に論理積部に入力されている。このうちアドレス信号Ae、Afが入力されている論理積部では、その出力信号が冗長ブロック選択信号BREDと共に論理和部に入力され、その出力信号が記憶ブロック列選択信号S3となる。また、アドレス信号Ae、Afのその他の論理組み合わせ(Ae/、Af/)、(Ae、Af/)、(Ae/、Af)は、論理積部の出力信号が記憶ブロック列選択信号S1乃至S3となる。
すなわち、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせに応じて記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S3が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列(m=3)が選択される。
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、m=3の他、m=0乃至2の何れの位置でも同様の作用・効果が得られることはいうまでもない。Yデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第5図に第二の冗長記憶ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配置される場合の実施形態である。ラージバンクBの各記憶ブロック列(m=0乃至3)の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶サブブロックが配置されている。
第5図ではバンクBについて示しているが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
冗長記憶サブブロックは、冗長記憶ブロックのロウ方向を記憶ブロック列数(この場合4)で分割したものであり、記憶ブロック列に配置されている4つの冗長記憶サブブロックで1つの冗長記憶ブロックを構成している。
第6図に具体的な概念図を示す。m=1の記憶ブロック列に配置されている記憶ブロックをブロック冗長するものとしたが、他の記憶ブロック列(m=0、2、3)に配置されている場合も同様に、アドレス信号Ab、Acの論理組み合わせに応じて識別されるロウ方向ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、(Ab、Ac)=(0、0)で識別される記憶素子領域はm=0の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、0)で識別される記憶素子領域はm=1の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(0、1)で識別される記憶素子領域はm=2の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、1)で識別される記憶素子領域はm=3の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。ブロック冗長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、各記憶ブロック列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。
冗長記憶ブロック、具体的には各記憶ブロック列に分割配置されている冗長記憶サブブロックには、専用のグローバルビット線およびそのデコード回路等は不要であり、また、冗長記憶サブブロックが各列に均等に配置されていることから記憶ブロック列間のレイアウト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発生せず効率良く配線の集積化を行うことができる。冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
第7図には、第二の冗長記憶ブロック配置(第5図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)の具体的な構成例を示している。
記憶ブロック列選択信号S0乃至S3は、二つの論理積部による出力信号の論理和演算結果として得られる。一方の論理積部には、記憶ブロック内のロウ方向を1/4に分割するアドレス信号Ab、Acの各論理組み合わせが、冗長ブロック選択信号BREDと共に入力されている。他方の論理積部には、記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に入力されている。
冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、一方の論理積部からはアドレス信号Ab、Acに関わらずローレベルの信号が出力される。これに対して、他方の論理積部では、アドレス信号Ae、Afの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ae、Afの論理組み合わせに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、他方の論理積部からは、アドレス信号Ae、Afの論理組み合わせに関わらずローレベルの信号が出力される。これに対して、一方の論理積部では、アドレス信号Ab、Acの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ab、Acに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、記憶ブロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記憶サブブロックが配置されている記憶ブロック列が選択される。
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第8図に第三の冗長記憶ブロック配置を示す。ここでは、スモールバンク(バンクA、D)に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
以下の説明では、バンクAについて説明するが、バンクDについても同様な構成とすることができることは言うまでもない。また、ラージバンク(バンクB、C)についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
バンクAにおいては、先頭番地の記憶ブロックをブートセクタとして、バンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に1ブロック分の空き領域が生ずる。第8図においては、SEL16に示される記憶ブロック行であって、m=0の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未配置領域に冗長記憶ブロックを配置する。
第三の冗長記憶ブロック配置(第8図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)は、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の構成例(第4図)と同様な構成を有している。
第三の冗長記憶ブロック配置では、第4図における論理和部を記憶ブロック列選択信号S3の位置に代えて記憶ブロック列選択信号S0の位置に備えればよい。
これにより、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせにより各記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)され、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S0が活性化(ハイレベル)され、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列が選択される。
次に、第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットエレクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法は、ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより行なわれる。ここでこの注入方法において記憶素子の端子間電圧差は、通常の読み出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大きな電圧を印加しながら大きな電流を流してホットエレクトロンを発生させフローティングゲートへ電子を注入させることにより行われることが一般的である。
ビット線へのバイアス電圧供給は、冗長信号REDが活性化された冗長時にアドレス信号Addに応じてバイアス電圧Vprogが調整される電圧制御部21により行われる。Yデコーダ23により選択されるグローバルビット線GBLを介して電荷が供給される。このときグローバルビット線GBLには有限の配線抵抗が存在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベルを確保するため、電圧制御部21からYデコーダ23を介して記憶素子までのビット線長に応じてバイアス電圧Vprogを調整することが重要である。
第9図に示す第四の冗長記憶ブロック配置では、バイアス電圧の調整を、冗長記憶ブロックを含む記憶ブロックの配置位置に応じて行う。すなわち、電圧制御部21から遠距離に属する記憶ブロックのグループ(グループI)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは高い電圧レベルとする(Vprog=VH)。これに対して、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは低い電圧レベルとする(Vprog=VL)(VL<VH)。グループIとグループIIIとの中間距離に属する記憶ブロックのグループ(グループII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは中間的な電圧レベルとする(Vprog=VM)(VL<VM<VH)。
第9図では、冗長記憶ブロックは電圧制御部21から最遠点に配置されており、グループIに属している。記憶ブロックの配置位置を示すアドレスに応じてバイアス電圧を調整すると共に、冗長記憶ブロックへのアクセスの際にもバイアス電圧を調整する回路構成例を、第10図に示す。
第10図に示す第四の冗長記憶ブロック配置に係るバイアス電圧供給部では、負側入力端子に基準電圧Vrefが入力された増幅器A1と増幅器A1によりゲート端子が駆動されるPMOSトランジスタP1とを備えて、バイアス電圧Vprogの電圧値が調整される。PMOSトランジスタP1は、ソース端子に電圧VBSが供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧Vprogが出力される。
増幅器A1の正側入力端子N1は、バイアス電圧Vprogおよび接地電圧の各々に容量素子C1およびC0を介して接続されている。正側入力端子N1は更に、容量素子C2、C3の一端子が接続されており、他端子は、正側電圧レベルをバイアス電圧Vprogとし負側電圧レベルを接地電圧とするインバータ回路I1、I2の出力端子に接続されている。インバータ回路I1の入力端子は、冗長信号REDとグループIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)とが入力されている論理和回路G1により制御される。インバータ回路12の入力端子は、冗長信号RED、およびグループI、IIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)、Add(II)が入力されている論理和回路G2により制御される。
インバータ回路I1、I2では、PMOS/NMOSトランジスタが排他的に導通することにより、容量素子C2、C3の他端子が、バイアス電圧Vprogあるいは接地電圧に接続される。
バイアス電圧Vprogの電圧調整は、第11図に示す直列接続された容量素子CU、CLにより行われる。容量素子CU、CLの接続点がノードN1であり、増幅器A1によりノードN1の電圧レベルが基準電圧Vrefに略等しく調整されることにより、容量素子の電圧按分式(Vprog=(1+CL/CU)×Vref)に応じてバイアス電圧Vprogが所望の電圧値に調整される。ここで、冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子はバイアス電圧Vprogまたは接地電圧のいずれかに接続される。すなわち、容量素子CUとして構成され、または容量素子CLとして構成される。バイアス電圧Vprogの電圧値を必要に応じて可変に調整することができる。
具体的には、非冗長時(RED=Lo)にグループIの記憶ブロックが選択される(Add(I)=Hi、Add(II)=Lo)場合、あるいは冗長時(RED=Hi)には、論理和回路G1、G2の出力信号は共にハイレベルとなる。インバータ回路I1、I2では共にNMOSトランジスタが導通して、容量素子C2、C3の他端子は接地電圧に接続される。容量素子C2、C3は容量素子C0に加算され、容量素子CL=C0+C2+C3、容量素子CU=C1となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C2+C3)/C1)×Vref・・(1)
となる。
また、非冗長時(RED=Lo)にグループIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Hi)場合には、論理和回路G1の出力信号はローレベル、論理和回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に、容量素子C3は容量素子C0に加算され、容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C3)/(C1+C2))×Vref・・(2)
となる。
更に、非冗長時(RED=Lo)にグループIIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Lo)場合には、論理和回路G1、G2の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、
Vprog=(1+C0/(C1+C2+C3))×Vref・・(3)
となる。
アドレス信号により選択される記憶ブロックの位置に応じて、更に冗長救済時の冗長記憶ブロックの位置に応じて、容量素子C2、C3の接続を変更してバイアス電圧Vprogの電圧値を調整することができる。電圧制御部から最遠点に冗長記憶ブロックがある第四の冗長記憶ブロック配置(第9図)では、ブロック冗長の際、アドレス信号に関わらず、式(1)に示す最も高電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を高電圧レベルとして冗長記憶ブロックに十分なバイアス電圧を印加することができる。
第12図に示す第五の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)において冗長記憶ブロックが電圧制御部21から最遠点に配置されていることに代えて、冗長記憶ブロックは最近点に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)に属している。
第13図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1、G2に代えて、ノア論理回路G3、論理積回路G5を備える。ノア論理回路G3には、冗長信号REDと、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された信号とが入力されている。また、論理積回路G5には、冗長信号REDが論理反転回路G6に入力され論理反転された信号と、アドレス信号Add(I)およびAdd(II)が論理和回路G7の出力信号とが入力されている。
冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図の場合と同様である。
第13図では、冗長時(RED=Hi)には、ノア論理回路G3、論理積回路G5の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、式(3)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(3)に示す最も低電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに適切なバイアス電圧として印加することができる。
第14図に示す第六の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)における冗長記憶ブロックの電圧制御部21からの配置位置に比して、中間位置に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から中間距離に属する記憶ブロックのグループ(グループII)に属している。
第15図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1に代えてノア論理回路G3を備え、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された上でノア論理回路G3に入力されている。冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図および第13図の場合と同様である。
第15図では、冗長時(RED=Hi)には、ノア論理回路G3の出力信号はローレベルに、論理積回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に加算され、容量素子C3は容量素子C0に加算される。容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、式(2)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(2)に示す中間電圧レベルの電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに十分なバイアス電圧として印加することができる。
第16図に示す第七の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)を組み合わせた構成を有している。冗長記憶ブロックが、電圧制御部21から最遠点および最近点に配置されており、記憶ブロックの配置グループとして、グループIおよびグループIIIに属している。
更に第16図では、1つの記憶ブロック列に属する複数の記憶ブロックが冗長救済される場合を示している。すなわち、記憶ブロック25は冗長救済されて、グループIにあって同一の記憶ブロック列に属する冗長記憶ブロック25Rにブロック冗長され(図中、(1))、記憶ブロック26は冗長救済されて、グループIIIにあって同一の記憶ブロック列に属する冗長記憶ブロック26Rにブロック冗長され(図中、(2))、更に、記憶ブロック27は冗長救済されて、グループIにあって異なる記憶ブロック列に属する冗長記憶ブロック27Rにブロック冗長され(図中、(3))、記憶ブロック28は冗長救済されて、グループIIIにあって異なる記憶ブロック列に属する冗長記憶ブロック28Rにブロック冗長される(図中、(3))ものとする。
この場合、個々の記憶ブロック25乃至28に対するブロック冗長に当たっては、冗長救済される記憶ブロック25乃至28ごとに冗長信号RED(N)(N=1乃至4)を備えることにより、また必要に応じて記憶ブロック25乃至28を識別するアドレス信号等と共に、冗長救済先の冗長記憶ブロック25R乃至28Rの配置位置等を識別する必要がある。電圧制御部21では、冗長信号RED(N)およびアドレス信号に応じて冗長救済先の冗長記憶ブロック25R乃至28Rを識別して、冗長記憶ブロック25R乃至28Rが配置されている位置までのビット線長に応じたバイアス電圧Vprogを出力する。
以上、詳細に説明したように本発明の第一実施形態によれば、半導体記憶装置において冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号の一例である記憶ブロック列選択信号Sm(m=0乃至3)に応じて冗長記憶ブロックが配置されている記憶ブロック列を選択してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに置換がされたとしても、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
ここで、ブロック列指示部の一例である記憶ブロック列選択部15により、ブロック冗長が行われない場合には、入力されたアドレス情報AddBに応じた記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。また、ブロック冗長時には、アドレス情報AddBに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。
また、ブロック冗長判定部13において、入力されたアドレスAddSと被冗長ブロック記憶部11に予め格納されているアドレス情報とを、一致比較する手続きがブロック冗長判定ステップの一例である。また、コラム冗長判定部19において、入力されたアドレスAddとコラム冗長記憶部17に予め格納されているアドレス情報とを、一致比較する手続きがコラム冗長判定ステップである。更に、記憶ブロック列選択部15において、選択された記憶ブロックまたは冗長記憶ブロックが配置されている記憶ブロック列を選択する手続きがコラム冗長制御ステップである。
また、バンクA乃至Dにより区画される互いに隣接する4列の記憶ブロック列(m=0乃至3)を被冗長ユニットとし、被冗長ユニットごとに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることで、製造工程や回路構成の改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
このとき、第一の冗長記憶ブロック配置(第2図)または第三の冗長記憶ブロック配置(第8図)に示すように、冗長記憶ブロックが特定の記憶ブロック列に局在する場合には、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と、共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
更に、第三の冗長記憶ブロック配置(第8図)では、冗長記憶ブロックは記憶ブロックの未配置領域に配置されるので、記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はないと同時に、ビット線およびワード線を周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。
また、第二の冗長記憶ブロック配置(第5図)に示すように、冗長記憶ブロックが記憶ブロック列ごとに冗長記憶サブブロックに分割して配置される場合、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、本発明の第二実施形態によれば、バイアス電圧供給部の一例である電圧制御部21から、記憶ブロックまたは冗長記憶ブロックまでのグローバルビット線GBL長が長いほど高電圧のバイアス電圧Vprogが供給されるので、グローバルビット線GBLの配線抵抗による電圧降下の影響を緩和することができ、電圧制御部21からの距離に関わらず、記憶ブロック内の記憶素子または冗長記憶ブロック内の冗長記憶素子を所定の電圧値でバイアスすることができる。
更に、第七の冗長記憶ブロック配置(第16図)に示すように、電圧制御部21からの距離が異なる複数の冗長記憶ブロックを備える場合には、冗長記憶ブロックごとに異なる冗長信号RED(N)に応じてバイアス電圧Vprogの電圧値を供給することにより、各々の冗長記憶ブロックの冗長記憶素子に所定のバイアス電圧を供給することができる。
ここで、第10図、第13図、第15図に示される電圧制御部21の回路構成例において、容量素子C0乃至C3、インバータ回路I1、I2、およびその制御回路G1乃至G7が電圧設定部の一例であり、増幅器A1およびPMOSトランジスタP1が電圧調整部の一例である。電圧設定部では、第11図に示すように、直列接続される容量素子の容量比によりバイアス電圧Vprogが分圧されるので、分圧に際し定常的に電流が流れることはない。
また、第10図、第13図、第15図に示される電圧制御部21においては、非冗長時、アドレス信号Add(I)、Add(II)に応じてバイアス電圧Vprogの電圧値が調整される第一電圧調整ステップを有すると共に、冗長時に、アドレス信号Add(I)、Add(II)に関わらず、冗長信号REDの活性化に応じてバイアス電圧Vprogの電圧値が調整される第二電圧調整ステップを有している。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第一実施形態では、第一乃至第三の冗長記憶ブロック配置の各々について、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の冗長記憶ブロック配置が任意に組み合わされた冗長構成についても、冗長記憶ブロックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブロック列選択信号に応じてコラム冗長を行うことができる。
また、第二実施形態においては、冗長記憶ブロックの配置位置が記憶ブロック列間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、冗長救済先を選択する冗長信号RED(N)(N=1乃至4)や、必要に応じて記憶ブロックを識別するアドレス信号等により、冗長記憶ブロックの配置位置を特定することができれば、冗長記憶ブロックごとに適格な電圧値のバイアス電圧Vprogを供給することができる。
以上の説明から明らかなように本発明によれば、ブロック冗長に加えブロック冗長先の冗長記憶ブロックにおいてコラム冗長を可能とすることにより、チップダイの面積の増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してビット線を介してバイアス電圧を供給する際、ビット線長に応じて電圧値を調整することにより冗長記憶ブロックの配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することが可能となる。
【書類名】明細書
【発明の名称】半導体記憶装置および半導体記憶装置の冗長制御方法
【技術分野】
【0001】
本発明は、アクセス不良の記憶素子などを冗長救済する冗長制御機能を備える半導体記憶装置とその冗長制御方法に関するものである。特に、チップダイ上の面積効率と冗長救済効率との両立を図ると共に、適格な電圧バイアスの印加を図る冗長制御機能に関するものである。
【背景技術】
【0002】
予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
【0003】
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
【0004】
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
【0005】
下記に示す特許文献1では、第17図に示すように、メモリアーキテクチャ110はn×mのメモリセクタで記憶素子のマトリックス111が構成されている。マトリックス111中に配置されるメモリセクタは、V1、V2、・・・、Vnと表示された垂直セクタグループおよびH1、H2、・・・、Hmと表示された水平セクタグループとで構成され、各垂直セクタグループV1、V2、・・・、Vnに対し、各々1つの行冗長セクタR1、R2、・・・、Rnが設けられている。
【0006】
行デコーダ112および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス114には、アクセス対象の行アドレスADrが供給され、行アドレスADrが故障の行アドレスに一致する場合に、マトリックス114から行デコーダ112および列デコーダ113に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
【0007】
また、下記に示す特許文献2では、第18図に示すように、ワードラインデコーダWLDEC、ビットラインデコーダABLDEC、およびソースラインデコーダASLDECは、それぞれ16個のセルアレイACLAごとに設けられている。セルアレイACLAはビットラインに沿って64個のセクタと2個の冗長セクタから構成されている。2つの冗長セクタはセルアレイACLAの両端に配置されている。
【0008】
冗長セクタへの置換は、セルアレイACLAごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイACLAに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイACLAごとに行なわれる。
【0009】
また、下記に示す非特許文献では、第19図に示すように、記憶素子アレイ領域を4つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に4つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
【0010】
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
【0011】
また、下記の示す特許文献3を第20図に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。第20図に示すように、メモリセルM1〜M8が例示的に示されており、ワード線W0〜Wmおよびデータ線D0、D1、Dj、Dj+1によりメモリアレイが構成されている。
【0012】
各データ線D0〜Dj+1は、選択信号Y0、Y1、Yj、Yj+1を受ける列選択スイッチMOSFETQ20、Q21、Q24、Q25を介して、共通データ線CDに接続される。共通データ線CDは、書き込み負荷回路WA0の出力端子に接続される。
【0013】
書き込み負荷回路WA0は、書き込み用のデータ入力バッファの出力信号D1を受けるMOSFETQ15、可変抵抗回路VRおよび制御信号PROGを受けるMOSFETQ17からなる直列回路から構成され、高電圧端子VPPの電圧を共通データ線CDに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック(不図示)を選択するブロック選択アドレスAXをブロックデコーダ回路DEに入力し、選択されるメモリブロックに応じて可変抵抗VRの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。
【0014】
ここで、前述の先行技術文献は以下の通りである。
【特許文献1】:特開2001−229691号公報
【特許文献2】:特開2002−269994号公報
【特許文献3】:特開平6−150670号公報
【非特許文献】:IEEE J. of Solid−State Circuits, vol.37,pp.1485-1492, Nov. 2002
上記特許文献1、2に記載の技術では、垂直セクタグループごと(特許文献1)またはセルアレイACLAごと(特許文献2)に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
【0015】
しかしながら、半導体記憶装置におけるメモリセルなどのアクセス不良は、全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
【0016】
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
【0017】
しかしながら、上記非特許文献では冗長セクタは、バンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線およびビット線に接続され、更に、専用のロウデコーダおよびコラムデコーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、ワード線およびビット線が各バンクのメモリセクタとは異なるため専用のコラム冗長判定回路を備える必要がある。
【0018】
これらの専用配線および専用回路が配置されるチップダイ上の占有面積によりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
【0019】
また、上記特許文献3に記載の技術では、プログラム時に書き込み負荷回路WA0を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路WA0から順次離間して配置されるメモリブロックを選択するブロック選択アドレスAXに応じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが可能ではある。
【0020】
しかしながら、上記特許文献3における書き込み電圧の調整は、ブロック選択アドレスAXに応じて行われるのみである。不良メモリブロックを冗長メモリブロックに置換している場合に、冗長ブロックの配置位置に関わらず、書き込み負荷回路WA0は不良メモリブロックの配置位置を示すブロック選択アドレスAXに応じて書き込み電圧を形成してしまう。形成される書き込み電圧は、不良メモリブロックの配置位置において調整された電圧値であり、このブロックから置換された冗長ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。
【0021】
本発明は前記従来技術の少なくとも1つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してその配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することを目的とする。
【発明の開示】
【0022】
前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置では、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開されており、少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、列指示信号に応じてコラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする。
【0023】
上記の半導体記憶装置では、入力されるアドレス情報を含む記憶ブロックが置換される場合に、ブロック冗長判定部により少なくとも一つの冗長記憶ブロックのうち何れか一つが選択され、冗長ブロック選択信号が出力される。冗長ブロック選択信号を受けたブロック列指示部では、冗長記憶ブロックが含まれる記憶ブロック列を指示する列指示信号が出力され、コラム冗長制御部により、列指示信号に応じて冗長記憶ブロックのコラム冗長制御が行われる。
【0024】
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き換えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
【0025】
ここで、ブロック列指示部は、冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする。これにより、ブロック冗長が行われない場合には、入力されたアドレス情報に応じた記憶ブロック列においてコラム冗長を行いながら、ブロック冗長時には、アドレス情報に関わらず冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長制御を行い冗長記憶ブロックのコラム冗長を行うことができる。
【0026】
また、コラム冗長制御部は被冗長情報記憶回路を備え、記憶ブロック列に含まれる、記憶ブロックまたは/および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする。記憶ブロック列ごとに記憶ブロックについての被冗長アドレス情報が格納されると共に、冗長記憶ブロックを備える記憶ブロック列については、記憶ブロックと冗長記憶ブロックについての被冗長アドレス情報が格納される。
【0027】
更に、上記半導体記憶装置は、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
【0028】
冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の欠陥記憶ブロックをブロック冗長する。
【0029】
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【0030】
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
【0031】
加えて、冗長記憶ブロックは、記憶ブロック列ごとに冗長記憶サブブロックに分割して配置されることを特徴とする。
【0032】
これにより、冗長記憶ブロックが各記憶ブロック列に分散配置されるので、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【0033】
また、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置してもよい。ここで、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、記憶ブロック列の一角に存在するので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
【0034】
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、記憶ブロックおよび冗長記憶ブロックは、一括消去される単位である。
【0035】
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置では、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されており、記憶素子または/および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、バイアス電圧供給部は、非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、冗長時、冗長選択信号に応じてアドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする。
【0036】
バイアス電圧供給によりビット線を介して、記憶素子または/および冗長記憶素子に電圧をバイアスする際、非冗長時にアクセスされる記憶素子には、ビット線接続位置を示すアドレス情報に応じてこの記憶素子までのビット線長に応じた電圧が供給される。冗長時にアクセスされる冗長記憶素子には、冗長選択信号に応じてこの冗長記憶素子までのビット線長に応じた電圧が供給される。このとき、バイアス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高いバイアス電圧が供給される。
【0037】
これにより、バイアス電圧供給部からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
【0038】
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供給することにより、各々の冗長記憶素子に所定のバイアス電圧を供給することができる。
【0039】
ここで、バイアス電圧供給部は、アドレス情報または/および冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることが好ましい。これにより、アドレス情報または/および冗長選択信号に応じて分圧比が調整されて目的のバイアス電圧値を得ることができる。
【0040】
このとき、電圧設定部での分圧比は、直列接続された容量素子の容量比に応じて設定されることが好ましい。これにより、定常的な電流消費を有することなく、電圧を分圧することができる。
【0041】
また、記憶素子が、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロックに含まれ、アドレス情報が、ビット線長方向に記憶ブロックを識別するアドレス情報であり、冗長選択信号が、ブロック冗長により選択される冗長記憶ブロックの識別情報であれば、記憶ブロックおよび冗長記憶ブロック単位でバイアス電圧の調整を行うことができる。
【0042】
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧である。
【0043】
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置の冗長制御方法は、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置において、入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする。
【0044】
上記の半導体記憶装置の冗長制御方法では、ブロック冗長判定ステップにより入力されるアドレス情報に対して冗長記憶ブロックにブロック冗長を行うか否かが判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか否かが判定されるに当たり、コラム冗長制御ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供する。ここで、冗長記憶ブロックは、少なくとも一つの記憶ブロック列にビット線が共有されて構成されている。
【0045】
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き替えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率の向上させることができる。
【0046】
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置について、ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給するに当たり、非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、冗長時に、アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする。
【0047】
ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対しては、ビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じてバイアス電圧値が決められ、第二電圧調整ステップにより冗長時にアクセスされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長選択信号に応じてバイアス電圧が決められる。このとき、ビット線を介して供給されるビット線長が長いほど高電圧のバイアス電圧を供給する。
【0048】
これにより、バイアス電圧の供給源からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、ビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
【発明を実施するための最良の形態】
【0049】
以下、本発明の半導体記憶装置および半導体記憶装置の冗長制御方法について具体化した実施形態を第1図乃至第16図に基づき図面を参照しつつ詳細に説明する。
【0050】
第1図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。第1図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
【0051】
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
【0052】
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第1図では、大容量を確保するラージバンクを2バンク(バンクB、バンクC)備え、比較的小容量で構成されるスモールバンクを2バンク(バンクA、バンクD)備える構成である。スモールバンク(バンクA、D)の各々には、1セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクA、D内には、1記憶ブロックの区画が記憶ブロックの未配置領域11A、11Dとして残ることとなる。
【0053】
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第2図に第一の冗長記憶ブロック配置を示す。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。ラージバンクBとスモールバンクAとの間にある周辺回路領域の一部に、記憶ブロック列(m=3)と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【0054】
以下の説明では、バンクBについて説明するが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
【0055】
記憶ブロック列を識別するアドレスをアドレス信号Ae、Afとする。バンクBに配置され、図中、左端から右方に向かうコラム方向に、m=0乃至3で識別される4列の記憶ブロック列は、(Ae、Af)=(0、0)、(0、1)、(1、0)、(1、1)で選択される。また、記憶ブロックのコラム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号SELn(n=0、1、・・・)により識別されるものとする。
【0056】
第3図に示す第一実施形態の冗長判定手続きでは、入力されるアドレス信号Addに応じてブロック冗長の有無が判断され、ブロック冗長される場合に冗長記憶ブロック内でのコラム冗長が判断される。
【0057】
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長記憶ブロックを備えて冗長救済を行う際、被冗長ブロックに応じて記憶ブロック列を越えて冗長救済される場合がある。この場合に、冗長記憶ブロックが配置されている記憶ブロック列を認識して、このブロック列に対してコラム冗長を行うことが必要となる。記憶ブロック列に配置されている通常の記憶ブロック群と同ブロック列に配置されている冗長記憶ブロックとでグローバルビット線を共有しているので、後述する記憶ブロック列選択信号Smに応じて記憶ブロック列を認識すれば、冗長記憶ブロックにおけるコラム冗長を通常の記憶ブロックのコラム冗長と同じ制御で行うことができる。
【0058】
第3図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号Addが入力されると、このうち記憶ブロックを識別するアドレスAddSは、冗長救済されるべき記憶ブロック(被冗長ブロック)として被冗長ブロック記憶部11に予め格納されているアドレス情報との間で一致比較が、ブロック冗長判定部13において行なわれる。アドレスが一致すると判定されるとブロック冗長判定部13より冗長ブロック選択信号BREDが出力される。冗長ブロック選択信号BREDは、冗長記憶ブロックへのアクセス位置を制御する図示しない冗長部に入力されると共に、記憶ブロック列選択部15に入力される。
【0059】
記憶ブロック列選択部15には、アドレス信号Addのうち記憶ブロック列を識別するアドレス信号AddBが入力される。記憶ブロック列選択部15では、冗長ブロック選択信号BREDが活性化されていない場合にはアドレス信号AddBに応じて、冗長ブロック選択信号BREDが活性化されている場合にはアドレス信号AddBに関わらず冗長ブロック選択信号BREDに応じて所定の記憶ブロック列m(m=0乃至3の何れか一つ)を選択する記憶ブロック列選択信号Sm(m=0乃至3)が出力され、後段のコラム冗長記憶部17に入力される。
【0060】
コラム冗長記憶部17では、入力される記憶ブロック列選択信号Smに応じ、アクセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選択される。このアドレス情報と入力されるアドレス信号とはコラム冗長判定部19において、一致比較の判定が行なわれる。アドレスが一致すると判定されるとコラム冗長判定部19より冗長コラム選択信号CREDが出力される。冗長コラム選択信号CREDは、コラム冗長を制御する図示しない冗長部に入力される。
【0061】
第4図には、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の具体的な構成例を示している。
【0062】
記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に論理積部に入力されている。このうちアドレス信号Ae、Afが入力されている論理積部では、その出力信号が冗長ブロック選択信号BREDと共に論理和部に入力され、その出力信号が記憶ブロック列選択信号S3となる。また、アドレス信号Ae、Afのその他の論理組み合わせ(Ae/、Af/)、(Ae、Af/)、(Ae/、Af)は、論理積部の出力信号が記憶ブロック列選択信号S0乃至S2となる。
【0063】
すなわち、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせに応じて記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【0064】
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S3が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列(m=3)が選択される。
【0065】
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、m=3の他、m=0乃至2の何れの位置でも同様の作用・効果が得られることはいうまでもない。Yデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
【0066】
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第5図に第二の冗長記憶ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配置される場合の実施形態である。ラージバンクBの各記憶ブロック列(m=0乃至3)の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶サブブロックが配置されている。
【0067】
第5図ではバンクBについて示しているが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
【0068】
冗長記憶サブブロックは、冗長記憶ブロックのロウ方向を記憶ブロック列数(この場合4)で分割したものであり、記憶ブロック列に配置されている4つの冗長記憶サブブロックで1つの冗長記憶ブロックを構成している。
【0069】
第6図に具体的な概念図を示す。m=1の記憶ブロック列に配置されている記憶ブロックをブロック冗長するものとしたが、他の記憶ブロック列(m=0、2、3)に配置されている場合も同様に、アドレス信号Ab、Acの論理組み合わせに応じて識別されるロウ方向ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、(Ab、Ac)=(0、0)で識別される記憶素子領域はm=0の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、0)で識別される記憶素子領域はm=1の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(0、1)で識別される記憶素子領域はm=2の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、1)で識別される記憶素子領域はm=3の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。ブロック冗長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、各記憶ブロック列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。
【0070】
冗長記憶ブロック、具体的には各記憶ブロック列に分割配置されている冗長記憶サブブロックには、専用のグローバルビット線およびそのデコード回路等は不要であり、また、冗長記憶サブブロックが各列に均等に配置されていることから記憶ブロック列間のレイアウト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発生せず効率良く配線の集積化を行うことができる。冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【0071】
第7図には、第二の冗長記憶ブロック配置(第5図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)の具体的な構成例を示している。
【0072】
記憶ブロック列選択信号S0乃至S3は、二つの論理積部による出力信号の論理和演算結果として得られる。一方の論理積部には、記憶ブロック内のロウ方向を1/4に分割するアドレス信号Ab、Acの各論理組み合わせが、冗長ブロック選択信号BREDと共に入力されている。他方の論理積部には、記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に入力されている。
【0073】
冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、一方の論理積部からはアドレス信号Ab、Acに関わらずローレベルの信号が出力される。これに対して、他方の論理積部では、アドレス信号Ae、Afの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ae、Afの論理組み合わせに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【0074】
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、他方の論理積部からは、アドレス信号Ae、Afの論理組み合わせに関わらずローレベルの信号が出力される。これに対して、一方の論理積部では、アドレス信号Ab、Acの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ab、Acに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、記憶ブロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記憶サブブロックが配置されている記憶ブロック列が選択される。
【0075】
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第8図に第三の冗長記憶ブロック配置を示す。ここでは、スモールバンク(バンクA、D)に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
【0076】
以下の説明では、バンクAについて説明するが、バンクDについても同様な構成とすることができることは言うまでもない。また、ラージバンク(バンクB、C)についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
【0077】
バンクAにおいては、先頭番地の記憶ブロックをブートセクタとして、バンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に1ブロック分の空き領域が生ずる。第8図においては、SEL16に示される記憶ブロック行であって、m=0の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未配置領域に冗長記憶ブロックを配置する。
【0078】
第三の冗長記憶ブロック配置(第8図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)は、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の構成例(第4図)と同様な構成を有している。
【0079】
第三の冗長記憶ブロック配置では、第4図における論理和部を記憶ブロック列選択信号S3の位置に代えて記憶ブロック列選択信号S0の位置に備えればよい。
【0080】
これにより、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせにより各記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)され、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【0081】
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S0が活性化(ハイレベル)され、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列が選択される。
【0082】
次に、第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットエレクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法は、ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより行なわれる。ここでこの注入方法において記憶素子の端子間電圧差は、通常の読み出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大きな電圧を印加しながら大きな電流を流してホットエレクトロンを発生させフローティングゲートへ電子を注入させることにより行われることが一般的である。
【0083】
ビット線へのバイアス電圧供給は、冗長信号REDが活性化された冗長時にアドレス信号Addに応じてバイアス電圧Vprogが調整される電圧制御部21により行われる。Yデコーダ23により選択されるグローバルビット線GBLを介して電荷が供給される。このときグローバルビット線GBLには有限の配線抵抗が存在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベルを確保するため、電圧制御部21からYデコーダ23を介して記憶素子までのビット線長に応じてバイアス電圧Vprogを調整することが重要である。
【0084】
第9図に示す第四の冗長記憶ブロック配置では、バイアス電圧の調整を、冗長記憶ブロックを含む記憶ブロックの配置位置に応じて行う。すなわち、電圧制御部21から遠距離に属する記憶ブロックのグループ(グループI)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは高い電圧レベルとする(Vprog=VH)。これに対して、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは低い電圧レベルとする(Vprog=VL)(VL<VH)。グループIとグループIIIとの中間距離に属する記憶ブロックのグループ(グループII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは中間的な電圧レベルとする(Vprog=VM)(VL<VM<VH)。
【0085】
第9図では、冗長記憶ブロックは電圧制御部21から最遠点に配置されており、グループIに属している。記憶ブロックの配置位置を示すアドレスに応じてバイアス電圧を調整すると共に、冗長記憶ブロックへのアクセスの際にもバイアス電圧を調整する回路構成例を、第10図に示す。
【0086】
第10図に示す第四の冗長記憶ブロック配置に係るバイアス電圧供給部では、負側入力端子に基準電圧Vrefが入力された増幅器A1と増幅器A1によりゲート端子が駆動されるPMOSトランジスタP1とを備えて、バイアス電圧Vprogの電圧値が調整される。PMOSトランジスタP1は、ソース端子に電圧VBSが供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧Vprogが出力される。
【0087】
増幅器A1の正側入力端子N1は、バイアス電圧Vprogおよび接地電圧の各々に容量素子C1およびC0を介して接続されている。正側入力端子N1は更に、容量素子C2、C3の一端子が接続されており、他端子は、正側電圧レベルをバイアス電圧Vprogとし負側電圧レベルを接地電圧とするインバータ回路I1、I2の出力端子に接続されている。インバータ回路I1の入力端子は、冗長信号REDとグループIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)とが入力されている論理和回路G1により制御される。インバータ回路I2の入力端子は、冗長信号RED、およびグループI、IIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)、Add(II)が入力されている論理和回路G2により制御される。
【0088】
インバータ回路I1、I2では、PMOS/NMOSトランジスタが排他的に導通することにより、容量素子C2、C3の他端子が、バイアス電圧Vprogあるいは接地電圧に接続される。
【0089】
バイアス電圧Vprogの電圧調整は、第11図に示す直列接続された容量素子CU、CLにより行われる。容量素子CU、CLの接続点がノードN1であり、増幅器A1によりノードN1の電圧レベルが基準電圧Vrefに略等しく調整されることにより、容量素子の電圧按分式(Vprog=(1+CL/CU)×Vref)に応じてバイアス電圧Vprogが所望の電圧値に調整される。ここで、冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子はバイアス電圧Vprogまたは接地電圧のいずれかに接続される。すなわち、容量素子CUとして構成され、または容量素子CLとして構成される。バイアス電圧Vprogの電圧値を必要に応じて可変に調整することができる。
【0090】
具体的には、非冗長時(RED=Lo)にグループIの記憶ブロックが選択される(Add(I)=Hi、Add(II)=Lo)場合、あるいは冗長時(RED=Hi)には、論理和回路G1、G2の出力信号は共にハイレベルとなる。インバータ回路I1、I2では共にNMOSトランジスタが導通して、容量素子C2、C3の他端子は接地電圧に接続される。容量素子C2、C3は容量素子C0に加算され、容量素子CL=C0+C2+C3、容量素子CU=C1となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C2+C3)/C1)×Vref・・(1)
となる。
【0091】
また、非冗長時(RED=Lo)にグループIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Hi)場合には、論理和回路G1の出力信号はローレベル、論理和回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に、容量素子C3は容量素子C0に加算され、容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C3)/(C1+C2))×Vref・・(2)
となる。
【0092】
更に、非冗長時(RED=Lo)にグループIIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Lo)場合には、論理和回路G1、G2の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、
Vprog=(1+C0/(C1+C2+C3))×Vref・・(3)
となる。
【0093】
アドレス信号により選択される記憶ブロックの位置に応じて、更に冗長救済時の冗長記憶ブロックの位置に応じて、容量素子C2、C3の接続を変更してバイアス電圧Vprogの電圧値を調整することができる。電圧制御部から最遠点に冗長記憶ブロックがある第四の冗長記憶ブロック配置(第9図)では、ブロック冗長の際、アドレス信号に関わらず、式(1)に示す最も高電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を高電圧レベルとして冗長記憶ブロックに十分なバイアス電圧を印加することができる。
【0094】
第12図に示す第五の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)において冗長記憶ブロックが電圧制御部21から最遠点に配置されていることに代えて、冗長記憶ブロックは最近点に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)に属している。
【0095】
第13図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1、G2に代えて、ノア論理回路G3、論理積回路G5を備える。ノア論理回路G3には、冗長信号REDと、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された信号とが入力されている。また、論理積回路G5には、冗長信号REDが論理反転回路G6に入力され論理反転された信号と、アドレス信号Add(I)およびAdd(II)が論理和回路G7の出力信号とが入力されている。
【0096】
冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図の場合と同様である。
【0097】
第13図では、冗長時(RED=Hi)には、ノア論理回路G3、論理積回路G5の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、式(3)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(3)に示す最も低電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに適切なバイアス電圧として印加することができる。
【0098】
第14図に示す第六の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)における冗長記憶ブロックの電圧制御部21からの配置位置に比して、中間位置に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から中間距離に属する記憶ブロックのグループ(グループII)に属している。
【0099】
第15図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1に代えてノア論理回路G3を備え、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された上でノア論理回路G3に入力されている。冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図および第13図の場合と同様である。
【0100】
第15図では、冗長時(RED=Hi)には、ノア論理回路G3の出力信号はローレベルに、論理積回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に加算され、容量素子C3は容量素子C0に加算される。容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、式(2)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(2)に示す中間電圧レベルの電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに十分なバイアス電圧として印加することができる。
【0101】
第16図に示す第七の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)を組み合わせた構成を有している。冗長記憶ブロックが、電圧制御部21から最遠点および最近点に配置されており、記憶ブロックの配置グループとして、グループIおよびグループIIIに属している。
【0102】
更に第16図では、1つの記憶ブロック列に属する複数の記憶ブロックが冗長救済される場合を示している。すなわち、記憶ブロック25は冗長救済されて、グループIにあって同一の記憶ブロック列に属する冗長記憶ブロック25Rにブロック冗長され(図中、(1))、記憶ブロック26は冗長救済されて、グループIIIにあって同一の記憶ブロック列に属する冗長記憶ブロック26Rにブロック冗長され(図中、(2))、更に、記憶ブロック27は冗長救済されて、グループIにあって異なる記憶ブロック列に属する冗長記憶ブロック27Rにブロック冗長され(図中、(3))、記憶ブロック28は冗長救済されて、グループIIIにあって異なる記憶ブロック列に属する冗長記憶ブロック28Rにブロック冗長される(図中、(3))ものとする。
【0103】
この場合、個々の記憶ブロック25乃至28に対するブロック冗長に当たっては、冗長救済される記憶ブロック25乃至28ごとに冗長信号RED(N)(N=1乃至4)を備えることにより、また必要に応じて記憶ブロック25乃至28を識別するアドレス信号等と共に、冗長救済先の冗長記憶ブロック25R乃至28Rの配置位置等を識別する必要がある。電圧制御部21では、冗長信号RED(N)およびアドレス信号に応じて冗長救済先の冗長記憶ブロック25R乃至28Rを識別して、冗長記憶ブロック25R乃至28Rが配置されている位置までのビット線長に応じたバイアス電圧Vprogを出力する。
【0104】
以上、詳細に説明したように本発明の第一実施形態によれば、半導体記憶装置において冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号の一例である記憶ブロック列選択信号Sm(m=0乃至3)に応じて冗長記憶ブロックが配置されている記憶ブロック列を選択してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに置換がされたとしても、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
【0105】
ここで、ブロック列指示部の一例である記憶ブロック列選択部15により、ブロック冗長が行われない場合には、入力されたアドレス情報AddBに応じた記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。また、ブロック冗長時には、アドレス情報AddBに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。
【0106】
また、ブロック冗長判定部13において、入力されたアドレスAddSと被冗長ブロック記憶部11に予め格納されているアドレス情報とを、一致比較する手続きがブロック冗長判定ステップの一例である。また、コラム冗長判定部19において、入力されたアドレスAddとコラム冗長記憶部17に予め格納されているアドレス情報とを、一致比較する手続きがコラム冗長判定ステップである。更に、記憶ブロック列選択部15において、選択された記憶ブロックまたは冗長記憶ブロックが配置されている記憶ブロック列を選択する手続きがコラム冗長制御ステップである。
【0107】
また、バンクA乃至Dにより区画される互いに隣接する4列の記憶ブロック列(m=0乃至3)を被冗長ユニットとし、被冗長ユニットごとに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることで、製造工程や回路構成の改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【0108】
このとき、第一の冗長記憶ブロック配置(第2図)または第三の冗長記憶ブロック配置(第8図)に示すように、冗長記憶ブロックが特定の記憶ブロック列に局在する場合には、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と、共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
【0109】
更に、第三の冗長記憶ブロック配置(第8図)では、冗長記憶ブロックは記憶ブロックの未配置領域に配置されるので、記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はないと同時に、ビット線およびワード線を周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。
【0110】
また、第二の冗長記憶ブロック配置(第5図)に示すように、冗長記憶ブロックが記憶ブロック列ごとに冗長記憶サブブロックに分割して配置される場合、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【0111】
また、本発明の第二実施形態によれば、バイアス電圧供給部の一例である電圧制御部21から、記憶ブロックまたは冗長記憶ブロックまでのグローバルビット線GBL長が長いほど高電圧のバイアス電圧Vprogが供給されるので、グローバルビット線GBLの配線抵抗による電圧降下の影響を緩和することができ、電圧制御部21からの距離に関わらず、記憶ブロック内の記憶素子または冗長記憶ブロック内の冗長記憶素子を所定の電圧値でバイアスすることができる。
【0112】
更に、第七の冗長記憶ブロック配置(第16図)に示すように、電圧制御部21からの距離が異なる複数の冗長記憶ブロックを備える場合には、冗長記憶ブロックごとに異なる冗長信号RED(N)に応じてバイアス電圧Vprogの電圧値を供給することにより、各々の冗長記憶ブロックの冗長記憶素子に所定のバイアス電圧を供給することができる。
【0113】
ここで、第10図、第13図、第15図に示される電圧制御部21の回路構成例において、容量素子C0乃至C3、インバータ回路I1、I2、およびその制御回路G1乃至G7が電圧設定部の一例であり、増幅器A1およびPMOSトランジスタP1が電圧調整部の一例である。電圧設定部では、第11図に示すように、直列接続される容量素子の容量比によりバイアス電圧Vprogが分圧されるので、分圧に際し定常的に電流が流れることはない。
【0114】
また、第10図、第13図、第15図に示される電圧制御部21においては、非冗長時、アドレス信号Add(I)、Add(II)に応じてバイアス電圧Vprogの電圧値が調整される第一電圧調整ステップを有すると共に、冗長時に、アドレス信号Add(I)、Add(II)に関わらず、冗長信号REDの活性化に応じてバイアス電圧Vprogの電圧値が調整される第二電圧調整ステップを有している。
【0115】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【0116】
例えば、第一実施形態では、第一乃至第三の冗長記憶ブロック配置の各々について、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の冗長記憶ブロック配置が任意に組み合わされた冗長構成についても、冗長記憶ブロックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブロック列選択信号に応じてコラム冗長を行うことができる。
【0117】
また、第二実施形態においては、冗長記憶ブロックの配置位置が記憶ブロック列間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、冗長救済先を選択する冗長信号RED(N)(N=1乃至4)や、必要に応じて記憶ブロックを識別するアドレス信号等により、冗長記憶ブロックの配置位置を特定することができれば、冗長記憶ブロックごとに適格な電圧値のバイアス電圧Vprogを供給することができる。
【産業上の利用可能性】
【0118】
以上の説明から明らかなように本発明によれば、ブロック冗長に加えブロック冗長先の冗長記憶ブロックにおいてコラム冗長を可能とすることにより、チップダイの面積の増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してビット線を介してバイアス電圧を供給する際、ビット線長に応じて電圧値を調整することにより冗長記憶ブロックの配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することが可能となる。
【図面の簡単な説明】
【0119】
【図1】半導体記憶装置における記憶ブロックの配置を例示するレイアウト模式図である。
【図2】第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロック配置を示すレイアウト模式図である。
【図3】第一実施形態に係る冗長判定を行う際の手続きを示す図である。
【図4】第一の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
【図5】第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶ブロック配置を示すレイアウト模式図である。
【図6】第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
【図7】第二の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
【図8】第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶ブロック配置を示すレイアウト模式図である。
【図9】第二実施形態に係るバイアス電圧供給を行う際の第四の冗長記憶ブロック配置を示すレイアウト模式図である。
【図10】第四の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図11】バイアス電圧供給部における電圧設定部による分圧比の設定を示す図である。
【図12】第二実施形態に係るバイアス電圧供給を行う際の第五の冗長記憶ブロック配置を示すレイアウト模式図である。
【図13】第五の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図14】第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブロック配置を示すレイアウト模式図である。
【図15】第六の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図16】第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブロック配置を示すレイアウト模式図である。
【図17】特許文献1の冗長セクタ構成を示す概念図である。
【図18】特許文献2の冗長セクタ構成を示す概念図である。
【図19】非特許文献の冗長セクタ構成を示す概念図である。
【図20】特許文献3におけるバイアス電圧供給を示す回路図である。
【発明の名称】半導体記憶装置および半導体記憶装置の冗長制御方法
【技術分野】
【0001】
本発明は、アクセス不良の記憶素子などを冗長救済する冗長制御機能を備える半導体記憶装置とその冗長制御方法に関するものである。特に、チップダイ上の面積効率と冗長救済効率との両立を図ると共に、適格な電圧バイアスの印加を図る冗長制御機能に関するものである。
【背景技術】
【0002】
予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
【0003】
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
【0004】
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
【0005】
下記に示す特許文献1では、第17図に示すように、メモリアーキテクチャ110はn×mのメモリセクタで記憶素子のマトリックス111が構成されている。マトリックス111中に配置されるメモリセクタは、V1、V2、・・・、Vnと表示された垂直セクタグループおよびH1、H2、・・・、Hmと表示された水平セクタグループとで構成され、各垂直セクタグループV1、V2、・・・、Vnに対し、各々1つの行冗長セクタR1、R2、・・・、Rnが設けられている。
【0006】
行デコーダ112および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス114には、アクセス対象の行アドレスADrが供給され、行アドレスADrが故障の行アドレスに一致する場合に、マトリックス114から行デコーダ112および列デコーダ113に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
【0007】
また、下記に示す特許文献2では、第18図に示すように、ワードラインデコーダWLDEC、ビットラインデコーダABLDEC、およびソースラインデコーダASLDECは、それぞれ16個のセルアレイACLAごとに設けられている。セルアレイACLAはビットラインに沿って64個のセクタと2個の冗長セクタから構成されている。2つの冗長セクタはセルアレイACLAの両端に配置されている。
【0008】
冗長セクタへの置換は、セルアレイACLAごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイACLAに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイACLAごとに行なわれる。
【0009】
また、下記に示す非特許文献では、第19図に示すように、記憶素子アレイ領域を4つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に4つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
【0010】
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
【0011】
また、下記の示す特許文献3を第20図に示す。ここでは不揮発性メモリについてプログラム回路部分のみを示す。第20図に示すように、メモリセルM1〜M8が例示的に示されており、ワード線W0〜Wmおよびデータ線D0、D1、Dj、Dj+1によりメモリアレイが構成されている。
【0012】
各データ線D0〜Dj+1は、選択信号Y0、Y1、Yj、Yj+1を受ける列選択スイッチMOSFETQ20、Q21、Q24、Q25を介して、共通データ線CDに接続される。共通データ線CDは、書き込み負荷回路WA0の出力端子に接続される。
【0013】
書き込み負荷回路WA0は、書き込み用のデータ入力バッファの出力信号D1を受けるMOSFETQ15、可変抵抗回路VRおよび制御信号PROGを受けるMOSFETQ17からなる直列回路から構成され、高電圧端子VPPの電圧を共通データ線CDに伝える。ここで、データ線の近端側のメモリセルと遠端側のメモリセルとで書き込み深さが異なることを防ぐため、メモリアレイがデータ線方向に分けられたメモリブロック(不図示)を選択するブロック選択アドレスAXをブロックデコーダ回路DEに入力し、選択されるメモリブロックに応じて可変抵抗VRの抵抗値を調整してデータ線の抵抗成分による電圧降下分を補うような書き込み電圧を形成する。
【0014】
ここで、前述の先行技術文献は以下の通りである。
【特許文献1】:特開2001−229691号公報
【特許文献2】:特開2002−269994号公報
【特許文献3】:特開平6−150670号公報
【非特許文献】:IEEE J. of Solid−State Circuits, vol.37,pp.1485-1492, Nov. 2002
上記特許文献1、2に記載の技術では、垂直セクタグループごと(特許文献1)またはセルアレイACLAごと(特許文献2)に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
【0015】
しかしながら、半導体記憶装置におけるメモリセルなどのアクセス不良は、全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
【0016】
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
【0017】
しかしながら、上記非特許文献では冗長セクタは、バンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線およびビット線に接続され、更に、専用のロウデコーダおよびコラムデコーダを備えるものである。更に、冗長セクタに対してコラム冗長機能を備える場合、ワード線およびビット線が各バンクのメモリセクタとは異なるため専用のコラム冗長判定回路を備える必要がある。
【0018】
これらの専用配線および専用回路が配置されるチップダイ上の占有面積によりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
【0019】
また、上記特許文献3に記載の技術では、プログラム時に書き込み負荷回路WA0を介してデータ線に書き込み電圧を印加する際、書き込み負荷回路WA0から順次離間して配置されるメモリブロックを選択するブロック選択アドレスAXに応じて書き込み電圧を調整して、データ線の抵抗成分による電圧降下分を補うことが可能ではある。
【0020】
しかしながら、上記特許文献3における書き込み電圧の調整は、ブロック選択アドレスAXに応じて行われるのみである。不良メモリブロックを冗長メモリブロックに置換している場合に、冗長ブロックの配置位置に関わらず、書き込み負荷回路WA0は不良メモリブロックの配置位置を示すブロック選択アドレスAXに応じて書き込み電圧を形成してしまう。形成される書き込み電圧は、不良メモリブロックの配置位置において調整された電圧値であり、このブロックから置換された冗長ブロックに対しては適格な書き込み電圧とならないおそれがあり問題である。
【0021】
本発明は前記従来技術の少なくとも1つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してその配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することを目的とする。
【発明の開示】
【0022】
前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置では、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開されており、少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、列指示信号に応じてコラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする。
【0023】
上記の半導体記憶装置では、入力されるアドレス情報を含む記憶ブロックが置換される場合に、ブロック冗長判定部により少なくとも一つの冗長記憶ブロックのうち何れか一つが選択され、冗長ブロック選択信号が出力される。冗長ブロック選択信号を受けたブロック列指示部では、冗長記憶ブロックが含まれる記憶ブロック列を指示する列指示信号が出力され、コラム冗長制御部により、列指示信号に応じて冗長記憶ブロックのコラム冗長制御が行われる。
【0024】
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き換えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号に応じて冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
【0025】
ここで、ブロック列指示部は、冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする。これにより、ブロック冗長が行われない場合には、入力されたアドレス情報に応じた記憶ブロック列においてコラム冗長を行いながら、ブロック冗長時には、アドレス情報に関わらず冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長制御を行い冗長記憶ブロックのコラム冗長を行うことができる。
【0026】
また、コラム冗長制御部は被冗長情報記憶回路を備え、記憶ブロック列に含まれる、記憶ブロックまたは/および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする。記憶ブロック列ごとに記憶ブロックについての被冗長アドレス情報が格納されると共に、冗長記憶ブロックを備える記憶ブロック列については、記憶ブロックと冗長記憶ブロックについての被冗長アドレス情報が格納される。
【0027】
更に、上記半導体記憶装置は、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
【0028】
冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の欠陥記憶ブロックをブロック冗長する。
【0029】
これにより、製造工程や回路構成の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【0030】
このとき、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
【0031】
加えて、冗長記憶ブロックは、記憶ブロック列ごとに冗長記憶サブブロックに分割して配置されることを特徴とする。
【0032】
これにより、冗長記憶ブロックが各記憶ブロック列に分散配置されるので、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【0033】
また、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置してもよい。ここで、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、記憶ブロック列の一角に存在するので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
【0034】
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、記憶ブロックおよび冗長記憶ブロックは、一括消去される単位である。
【0035】
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置では、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されており、記憶素子または/および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、バイアス電圧供給部は、非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、冗長時、冗長選択信号に応じてアドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする。
【0036】
バイアス電圧供給によりビット線を介して、記憶素子または/および冗長記憶素子に電圧をバイアスする際、非冗長時にアクセスされる記憶素子には、ビット線接続位置を示すアドレス情報に応じてこの記憶素子までのビット線長に応じた電圧が供給される。冗長時にアクセスされる冗長記憶素子には、冗長選択信号に応じてこの冗長記憶素子までのビット線長に応じた電圧が供給される。このとき、バイアス電圧供給部から記憶素子または冗長記憶素子までのビット線長が長いほど高いバイアス電圧が供給される。
【0037】
これにより、バイアス電圧供給部からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、バイアス電圧供給部からのビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
【0038】
更に、バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合には、冗長記憶素子ごとに異なる冗長選択信号に応じてバイアス電圧値を供給することにより、各々の冗長記憶素子に所定のバイアス電圧を供給することができる。
【0039】
ここで、バイアス電圧供給部は、アドレス情報または/および冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることが好ましい。これにより、アドレス情報または/および冗長選択信号に応じて分圧比が調整されて目的のバイアス電圧値を得ることができる。
【0040】
このとき、電圧設定部での分圧比は、直列接続された容量素子の容量比に応じて設定されることが好ましい。これにより、定常的な電流消費を有することなく、電圧を分圧することができる。
【0041】
また、記憶素子が、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子がブロック冗長を行うための冗長記憶ブロックに含まれ、アドレス情報が、ビット線長方向に記憶ブロックを識別するアドレス情報であり、冗長選択信号が、ブロック冗長により選択される冗長記憶ブロックの識別情報であれば、記憶ブロックおよび冗長記憶ブロック単位でバイアス電圧の調整を行うことができる。
【0042】
ここで例えば、記憶素子を不揮発性記憶素子とすれば、上記の半導体記憶装置は不揮発性半導体記憶装置であり、バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧である。
【0043】
また、前記目的を達成するためになされた本発明の第一概念を示す半導体記憶装置の冗長制御方法は、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置において、入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする。
【0044】
上記の半導体記憶装置の冗長制御方法では、ブロック冗長判定ステップにより入力されるアドレス情報に対して冗長記憶ブロックにブロック冗長を行うか否かが判定される。コラム冗長判定ステップで記憶ブロック列ごとにコラム冗長を行うか否かが判定されるに当たり、コラム冗長制御ステップにより、ブロック冗長が行われないと判定される場合にはアドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、コラム冗長判定ステップに提供する。ここで、冗長記憶ブロックは、少なくとも一つの記憶ブロック列にビット線が共有されて構成されている。
【0045】
これにより、半導体記憶装置において冗長救済を行う際、ブロック冗長により欠陥記憶ブロックを冗長記憶ブロックに置き替えることができると共に、冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、冗長記憶ブロックが配置されている記憶ブロック列に対してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに冗長された場合にも冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率の向上させることができる。
【0046】
また、前記目的を達成するためになされた本発明の他の概念を示す半導体記憶装置の冗長制御方法は、複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置について、ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給するに当たり、非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、冗長時に、アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする。
【0047】
ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、第一電圧調整ステップにより非冗長時にアクセスされる記憶素子に対しては、ビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じてバイアス電圧値が決められ、第二電圧調整ステップにより冗長時にアクセスされる冗長記憶素子に対しては、冗長記憶素子までのビット線長に対応する冗長選択信号に応じてバイアス電圧が決められる。このとき、ビット線を介して供給されるビット線長が長いほど高電圧のバイアス電圧を供給する。
【0048】
これにより、バイアス電圧の供給源からビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給する際、ビット線の配線抵抗による電圧降下の影響を緩和することができ、ビット線長の距離に関わらず、記憶素子または/および冗長記憶素子を所定の電圧値でバイアスすることができる。
【発明を実施するための最良の形態】
【0049】
以下、本発明の半導体記憶装置および半導体記憶装置の冗長制御方法について具体化した実施形態を第1図乃至第16図に基づき図面を参照しつつ詳細に説明する。
【0050】
第1図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。第1図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
【0051】
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
【0052】
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第1図では、大容量を確保するラージバンクを2バンク(バンクB、バンクC)備え、比較的小容量で構成されるスモールバンクを2バンク(バンクA、バンクD)備える構成である。スモールバンク(バンクA、D)の各々には、1セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクA、D内には、1記憶ブロックの区画が記憶ブロックの未配置領域11A、11Dとして残ることとなる。
【0053】
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第2図に第一の冗長記憶ブロック配置を示す。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。ラージバンクBとスモールバンクAとの間にある周辺回路領域の一部に、記憶ブロック列(m=3)と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【0054】
以下の説明では、バンクBについて説明するが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
【0055】
記憶ブロック列を識別するアドレスをアドレス信号Ae、Afとする。バンクBに配置され、図中、左端から右方に向かうコラム方向に、m=0乃至3で識別される4列の記憶ブロック列は、(Ae、Af)=(0、0)、(0、1)、(1、0)、(1、1)で選択される。また、記憶ブロックのコラム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号SELn(n=0、1、・・・)により識別されるものとする。
【0056】
第3図に示す第一実施形態の冗長判定手続きでは、入力されるアドレス信号Addに応じてブロック冗長の有無が判断され、ブロック冗長される場合に冗長記憶ブロック内でのコラム冗長が判断される。
【0057】
製造工程や回路構成の改善等により歩留まりが向上した段階で必要十分な冗長記憶ブロックを備えて冗長救済を行う際、被冗長ブロックに応じて記憶ブロック列を越えて冗長救済される場合がある。この場合に、冗長記憶ブロックが配置されている記憶ブロック列を認識して、このブロック列に対してコラム冗長を行うことが必要となる。記憶ブロック列に配置されている通常の記憶ブロック群と同ブロック列に配置されている冗長記憶ブロックとでグローバルビット線を共有しているので、後述する記憶ブロック列選択信号Smに応じて記憶ブロック列を認識すれば、冗長記憶ブロックにおけるコラム冗長を通常の記憶ブロックのコラム冗長と同じ制御で行うことができる。
【0058】
第3図に戻り説明する。アクセス対象の記憶素子を識別するアドレス信号Addが入力されると、このうち記憶ブロックを識別するアドレスAddSは、冗長救済されるべき記憶ブロック(被冗長ブロック)として被冗長ブロック記憶部11に予め格納されているアドレス情報との間で一致比較が、ブロック冗長判定部13において行なわれる。アドレスが一致すると判定されるとブロック冗長判定部13より冗長ブロック選択信号BREDが出力される。冗長ブロック選択信号BREDは、冗長記憶ブロックへのアクセス位置を制御する図示しない冗長部に入力されると共に、記憶ブロック列選択部15に入力される。
【0059】
記憶ブロック列選択部15には、アドレス信号Addのうち記憶ブロック列を識別するアドレス信号AddBが入力される。記憶ブロック列選択部15では、冗長ブロック選択信号BREDが活性化されていない場合にはアドレス信号AddBに応じて、冗長ブロック選択信号BREDが活性化されている場合にはアドレス信号AddBに関わらず冗長ブロック選択信号BREDに応じて所定の記憶ブロック列m(m=0乃至3の何れか一つ)を選択する記憶ブロック列選択信号Sm(m=0乃至3)が出力され、後段のコラム冗長記憶部17に入力される。
【0060】
コラム冗長記憶部17では、入力される記憶ブロック列選択信号Smに応じ、アクセス対象となる記憶ブロック列に関して予め格納されているアドレス情報が選択される。このアドレス情報と入力されるアドレス信号とはコラム冗長判定部19において、一致比較の判定が行なわれる。アドレスが一致すると判定されるとコラム冗長判定部19より冗長コラム選択信号CREDが出力される。冗長コラム選択信号CREDは、コラム冗長を制御する図示しない冗長部に入力される。
【0061】
第4図には、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の具体的な構成例を示している。
【0062】
記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に論理積部に入力されている。このうちアドレス信号Ae、Afが入力されている論理積部では、その出力信号が冗長ブロック選択信号BREDと共に論理和部に入力され、その出力信号が記憶ブロック列選択信号S3となる。また、アドレス信号Ae、Afのその他の論理組み合わせ(Ae/、Af/)、(Ae、Af/)、(Ae/、Af)は、論理積部の出力信号が記憶ブロック列選択信号S0乃至S2となる。
【0063】
すなわち、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせに応じて記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【0064】
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S3が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列(m=3)が選択される。
【0065】
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、m=3の他、m=0乃至2の何れの位置でも同様の作用・効果が得られることはいうまでもない。Yデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
【0066】
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第5図に第二の冗長記憶ブロック配置を示す。冗長記憶ブロックが各記憶ブロック列の最下端に分割して配置される場合の実施形態である。ラージバンクBの各記憶ブロック列(m=0乃至3)の下端部に、記憶ブロック列と同列にグローバルビット線を共用して冗長記憶サブブロックが配置されている。
【0067】
第5図ではバンクBについて示しているが、バンクCについても同様な構成とすることができることは言うまでもない。また、スモールバンク(バンクA、D)についても同様な構成とすることができる。
【0068】
冗長記憶サブブロックは、冗長記憶ブロックのロウ方向を記憶ブロック列数(この場合4)で分割したものであり、記憶ブロック列に配置されている4つの冗長記憶サブブロックで1つの冗長記憶ブロックを構成している。
【0069】
第6図に具体的な概念図を示す。m=1の記憶ブロック列に配置されている記憶ブロックをブロック冗長するものとしたが、他の記憶ブロック列(m=0、2、3)に配置されている場合も同様に、アドレス信号Ab、Acの論理組み合わせに応じて識別されるロウ方向ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、(Ab、Ac)=(0、0)で識別される記憶素子領域はm=0の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、0)で識別される記憶素子領域はm=1の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(0、1)で識別される記憶素子領域はm=2の記憶ブロック列の冗長記憶サブブロックに、(Ab、Ac)=(1、1)で識別される記憶素子領域はm=3の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。ブロック冗長の際、被冗長ブロックにおけるロウ方向のアクセス位置に応じて、各記憶ブロック列に分割配置されている冗長記憶サブブロックのうち何れか一つが選択される。
【0070】
冗長記憶ブロック、具体的には各記憶ブロック列に分割配置されている冗長記憶サブブロックには、専用のグローバルビット線およびそのデコード回路等は不要であり、また、冗長記憶サブブロックが各列に均等に配置されていることから記憶ブロック列間のレイアウト上の凸凹はなく、配線の引き回し等に無駄な迂回路等は発生せず効率良く配線の集積化を行うことができる。冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【0071】
第7図には、第二の冗長記憶ブロック配置(第5図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)の具体的な構成例を示している。
【0072】
記憶ブロック列選択信号S0乃至S3は、二つの論理積部による出力信号の論理和演算結果として得られる。一方の論理積部には、記憶ブロック内のロウ方向を1/4に分割するアドレス信号Ab、Acの各論理組み合わせが、冗長ブロック選択信号BREDと共に入力されている。他方の論理積部には、記憶ブロック列を識別するアドレス信号Ae、Afの各論理組み合わせが、冗長ブロック選択信号BREDの反転信号と共に入力されている。
【0073】
冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、一方の論理積部からはアドレス信号Ab、Acに関わらずローレベルの信号が出力される。これに対して、他方の論理積部では、アドレス信号Ae、Afの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ae、Afの論理組み合わせに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【0074】
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、他方の論理積部からは、アドレス信号Ae、Afの論理組み合わせに関わらずローレベルの信号が出力される。これに対して、一方の論理積部では、アドレス信号Ab、Acの論理組み合わせに応じて何れか一つの論理積部が活性化(ハイレベル)される。論理和部を介してアドレス信号Ab、Acに応じた何れか一つの記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)される。これにより、アクセス対象の記憶ブロックをブロック冗長する場合、記憶ブロックにおいてアクセス対象のロウ方向位置に応じて選択される冗長記憶サブブロックが配置されている記憶ブロック列が選択される。
【0075】
第1図のバンク構成を有する半導体記憶装置に対して、第一実施形態に係る冗長判定手続きを行う際の冗長記憶ブロック配置の例として、第8図に第三の冗長記憶ブロック配置を示す。ここでは、スモールバンク(バンクA、D)に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
【0076】
以下の説明では、バンクAについて説明するが、バンクDについても同様な構成とすることができることは言うまでもない。また、ラージバンク(バンクB、C)についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
【0077】
バンクAにおいては、先頭番地の記憶ブロックをブートセクタとして、バンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に1ブロック分の空き領域が生ずる。第8図においては、SEL16に示される記憶ブロック行であって、m=0の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未配置領域に冗長記憶ブロックを配置する。
【0078】
第三の冗長記憶ブロック配置(第8図)において冗長判定を行う際の記憶ブロック列選択部15(第3図)は、第一の冗長記憶ブロック配置(第2図)において冗長判定を行う際の記憶ブロック列選択部15の構成例(第4図)と同様な構成を有している。
【0079】
第三の冗長記憶ブロック配置では、第4図における論理和部を記憶ブロック列選択信号S3の位置に代えて記憶ブロック列選択信号S0の位置に備えればよい。
【0080】
これにより、冗長ブロック選択信号BREDが非活性(ローレベル)でありブロック冗長が行われない場合には、論理積部のうちアドレス信号Ae、Afの論理組み合わせにより各記憶ブロック列選択信号(S0乃至S3のうち何れか一つ)が活性化(ハイレベル)され、アクセス対象の記憶ブロックが配置されている記憶ブロック列が選択される。
【0081】
冗長ブロック選択信号BREDが活性化(ハイレベル)されブロック冗長が行われる場合には、アドレス信号Ae、Afの論理組み合わせに関わらず全ての論理積部の出力信号は非活性化(ローレベル)されるところ、冗長ブロック選択信号BREDに応じて論理和部の出力信号のみが活性化され、記憶ブロック列選択信号S0が活性化(ハイレベル)され、アクセス対象の記憶ブロックをブロック冗長する場合、冗長記憶ブロックが配置されている記憶ブロック列が選択される。
【0082】
次に、第二実施形態に係るビット線へのバイアス電圧供給に関して説明する。記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、記憶情報のプログラムによる書き込みはホットエレクトロンによるフローティングゲートへの電子の注入方法がある。この注入方法は、ビット線から記憶素子を介してソース線へ比較的大きな電流を流すことにより行なわれる。ここでこの注入方法において記憶素子の端子間電圧差は、通常の読み出し動作における電圧差に比して高い電圧差が要求され、記憶素子のゲートに大きな電圧を印加しながら大きな電流を流してホットエレクトロンを発生させフローティングゲートへ電子を注入させることにより行われることが一般的である。
【0083】
ビット線へのバイアス電圧供給は、冗長信号REDが活性化された冗長時にアドレス信号Addに応じてバイアス電圧Vprogが調整される電圧制御部21により行われる。Yデコーダ23により選択されるグローバルビット線GBLを介して電荷が供給される。このときグローバルビット線GBLには有限の配線抵抗が存在し電流に伴い電圧降下が生ずるので、記憶素子の端子において所望の電圧レベルを確保するため、電圧制御部21からYデコーダ23を介して記憶素子までのビット線長に応じてバイアス電圧Vprogを調整することが重要である。
【0084】
第9図に示す第四の冗長記憶ブロック配置では、バイアス電圧の調整を、冗長記憶ブロックを含む記憶ブロックの配置位置に応じて行う。すなわち、電圧制御部21から遠距離に属する記憶ブロックのグループ(グループI)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは高い電圧レベルとする(Vprog=VH)。これに対して、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは低い電圧レベルとする(Vprog=VL)(VL<VH)。グループIとグループIIIとの中間距離に属する記憶ブロックのグループ(グループII)の記憶素子にバイアス印加する場合には、バイアス電圧Vprogは中間的な電圧レベルとする(Vprog=VM)(VL<VM<VH)。
【0085】
第9図では、冗長記憶ブロックは電圧制御部21から最遠点に配置されており、グループIに属している。記憶ブロックの配置位置を示すアドレスに応じてバイアス電圧を調整すると共に、冗長記憶ブロックへのアクセスの際にもバイアス電圧を調整する回路構成例を、第10図に示す。
【0086】
第10図に示す第四の冗長記憶ブロック配置に係るバイアス電圧供給部では、負側入力端子に基準電圧Vrefが入力された増幅器A1と増幅器A1によりゲート端子が駆動されるPMOSトランジスタP1とを備えて、バイアス電圧Vprogの電圧値が調整される。PMOSトランジスタP1は、ソース端子に電圧VBSが供給され、ゲート端子への制御電圧に応じてドレイン端子からバイアス電圧Vprogが出力される。
【0087】
増幅器A1の正側入力端子N1は、バイアス電圧Vprogおよび接地電圧の各々に容量素子C1およびC0を介して接続されている。正側入力端子N1は更に、容量素子C2、C3の一端子が接続されており、他端子は、正側電圧レベルをバイアス電圧Vprogとし負側電圧レベルを接地電圧とするインバータ回路I1、I2の出力端子に接続されている。インバータ回路I1の入力端子は、冗長信号REDとグループIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)とが入力されている論理和回路G1により制御される。インバータ回路I2の入力端子は、冗長信号RED、およびグループI、IIに配置されている記憶ブロックを選択することを示すアドレス信号Add(I)、Add(II)が入力されている論理和回路G2により制御される。
【0088】
インバータ回路I1、I2では、PMOS/NMOSトランジスタが排他的に導通することにより、容量素子C2、C3の他端子が、バイアス電圧Vprogあるいは接地電圧に接続される。
【0089】
バイアス電圧Vprogの電圧調整は、第11図に示す直列接続された容量素子CU、CLにより行われる。容量素子CU、CLの接続点がノードN1であり、増幅器A1によりノードN1の電圧レベルが基準電圧Vrefに略等しく調整されることにより、容量素子の電圧按分式(Vprog=(1+CL/CU)×Vref)に応じてバイアス電圧Vprogが所望の電圧値に調整される。ここで、冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子はバイアス電圧Vprogまたは接地電圧のいずれかに接続される。すなわち、容量素子CUとして構成され、または容量素子CLとして構成される。バイアス電圧Vprogの電圧値を必要に応じて可変に調整することができる。
【0090】
具体的には、非冗長時(RED=Lo)にグループIの記憶ブロックが選択される(Add(I)=Hi、Add(II)=Lo)場合、あるいは冗長時(RED=Hi)には、論理和回路G1、G2の出力信号は共にハイレベルとなる。インバータ回路I1、I2では共にNMOSトランジスタが導通して、容量素子C2、C3の他端子は接地電圧に接続される。容量素子C2、C3は容量素子C0に加算され、容量素子CL=C0+C2+C3、容量素子CU=C1となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C2+C3)/C1)×Vref・・(1)
となる。
【0091】
また、非冗長時(RED=Lo)にグループIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Hi)場合には、論理和回路G1の出力信号はローレベル、論理和回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に、容量素子C3は容量素子C0に加算され、容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、
Vprog=(1+(C0+C3)/(C1+C2))×Vref・・(2)
となる。
【0092】
更に、非冗長時(RED=Lo)にグループIIIの記憶ブロックが選択される(Add(I)=Lo、Add(II)=Lo)場合には、論理和回路G1、G2の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、
Vprog=(1+C0/(C1+C2+C3))×Vref・・(3)
となる。
【0093】
アドレス信号により選択される記憶ブロックの位置に応じて、更に冗長救済時の冗長記憶ブロックの位置に応じて、容量素子C2、C3の接続を変更してバイアス電圧Vprogの電圧値を調整することができる。電圧制御部から最遠点に冗長記憶ブロックがある第四の冗長記憶ブロック配置(第9図)では、ブロック冗長の際、アドレス信号に関わらず、式(1)に示す最も高電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を高電圧レベルとして冗長記憶ブロックに十分なバイアス電圧を印加することができる。
【0094】
第12図に示す第五の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)において冗長記憶ブロックが電圧制御部21から最遠点に配置されていることに代えて、冗長記憶ブロックは最近点に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から近距離に属する記憶ブロックのグループ(グループIII)に属している。
【0095】
第13図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1、G2に代えて、ノア論理回路G3、論理積回路G5を備える。ノア論理回路G3には、冗長信号REDと、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された信号とが入力されている。また、論理積回路G5には、冗長信号REDが論理反転回路G6に入力され論理反転された信号と、アドレス信号Add(I)およびAdd(II)が論理和回路G7の出力信号とが入力されている。
【0096】
冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図の場合と同様である。
【0097】
第13図では、冗長時(RED=Hi)には、ノア論理回路G3、論理積回路G5の出力信号は共にローレベルとなる。インバータ回路I1、I2では共にPMOSトランジスタが導通して、容量素子C2、C3の他端子はバイアス電圧Vprogに接続される。容量素子C2、C3は容量素子C1に加算され、容量素子CL=C0、容量素子CU=C1+C2+C3となる。バイアス電圧Vprogは、式(3)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(3)に示す最も低電圧の電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに適切なバイアス電圧として印加することができる。
【0098】
第14図に示す第六の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)における冗長記憶ブロックの電圧制御部21からの配置位置に比して、中間位置に配置されている。すなわち、冗長記憶ブロックは、電圧制御部21から中間距離に属する記憶ブロックのグループ(グループII)に属している。
【0099】
第15図に示すバイアス電圧の調整回路例では、第10図に示す回路における論理和回路G1に代えてノア論理回路G3を備え、アドレス信号Add(I)が論理反転回路G4に入力されて論理反転された上でノア論理回路G3に入力されている。冗長信号RED、アドレス信号Add(I)、Add(II)に応じて、容量素子C2、C3の他端子がバイアス電圧Vprogまたは接地電圧のいずれかに接続され、容量素子CUまたはCLとして構成されることにより、バイアス電圧Vprogの電圧値を可変に調整することができる点は、第10図および第13図の場合と同様である。
【0100】
第15図では、冗長時(RED=Hi)には、ノア論理回路G3の出力信号はローレベルに、論理積回路G2の出力信号はハイレベルとなる。インバータ回路I1/I2では、各々PMOS/NMOSトランジスタが導通して、容量素子C2/C3の他端子は、各々バイアス電圧Vprog/接地電圧に接続される。容量素子C2は容量素子C1に加算され、容量素子C3は容量素子C0に加算される。容量素子CL=C0+C3、容量素子CU=C1+C2となる。バイアス電圧Vprogは、式(2)となる。冗長信号REDの活性化(ハイレベル)に応じて、アドレス信号に関わらず、式(2)に示す中間電圧レベルの電圧値をバイアス電圧Vprogとして供給することができるので、ブロック冗長時のバイアス電圧Vprogの電圧値を冗長記憶ブロックに十分なバイアス電圧として印加することができる。
【0101】
第16図に示す第七の冗長記憶ブロック配置では、第四の冗長記憶ブロック配置(第9図)および第五の冗長記憶ブロック配置(第12図)を組み合わせた構成を有している。冗長記憶ブロックが、電圧制御部21から最遠点および最近点に配置されており、記憶ブロックの配置グループとして、グループIおよびグループIIIに属している。
【0102】
更に第16図では、1つの記憶ブロック列に属する複数の記憶ブロックが冗長救済される場合を示している。すなわち、記憶ブロック25は冗長救済されて、グループIにあって同一の記憶ブロック列に属する冗長記憶ブロック25Rにブロック冗長され(図中、(1))、記憶ブロック26は冗長救済されて、グループIIIにあって同一の記憶ブロック列に属する冗長記憶ブロック26Rにブロック冗長され(図中、(2))、更に、記憶ブロック27は冗長救済されて、グループIにあって異なる記憶ブロック列に属する冗長記憶ブロック27Rにブロック冗長され(図中、(3))、記憶ブロック28は冗長救済されて、グループIIIにあって異なる記憶ブロック列に属する冗長記憶ブロック28Rにブロック冗長される(図中、(3))ものとする。
【0103】
この場合、個々の記憶ブロック25乃至28に対するブロック冗長に当たっては、冗長救済される記憶ブロック25乃至28ごとに冗長信号RED(N)(N=1乃至4)を備えることにより、また必要に応じて記憶ブロック25乃至28を識別するアドレス信号等と共に、冗長救済先の冗長記憶ブロック25R乃至28Rの配置位置等を識別する必要がある。電圧制御部21では、冗長信号RED(N)およびアドレス信号に応じて冗長救済先の冗長記憶ブロック25R乃至28Rを識別して、冗長記憶ブロック25R乃至28Rが配置されている位置までのビット線長に応じたバイアス電圧Vprogを出力する。
【0104】
以上、詳細に説明したように本発明の第一実施形態によれば、半導体記憶装置において冗長救済を行う際、ブロック冗長と共に冗長記憶ブロック内での欠陥に対してはコラム冗長により冗長救済することができる。このとき、列指示信号の一例である記憶ブロック列選択信号Sm(m=0乃至3)に応じて冗長記憶ブロックが配置されている記憶ブロック列を選択してコラム冗長の制御が行われるので、欠陥記憶ブロックとは異なる記憶ブロック列に配置されている冗長記憶ブロックに置換がされたとしても、冗長記憶ブロック内の欠陥についてのコラム冗長を行うことができる。ブロック冗長に加え冗長記憶ブロック内のコラム冗長を行うことにより、欠陥救済効率を向上させることができる。
【0105】
ここで、ブロック列指示部の一例である記憶ブロック列選択部15により、ブロック冗長が行われない場合には、入力されたアドレス情報AddBに応じた記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。また、ブロック冗長時には、アドレス情報AddBに関わらず冗長記憶ブロックを含む記憶ブロック列に対してコラム冗長記憶部17およびコラム冗長判定部19により、必要に応じてコラム冗長が行われる。
【0106】
また、ブロック冗長判定部13において、入力されたアドレスAddSと被冗長ブロック記憶部11に予め格納されているアドレス情報とを、一致比較する手続きがブロック冗長判定ステップの一例である。また、コラム冗長判定部19において、入力されたアドレスAddとコラム冗長記憶部17に予め格納されているアドレス情報とを、一致比較する手続きがコラム冗長判定ステップである。更に、記憶ブロック列選択部15において、選択された記憶ブロックまたは冗長記憶ブロックが配置されている記憶ブロック列を選択する手続きがコラム冗長制御ステップである。
【0107】
また、バンクA乃至Dにより区画される互いに隣接する4列の記憶ブロック列(m=0乃至3)を被冗長ユニットとし、被冗長ユニットごとに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることで、製造工程や回路構成の改善を通して歩留まりが改善された時点で、欠陥救済に必要十分な冗長記憶ブロックを備えることができ、冗長記憶ブロック内の欠陥に対してコラム冗長が可能であることと合い相俟って、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【0108】
このとき、第一の冗長記憶ブロック配置(第2図)または第三の冗長記憶ブロック配置(第8図)に示すように、冗長記憶ブロックが特定の記憶ブロック列に局在する場合には、ビット線が記憶ブロック列に使用されるビット線と共用されるので、冗長記憶ブロックに専用のビット線を引き回す必要はない。冗長記憶ブロックが配置されている記憶ブロック列に属する記憶ブロックに対するコラム冗長制御と、共通の制御により冗長記憶ブロックのコラム冗長制御を行うことができる。
【0109】
更に、第三の冗長記憶ブロック配置(第8図)では、冗長記憶ブロックは記憶ブロックの未配置領域に配置されるので、記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はないと同時に、ビット線およびワード線を周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。
【0110】
また、第二の冗長記憶ブロック配置(第5図)に示すように、冗長記憶ブロックが記憶ブロック列ごとに冗長記憶サブブロックに分割して配置される場合、特定の記憶ブロック列において冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【0111】
また、本発明の第二実施形態によれば、バイアス電圧供給部の一例である電圧制御部21から、記憶ブロックまたは冗長記憶ブロックまでのグローバルビット線GBL長が長いほど高電圧のバイアス電圧Vprogが供給されるので、グローバルビット線GBLの配線抵抗による電圧降下の影響を緩和することができ、電圧制御部21からの距離に関わらず、記憶ブロック内の記憶素子または冗長記憶ブロック内の冗長記憶素子を所定の電圧値でバイアスすることができる。
【0112】
更に、第七の冗長記憶ブロック配置(第16図)に示すように、電圧制御部21からの距離が異なる複数の冗長記憶ブロックを備える場合には、冗長記憶ブロックごとに異なる冗長信号RED(N)に応じてバイアス電圧Vprogの電圧値を供給することにより、各々の冗長記憶ブロックの冗長記憶素子に所定のバイアス電圧を供給することができる。
【0113】
ここで、第10図、第13図、第15図に示される電圧制御部21の回路構成例において、容量素子C0乃至C3、インバータ回路I1、I2、およびその制御回路G1乃至G7が電圧設定部の一例であり、増幅器A1およびPMOSトランジスタP1が電圧調整部の一例である。電圧設定部では、第11図に示すように、直列接続される容量素子の容量比によりバイアス電圧Vprogが分圧されるので、分圧に際し定常的に電流が流れることはない。
【0114】
また、第10図、第13図、第15図に示される電圧制御部21においては、非冗長時、アドレス信号Add(I)、Add(II)に応じてバイアス電圧Vprogの電圧値が調整される第一電圧調整ステップを有すると共に、冗長時に、アドレス信号Add(I)、Add(II)に関わらず、冗長信号REDの活性化に応じてバイアス電圧Vprogの電圧値が調整される第二電圧調整ステップを有している。
【0115】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【0116】
例えば、第一実施形態では、第一乃至第三の冗長記憶ブロック配置の各々について、ブロック冗長と冗長記憶ブロック内でのコラム冗長を行う場合の冗長判定手続きについて説明したが、本発明はこれに限定されるものではなく、第一乃至第三の冗長記憶ブロック配置が任意に組み合わされた冗長構成についても、冗長記憶ブロックのビット線を記憶ブロック列のビット線と共用することにより、ブロック冗長される冗長記憶ブロックが配置されている記憶ブロック列を選択する記憶ブロック列選択信号に応じてコラム冗長を行うことができる。
【0117】
また、第二実施形態においては、冗長記憶ブロックの配置位置が記憶ブロック列間で同一である場合を例に説明をしたが、本発明はこれに限定されるものではなく、冗長救済先を選択する冗長信号RED(N)(N=1乃至4)や、必要に応じて記憶ブロックを識別するアドレス信号等により、冗長記憶ブロックの配置位置を特定することができれば、冗長記憶ブロックごとに適格な電圧値のバイアス電圧Vprogを供給することができる。
【産業上の利用可能性】
【0118】
以上の説明から明らかなように本発明によれば、ブロック冗長に加えブロック冗長先の冗長記憶ブロックにおいてコラム冗長を可能とすることにより、チップダイの面積の増加を抑えながら冗長救済効率の向上を図ることができると共に、冗長記憶ブロックに対してビット線を介してバイアス電圧を供給する際、ビット線長に応じて電圧値を調整することにより冗長記憶ブロックの配置位置に関わらず適格な電圧バイアスを供給することが可能な半導体記憶装置および半導体記憶装置の冗長制御方法を提供することが可能となる。
【図面の簡単な説明】
【0119】
【図1】半導体記憶装置における記憶ブロックの配置を例示するレイアウト模式図である。
【図2】第一実施形態に係る冗長判定手続きを行う際の第一の冗長記憶ブロック配置を示すレイアウト模式図である。
【図3】第一実施形態に係る冗長判定を行う際の手続きを示す図である。
【図4】第一の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
【図5】第一実施形態に係る冗長判定手続きを行う際の第二の冗長記憶ブロック配置を示すレイアウト模式図である。
【図6】第二の冗長記憶ブロック配置における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
【図7】第二の冗長記憶ブロック配置に係る記憶ブロック列選択手段を示す図である。
【図8】第一実施形態に係る冗長判定手続きを行う際の第三の冗長記憶ブロック配置を示すレイアウト模式図である。
【図9】第二実施形態に係るバイアス電圧供給を行う際の第四の冗長記憶ブロック配置を示すレイアウト模式図である。
【図10】第四の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図11】バイアス電圧供給部における電圧設定部による分圧比の設定を示す図である。
【図12】第二実施形態に係るバイアス電圧供給を行う際の第五の冗長記憶ブロック配置を示すレイアウト模式図である。
【図13】第五の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図14】第二実施形態に係るバイアス電圧供給を行う際の第六の冗長記憶ブロック配置を示すレイアウト模式図である。
【図15】第六の冗長記憶ブロック配置に係るバイアス電圧供給部を示す図である。
【図16】第二実施形態に係るバイアス電圧供給を行う際の第七の冗長記憶ブロック配置を示すレイアウト模式図である。
【図17】特許文献1の冗長セクタ構成を示す概念図である。
【図18】特許文献2の冗長セクタ構成を示す概念図である。
【図19】非特許文献の冗長セクタ構成を示す概念図である。
【図20】特許文献3におけるバイアス電圧供給を示す回路図である。
Claims (15)
- ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置であって、
少なくとも一つの記憶ブロック列には、記憶ブロックとの間でビット線が共有されて配置される冗長記憶ブロックを含み、
入力されるアドレス情報を含む記憶ブロックが置換される場合に、冗長ブロック選択信号を出力して、何れか一つの冗長記憶ブロックを選択するブロック冗長判定部と、
前記冗長ブロック選択信号に応じて列指示信号を出力して、選択された冗長記憶ブロックが含まれる記憶ブロック列を指示するブロック列指示部と、
冗長記憶ブロックを含んだ記憶ブロック列ごとに、コラム冗長制御が行われるコラム冗長制御部とを備え、
前記列指示信号に応じて前記コラム冗長制御部により、選択された冗長記憶ブロックのコラム冗長制御が行われることを特徴とする半導体記憶装置。 - 前記ブロック列指示部は、
前記冗長ブロック選択信号の非入力時には、入力されたアドレス情報に応じた記憶ブロック列を指示し、
前記冗長ブロック選択信号の入力時には、入力されたアドレス情報に関わらず前記冗長ブロック選択信号に応じた記憶ブロック列を指示することを特徴とする請求項1に記載の半導体記憶装置。 - 前記コラム冗長制御部は被冗長情報記憶部を備え、記憶ブロック列に含まれる、記憶ブロックまたは/および冗長記憶ブロックについてのコラム被冗長アドレス情報が格納されることを特徴とする請求項1に記載の半導体記憶装置。
- 互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、
被冗長ユニットごとに、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする請求項1に記載の半導体記憶装置。 - 冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、
各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての1を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする請求項4に記載の半導体記憶装置。 - 冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置されることを特徴とする請求項4に記載の半導体記憶装置。
- 記憶素子は不揮発性記憶素子であり、前記記憶ブロックおよび前記冗長記憶ブロックは、一括消去の単位であることを特徴とする請求項1乃至6の少なくとも何れか一項に記載の半導体記憶装置。
- 複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置であって、
記憶素子または/および冗長記憶素子に、ビット線を介してビット線長に応じて高電圧のバイアス電圧を供給するバイアス電圧供給部を備え、
前記バイアス電圧供給部は、
非冗長時、記憶素子のビット線接続位置を示すアドレス情報に応じたバイアス電圧値を供給し、
冗長時、冗長選択信号に応じて前記アドレス情報が無効化され、冗長記憶素子までのビット線長に応じたバイアス電圧値を供給することを特徴とする半導体記憶装置。 - 前記バイアス電圧供給部からのビット線長が異なる複数の冗長記憶素子を備える場合、
前記バイアス電圧供給部は、
冗長記憶素子ごとに異なる冗長選択信号に応じたバイアス電圧値を供給することを特徴とする請求項8に記載の半導体記憶装置。 - 前記バイアス電圧供給部は、
前記アドレス情報または/および前記冗長選択信号に応じて、バイアス電圧の分圧比が調整される電圧設定部と、
前記電圧設定部により設定される分圧電圧を基準電圧に調整することにより、目的のバイアス電圧値を調整する電圧調整部とを備えることを特徴とする請求項8に記載の半導体記憶装置。 - 前記電圧設定部は、直列接続された容量素子の容量比に応じて分圧比を設定することを特徴とする請求項10に記載の半導体記憶装置。
- 記憶素子は、所定数のビット線ごと、および所定ビット線長ごとに記憶ブロックとして纏められ、冗長記憶素子はブロック冗長を行うための冗長記憶ブロックに含まれ、
前記アドレス情報は、ビット線長方向に記憶ブロックを識別するアドレス情報であり、前記冗長選択信号は、ブロック冗長により選択される冗長記憶ブロックの識別情報であることを特徴とする請求項8に記載の半導体記憶装置。 - 記憶素子および冗長記憶素子は不揮発性記憶素子であり、前記バイアス電圧供給部により供給されるバイアス電圧は、記憶情報の書き込みまたは消去の際に印加される電圧であることを特徴とする請求項8乃至12の少なくとも何れか一項に記載の半導体記憶装置。
- ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線方向に展開される半導体記憶装置の冗長制御方法であって、
入力されるアドレス情報に対して、少なくとも一つの記憶ブロック列にビット線が共有されて配置される冗長記憶ブロックにブロック冗長を行うか否かを判定するブロック冗長判定ステップと、
記憶ブロック列ごとに、コラム冗長を行うか否かを判定するコラム冗長判定ステップと、
前記ブロック冗長判定ステップにより、ブロック冗長が行われないと判定される場合には前記アドレス情報に対応する記憶ブロック列のコラム冗長情報を、ブロック冗長が行われると判定される場合には冗長記憶ブロックが配置されている記憶ブロック列のコラム冗長情報を、前記コラム冗長判定ステップに提供するコラム冗長制御ステップを有することを特徴とする半導体記憶装置の冗長制御方法。 - 複数のビット線の各々に接続される複数の記憶素子と、少なくとも一本のビット線には、更に少なくとも一つの冗長記憶素子が接続されてなる半導体記憶装置の冗長制御方法であって、
ビット線を介して記憶素子または/および冗長記憶素子にバイアス電圧を供給するに当たり、
非冗長時に、記憶素子のビット線接続位置であって記憶素子までのビット線長に対応するアドレス情報に応じて、バイアス電圧を高電圧に調整する第一電圧調整ステップと、
冗長時に、前記アドレス情報に代え冗長記憶素子までのビット線長に対応する冗長選択信号に応じて、バイアス電圧を高電圧に調整する第二電圧調整ステップとを有することを特徴とする半導体記憶装置の冗長制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/002030 WO2005081261A1 (ja) | 2004-02-20 | 2004-02-20 | 半導体記憶装置および半導体記憶装置の冗長制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2005081261A1 true JPWO2005081261A1 (ja) | 2007-08-02 |
Family
ID=34878952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006510133A Pending JPWO2005081261A1 (ja) | 2004-02-20 | 2004-02-20 | 半導体記憶装置および半導体記憶装置の冗長制御方法 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP1720172B1 (ja) |
JP (1) | JPWO2005081261A1 (ja) |
CN (1) | CN101002283B (ja) |
WO (1) | WO2005081261A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008021390A (ja) * | 2006-07-14 | 2008-01-31 | Toshiba Corp | 半導体記憶装置 |
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-
2004
- 2004-02-20 EP EP04713225A patent/EP1720172B1/en not_active Expired - Lifetime
- 2004-02-20 WO PCT/JP2004/002030 patent/WO2005081261A1/ja active Application Filing
- 2004-02-20 CN CN200480042775.XA patent/CN101002283B/zh not_active Expired - Lifetime
- 2004-02-20 JP JP2006510133A patent/JPWO2005081261A1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
WO2005081261A1 (ja) | 2005-09-01 |
EP1720172B1 (en) | 2012-06-06 |
EP1720172A1 (en) | 2006-11-08 |
CN101002283B (zh) | 2013-11-06 |
CN101002283A (zh) | 2007-07-18 |
EP1720172A4 (en) | 2009-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091215 |