JPH09128962A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置に関し、通常ブロック内に冗
長ラインを置くことなく、冗長ラインを１箇所に集め、
どの通常ブロック内で生じた不良ラインとも、冗長ブロ
ック内の冗長ラインと置き換える。 【解決手段】 ワード線ＷＬとビット線ＢＬとに接続し
た複数のメモリセル100と、メモリセル100 を選択する
ためのアドレスをデコードしてワード線選択信号を出力
するデコーダ２１と、デコーダ２１のワード線選択信号
を通過させるか、又は、通過させないかを決めるヒュー
ズ回路201 と、ヒューズ回路201 からのワード線選択信
号を検出してワード線ＷＬが選択されたか否かを示す検
出信号を出力する検出回路と、この検出信号を入力して
ワード線ＷＬが１本でも選択されたときはビット線ＢＬ
上のデータを読出し、ワード線ＷＬが１本も選択されな
いときは読出し動作をしないセンスアンプ２７を備えて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであり、特に、メモリセルアレイを複数のブ
ロックに分割したダイナミック・ランダム・アクセスメ
モリ（以下単にＤＲＡＭという）のメモリ冗長回路に関
するものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化及び高密度
化とユーザの要求から、大容量のスタティックＲＡＭや
ＤＲＡＭが製造されている。大容量のＲＡＭは、動作ス
ピードを早めるために、全体のメモリセルアレイを複数
のブロックに分割し、各ブロックにデコーダを設けて、
データの書込み又は読出しを行っている。また、半導体
記憶装置では、プロセスにおいて不本意に生じたメモリ
セルの不良を救済するために、メモリ冗長回路を設けて
いる。

【０００３】図１５（Ａ）は、ブロック分割方式のＤＲ
ＡＭの全体構成図を示している。図１５（Ａ）におい
て、１は、データを記憶するメモリセルアレイである。
メモリセルアレイ１は、例えば、６４個のメモリブロッ
クに分割されている。２は、メモリセルアレイ１のワー
ド線（列方向）の全体的な入出力を制御するグローバル
・ロウ・コントローラである。３は、メモリセルアレイ
１のビット線（行方向）の全体的な入出力を制御するグ
ローバル・コラム・コントローラである。

【０００４】図１５（Ｂ）は、１つのメモリブロック内
の構成図を示している。図１５（Ｂ）において、２Ａ
は、アドレスをデコードしてワード線選択信号を出力す
るデコーダである。４は、データを記憶するメモリセル
である。メモリセル４は転送トランジスタと容量から成
る。５は、メモリセル４からデータを読み出すセンスア
ンプである。６は、ワード線選択信号を伝送するワード
線である。７は、メモリセル４に接続したローカルビッ
ト線である。８は、ローカルビット線に接続されたデー
タバスである。９は、不良が生じたメモリセルと入れ換
えるための冗長メモリセルである。冗長メモリセル９
は、半導体装置の集積度及び密度に応じて各メモリブロ
ックに２〜４個づつ設けられている。

【０００５】次に、従来例に係るメモリセルの冗長方法
について説明する。まず、半導体記憶装置が形成される
と、ウエハ段階の試験において、メモリセル４やそのワ
ード線に不良が生じていることがわかると、不良が生じ
たメモリセル４のワード線と、そのデコーダ２Ａとの間
を電気的に切り離す。この切り離しには、ヒューズ方式
が用いられる。このとき不図示のヒューズを溶断する。
すると、不良メモリセル４を選択するデコーダ２Ａの出
力が断たれる。そして、不良が生じたメモリセル４の代
わりに、冗長メモリセル９のワード線とデコーダ２Ａと
の間を電気的に接続する。この接続には、ヒューズプロ
グラム方式が用いられる。このとき、プログラム手段を
プログラムする。すると、冗長メモリセル９のワード線
とデコーダ２Ａとが接続される。これにより、不良ライ
ンと冗長ラインとを置き換えることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、半導体
装置の高集積化及び高密度化とユーザの要求から、ＤＲ
ＡＭが大容量化してくると、メモリセルアレイの分割ブ
ロック数も益々多くなってくる。したがって、従来例の
メモリ冗長方法では、冗長メモリセル９を各ブロック毎
に配置しなくてはならないので、非常に多くの冗長ライ
ンをチップ内に置くようになる。

【０００７】例えば、チップを６４個のメモリブロック
（以下通常ブロックともいう）に分割したＤＲＡＭの場
合であって、各ブロックに４本の冗長ラインを置く場
合、チップ内に４×６４＝２５６本の冗長ラインを置か
なければならない。このため、冗長ラインがチップ面積
を大きく占めるようになり、半導体装置の集積化の妨げ
となるという問題がある。なお、プロセス技術が向上し
た昨今では、実際に準備した冗長ラインが足りないとい
うことは無くなり、ほとんどの冗長ラインが使用されず
に残っているのが現状である。

【０００８】本発明は、かかる従来例の課題に鑑み創作
されたものであり、通常ブロック内に冗長ラインを置く
ことなく、冗長ラインを１箇所に集め、どの通常ブロッ
ク内で生じた不良ラインとも、冗長ブロック内の冗長ラ
インと置き換えることが可能となる半導体記憶装置の提
供を目的とする。

【０００９】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、その実施の形態を図１に示すように、ワード
線とビット線に接続した複数のメモリセルを有するメモ
リセルアレイブロックと、前記メモリセルのワード線を
選択するワード線選択回路と、前記ワード線選択回路に
よって選ばれたメモリセルの少なくとも１つのデータを
前記ビット線を介して読出すセンス回路と、前記センス
回路の動作を制御する制御回路と、前記メモリセルアレ
イブロックの中で、前記ワード線の少なくとも１本が選
択されているか否かを検出して、前記ワード線が１本も
選択されていないときは、前記制御回路の動作を停止さ
せ、かつ、前記ワード線の少なくとも１本が選択されて
いるときには、前記制御回路の動作を活性化させる信号
を生成する検出回路とを備えていることを特徴とする。

【００１０】本発明の第２の半導体記憶装置は、ワード
線とビット線に接続した複数のメモリセルとを有するメ
モリセルアレイブロックと、前記ワード線を選択するた
めのアドレスをデコードするデコード回路と、前記デコ
ード回路の信号を伝えるか否をプログラムするプログラ
ム手段と、前記プログラム手段からのデコード信号に基
づいて前記メモリセルのワード線を駆動するワード線駆
動回路と、前記ワード線駆動回路によって駆動されたワ
ード線のメモリセルの少なくとも１つのデータを前記ビ
ット線を介して読み出すセンス回路と、前記センス回路
の動作を制御する制御回路と、前記メモリセルアレイブ
ロックの中で、前記ワード線の少なくとも１本が選択さ
れているか否かを検出して、前記ワード線が１本も選択
されていないときは、前記制御回路の動作を停止させ、
前記ワード線の少なくとも１本が選択されているときに
は、前記制御回路の動作を活性化させる信号を生成する
検出回路とを備えていることを特徴とする。

【００１１】本発明の第３の半導体記憶装置は、ワード
線とビット線に接続した複数のメモリセル、前記ワード
線を選択するためのアドレスをデコードするデコード回
路、前記デコード回路の信号を伝えるか否をプログラム
する第１のプログラム手段、前記第１のプログラム手段
からのデコード信号に基づいて前記メモリセルのワード
線を駆動するワード線駆動回路、前記ワード線駆動回路
によって駆動されたワード線のメモリセルの少なくとも
１つのデータを前記ビット線を介して読み出すセンス回
路、及び、前記センス回路の動作を制御するセンスアン
プ制御回路を有する複数のメモリセルアレイブロック
と、前記メモリセルアレイブロックの中で、前記ワード
線の少なくとも１本が選択されているか否かを検出し
て、前記ワード線が１本も選択されていないときは、前
記センスアンプ制御回路の動作を停止させ、前記ワード
線の少なくとも１本が選択されているときには、前記セ
ンスアンプ制御回路の動作を活性化させる信号を生成す
る第１の検出回路と、前記メモリセルアレイブロックの
メモリセルに不良が生じたとき、不良メモリセルと交換
するための複数の冗長メモリセル、前記アドレスをデコ
ードして前記不良メモリセルに代わって前記冗長メモリ
セルを選択する第２のプラグラム手段、前記第２のプラ
グラム手段によって選択された冗長メモリセルの冗長ワ
ード線を駆動する冗長ワード線駆動回路、前記冗長ワー
ド線駆動回路によって駆動された冗長ワード線のメモリ
セルのデータを冗長ビット線を介して読み出す冗長セン
スアンプ、前記冗長ワード線が選ばれているか否かを検
出する第２の検出回路、及び、前記第２の検出回路の検
出信号に応じて前記冗長センスアンプを制御する冗長セ
ンスアンプ制御回路を設けた冗長メモリブロックとを備
えていることを特徴とする。

【００１２】本発明の第３の半導体記憶装置において、
前記第２のプログラム手段は、前記メモリセルを選択す
るためのアドレスをデコードして複数のワード線線信号
を出力するデコーダと、前記デコーダから出力されたワ
ード線選択信号のいずれか１つを選ぶためのスイッチ回
路と、前記スイッチ回路のスイッチの接続をプログラム
するヒューズ回路から成ることを特徴とする。

【００１３】本発明の第３の半導体記憶装置において、
前記メモリセルが不良を生じた場合に、前記スイッチ回
路のスイッチの接続をプログラムすることを特徴とす
る。本発明の第４の半導体記憶装置は、第１〜３の装置
において、前記メモリセルに接続したビット線と前記ビ
ット線上のデータを転送するデータバスとを接続する位
置に設けたセンスアンプと、前記センスアンプに接続し
たビット線とデータバスとを接続するスイッチ回路とを
備えていることを特徴とする。

【００１４】本発明の第５の半導体記憶装置は、第１〜
４の装置において、前記メモリセルに接続したワード線
をグループ化したグローバル・ワード線と、前記グロー
バル・ワード線を選択するためのワード線選択信号を出
力するデコーダとを備えていることを特徴とする。本発
明の第６の半導体記憶装置は、メモリ回路の全体をｎ個
のメモリバンクに分割し、かつ、１つの前記メモリバン
クを更にｍ個に分割したメモリセルブロックと、１つの
前記メモリバンクに対して１つづつ配置した冗長メモリ
ブロックとを備え、前記メモリセルブロックが本発明の
第３の装置のメモリセルアレイブロックを有し、前記冗
長メモリブロックが本発明の第３の装置の冗長メモリブ
ロックを有することを特徴とし、上記目的を達成する。

【００１５】本発明に係る第１の半導体記憶装置の動作
を説明する。まず、メモリセルが全て良好の場合の動作
を説明する。デコーダは、メモリセルを選択するための
アドレスをデコードする。そして、アドレスをデコード
したワード線選択信号は、プログラム手段を通過してデ
コーダから検出回路とメモリセルへ出力される。検出回
路は、ワード線選択信号を検出する。そして、ワード線
選択信号が所定レベルに立ち上がると、検出回路は、ワ
ード線が選択されたことを示す、例えば、「Ｌ」レベル
の検出信号をセンスアンプに出力する。このときは、ワ
ード線が選択されている状態なので、「Ｌ」レベルの検
出信号を入力したセンスアンプは、メモリセルから出力
されたビット線上のデータを読み出す。

【００１６】次に、メモリセルに不良が生じた場合の動
作を説明する。メモリセルが不良となった場合には、ワ
ード線選択信号が検出回路とメモリセルに出力されな
い。したがって、検出回路は、ワード線選択信号を検出
しない。この結果、検出回路は、ワード線が１本も選択
されていない状態を示す、例えば、「Ｈ」レベルの検出
信号をセンスアンプに出力する。そして、このときは、
ワード線が１本も選択されない状態なので、「Ｈ」レベ
ルの検出信号を入力したセンスアンプは、読出し動作を
しない。

【００１７】このように本発明に係る第１の装置では、
ワード線が選択されたか否かによって、センスアンプを
動作させること、又は、センスアンプを動作させないこ
とができる。このため、メモリセルに不良が生じて冗長
メモリセルの救済を受ける場合、救済する側のセンスア
ンプを動作させて、救済される側のセンスアンプを動作
させないことができる。

【００１８】したがって、通常のメモリセルアレイ（救
済される側）と、冗長メモリセルアレイ（救済する側）
とをほぼ同じ内容の回路により構成すること、及び、冗
長メモリセルアレイを１箇所にまとめた半導体記憶装置
を構成することができる。本発明に係る第２の半導体記
憶装置の動作を説明する。まず、メモリセルが全て良好
で、デコーダ出力がプログラム手段を通過できるように
プログラムした場合の動作を説明する。デコーダは、メ
モリセルを選択するためのアドレスをデコードする。そ
して、アドレスをデコードしたワード線選択信号は、プ
ログラム手段を通過してデコーダからワード線駆動回路
に出力される。ワード線駆動回路は、デコード信号（ワ
ード線選択信号）を増幅して検出回路とメモリセルに出
力する。検出回路は、ワード線選択信号を検出する。そ
して、ワード線選択信号が所定レベルに立ち上がると、
検出回路は、ワード線が選択されたことを示す、例え
ば、「Ｌ」レベルの検出信号をセンスアンプに出力す
る。このときは、ワード線が選択されている状態なの
で、「Ｌ」レベルの検出信号を入力したセンスアンプ
は、メモリセルから出力されたビット線上のデータを読
み出す。

【００１９】次に、メモリセルに不良が生じて、デコー
ダ出力がプログラム手段を通過できないように決めた場
合の動作を説明する。まず、デコーダは、メモリセルを
選択するためのアドレスをデコードする。しかし、デコ
ーダ出力は、プログラム手段を通過できないので、この
アドレスをデコードしたワード線選択信号は、検出回路
とメモリセルに出力されない。したがって、このワード
線を選択するアドレスがデコーダに入力されても、検出
回路は、ワード線選択信号が検出できなくなる。この結
果、検出回路は、ワード線が１本も選択されていない状
態を示す、例えば、「Ｈ」レベルの検出信号をセンスア
ンプに出力する。そして、このときは、ワード線が１本
も選択されない状態なので、「Ｈ」レベルの検出信号を
入力したセンスアンプは、読出し動作をしない。

【００２０】このように本発明に係る第２の装置では、
ワード線が選択されたか否かによって、センスアンプを
動作させること、又は、センスアンプを動作させないこ
とができる。このため、第１の装置と同様に、メモリセ
ルに不良が生じて冗長メモリセルの救済を受ける場合、
救済する側のセンスアンプを動作させて、救済される側
のセンスアンプを動作させないことができる。

【００２１】したがって、通常のメモリセルアレイ（救
済される側）と、冗長メモリセルアレイ（救済する側）
とをほぼ同じ内容の回路により構成すること、及び、冗
長メモリセルアレイを１箇所にまとめた半導体記憶装置
を構成することができる。本発明の第３の半導体記憶装
置の動作を説明する。まず、メモリセルアレイブロック
が全て良好で、各メモリセルアレイブロックのデコーダ
出力が第１のプログラム手段を通過できるようにプログ
ラムした場合の動作を説明する。各メモリセルアレイブ
ロックのデコーダは、メモリセルを選択するためのアド
レスをデコードする。そして、アドレスをデコードした
ワード線選択信号は、第１のプログラム手段を通過して
デコーダからワード線駆動回路に出力される。ワード線
駆動回路はワード線選択信号を増幅して第１の検出回路
とメモリセルに出力する。

【００２２】第１の検出回路は、ワード線選択信号を検
出する。そして、ワード線選択信号が所定レベルに立ち
上がると、第１の検出回路は、ワード線が選択されたこ
とを示す、例えば、「Ｌ」レベルの検出信号をメモリせ
るアレイブロックのセンス回路に出力する。このとき
は、ワード線が選択されている状態なので、「Ｌ」レベ
ルの検出信号を入力したセンス回路は、メモリセルから
出力されたビット線上のデータを読み出す。

【００２３】なお、メモリセルアレイブロックが全て良
好で、各メモリセルアレイブロックのデコーダ出力が第
１のプログラム手段を通過できるようにプログラムした
場合には、第２のプログラム手段のスイッチ回路は、プ
ログラムされない。このため、第２のプログラム手段
は、メモリセルを選択するためのアドレスをデコードし
ても、第２のプログラム手段のスイッチ回路が全てオフ
されているので、このアドレスをデコードしたワード線
選択信号は、冗長ワード線駆動回路に出力されない。し
たがって、冗長ワード線駆動回路はワード線選択信号を
第２の検出回路と冗長メモリセルに出力しない。

【００２４】したがって、このメモリセルアレイブロッ
クのワード線を選択するアドレスが第２のプログラム手
段に入力されても、第２の検出回路は、ワード線選択信
号が検出できなくなる。この結果、第２の検出回路は、
ワード線が１本も選択されていない状態を示す、例え
ば、「Ｈ」レベルの検出信号を冗長センス回路に出力す
る。そして、このときは、ワード線が１本も選択されな
い状態なので、「Ｈ」レベルの検出信号を入力した冗長
センス回路は、読出し動作をしない。

【００２５】次に、メモリセルに不良が生じて、あるメ
モリセルアレイブロックのデコーダ出力が第１のプログ
ラム手段を通過できないようにプログラムした場合の動
作を説明する。まず、冗長メモリブロックの第２のプロ
グラム手段は、不良を生じたメモリセルを選択するため
のアドレスをデコードする。そして、アドレスをデコー
ドしたワード線選択信号は、第２のプログラム手段から
ワード線駆動回路に出力される。ワード線駆動回路はワ
ード線選択信号を増幅して第２の検出回路と冗長メモリ
セルに出力する。

【００２６】第２の検出回路は、ワード線選択信号を検
出する。そして、ワード線選択信号が所定レベルに立ち
上がると、第２の検出回路は、ワード線が選択されたこ
とを示す、例えば、「Ｌ」レベルの検出信号を冗長セン
ス回路に出力する。このときは、冗長メモリブロックの
ワード線が選択されている状態なので、「Ｌ」レベルの
検出信号を入力した冗長センス回路は、冗長メモリセル
から出力されたビット線上のデータを読み出す。

【００２７】なお、あるメモリセルアレイブロックのメ
モリセルに不良を生じると、そのメモリセルを分離する
ために、そのブロックのデコーダ出力が第１のプログラ
ム手段を通過できないようにする。また、そのメモリセ
ルアレイブロックのデコーダは、メモリセルを選択する
ためにアドレスをデコードするが、そのデコーダ出力が
第１のプログラム手段を通過できないので、このアドレ
スをデコードしたワード線選択信号は、ワード線駆動回
路に出力しない。ワード線駆動回路は、ワード線選択信
号を第１の検出回路とメモリセルに出力しない。

【００２８】したがって、この不良を生じたワード線を
選択するアドレスがメモリセルアレイブロックのデコー
ダに入力されても、第１の検出回路は、ワード線選択信
号が検出できなくなる。この結果、第１の検出回路は、
ワード線が１本も選択されていない状態を示す、例え
ば、「Ｈ」レベルの検出信号をセンス回路に出力する。
そして、このときは、ワード線が１本も選択されない状
態なので、「Ｈ」レベルの検出信号を入力したメモリセ
ルアレイブロックのセンス回路は、読出し動作をしな
い。

【００２９】このように本発明に係る第３の装置では、
メモリセルアレイブロックの、あるメモリセルに不良が
生じて冗長メモリブロックの救済を受ける場合、メモリ
セルアレイブロックのセンス回路を動作させることな
く、冗長メモリブロック内の冗長センス回路を動作させ
ることができる。したがって、従来例のように各メモリ
セルアレイブロックに冗長ラインを設ける必要がない。
冗長メモリセルを１箇所にまとめることができる。１箇
所にまとめた冗長メモリブロックは、メモリセルアレイ
ブロックの周辺に配置することができる。また、どのメ
モリセルアレイブロック内で生じた不良ラインとも、冗
長メモリブロック内の冗長ラインと置き換えることがで
きる。

【００３０】なお、本発明の第３の装置において、メモ
リセルが不良を生じた場合、第２のプログラム手段のヒ
ューズ回路を介してスイッチの接続をプログラムするこ
とにより、デコーダから出力された複数のワード線選択
信号から、不良を生じたメモリセルに代わる冗長メモリ
セルを選択するためのワード線選択信号を選ぶことがで
きる。

【００３１】本発明の第４の半導体記憶装置では、メモ
リセルに接続したビット線と、このビット線上のデータ
を転送するデータバスとを接続する位置にセンスアンプ
が設けれられ、このセンスアンプに接続したビット線と
データバスとをスイッチ回路を介して接続している。こ
のため、ビット線上のデータが確定した時点で、スイッ
チ回路をオンすることにより、ビット線上のデータをデ
ータバスに転送することができる。

【００３２】本発明の第５の半導体記憶装置では、メモ
リセルのワード線をグループ化したグローバル・ワード
線を選択するためのワード線選択信号がデコーダから出
力されるので、メモリ容量が増加してメモリセルアレイ
の分割ブロック数が益々多くなっても、デコーダの規模
を小さく抑えることができる。なお、ローカルなワード
線の電位をラッチする必要がある。

【００３３】本発明の第６の半導体記憶装置では、全体
のメモリセルアレイをｎ個のメモリバンクに分割し、か
つ、１つのメモリバンクを更にｍ個に分割したメモリセ
ルアレイブロックが本発明の第２〜第４の半導体記憶装
置のメモリセルアレイブロックを有し、１つのメモリバ
ンクに対して１つづつ配置した冗長メモリブロックが第
３〜第５の半導体記憶装置の冗長メモリブロックを有し
ている。

【００３４】したがって、メモリ冗長回路を複雑にする
ことなく、冗長動作を行うこと、及び、用意された冗長
ライン分の不良ラインが救済できる。無駄な冗長ライン
をチップ内に置かなくても済むので、非常にレイアウト
効率が良い。

【００３５】

【実施の形態】本発明の半導体記憶装置は、大規模化す
るメモリセルアレイを６４個のブロックに分割し、ビッ
ト線を共通にするメモリブロックに対して１つの冗長ブ
ロックを設けている。本発明の装置では、メモリブロッ
クの中のいずれかのメモリセルが不良のとき、そのアド
レスと同じアドレスで冗長ブロックが使用可能になるよ
うにプログラムする手段を設けることにより、不良セル
が選択されたときに、冗長ブロックのメモリセルが選択
できるような構成にしている。

【００３６】そのために、不良セルを非選択にする第１
のプログラム手段と、不良セルが選択されたとき、冗長
セルからデータが読出せるようにする第２のプログラム
手段とを設けている。第１のプログラム手段は、デコー
ダの出力を通過させるか否かを決めるヒューズ回路から
成る。第２のプログラム手段は、メモリブロックに入力
するアドレスと同じアドレスをデコードする回路と、こ
のデコード回路の出力信号を組み合わせるスイッチ回路
と、このスイッチの接続をプログラムするヒューズ回路
から成る。このような回路構成を採ると、メモリセルブ
ロックのどのワード線に接続されたメモリセルに不良が
生じても、この不良セルに代わる冗長セルを読み出すた
めの６４通りのワード線選択信号が得られるようにな
る。

【００３７】次に、図を参照しながら本発明の実施の形
態について説明をする。図１〜図１４は、本発明の実施
の形態に係る半導体記憶装置の説明図を示している。図
１は、本発明の実施の形態に係るブロック分割方式のＤ
ＲＡＭの全体構成図を示している。図１において、１１
は、メモリセルアレイである。メモリセルアレイ１１
は、例えば、６４個に分割されたメモリセルブロック＃
１〜＃６４から成る。１つのメモリセルブロックは、少
なくとも、複数のメモリセル４と、デコーダ２１と、ヒ
ューズ回路201 と、検出回路２６と、センスアンプ２７
を有している。メモリセル４は、ワード線（ＷＬ）とビ
ット線（ＢＬ）とに接続され、データを記憶するもので
ある。メモリセル４の内部回路については図３において
説明する。

【００３８】デコーダ２１は、メモリセル４を選択する
ためのアドレスをデコードしてワード線選択信号をヒュ
ーズ回路201 に出力する。デコーダ２１の内部回路につ
いては、図６において説明する。ヒューズ回路201 は、
デコーダ２１のワード線選択信号を通過させるか、又
は、通過させないかを決める回路である。ヒューズ回路
201 は、第１のプログラム手段の一例であり、ヒューズ
Ｆを備えている。ヒューズＦは、メモリセル４に不良が
生じて冗長メモリセルの救済を受ける場合に、溶断す
る。なお、全メモリセル４が良好の場合には、冗長メモ
リセルの救済を受ける必要がないので、ヒューズＦは導
通状態を維持して置く。ヒューズ回路201 を通過したワ
ード線選択信号は、例えば、ワード線ドライバを介して
メモリセル４と検出回路２７に出力される。

【００３９】検出回路２６は、ヒューズ回路201 からの
ワード線選択信号を検出してワード線が選択されたか否
かを示す検出信号（以下読出し許可信号という、センス
アンプイネーブル：ＳＡＥＮ）をセンスアンプ２７に出
力する回路であり、第１の検出回路の一例である。検出
回路２６については図３や図６において説明する。セン
スアンプ２７は、検出回路２６の読出し許可信号を入力
してワード線が１本でも選択されたときに、ビット線上
のデータを読出す回路である。なお、ワード線が１本も
選択されないときは、センスアンプ２７は読出し動作を
しない。センスアンプ２７の内部回路については、図５
において説明する。

【００４０】１２は、メモリセルアレイ１１のワード線
（列方向）の全体的な入出力を制御するグローバル・ロ
ウ・コントローラである。１３は、メモリセルアレイ１
１のビット線（行方向）の全体的な入出力を制御するグ
ローバル・コラム・コントローラである。図２は、各コ
ントローラとメモリセルブロックの配置関係及び１ブロ
ック内のセル配置図を示している。図２において、例え
ば、メモリセルブロック＃８には、２つのロウデコーダ
２１、２２と、出力バッファ21Ａ、21Ｂと、１つのブロ
ック制御部（ブロックマネージャ）２３と、１６個の小
メモリセルブロック２４と、ワード線ドライバ２５と、
４個のセンスアンプ２７と、８個のワード線ラッチ回路
２８が配置されている。

【００４１】ロウデコーダ２１は、アドレスをデコード
して下側メモリセルブロックを選択するためのワード線
選択信号を出力バッファ21Ａに出力する回路である。出
力バッファ21Ａはロウデコーダ２１からのワード線選択
信号をグローバルワード線（ＧＷＬ）に出力する回路で
ある。ロウデコーダ２２は、アドレスをデコードして上
側メモリセルブロックを選択するためのワード線選択信
号を出力バッファ22Ａに出力する回路である。出力バッ
ファ22Ａはロウデコーダ２２からのワード線選択信号を
グローバルワード線に出力する回路である。グローバル
・ワード線は、メモリセル４に接続したワード線をグル
ープ化したものである（本発明の第４のＤＲＡＭ）。

【００４２】ブロック制御部２３は、メモリセルブロッ
ク＃８のデータの書込み及び読出しを制御する回路であ
る。ブロック制御部２３は、ロウデコーダ２１及び出力
バッファ21Ａと、ロウデコーダ２２及び出力バッファ22
Ａとの間に配置されている。１６個のメモリセルブロッ
ク２４は、出力バッファ21Ａ、21Ｂの下に配置されてい
る。メモリセルブロック２４は、２つのメモリセルブロ
ック２４が１つのワード線ドライバ２５を挟む形で、２
列に配置されている。

【００４３】２列に配置された、１６個のメモリセルブ
ロック２４は、８つの上側メモリセルブロック（図２で
は右側）と、８つの下側メモリセルブロック（図２では
左側）に分割されている。ワード線ドライバ２５は、グ
ローバルワード線に転送されてくるワード線選択信号を
増幅する回路である。ワード線ラッチ回路２８は、ワー
ド線ドライバ２５のワード線選択信号をラッチしてロー
カルなワード線（ＷＬ）に出力する回路である。

【００４４】２０は、不良が生じたメモリセルと入れ換
えるための冗長メモリセルを有する冗長ブロック（＃
０）である。冗長ブロック２０については、図７〜１３
において説明する。図３は、本発明の実施の形態に係る
ＤＲＡＭのメモリセルと、その周辺の回路図を示してい
る。なお、説明の都合上、ローカルな２本のワード線に
接続されたメモリセルの場合について説明をする。図３
において、11Ｃは上側メモリ回路であり、ワード線（Ｗ
Ｌ）とビット線（ＢＬ）とに接続したメモリセル４から
成る。メモリセル４は、転送トランジスタＴと容量Ｃか
ら成る。トランジスタＴはｎ型の電界効果トランジスタ
から成る。ワード線はトランジスタＴのゲートに接続
し、ビット線は、トランジスタＴのドレインに接続す
る。容量Ｃは不図示の蓄積電極と誘電体膜と対向電極か
ら成る。容量Ｃの一端は、トランジスタＴのソースに接
続し、他端は接地線ＧNDに接続する。上側メモリ回路11
Ｃは、上側ビット線選択回路３０と、検出回路26Ａと、
上側ロウデコーダ２２とに接続する。

【００４５】上側ロウデコーダ２２は、２つのヒューズ
回路201, 202と、２つの３入力ＮＡＮＤ回路203 ，204
と、４つの２入力ＮＡＮＤ回路205 〜208 と、６個のイ
ンバータ209 〜214 から成る。３入力ＮＡＮＤ回路203
は７ビットのアドレスＸ２〜Ｘ８をデコードして、ワー
ド線ＷＬ１に接続されたメモリセル４を選択するための
ワード線選択信号をヒューズ回路201 に出力する。３入
力ＮＡＮＤ回路204 は７ビットのアドレスＸ２〜Ｘ８を
デコードして、ワード線ＷＬ２に接続されたメモリセル
４を選択するためのワード線選択信号をヒューズ回路20
2 に出力する。

【００４６】２入力ＮＡＮＤ回路205 及び206 は、３ビ
ットのアドレスＸ０，Ｘ１，Ｘ８をデコードして、上側
ビット線に接続されたメモリセルを選択するためのブロ
ック選択信号を出力する。２入力ＮＡＮＤ回路207 はブ
ロック選択信号に基づいて、ヒューズ回路201 からのワ
ード線選択信号を検出回路26Ａとワード線ＷＬ１に出力
する（ワード線ラッチ回路）。２入力ＮＡＮＤ回路208
はブロック選択信号に基づいて、ヒューズ回路202 から
のワード線選択信号を検出回路26Ａとワード線ＷＬ２に
出力する。各インバータ209 〜212 は、ワード線選択信
号を反転する回路であり、インバータ213 〜214 は、ブ
ロック選択信号を反転する回路である。

【００４７】検出回路26Ａは、第１の検出回路の一部を
構成する。検出回路26Ａは、ｎ型の電界効果トランジス
タＴN1及びＴN2から成る。トランジスタＴN1のドレイン
は、読出し許可信号（ＳＡＥＮ）を転送する信号線に接
続し、そのソースは接地線ＧNDに接続し、そのゲートを
ワード線ＷＬ１に接続する。トランジスタＴN1は、ワー
ド線ＷＬ１が選択されて、そのゲートが「Ｈ」（ハイ）
レベルになるとＯＮする。このため、トランジスタＴN1
は、接地線ＧNDの電位「Ｌ」（ロー）レベルを読出し許
可信号としてセンスアンプ駆動回路３１に出力する。同
様に、ワード線ＷＬ２が選択されると、トランジスタＴ
N2のゲートが「Ｈ」（ハイ）レベルになり、トランジス
タＴN2がＯＮするので、接地線ＧNDの電位「Ｌ」（ロ
ー）レベルを読出し許可信号としてセンスアンプ駆動回
路３１に出力する。

【００４８】図４は、本発明の実施の形態に係るＤＲＡ
Ｍの上側ビット線選択回路とその周辺の回路図を示して
いる。図４において、２９は、上側ビット線デコーダで
あり、上側メモリ回路11Ｃのビット線選択信号をデコー
ドする回路である。デコーダ２９は、２つの２入力ＮＡ
ＮＤ回路215, 216と、８個のインバータ217 〜224 から
成る。２入力ＮＡＮＤ回路215 は、反転プリデコード信
号（ＰＲＥ：上線を省略する）に基づいてアドレスＸ８
をデコードし、上側ビット線プリチャージ信号（ＵＢＥ
Ｑ）を出力する回路である。２入力ＮＡＮＤ回路216
は、反転プリデコード信号（ＰＲＥ：上線を省略する）
に基づいてアドレスＸ８バー（上線を省略する）をデコ
ードし、上側ビット線選択信号（ＵＢＬＴ）を出力する
回路である。

【００４９】インバータ217, 218は上側ビット線プリチ
ャージ信号を遅延する回路である。インバータ219, 220
は上側ビット線選択信号を遅延する回路である。各イン
バータ221 〜224 は反転プリデコード信号を遅延する回
路である。３０は、上側ビット線選択回路であり、上側
メモリ回路11Ｃのビット線を選択する回路である。選択
回路３０は、７個のｎ型の電界効果トランジスタＴN3〜
ＴN10 から成る。トランジスタＴN3〜ＴN5は、上側ビッ
ト線の短絡回路を構成する。各トランジスタＴN3〜ＴN5
のゲートは上側ビット線プリチャージ信号（ＵＢＥＱ）
の供給線（インバータ218 の出力）に接続する。トラン
ジスタＴN3のソースはビット線に接続し、そのドレイン
はプリチャージ電圧源（ＶＰＲ）に接続する。トランジ
スタＴN4のソースは非反転ビット線（ＢＬ）に接続し、
そのドレインは反転ビット線（ＢＬバー：上線を省略す
る）に接続する。トランジスタＴN5のソースは反転ビッ
ト線に接続し、そのドレインはプリチャージ電圧源（Ｖ
ＰＲ）に接続する。上側ビット線の短絡回路の機能は、
上側ビット線プリチャージ信号が「Ｈ」レベルになる
と、各トランジスタＴN3〜ＴN5がオンするので、非反転
・反転ビット線がショートされ、上側ビット線の電位が
プリチャージ電圧（ＶＣＣ／２）に保持される。ＶＣＣ
は電源線の電位である。

【００５０】トランジスタＴN6, ＴN7は、上側ビット線
の選択回路を構成する。各トランジスタＴN6, ＴN7のゲ
ートは、ビット線選択信号（ＵＢＬＴ）の供給線（イン
バータ220 の出力）に接続する。トランジスタＴN6のソ
ースは非反転ビット線に接続し、そのドレインはセンス
アンプ２７に接続する。トランジスタＴN7のソースは反
転ビット線に接続し、そのドレインはセンスアンプ２７
に接続する。この選択回路は、ビット線選択信号が
「Ｈ」レベルになると、トランジスタＴN6，ＴN7がオン
し、上側ビット線とセンスアンプ２７とを接続する。

【００５１】トランジスタＴN8〜ＴN10 は、コモン短絡
回路を構成する。各トランジスタＴN8〜ＴN10 のゲート
は共通プリチャージ信号（ＣＢＥＱ）の供給線（インバ
ータ224 の出力）に接続する。トランジスタＴN8のソー
スはビット線に接続し、そのドレインはプリチャージ電
圧源（ＶＰＲ）に接続する。トランジスタＴN9のソース
は非反転ビット線（ＢＬ）に接続し、そのドレインは反
転ビット線（ＢＬバー：上線を省略する）に接続する。
トランジスタＴN10 のソースは反転ビット線に接続し、
そのドレインはプリチャージ電圧源（ＶＰＲ）に接続す
る。コモン短絡回路の機能は、共通プリチャージ信号が
「Ｈ」レベルになると、各トランジスタＴN8〜ＴN10 が
オンするので、非反転・反転ビット線がショートされ、
ビット線の電位がプリチャージ電圧（ＶＣＣ／２）に保
持される。ＶＣＣは電源線の電位である。

【００５２】図５は、本発明の実施の形態に係る通常ブ
ロックのセンスアンプ及びその周辺の回路図を示してい
る。図５において、２７は、上側メモリ回路11Ｃと上側
メモリ回路11Ｄのビット線上に現れる電位（データ）を
読み出すセンスアンプである。センスアンプ２７は、ラ
ッチ回路と直列ＭＯＳトランジスタ回路から成り、ビッ
ト線とデータバスとを接続する位置に設けている ラッチ回路は、２個のｐ型の電界効果トランジスタＴP
1, ＴP2と、２個のｎ型の電界効果トランジスタＴN11,
ＴN12 から成る。トランジスタＴP1, ＴP2のソース
は、高電位の供給源（トランジスタＴP4のドレイン：Ｐ
ＳＡ）に接続し、トランジスタＴP1のドレインは、トラ
ンジスタＴN11 のドレインとトランジスタＴP2のゲート
に接続している。トランジスタＴP2のドレインは、トラ
ンジスタＴN12 のドレインとトランジスタＴP1のゲート
に接続している。

【００５３】トランジスタＴN11,ＴN12 のソースは、低
電位の供給源（トランジスタＴN18のソース：ＮＳＡ）
に接続し、トランジスタＴN11 のドレインは、トランジ
スタＴN14 のソースと非反転ビット線とに接続してい
る。トランジスタＴN12 のドレインは、トランジスタＴ
N15 のソースと反転ビット線とに接続している。直列Ｍ
ＯＳトランジスタ回路は、トランジスタＴN13,ＴN14 と
トランジスタＴN15,ＴN16 から成り、スイッチ回路の一
例である。トランジスタＴN13 のドレインはデータバス
（グローバルなビット線）Ｄに接続し、そのソースはト
ランジスタＴN14 のドレインに接続している。トランジ
スタＴN16 のドレインはデータバス（Ｄバー：上線を省
略する）に接続し、そのソースはトランジスタＴN15 の
ドレインに接続している。各トランジスタＴN13 〜ＴN1
6 のゲートはセンスアンプ駆動回路に接続する（本発明
の第３のＤＲＡＭ）。

【００５４】３１はセンスアンプ駆動回路である。セン
スアンプ駆動回路３１は、３個の２入力ＮＡＮＤ回路30
1 〜303 と、１個の２入力ＮＡＮＤ回路304 と、１６個
のインバータ305 〜320 と、２個のｐ型の電界効果トラ
ンジスタＴP3, ＴP4と、３個のｎ型の電界効果トランジ
スタＴN17 〜ＴN19 から成る。２入力ＮＡＮＤ回路301
は３ビットのアドレスＸ９〜Ｘ11をプリデコード信号の
遅延信号に基づいてデコードし、ゲート制御信号を出力
する。このゲート制御信号は、トランジスタＴP3のゲー
トに供給する。２入力ＮＡＮＤ回路302 は、読出し許可
信号に基づいて非反転アドレスＹ０をデコードし、セン
スアンプ２７のトランジスタＴN14 , ＴN15 にゲート制
御信号を出力する。２入力ＮＡＮＤ回路303 は、読出し
許可信号に基づいて反転アドレスＹ０をデコードし、隣
の列のセンスアンプにゲート制御信号を出力する。

【００５５】３入力ＮＡＮＤ回路304 は、３ビットのア
ドレスＸ９〜Ｘ11の遅延信号のエッジを検出してプリデ
コード信号（ＰＲＥ）を出力する。プリデコード信号
は、上側ビット線デコーダ２９や下側ビット線デコーダ
３２に出力される。各インバータ305 〜312 は３ビット
のアドレスＸ９〜Ｘ11の遅延信号を生成し、インバータ
313 はプリデコード信号を遅延し、インバータ314 は、
２入力ＮＡＮＤ回路302 の出力信号を遅延し、インバー
タ315 は、２入力ＮＡＮＤ回路303の出力信号を遅延す
る。

【００５６】トランジスタＴP3とインバータ316, 317は
読出し許可信号の入力ラッチ回路を構成する。トランジ
スタＴP3のソースは電源線ＶCCに接続し、そのドレイン
は、読出し許可信号の伝送線を介して検出回路26Ａや26
Ｂに接続する。インバータ316, 317はラッチ回路を構成
する。また、トランジスタＴP4と、トランジスタＴN17
〜ＴN19 と、インバータ318〜320 は、センスアンプ駆
動バッファを構成する。トランジスタＴP4のソースは電
源線ＶCCに接続し、そのドレインは、トランジスタＴN1
7 のドレインに接続する。トランジスタＴP4のドレイン
出力（ＰＳＡ）は、センスアンプ２７のトランジスタＴ
P1, ＴP2のソースに出力する。トランジスタＴP4のゲー
トはインバータ318を介して、インバータ316 （ラッチ
回路）の出力に接続する。

【００５７】トランジスタＴN17 のソースは、トランジ
スタＴN18 のドレインに接続し、トランジスタＴN17 の
ゲートは、トランジスタＴN18 のゲートに接続する。そ
して、これらゲートはインバータ 319及び320 を介して
プリデコード信号の供給源（インバータ313 の出力）に
接続する。トランジスタＴN17 のソース出力は、プリチ
ャージ電圧ＶＰＲ（ＶＣＣ／２）となる。

【００５８】トランジスタＴN18 のソースは、トランジ
スタＴN19 のドレインに接続し、トランジスタＴN19 の
ソースは接地線ＧNDに接続する。トランジスタＴN18 の
ソース出力（ＮＳＡ）は、センスアンプ２７のトランジ
スタＴN11,ＴN12 のソースに出力する。そして、トラン
ジスタＴN19 のゲートに、ラッチした読出し許可信号を
供給する。

【００５９】センスアンプ駆動バッファの機能は、読出
し許可信号が「Ｌ」レベルになると、プリチャージ電圧
ＶＰＲをセンスアンプ２７に出力し、読出し許可信号が
「Ｈ」レベルになると、プリチャージ電圧ＶＰＲをセン
スアンプ２７に出力しない。図６は、本発明の実施の形
態に係るＤＲＡＭの下側ビット線選択回路とその周辺の
回路図を示している。図６において、３２は、下側ビッ
ト線デコーダであり、下側メモリ回路11Ｄのビット線選
択信号をデコードする回路である。デコーダ３２は、２
つの２入力ＮＡＮＤ回路225, 226と、５個のインバータ
227 〜231 から成る。２入力ＮＡＮＤ回路225 は、プリ
デコード信号（ＰＲＥ）に基づいてアドレスＸ８をデコ
ードし、下側ビット線選択信号（ＵＢＬＴ）を出力する
回路である。２入力ＮＡＮＤ回路226 は、反転プリデコ
ード信号（ＰＲＥ：上線を省略する）に基づいてアドレ
スＸ８バー（上線を省略する）をデコードし、下側ビッ
ト線プリチャージ信号（ＤＢＥＱ）を出力する回路であ
る。

【００６０】インバータ227 はプリデコード信号を遅延
する回路である。各インバータ228,229は、下側ビット
線選択信号を遅延する回路である。各インバータ230,
231は下側ビット線プリチャージ信号を遅延する回路で
ある。３３は、下側ビット線選択回路であり、下側メモ
リ回路11Ｄのビット線を選択する回路である。選択回路
３３は、５個のｎ型の電界効果トランジスタＴN20 〜Ｔ
N24 から成る。

【００６１】トランジスタＴN20 , ＴN21 は、下側ビッ
ト線の選択回路を構成する。各トランジスタＴN20 , Ｔ
N21 のゲートは下側ビット線選択信号（ＤＢＬＴ）の供
給線（インバータ229 の出力）に接続する。トランジス
タＴN20 のソースは非反転ビット線に接続し、そのドレ
インはセンスアンプ２７に接続する。トランジスタＴN2
1 のソースは反転ビット線に接続し、そのドレインはセ
ンスアンプ２７に接続する。

【００６２】トランジスタＴN22 〜ＴN24 は、下側ビッ
ト線の短絡回路を構成する。各トランジスタＴN22 〜Ｔ
N24 のゲートは下側ビット線プリチャージ信号（ＤＢＥ
Ｑ）の供給線（インバータ231 の出力）に接続する。ト
ランジスタＴN22 のソースはビット線に接続し、そのド
レインはプリチャージ電圧源（ＶＰＲ）に接続する。ト
ランジスタＴN23 のソースは非反転ビット線（ＢＬ）に
接続し、そのドレインは反転ビット線（ＢＬバー：上線
を省略する）に接続する。トランジスタＴN24のソース
は反転ビット線に接続し、そのドレインはプリチャージ
電圧源（ＶＰＲ）に接続する。下側ビット線の短絡回路
の機能は、下ビット線プリチャージ信号が「Ｈ」レベル
になると、各トランジスタＴN22 〜ＴN24 がオンするの
で、非反転・反転ビット線がショートされ、下側ビット
線の電位がプリチャージ電圧（ＶＣＣ／２）に保持され
る。ＶＣＣは電源線の電位である。

【００６３】２１は下側ロウデコーダであり、11Ｄは下
側メモリ回路である。26Ｂは下側ロウデコーダ２１から
出力されたワード線選択信号を検出する検出回路であ
る。検出回路26Ｂは、下側メモリ回路11Ｄのメモリセル
が選択されたか否かを示す読出し許可信号（ＳＡＥＮ）
をセンスアンプ駆動回路３１に出力する。これらによ
り、通常のメモリセルブロック＃１〜＃６４を構成す
る。次に、冗長ブロック２０について、図７〜図１３を
参照しながら説明をする。

【００６４】本発明に係る冗長ブロック＃０は、基本的
に、通常のメモリセルブロックの内部構成と同様であ
る。通常のメモリセルブロックと異なるのは、冗長ブロ
ック＃０では、上側冗長ロウデコーダ４２や下側ロウデ
コーダ４１内に、ワード線選択プログラム回路４３が設
けられている点である。ワード線選択プログラム回路４
３は第２のプログラム手段の一例である。

【００６５】図７は、本発明の実施の形態に係る冗長ブ
ロックのメモリセルと、その周辺の回路図を示してい
る。なお、説明の都合上、ローカルな２本のワード線に
接続された冗長メモリセルの場合について説明をする。
図７において、20Ａは上側冗長メモリ回路であり、ワー
ド線（ＷＬ）とビット線（ＢＬ）とに接続した冗長メモ
リセル４Ａから成る。

【００６６】冗長メモリセル４Ａは、転送トランジスタ
Ｔと容量Ｃから成る。トランジスタＴはｎ型の電界効果
トランジスタから成る。ワード線はトランジスタＴのゲ
ートに接続し、ビット線は、トランジスタＴのドレイン
に接続する。容量Ｃは不図示の蓄積電極と誘電体膜と対
向電極から成る。容量Ｃの一端は、トランジスタＴのソ
ースに接続し、他端は接地線ＧNDに接続する。上側冗長
メモリ回路20Ａは、上側冗長ビット線選択回路５０と、
検出回路46Ａと、上側冗長ロウデコーダ４２とに接続す
る。

【００６７】上側冗長ロウデコーダ４２は、ワード線選
択プログラム回路４３と、４つの２入力ＮＡＮＤ回路40
1 〜404 と、４個のインバータ405 〜408 から成る。ワ
ード線選択プログラム回路４３は、アドレスデコーダ
と、スイッチ回路と、ヒューズ回路から成る。これらに
ついては、図８〜図10において説明する。また、２入力
ＮＡＮＤ回路401 及び402 は、３ビットのアドレスＸ
０，Ｘ１，Ｘ８をデコードして、上側冗長ビット線に接
続された冗長メモリセル４Ａを選択するためのブロック
選択信号を出力する。２入力ＮＡＮＤ回路403 はブロッ
ク選択信号に基づいて、ワード線選択プログラム回路４
３からのワード線選択信号を検出回路46Ａとワード線Ｗ
Ｌ１に出力する（ワード線ラッチ回路）。２入力ＮＡＮ
Ｄ回路404 はブロック選択信号に基づいて、ワード線選
択プログラム回路４３からのワード線選択信号を検出回
路46Ａとワード線ＷＬ２に出力する。各インバータ405,
406 は、ブロック選択信号を反転する回路であり、イ
ンバータ407,408 は、ワード線選択信号を反転する回路
である。

【００６８】検出回路46Ａは、第２の検出回路の一部を
構成する。検出回路46Ａは、ｎ型の電界効果トランジス
タＴN41 及びＴN42 から成る。トランジスタＴN41 のド
レインは、冗長読出し許可信号（冗長センスアンプイネ
ーブル信号：ＳＡＥＮ）を転送する信号線に接続し、そ
のソースは接地線ＧNDに接続し、そのゲートをワード線
ＷＬ１に接続する。

【００６９】トランジスタＴN41 はワード線ＷＬ１が選
択される、すなわち、トランジスタＴN41 のゲートが
「Ｈ」（ハイ）レベルに成るとＯＮする。この結果、ト
ランジスタＴN41 は、接地線ＧNDの電位「Ｌ」（ロー）
レベルを冗長読出し許可信号として冗長センスアンプ駆
動回路５１に出力する。同様に、ワード線ＷＬ２が選択
されると、トランジスタＴN42 のゲートが「Ｈ」（ハ
イ）レベルに成り、トランジスタＴN42 がＯＮするの
で、接地線ＧNDの電位「Ｌ」（ロー）レベルを冗長読出
し許可信号として冗長センスアンプ駆動回路５１に出力
する。

【００７０】図８は、ワード線選択プログラム回路の内
部構成図（その１）を示している。図８において、４４
は、相補性の３ビットのアドレスＸ２，Ｘ３，Ｘ４をデ
コードして８つのワード線選択信号Ｓ１〜Ｓ８を出力す
るアドレスデコーダである。アドレスデコーダ４４は、
８つの３入力ＮＡＮＤ回路409 〜416 と、８つのインバ
ータ 417〜424 から成る。

【００７１】ＮＡＮＤ回路409 は、アドレスＸ２，Ｘ
３，Ｘ４をデコードしてワード線選択信号Ｓ１を出力す
る。ＮＡＮＤ回路410 は、アドレスＸ２バー（上線を省
略する），Ｘ３，Ｘ４をデコードしてワード線選択信号
Ｓ２を出力する。ＮＡＮＤ回路411 は、アドレスＸ２，
Ｘ３バー（上線を省略する），Ｘ４をデコードしてワー
ド線選択信号Ｓ３を出力する。ＮＡＮＤ回路412 は、ア
ドレスＸ２バー（上線を省略する），Ｘ３バー（上線を
省略する），Ｘ４をデコードしてワード線選択信号Ｓ４
を出力する。

【００７２】ＮＡＮＤ回路413 は、Ｘ２, アドレスＸ
３，Ｘ４バー（上線を省略する）をデコードしてワード
線選択信号Ｓ５を出力する。ＮＡＮＤ回路414 は、Ｘ２
バー（上線を省略する）, アドレスＸ３，Ｘ４バー（上
線を省略する）をデコードしてワード線選択信号Ｓ６を
出力する。ＮＡＮＤ回路415 は、Ｘ２, アドレスＸ３バ
ー（上線を省略する），Ｘ４バー（上線を省略する）を
デコードしてワード線選択信号Ｓ７を出力する。ＮＡＮ
Ｄ回路416 は、Ｘ２バー（上線を省略する）, アドレス
Ｘ３バー（上線を省略する），Ｘ４バー（上線を省略す
る）をデコードしてワード線選択信号Ｓ８を出力する。
各信号Ｓ１〜Ｓ８はスイッチ回路４８に出力される。

【００７３】図９は、ワード線選択プログラム回路の内
部構成図（その２）を示している。図９において、４５
は、相補性の３ビットのアドレスＸ５，Ｘ６，Ｘ７をデ
コードして８つのワード線選択信号Ｓ９〜Ｓ16を出力す
るアドレスデコーダである。アドレスデコーダ４５は、
８つの３入力ＮＡＮＤ回路425 〜432 と、８つのインバ
ータ 433〜440 から成る。

【００７４】ＮＡＮＤ回路425 は、アドレスＸ５，Ｘ
６，Ｘ７をデコードしてワード線選択信号Ｓ９を出力す
る。ＮＡＮＤ回路426 は、アドレスＸ５バー（上線を省
略する），Ｘ６，Ｘ７をデコードしてワード線選択信号
Ｓ10を出力する。ＮＡＮＤ回路427 は、アドレスＸ５，
Ｘ６バー（上線を省略する），Ｘ７をデコードしてワー
ド線選択信号Ｓ11を出力する。ＮＡＮＤ回路428 は、ア
ドレスＸ５バー（上線を省略する），Ｘ６バー（上線を
省略する），Ｘ７をデコードしてワード線選択信号Ｓ12
を出力する。

【００７５】ＮＡＮＤ回路429 は、Ｘ５, アドレスＸ
６，Ｘ７バー（上線を省略する）をデコードしてワード
線選択信号Ｓ13を出力する。ＮＡＮＤ回路430 は、Ｘ５
バー（上線を省略する）, アドレスＸ６，Ｘ７バー（上
線を省略する）をデコードしてワード線選択信号Ｓ14を
出力する。ＮＡＮＤ回路431 は、Ｘ５, アドレスＸ６バ
ー（上線を省略する），Ｘ７バー（上線を省略する）を
デコードしてワード線選択信号Ｓ15を出力する。ＮＡＮ
Ｄ回路432 は、Ｘ５バー（上線を省略する）, アドレス
Ｘ６バー（上線を省略する），Ｘ７バー（上線を省略す
る）をデコードしてワード線選択信号Ｓ16を出力する。
各信号Ｓ９〜Ｓ16はスイッチ回路４８に出力される。

【００７６】図１０は、ワード線選択プログラム回路の
内部構成図（その３）を示している。図１０において、
４８は、８つのワード線選択信号Ｓ１〜Ｓ８と、８つの
ワード線選択信号Ｓ９〜Ｓ16を組み合わせて６４通りの
ワード線選択信号から１つのワード線選択信号を冗長メ
モリセル４Ａと検出回路46Ａ又は46Ｂに出力するスイッ
チ回路である。スイッチ回路４８は、１６個のスイッチ
ＳＷ１〜ＳＷ16と、２入力ＮＡＮＤ回路441 とインバー
タ 442から成る。

【００７７】各スイッチＳＷ１〜ＳＷ16は、ｎ型の電界
効果トランジスタから成り、通常のメモリセルブロック
＃１〜＃６４に不良が生じた場合にプログラムする。ス
イッチＳＷ１〜ＳＷ８のプログラムは、図１０の破線円
内図に示すように、ＰＲＯＭ−１により行う。ＰＲＯＭ
−１は、電源線ＶCCに接続されたヒューズ回路Ｆから成
る。例えば、スイッチＳＷ１をオンして、他のスイッチ
ＳＷ２〜ＳＷ16をオフする場合には、スイッチＳＷ１に
接続したヒューズ回路Ｆの導通を維持して他のヒューズ
回路Ｆを全て溶断する。これにより、スイッチＳＷ１が
ＯＮするので、ワード線選択信号Ｓ１をインバータ442
に出力することができる。なお、スイッチＳＷ９〜ＳＷ
16のプログラムは、ＰＲＯＭ−２により行う。

【００７８】２入力ＮＡＮＤ回路441 は８つのワード線
選択信号Ｓ１〜Ｓ８から選ばれた信号と、８つのワード
線選択信号Ｓ９〜Ｓ16から選ばれた信号とをデコードし
て１つのワード線選択信号を出力する。インバータ 442
はＮＡＮＤ回路441 の出力信号を反転して、そのワード
線選択信号を冗長メモリセル４Ａ、検出回路46Ａ及び46
Ｂに出力する。

【００７９】図１１は、本発明の実施の形態に係る冗長
ブロックの上側冗長ビット線選択回路とその周辺の回路
図を示している。図１１において、４９は、上側冗長ビ
ット線デコーダであり、上側冗長メモリ回路20Ａのビッ
ト線選択信号をデコードする回路である。デコーダ４９
は、２つの２入力ＮＡＮＤ回路443, 444と、１つの３入
力ＮＡＮＤ回路445 と、１つの２入力ＮＯＲ回路446
と、７個のインバータ447 〜453 から成る。

【００８０】２入力ＮＡＮＤ回路443 は、反転プリデコ
ード信号（ＰＲＥ：上線を省略する）に基づいてアドレ
スＸ８をデコードし、上側冗長ビット線プリチャージ信
号（ＵＢＥＱ）を出力する回路である。２入力ＮＡＮＤ
回路444 は、反転プリデコード信号（ＰＲＥ：上線を省
略する）に基づいてアドレスＸ８バー（上線を省略す
る）をデコードし、上側冗長ビット線選択信号（ＵＢＬ
Ｔ）を出力する回路である。

【００８１】３入力ＮＡＮＤ回路445 は非反転プリデコ
ード信号と、反転プリデコード信号（ＰＲＥ：上線を省
略する）に基づいてアドレスＸ８をデコードし、上側冗
長ワード線制御信号を出力する。上側冗長ワード線制御
信号は上側冗長ロウデコーダ４２に出力される。２入力
ＮＯＲ回路446 は非反転プリデコード信号と、反転プリ
デコード信号（ＰＲＥ：上線を省略する）に基づいて冗
長ビット線共通プリチャージ信号（ＵＢＥＱ）を出力す
る回路である。

【００８２】各インバータ447, 448 は、上側冗長ビッ
ト線プリチャージ信号を遅延する回路である。インバー
タ449, 450 は、上側冗長ビット線選択信号を遅延する
回路である。インバータ451 はプリデコード信号を反転
する。５０は、上側冗長ビット線選択回路であり、上側
冗長メモリ回路20Ａのビット線を選択する回路である。
選択回路５０は、７個のｎ型の電界効果トランジスタＴ
N43 〜ＴN50 から成る。トランジスタＴN43 〜ＴN45
は、上側冗長ビット線の短絡回路を構成する。各トラン
ジスタＴN43 〜ＴN45 のゲートは上側冗長ビット線プリ
チャージ信号（ＵＢＥＱ）の供給線（インバータ448 の
出力）に接続する。トランジスタＴN43 のソースはビッ
ト線に接続し、そのドレインはプリチャージ電圧源（Ｖ
ＰＲ）に接続する。トランジスタＴN44 のソースは非反
転ビット線（ＢＬ）に接続し、そのドレインは反転ビッ
ト線（ＢＬバー：上線を省略する）に接続する。トラン
ジスタＴN45 のソースは反転ビット線に接続し、そのド
レインはプリチャージ電圧源（ＶＰＲ）に接続する。上
側冗長ビット線の短絡回路の機能は、上側冗長ビット線
プリチャージ信号が「Ｈ」レベルになると、各トランジ
スタＴN43 〜ＴN45 がオンするので、非反転・反転ビッ
ト線がショートされ、上側冗長ビット線の電位がプリチ
ャージ電圧（ＶＣＣ／２）に保持される。ＶＣＣは電源
線の電位である。

【００８３】トランジスタＴN46,ＴN47 は、上側冗長ビ
ット線の選択回路を構成する。各トランジスタＴN46,Ｔ
N47 のゲートはビット線選択信号（ＵＢＬＴ）の供給線
（インバータ450 の出力）に接続する。トランジスタＴ
N46 のソースは非反転ビット線に接続し、そのドレイン
は冗長センスアンプ４７に接続する。トランジスタＴN4
7 のソースは反転ビット線に接続し、そのドレインは冗
長センスアンプ４７に接続する。この選択回路は、ビッ
ト線選択信号が「Ｈ」レベルになると、トランジスタＴ
N46 ，ＴN47 がオンし、上側冗長ビット線と冗長センス
アンプ４７とを接続する。

【００８４】トランジスタＴN48 〜ＴN50 は、冗長コモ
ン短絡回路を構成する。各トランジスタＴN48 〜ＴN50
のゲートは共通プリチャージ信号（ＣＢＥＱ）の供給線
（インバータ453 の出力）に接続する。トランジスタＴ
N48 のソースはビット線に接続し、そのドレインはプリ
チャージ電圧源（ＶＰＲ）に接続する。トランジスタＴ
N49 のソースは非反転ビット線（ＢＬ）に接続し、その
ドレインは反転ビット線（ＢＬバー：上線を省略する）
に接続する。トランジスタＴN50 のソースは反転ビット
線に接続し、そのドレインはプリチャージ電圧源（ＶＰ
Ｒ）に接続する。冗長コモン短絡回路の機能は、共通プ
リチャージ信号が「Ｈ」レベルになると、各トランジス
タＴN48 〜ＴN50 がオンするので、非反転・反転ビット
線がショートされ、ビット線の電位がプリチャージ電圧
（ＶＣＣ／２）に保持される。ＶＣＣは電源線の電位で
ある。

【００８５】図１２は、本発明の実施の形態に係る冗長
ブロックの冗長センスアンプ及びその周辺の回路図を示
している。図１２において、４７は、上側冗長メモリ回
路20Ａと上側冗長メモリ回路20Ｂのビット線上に現れる
電位（データ）を読み出す冗長センスアンプであり、第
２のセンスアンプの一例である。冗長センスアンプ４７
は、ラッチ回路と直列ＭＯＳトランジスタ回路から成
る。

【００８６】ラッチ回路は、２個のｐ型の電界効果トラ
ンジスタＴP41,ＴP42 と、２個のｎ型の電界効果トラン
ジスタＴN51, ＴN52 から成る。トランジスタＴP41,Ｔ
P42のソースは、高電位の供給源( トランジスタＴP44
のドレイン：ＰＳＡ）に接続され、トランジスタＴP41
のドレインは、トランジスタＴN51 のドレインとトラン
ジスタＴP42 のゲートに接続されている。トランジスタ
ＴP42 のドレインは、トランジスタＴN52 のドレインと
トランジスタＴP41 のゲートに接続されている。

【００８７】トランジスタＴN51,ＴN52 のソースは、低
電位の供給源（トランジスタＴN58のソース：ＮＳＡ）
に接続され、トランジスタＴN51 のドレインは、トラン
ジスタＴN54 のソースと非反転ビット線とに接続されて
いる。トランジスタＴN52 のドレインは、トランジスタ
ＴN55 のソースと反転ビット線とに接続されている。直
列ＭＯＳトランジスタ回路は、トランジスタＴN53,ＴN5
4 とトランジスタＴN55,ＴN56 から成る。トランジスタ
ＴN53 のドレインはデータバス（グローバルなビット
線）Ｄに接続され、そのソースはトランジスタＴN54 の
ドレインに接続されている。トランジスタＴN56 のドレ
インはデータバス（Ｄバー：上線を省略する）に接続さ
れ、そのソースはトランジスタＴN55 のドレインに接続
されている。各トランジスタＴN53 〜ＴN56 のゲートは
冗長センスアンプ駆動回路に接続されている。

【００８８】５１は冗長センスアンプ駆動回路である。
冗長センスアンプ駆動回路５１は、４個の２入力ＮＡＮ
Ｄ回路501 〜503 ,521と、１個の３入力ＮＡＮＤ回路50
4 と、２１個のインバータ505 〜520 , 522 〜526 と、
２個のｐ型の電界効果トランジスタＴP43,ＴP44 と、３
個のｎ型の電界効果トランジスタＴN57 〜ＴN59 から成
る。

【００８９】２入力ＮＡＮＤ回路501 は３ビットのアド
レスＸ９〜Ｘ11をプリデコード信号に基づいてデコード
し、ゲート制御信号を出力する。このゲート制御信号
は、インバータ505 〜509 を介して遅延しトランジスタ
ＴP43 のゲートに供給する。２入力ＮＡＮＤ回路502
は、読出し許可信号に基づいて非反転アドレスＹ０をデ
コードし、冗長センスアンプ４７のトランジスタＴN54
, ＴN55 にゲート制御信号を出力する。２入力ＮＡＮ
Ｄ回路503 は、読出し許可信号に基づいて反転アドレス
Ｙ０をデコードし、隣の列の冗長センスアンプにゲート
制御信号を出力する。

【００９０】３入力ＮＡＮＤ回路504 は、４ビットのア
ドレスＸ９〜Ｘ11をデコードした遅延信号と、プリデコ
ード信号（ＰＲＥ）に基づいてアドレスＸ８をデコード
し下側冗長ワード線制御信号を出力する。下側冗長ワー
ド線制御信号は下側冗長ロウデコーダ４１に出力され
る。各インバータ505 〜517 はＮＡＮＤ回路501 の出力
信号を遅延する。インバータ518 はＮＡＮＤ回路502 の
出力信号を遅延する。インバータ519 はＮＡＮＤ回路50
3 の出力信号を遅延する。インバータ520 はＮＡＮＤ回
路504 の出力信号を遅延する。

【００９１】また、トランジスタＴP43 と、２入力ＮＡ
ＮＤ回路521 と、インバータ522 〜525 は、冗長読出し
許可信号の入力ラッチ回路を構成する。トランジスタＴ
P43のソースは電源線ＶCCに接続し、そのドレインは、
冗長読出し許可信号の伝送線を介して検出回路46Ａや46
Ｂに接続する。インバータ522 は冗長読出し許可信号を
遅延する。２入力ＮＡＮＤ回路521 は、インバータ522
の出力と、インバータ509 の出力（プリデコード信号）
とをデコードし、冗長読出し許可信号をラッチ回路に出
力する。インバータ524 と525 は、ラッチ回路を構成
し、ＮＡＮＤ回路521 の出力をラッチする。

【００９２】トランジスタＴP44 と、トランジスタＴN5
7 〜ＴN59 と、インバータ526 は冗長センスアンプ駆動
バッファを構成する。トランジスタＴP44 のソースは電
源線ＶCCに接続し、そのドレインは、トランジスタＴN5
7 のドレインに接続する。トランジスタＴP44 のドレイ
ン出力（ＰＳＡ）は、冗長センスアンプ４７のトランジ
スタＴP41,ＴP42 のソースに出力する。トランジスタＴ
P44 のゲートは、トランジスタＴN57 のゲートとＴN58
のゲートに接続し、これらのゲートはインバータ 526を
介して、インバータ525 （ラッチ回路）の出力に接続す
る。

【００９３】トランジスタＴN57 のソースは、トランジ
スタＴN58 のドレインに接続する。トランジスタＴN57
のソース出力は、プリチャージ電圧ＶＰＲ（ＶＣＣ／
２）となる。トランジスタＴN58 のソースは、トランジ
スタＴN59 のドレインに接続し、トランジスタＴN59 の
ソースは接地線ＧNDに接続する。トランジスタＴN58 の
ソース出力（ＮＳＡ）は、冗長センスアンプ４７のトラ
ンジスタＴN51,ＴN52 のソースに出力する。そして、ト
ランジスタＴN59 のゲートに、ラッチした冗長読出し許
可信号を供給する。

【００９４】冗長センスアンプ駆動バッファの機能は、
読出し許可信号が「Ｌ」レベルになると、プリチャージ
電位ＶＰＲを冗長センスアンプ４７に出力し、読出し許
可信号が「Ｈ」レベルになると、プリチャージ電位ＶＰ
Ｒを冗長センスアンプ４７に出力させないことができ
る。図１３は、本発明の実施の形態に係る冗長ブロック
の下側冗長ビット線選択回路とその周辺の回路図を示し
ている。図１３において、５２は、下側冗長ビット線デ
コーダであり、下側冗長メモリ回路20Ｂのビット線選択
信号をデコードする回路である。デコーダ５２は、２つ
の２入力ＮＡＮＤ回路443, 444と、４個のインバータ44
5 〜448 から成る。２入力ＮＡＮＤ回路443 は、プリデ
コード信号（ＰＲＥ）に基づいてアドレスＸ８をデコー
ドし、下側冗長ビット線選択信号（ＤＢＬＴ）を出力す
る。２入力ＮＡＮＤ回路444 は、反転プリデコード信号
（ＰＲＥ：上線を省略する）に基づいてアドレスＸ８バ
ー（上線を省略する）をデコードし、下側冗長ビット線
プリチャージ信号（ＤＢＥＱ）を出力する。

【００９５】各インバータ445, 446は、下側冗長ビット
線選択信号を遅延する回路である。各インバータ447, 4
48は下側冗長ビット線プリチャージ信号を遅延する回路
である。５３は、下側冗長ビット線選択回路であり、下
側冗長メモリ回路20Ｂのビット線を選択する。選択回路
５３は、５個のｎ型の電界効果トランジスタＴN60 〜Ｔ
N64 から成る。

【００９６】トランジスタＴN60 , ＴN61 は、下側冗長
ビット線の選択回路を構成する。各トランジスタＴN60
, ＴN61 のゲートはビット線選択信号（ＤＢＬＴ）の
供給線（インバータ446 の出力）に接続する。トランジ
スタＴN60 のソースは非反転ビット線に接続し、そのド
レインは冗長センスアンプ４７に接続する。トランジス
タＴN61 のソースは反転ビット線に接続し、そのドレイ
ンは冗長センスアンプ４７に接続する。

【００９７】トランジスタＴN62 〜ＴN64 は、下側冗長
ビット線の短絡回路を構成する。各トランジスタＴN62
〜ＴN64 のゲートは下側冗長ビット線プリチャージ信号
（ＤＢＥＱ）の供給線（インバータ447 の出力）に接続
する。トランジスタＴN62 のソースはビット線に接続
し、そのドレインはプリチャージ電圧源（ＶＰＲ）に接
続する。トランジスタＴN63 のソースは非反転ビット線
（ＢＬ）に接続し、そのドレインは反転ビット線（ＢＬ
バー：上線を省略する）に接続する。トランジスタＴN6
4 のソースは反転ビット線に接続し、そのドレインはプ
リチャージ電圧源（ＶＰＲ）に接続する。

【００９８】下側冗長ビット線の短絡回路の機能は、下
側ビット線プリチャージ信号が「Ｈ」レベルになると、
各トランジスタＴN62 〜ＴN64 がオンするので、非反転
・反転ビット線がショートされ、下側冗長ビット線の電
位がプリチャージ電圧（ＶＣＣ／２）に保持される。Ｖ
ＣＣは電源線の電位である。４１は下側冗長ロウデコー
ダであり、20Ｂは下側冗長メモリ回路である。46Ｂは下
側冗長ロウデコーダ４１から出力されたワード線選択信
号を検出する検出回路であり、第２の検出回路の一部で
ある。検出回路46Ｂは、下側冗長メモリ回路20Ｂの冗長
メモリセルが選択されたか否かを示す冗長読出し許可信
号（ＳＡＥＮ）を冗長センスアンプ駆動回路５１に出力
する。これらにより、冗長ブロック＃０を構成する。

【００９９】次に、図１４を参照しながら、本発明の実
施の形態に係るブロック分割方式のＤＲＡＭの動作を説
明する。例えば、各ブロック＃１〜＃６４のメモリセル
４が全て良好で、各ブロック＃１〜＃６４のヒューズ回
路201 がオン（導通維持）されている場合の動作を説明
する。図１４は、下側メモリセルを読出してから、プリ
チャージ期間に入り、その後、上側メモリセルを読み出
すタイミングチャートを示している。図１４において、
下側メモリセルの読出しが終了すると、でプリチャー
ジ期間に入り、プリデコード信号（ＰＲＥ）が「Ｈ」レ
ベルから「Ｌ」レベルに移る。このときで、ワード線
選択信号も「Ｈ」レベルから「Ｌ」レベルに移る。これ
により、検出回路26Ａや26Ｂは、ワード線（ＷＬ）が１
本も選択されていない状態なので、で、「Ｈ」レベル
の読出し許可信号（ＳＡＥＮ）をセンスアンプ駆動回路
３１に出力する。そして、駆動回路３１は、で駆動電
圧（ＰＳＡ）をセンスアンプ２７に供給しないので、セ
ンスアンプ２７は動作しない。

【０１００】なお、プリチャージ期間中に、で「Ｈ」
レベルの上側ビット線選択信号（ＵＢＬＴ）を上側ビッ
ト線選択回路３０に出力する。そして、上側ビット線選
択回路３０は、上側ビット線とセンスアンプ２７とを接
続する。また、で、下側ビット線デコーダ３２は、下
側ビット線選択回路３３にビット線プリチャージ信号
（ＤＢＥＱ）を出力する。ビット線選択回路３３は下側
ビット線をショートして、下側ビット線にプリチャージ
電圧（ＶＣＣ／２）を印加する。で上側ビット線デコ
ーダ２９はビット線にプリチャージ電圧（ＶＰＲ）を印
加する。

【０１０１】プリチャージ期間の終わりに、で、アド
レスＸ０〜Ｘ11が確定すると、上側メモリセルの読出期
間のでプリデコード信号（ＰＲＥ）が「Ｌ」レベルか
ら「Ｈ」レベルに移る。このとき読出し期間ので、上
側ビット線デコーダ２９はビット線へのプリチャージ電
圧の印加を止める。そして、で、上側ビット線デコー
ダ２９は、上側ビット線選択回路３０へのビット線プリ
チャージ信号（ＵＢＥＱ）を「Ｈ」レベルから「Ｌ」レ
ベルにする。そして、で、下側ビット線デコーダ３２
は、下側ビット線選択回路３３へのビット線選択信号
（ＤＢＬＴ）を「Ｈ」レベルから「Ｌ」レベルにする。
これにより、下側ビット線とセンスアンプ２７とが分離
される。

【０１０２】次に、で、ワード選択信号が「Ｌ」レベ
ルから「Ｈ」レベルに移る。この際に、各メモリセルブ
ロック＃１〜＃６４の上側ロウデコーダ２１は、メモリ
セル４を選択するためのアドレスをデコードする。デコ
ーダ２２はグローバル・ロウ・コントローラ１２により
出力制御されている。そして、デコーダ２２がアドレス
をデコードすると、デコーダ２２からのワード線選択信
号は、例えば、ヒューズ回路201 を介在してデコーダ２
２から検出回路26Ａと上側メモリ回路11Ｃのメモリセル
４へ出力される。また、検出回路26Ａや26Ｂは、ワード
線選択信号を検出する。そして、ワード線選択信号が所
定レベルに立ち上がると、検出回路26Ａや26Ｂは、
で、ワード線が選択されたことを示す「Ｌ」レベルの読
出し許可信号をセンスアンプ２７に出力する。このとき
は、ワード線が選択されている状態なので、「Ｌ」レベ
ルの読出し許可信号を入力したセンスアンプ駆動回路３
１は、で、駆動電圧（ＰＳＡ）をセンスアンプ２７に
供給する。この結果、センスアンプ２７が動作するよう
になる。これにより、センスアンプ２７は、メモリセル
４から出力されたビット線上のデータを読み出す。

【０１０３】なお、メモリセルブロック＃１〜＃６４が
全て良好で、各メモリセルブロックのヒューズ回路201
がオン（導通維持）されている場合には、冗長ブロック
＃０のスイッチ回路４８はプログラムする必要がない。
この結果、冗長ブロック＃０は、メモリセル４を選択す
るためのアドレスをデコードしても、冗長ブロック＃０
のワード線選択プログラム回路４３のスイッチＳＷ１〜
ＳＷ16が全てオフされているので、このアドレスをデコ
ードしたワード線選択信号Ｓ１〜Ｓ16は、検出回路46Ａ
や46Ｂと冗長メモリセル４Ａに出力されない。

【０１０４】したがって、検出回路46Ａや46Ｂは、ワー
ド線選択信号を検出しない。この結果、検出回路46Ａや
46Ｂは、ワード線が１本も選択されていない状態を示す
「Ｈ」レベルの冗長読出し許可信号を冗長センスアンプ
駆動回路５１に出力する。駆動回路５１は、駆動電圧
（ＰＳＡ）を冗長センスアンプ４７に供給しない。この
ときは、冗長センスアンプ４７は、読出し動作をしな
い。

【０１０５】次に、あるメモリセルブロックのメモリセ
ルに不良が生じて、そのブロックのヒューズ回路201 が
オフ（ヒューズ溶断）されている場合の動作を説明す
る。予め、ワード線選択プログラム回路４３のＰＲＯＭ
−１やＰＲＯＭ−２をプログラムして、スイッチＳＷ１
〜ＳＷ16を選択し、不良を生じたメモリセル４を選択す
るワード線選択信号を得るようにして置く。

【０１０６】そして、冗長ブロック＃０のワード線選択
プログラム回路４３は、不良を生じたメモリセル４を選
択するためのアドレスをデコードする。すると、このア
ドレスをデコードしたワード線選択信号は、ワード線選
択プログラム回路４３から検出回路46Ａや46Ｂと冗長メ
モリセル４Ａへ出力される。検出回路46Ａや46Ｂは、ワ
ード線選択信号を検出する。そして、ワード線選択信号
が所定レベルに立ち上がると、検出回路46Ａや46Ｂは、
ワード線が選択されたことを示す「Ｌ」レベルの冗長読
出し許可信号を冗長センスアンプ駆動回路５１に出力す
る。駆動回路５１は駆動電圧（ＰＳＡ）をセンスアンプ
４７に供給する。このときは、センスアンプ４７は、冗
長ブロック＃０のワード線が選択されている状態なの
で、冗長メモリセルから出力されたビット線上のデータ
を読み出す。

【０１０７】なお、メモリセルブロックの、あるメモリ
セル４に不良を生じると、そのメモリセル４を分離する
ために、そのブロックのヒューズ回路201 をオフ（ヒュ
ーズ溶断）するようになる。また、そのメモリセルブロ
ックのデコーダ２１，２２は、メモリセルを選択するた
めにアドレスをデコードするが、ヒューズ回路201 がオ
フされているので、このアドレスをデコードしたワード
線選択信号は、検出回路26Ａや26Ｂとメモリセルに出力
されない。

【０１０８】したがって、この不良を生じたワード線を
選択するアドレスがメモリセルブロックのデコーダ２
１，２２に入力されても、検出回路26Ａや26Ｂは、ワー
ド線選択信号が検出できなくなる。この結果、検出回路
26Ａや26Ｂは、ワード線が１本も選択されていない状態
を示す「Ｈ」レベルの読出し許可信号をセンスアンプ駆
動回路３１に出力する。駆動回路３１は駆動電圧（ＰＳ
Ａ）をセンスアンプ２７に供給しない。このときはセン
スアンプ２７は、読出し動作をしない。

【０１０９】このように本発明の実施の形態に係るブロ
ック分割方式のＤＲＡＭでは、あるメモリセルブロック
のメモリセル４に不良が生じて冗長ブロック＃０の冗長
メモリセル４Ａの救済を受ける場合、メモリセルブロッ
クのセンスアンプ２７を動作させることなく、冗長ブロ
ック内の冗長センスアンプ４７を動作させることができ
る（第１及び第２のＤＲＡＭ）。

【０１１０】したがって、従来例のように各メモリセル
ブロックに冗長ラインを設ける必要がない。冗長メモリ
セル４Ａを１箇所にまとめることができる。１箇所にま
とめた冗長ブロック＃０は、メモリセルブロックの周辺
に配置することができる。また、本発明の冗長ブロック
＃０では、ワード線選択プログラム回路４３を設けてい
るので、どのメモリセルブロック内で生じた不良ライン
とも、冗長ブロック内の冗長ラインと置き換えることが
できる。

【０１１１】なお、本発明の実施の形態において、メモ
リセル４が不良を生じた場合、冗長ブロック＃０のＰＲ
ＯＭ−１及びＰＲＯＭ−２を介してスイッチＳＷ１〜Ｓ
Ｗ16の接続をプログラムすることにより、アドレスデコ
ーダ４４，４５から出力された１６個のワード線選択信
号Ｓ１〜Ｓ16の組合わせから、不良を生じたメモリセル
に代わる冗長メモリセル４Ａを選択するためのワード線
選択信号（６４通り）を選ぶことができる（第３のＤＲ
ＡＭ）。

【０１１２】本発明の実施の形態では、メモリセル４に
接続したビット線と、このビット線上のデータを転送す
るデータバスとを接続する位置にセンスアンプ２７が設
けれられ、このセンスアンプ２７に接続したビット線と
データバスとを直列ＭＯＳトランジスタ回路のトランジ
スタＴN13 〜ＴN16 により接続している。このため、ビ
ット線上のデータが確定した時点で、トランジスタＴN1
3 〜ＴN16 をオンすることにより、ビット線上のデータ
をデータバスに転送することができる（第４のＤＲＡ
Ｍ）。

【０１１３】本発明の実施の形態では、メモリセル４の
ワード線をグループ化したグローバル・ワード線（ＧＷ
Ｌ）を選択するためのワード線選択信号がデコーダ２
１，２２から出力されるので、メモリ容量が増加してメ
モリセルアレイの分割ブロック数が益々多くなっても、
デコーダ２１，２２の規模を小さく抑えることができ
る。なお、ローカルなワード線の電位は、ワード線ラッ
チ回路２８によってラッチできる（第５のＤＲＡＭ）。

【０１１４】また、全体のメモリセルアレイを４個のメ
モリバンクに分割し、かつ、１つのメモリバンクを更に
１６個に分割したメモリセルブロックとしても良い。さ
らに、１つのメモリバンクに対して冗長メモリブロック
（以下単に冗長ブロックという）を１つづつ配置しても
良い。メモリセルブロックは本発明の第２〜第４のＤＲ
ＡＭのメモリセルブロックから構成し、冗長ブロックは
第３〜第５のＤＲＡＭの冗長ブロックから構成する。

【０１１５】このようにすると、メモリ冗長回路を複雑
にすることなく、冗長動作を行うこと、及び、用意され
た冗長ライン分の不良ラインが救済できる。無駄な冗長
ラインをチンプ内に置かなくても済むので、非常にレイ
アウト効率が良い（第６のＤＲＡＭ）。

【０１１６】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置では、ワード線が選択されたか否かを検出す
ることによって、センスアンプを動作させること、又
は、センスアンプの動作を止めることができる。このた
め、メモリセルに不良が生じて冗長メモリセルの救済を
受ける場合、救済する側のセンスアンプを動作させて、
救済される側のセンスアンプの動作を止めることができ
る。

【０１１７】したがって、通常のメモリセルアレイ（救
済される側）と、冗長メモリセルアレイ（救済する側）
とをほぼ同じ内容の回路により構成すること、及び、冗
長メモリセルアレイを１箇所にまとめた半導体記憶装置
を提供することができる。本発明の装置では、メモリ冗
長回路を複雑にすることなく、冗長動作を行うこと、及
び、用意された冗長ライン分の不良ラインが救済でき
る。無駄な冗長ラインをチップ内に置かなくても済むの
で、非常にレイアウト効率が良い。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るブロック分割方式の
ＤＲＡＭの全体構成図である。

【図２】本発明の実施の形態に係るＤＲＡＭの１ブロッ
ク内のセル配置図である。

【図３】本発明の実施の形態に係るＤＲＡＭのメモリセ
ル及びその周辺の回路図である。

【図４】本発明の実施の形態に係るＤＲＡＭの上側ビッ
ト線選択回路及びその周辺の回路図である。

【図５】本発明の実施の形態に係る通常ブロックのセン
スアンプ及びその周辺の回路図である。

【図６】本発明の実施の形態に係るＤＲＡＭの下側ビッ
ト線選択回路及びその周辺の回路図である。

【図７】本発明の実施の形態に係る冗長ブロックのメモ
リセル及びその周辺の回路図である。

【図８】本発明の実施の形態に係る冗長ブロックのワー
ド線選択プログラム回路の構成図（その１）である。

【図９】本発明の実施の形態に係る冗長ブロックのワー
ド線選択プログラム回路の構成図（その２）である。

【図１０】本発明の実施の形態に係る冗長ブロックのワ
ード線選択プログラム回路の構成図（その３）である。

【図１１】本発明の実施の形態に係る冗長ブロックの上
側ビット線選択回路及びその周辺の回路図である。

【図１２】本発明の実施の形態に係る冗長ブロックのセ
ンスアンプ及びその周辺の回路図である。

【図１３】本発明の実施の形態に係る冗長ブロックの下
側ビット線選択回路及びその周辺の回路図である。

【図１４】本発明の実施の形態に係るＤＲＡＭの動作波
形図である。

【図１５】従来例に係るブロック分割方式のＤＲＡＭの
構成図である。

【符号の説明】

１，１１…メモリセルアレイ、１Ａ…ブロック内のセル
アレイ、11Ｃ…上側メモリ回路、11Ｄ…下側メモリ回
路、２，１２…グローバル・ロウ・コントローラ、３，
１３…グローバル・コラム・コントローラ、４，２４…
メモリセル、５，２７，４７…センスアンプ、６，ＷＬ
…ワード線、７，ＢＬ…ローカルビット線、８…データ
バス、９，…冗長メモリセル、２０…冗長ブロック、20
Ａ…上側冗長メモリセル、20Ｂ…下側冗長メモリセル、
２１…下側ロウデコーダ、２２…上側ロウデコーダ、２
３…ブロック制御部、２５…ワードドライバ、26Ａ，26
Ｂ…検出回路、201 …ヒューズ回路、２８…ワードラッ
チ回路、２９…上側ビット線デコーダ、３０…上側ビッ
ト線選択回路、３１…センスアンプ駆動回路、３２…下
側ビット線デコーダ、３３…下側ビット線選択回路、４
１…下側冗長ロウデコーダ、４２…上側冗長ロウデコー
ダ、４３…ワード線選択プログラム回路、４４，４５…
アドレスデコーダ、46Ａ，46Ｂ…検出回路、４８…スイ
ッチ回路、４９…上側冗長ビット線デコーダ、５０…上
側冗長ビット線選択回路、５１…冗長センスアンプ駆動
回路、５２…下側冗長ビット線デコーダ、５３…下側冗
長ビット線選択回路、＃１〜＃６４…メモリブロック。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ワード線とビット線に接続した複数のメ
   モリセルを有するメモリセルアレイブロックと、 前記メモリセルのワード線を選択するワード線選択回路
   と、 前記ワード線選択回路によって選ばれたメモリセルの少
   なくとも１つのデータを前記ビット線を介して読出すセ
   ンス回路と、 前記センス回路の動作を制御する制御回路と、 前記メモリセルアレイブロックの中で、前記ワード線の
   少なくとも１本が選択されているか否かを検出して、前
   記ワード線が１本も選択されていないときは、前記制御
   回路の動作を停止させ、かつ、前記ワード線の少なくと
   も１本が選択されているときには、前記制御回路の動作
   を活性化させる信号を生成する検出回路とを備えている
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 ワード線とビット線に接続した複数のメ
   モリセルとを有するメモリセルアレイブロックと、 前記ワード線を選択するためのアドレスをデコードする
   デコード回路と、 前記デコード回路の信号を伝えるか否をプログラムする
   プログラム手段と、 前記プログラム手段からのデコード信号に基づいて前記
   メモリセルのワード線を駆動するワード線駆動回路と、 前記ワード線駆動回路によって駆動されたワード線のメ
   モリセルの少なくとも１つのデータを前記ビット線を介
   して読み出すセンス回路と、 前記センス回路の動作を制御する制御回路と、 前記メモリセルアレイブロックの中で、前記ワード線の
   少なくとも１本が選択されているか否かを検出して、前
   記ワード線が１本も選択されていないときは、前記制御
   回路の動作を停止させ、前記ワード線の少なくとも１本
   が選択されているときには、前記制御回路の動作を活性
   化させる信号を生成する検出回路とを備えていることを
   特徴とする半導体記憶装置。
3. 【請求項３】 ワード線とビット線に接続した複数のメ
   モリセル、 前記ワード線を選択するためのアドレスをデコードする
   デコード回路、 前記デコード回路の信号を伝えるか否をプログラムする
   第１のプログラム手段、 前記第１のプログラム手段からのデコード信号に基づい
   て前記メモリセルのワード線を駆動するワード線駆動回
   路、 前記ワード線駆動回路によって駆動されたワード線のメ
   モリセルの少なくとも１つのデータを前記ビット線を介
   して読み出すセンス回路、及び、 前記センス回路の動作を制御するセンスアンプ制御回路
   を有する複数のメモリセルアレイブロックと、 前記メモリセルアレイブロックの中で、前記ワード線の
   少なくとも１本が選択されているか否かを検出して、前
   記ワード線が１本も選択されていないときは、前記セン
   スアンプ制御回路の動作を停止させ、前記ワード線の少
   なくとも１本が選択されているときには、前記センスア
   ンプ制御回路の動作を活性化させる信号を生成する第１
   の検出回路と、 前記メモリセルアレイブロックのメモリセルに不良が生
   じたとき、不良メモリセルと交換するための複数の冗長
   メモリセル、 前記アドレスをデコードして前記不良メモリセルに代わ
   って前記冗長メモリセルを選択する第２のプラグラム手
   段、前記第２のプラグラム手段によって選択された冗長
   メモリセルの冗長ワード線を駆動する冗長ワード線駆動
   回路、 前記冗長ワード線駆動回路によって駆動された冗長ワー
   ド線のメモリセルのデータを冗長ビット線を介して読み
   出す冗長センスアンプ、 前記冗長ワード線が選ばれているか否かを検出する第２
   の検出回路、及び、 前記第２の検出回路の検出信号に応じて前記冗長センス
   アンプを制御する冗長センスアンプ制御回路を設けた冗
   長メモリブロックとを備えていることを特徴とする半導
   体記憶装置。
4. 【請求項４】 前記第２のプログラム手段は、前記メモ
   リセルを選択するためのアドレスをデコードして複数の
   ワード線線信号を出力するデコーダと、前記デコーダか
   ら出力されたワード線選択信号のいずれか１つを選ぶた
   めのスイッチ回路と、前記スイッチ回路のスイッチの接
   続をプログラムするヒューズ回路から成ることを特徴と
   する請求項３記載の半導体記憶装置。
5. 【請求項５】 前記メモリセルが不良を生じた場合に、
   前記スイッチ回路のスイッチの接続をプログラムするこ
   とを特徴とする請求項４記載の半導体記憶装置。
6. 【請求項６】 前記メモリセルに接続したビット線と前
   記ビット線上のデータを転送するデータバスとを接続す
   る位置に設けたセンスアンプと、 前記センスアンプに接続したビット線とデータバスとを
   接続するスイッチ回路とを備えていることを特徴とする
   請求項１、請求項２、請求項３、請求項４及び請求項５
   記載のいずれかの半導体記憶装置。
7. 【請求項７】 前記メモリセルに接続したワード線をグ
   ループ化したグローバル・ワード線と、前記グローバル
   ・ワード線を選択するためのワード線選択信号を出力す
   るデコーダとを備えていることを特徴とする請求項１、
   請求項２、請求項３、請求項４、請求項５及び請求項６
   記載のいずれかの半導体記憶装置。
8. 【請求項８】 メモリ回路の全体をｎ個のメモリバンク
   に分割し、かつ、１つの前記メモリバンクを更にｍ個に
   分割したメモリセルブロックと、 １つの前記メモリバンクに対して１つづつ配置した冗長
   メモリブロックとを備え、 前記メモリセルブロックが請求項３記載のメモリセルア
   レイブロックを有し、前記冗長メモリブロックが請求項
   ３記載の冗長メモリブロックを有することを特徴とする
   半導体記憶装置。