JP2997486B2 - 半導体記憶回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶回路装置に関し、特にその冗
長方式を改良した半導体記憶回路装置に関するものであ
る。

〔従来の技術〕

最近、半導体メモリの分野では、予め正規のメモリセ
ルと予備のメモリセルを同一半導体回路装置内に形成
し、テスト時に正規メモリセルに不良セルが見つかった
場合には、この不良セルを予備のメモリセルと置き換え
て使用する冗長機能を持ったものが増加しつつある。メ
モリの記憶容量が増大するのに伴い、不良セルが発生す
る確率は高くなってきているため、従来は正規メモリセ
ル内に１つでも不良が見つかれば不良品として廃却して
いたものを冗長機能を持たせて救済することにより、歩
留の向上、製造コスト低下をはかるものである。

第３図（ａ）は上記予備の冗長メモリセルが設けられ
ている従来の半導体記憶回路装置を示すブロック構成
図、第３図（ｂ）はそのメモリセル部の拡大図である。
これら図において、１は外部アドレス信号が供給される
アドレスバッファ、２はデータの記憶保持を行う正規の
メモリセル、３は正規メモリセルに不良が発生したとき
置換される冗長メモリセルである。４は上記アドレスバ
ッファ１の出力信号を受けて、メモリセルの行選択線で
あるワード線５を選択するワードデコーダであり、６は
上記アドレスバッファ１の出力信号を受けて、メモリセ
ルの列選択線であるビット線７を選択する信号を出力す
るビットデコーダである。８はビット線７を通じてデー
タの読み出し，書き込みを実行するセンスアンプ、９は
データの入出力制御，そして外部入力信号であるチップ
イネーブル（以下▲▼と称す）信号，及びライトイ
ネーブル（以下▲▼と称す）信号により、メモリが
アクセスされているか否か、読み出し状態か書き込み状
態かの判断を行う入出力信号バッファである。10は正規
メモリセル２内の行方向の不良に対して、その不良メモ
リセルが接続しているワード線と置換されるスペアワー
ド線、11はスペアワード線10が選択されるように外部か
らプログラムが可能なスペアワード線選択回路である。
同様に12は、正規メモリセル２内の列方向の不良に対し
て、その不良メモリセルが接続しているビット線と置換
されるスペアビット線、13はスペアビット線12が選択さ
れるように外部からプログラムが可能なスペアビット線
選択回路である。14は上記１本のワード線５と１対のビ
ット線７により選択されるメモリセルである。

第４図は同様に予備メモリセルが設けられているアド
レスプリデコード方式の従来の半導体記憶回路装置を示
すブロック構成図である。図において、１はアドレスバ
ッファ、２は正規メモリセル、３は冗長メモリセルであ
る。上記正規メモリセル２はｎ個に分割されたメモリブ
ロック15から成り立っており、動作時には１つのメモリ
ブロックだけが選択されることにより低消費電力及び高
速化が可能となる。16は上記アドレスバッファ１の出力
信号を受けてメモリセルの行選択線を選ぶ信号を出力す
るワードプリデコーダ、17は同様にメモリセルの列選択
線を選ぶ信号を出力するビットプリデコーダである。18
は上記アドレスバッファの信号を受けて、上記メモリブ
ロック15の選択を行う信号を出力するメモリブロックプ
リデコーダである。19は上記ワードプリデコーダ16とメ
モリブロックプリデコーダ18の出力信号の組み合わせに
より、メモリブロック15ごとに分割された分割ワード線
20を選択するメモリブロックごとのワードデコーダであ
る。７はビット線、８はセンスアンプ、９は入出力信号
バッファである。21は正規メモリセル２内の行方向の不
良に対して、その不良メモリセルが接続している分割ワ
ード線と置換されるスペア分割ワード線、22はスペア分
割ワード線21が選択されるように外部からプログラムが
可能なスペア分割ワード線選択回路、12はスペアビット
線、23はスペアビット線12が選択されるように外部から
のプログラムが可能なスペアビット線選択回路である。
ただし、第４図のようにスペアビット線12をメモリブロ
ック15から切り離して一カ所に独立して設けた場合、上
記第４図のスペアビット線選択回路23は、第３図のスペ
アビット線選択回路13と異なり、メモリブロック15の選
択信号に関してもプログラム可能でなければならない。
また図中省略したが、メモリセル14は第３図と同様に１
本の上記分割ワード線20と１対のビット線７によって選
択される。

第５図（ａ）はやはり予備の冗長メモリセルが設けら
れている金属多層配線構造によるディバイデッドワード
ライン（以下D.W.L.と称す）方式の従来の半導体記憶回
路装置を示すブロック構成図、第５図（ｂ）はそのワー
ド線選択回路の一例を示す図である。

これら図において、１はアドレスバッファ、２は正規
メモリセル、３は冗長メモリセルである。上記の正規メ
モリセル２は第４図の例と同様に、ｎ個の分割されたメ
モリブロック24から成り立っている。25は上記アドレス
バッファ１からの信号を受けて、メモリブロック24ごと
に独立した分割ワード線26を選択する信号を、メモリブ
ロック全ての行方向に共通な行選択線（以下、サブワー
ド線と称す）27を通じて出力するワードデコーダ、６は
ビット線７を選択する信号を出力するビットデコーダで
ある。28は上記メモリブロック24を選択するためのメモ
リブロック選択線29を選ぶメモリブロックデコーダ、30
は内部デコード回路である。31はメモリブロック24ごと
に設けられ、サブワード線27とブロック選択線29からの
信号により選択されたメモリブロック24内の分割ワード
線26を選ぶブロックワードデコーダである。但し、第４
図のプリデコード方式のメモリブロックごとのワードデ
コーダ19とは異なり、ワードデコーダ25によりサブワー
ド線27が選択された時点で行の選択は完了されている。
一般にこうした構成をとるものはD.W.L.方式と呼ばれ、
ポリシリコンのような導電体で形成されている分割ワー
ド線26とアルミニウムのような金属で形成されているサ
ブワード線27、同様に金属形成によるブロック選択線29
の角配線層を分割し、その間を上下のスルーホールで導
通する多層構造により達成されている。８はセンスアン
プ、９は入出力信号バッファである。32は正規メモリセ
ル２内の行方向の不良に対して、不良メモリセルが接続
しているサブワード線と置換されるスペアサブワード
線、33はスペアサブワード線が選択可能なように外部か
らプログラムが可能なスペアサブワード線選択回路、34
は列方向の不良に対して不良メモリセルが接続している
ビット線と置換されるスペアビット線、35はスペアビッ
ト線選択回路である。36はスペアビット線34使用時に、
元の不良メモリセルがどのメモリブロックに存在した
か、という位置情報の信号を送るスペアビット線のブロ
ック選択線で、スペアビット線のブロック選択回路37の
外部プログラムにより動作する。また38は上記スペアビ
ット線のブロック選択線36とサブワード線27からの信号
を受けて、スペアビット線34の行選択を行うスペアビッ
ト線のワードデコーダである。メモリセル14は第５図
（ｂ）に示したように１本の分割ワード線26と１対のビ
ット線７によって選択される。

第６図は従来の冗長機能を持った半導体記憶回路装置
におけるスペアワード線選択回路の一例を示す図であ
る。図において、39はアドレスバッファ１の出力が接続
されるアドレス信号入力端子、40は冗長メモリセル３、
すなわちスペアワード線を使用するか否か決定するヒュ
ーズイネーブル回路であり、内部に第１のヒューズ41を
備えている。42は不良のメモリセルが接続されているワ
ード線選択時のアドレスに対応してスペアワード線を有
効にさせるよう外部からプログラムを行うスペアアドレ
スセレクタであり、外部アドレスの反転信号を発生させ
るための第１のインバータ43,外部アドレスをそのまま
転送するための第１のトランスファゲート44,反転アド
レスを転送するための第２のトランスファゲート45,及
び上記２つのトランスファゲートの選択を行う第２のヒ
ューズ46などから成り立っている。47は上記スペアワー
ド線10を選択するためのスペアワードデコーダであり、
冗長メモリのアクセス時には、出力信号であるディスエ
イブル信号48により他の正規ワード線５を選択するワー
ドデコーダ４内部の第１のワードデコード回路49,第２
のワードデコード回路50の動作が、禁止状態となる。第
３図におけるスペアワード線選択回路11は上記ヒューズ
イネーブル回路40、スペアアドレスセレクタ42及びスペ
アデコーダ47とから成り立っている。なお、51は第１の
正規ワードデコーダ回路49,第２の正規ワードデコーダ
回路50,スペアワードデコーダ47に入力されるアドレス
端子39から入力した以外のアドレス信号であるが、実際
には各アドレス信号とも各々の入力部にスペアアドレス
セレクタ42が備えられている。

第７図は、従来のアドレスプリデコード方式の半導体
記憶回路装置におけるスペア分割ワード線選択回路の一
例を示す図である。図において、22はスペア分割ワード
線選択回路であり、入力信号である▲▼信号52を反
転させる第２のインバータ53,NチャネルMOSトランジス
タ54に各々設けられている第3,第4,第5,第６のヒューズ
55,56,57、58により構成されるスペアアドレスセレクタ
59,上記スペアアドレスセレクタ59の組み合わせによる
入力信号とメモリブロックプリデコーダ18の出力信号で
あるメモリブロック選択用のプリデコード信号60に基づ
いてスペア分割ワード線21を駆動するインバータとNOR
回路により構成されるスペア分割ワードデコード回路61
から成り立っている。62〜65はワードプリデコーダ16の
出力信号であり、第７図では２本のアドレス入力信号X
_2n,X_2n+1から４本の選択線がワードプリデコーダ16によ
り出力されている例を示している。66はメモリブロック
ワードデコーダ19の内部の分割ワードデコード回路で、
分割ワード線20を各々上記ワードプリデコーダ出力信号
62〜65とメモリブロック選択用のプリデコード信号60の
組み合わせにより選択する回路である。67〜70は各々不
良メモリセルが接続している分割ワード線20を無効とす
る場合切断される第７〜第10のヒューズ、71はスペア分
割ワードデコード回路61への入力信号用として上記プリ
デコード信号60に設けられた第３のインバータである。

次に予備のメモリセルが設けられている従来の半導体
記憶回路装置の動作を第３図について説明する。外部か
ら入力される番地決定のためのアドレス信号はアドレス
バッファ１を通り、ワード線選択用アドレスはワードデ
コーダ４に、ビット線選択用アドレスはビットデコーダ
６に入る。ワードデコーダ４では入力されたワード線選
択用のアドレス信号の電圧レベル“H",“L"の組み合わ
せによって選択されたワード線５を有効とし、一方ビッ
トデコーダ６では同様に入力されたビット線選択用のア
ドレス信号の電圧レベルの組み合わせによってビット線
７をセンスアンプ８を通じて有効とする。最終的には選
択されたワード線５とビット線７の交点であるメモリセ
ル14が選ばれることになる。入出力バッファ９は▲
▼，▲▼などの入力信号により読み出し，書き込み
状態を判定し、内部制御を行う。読み出し状態のとき
は、選択されたメモリセル14の記憶データをビット線７
を通じてセンスアンプ８が読み出し、入出力バッファ９
からこのデータが出力される。書き込み状態のときは、
逆に入出力バッファ９に入力されたデータがセンスアン
プ８によりビット線７を通じて予め選択されたメモリセ
ル14に記憶される。正規メモリセル２の行方向に不良が
見つかった場合には、スペアワード線選択回路11の外部
からのプログラムにより、不良のメモリセルが接続され
ているワード線がスペアワード線10に置換される。同様
に列方向の不良の場合には、スペアビット線選択回路13
の外部からのプログラムにより、不良メモリセルが接続
されているビット線がスペアビット線12に置換される。

次に同様に予備のメモリセルが設けられているアドレ
スプリデコード方式の従来の半導体記憶回路装置の動作
を第４図について説明する。外部から入力されるアドレ
ス信号はアドレスバッファ１を通り、分割ワード線選択
用アドレスはワードプリデコーダ16、ビット線選択用ア
ドレスはビットプリデコーダ17、メモリブロック選択用
アドレスはメモリブロックプリデコーダ18にそれぞれ入
る。ワードプリデコーダ16では、アドレスそれぞれの正
信号と反転信号の組み合わせによる分割ワード線20の選
択信号用配線に信号を出力している。例えば２本のアド
レスA_x1,A_x2に対してA_x1・A_x2,▲▼・A_x2,A_x1・
▲▼，▲▼・▲▼の選択信号用配線
を設けてアドレスA_x1,A_x2に入力される信号の電圧レベ
ルにより、これら配線に信号を出力するわけである。ま
たワードプリデコーダ16内部では、前述の分割ワード線
20選択用信号の一部をメモリブロックプリデコーダ18の
出力信号と組み合わせて、メモリブロック15ごとに独立
した分割ワード線20選択用信号に供与しており、この信
号を受けたメモリブロックごとのワードデコーダ19が選
択された分割ワード線20を有効とする。一方、ビットプ
リデコーダ17では、ビット線選択用のアドレス信号の電
圧レベルの組み合わせによって各メモリブロック15ごと
にビット線７を選択する信号が出力され、メモリブロッ
クプリデコーダ18からのブロック選択信号とともにセン
スアンプを通じて選択されたビット線７を有効とする。
最終的には選択された分割ワード線20とビット線７の交
点であるメモリセル14が選ばれることになる。入出力バ
ッファ９は▲▼，▲▼などの入力信号により読
み出し，書き込み状態を判定し、内部制御を行う。正規
メモリセル２の行方向に不良が見つかった場合には、不
良メモリセルのあるメモリブロックのスペア分割ワード
線選択回路22の外部からのプログラムにより、不良のメ
モリセルが接続されている分割ワード線が、スペア分割
ワード線21に置換される。一方、列方向の不良の場合に
は、スペアビット線選択回路23の外部からのプログラム
により、不良メモリセルが接続されているビット線がス
ペアビット線12に置換される。

次に予備のメモリセルが設けられているD.W.L.方式の
従来の半導体記憶回路装置の動作を第５図について説明
する。外部から入力されるアドレス信号はアドレスバッ
ファ１を通り、分割ワード線選択用アドレスはワードデ
コーダ25、ビット線選択用アドレスはビットデコーダ
６、メモリブロック選択用アドレスはメモリブロックデ
コーダ28に入る。ワードデコーダ25では入力されたワー
ド線選択用のアドレス信号の電圧レベル“H",“L"の組
み合わせによって選択されたサブワード線27を有効と
し、メモリブロックデコーダ28では入力されたメモリブ
ロック選択用のアドレス信号によって同様にメモリブロ
ック選択線29が選ばれる。ブロックワードデコーダ31に
より、上記サブワード線27とブロック選択線29の信号か
らメモリブロック24内の選択された分割ワード線26が有
効となるのである。一方、ビットデコーダ６では、入力
されたビット線選択用アドレス信号の電圧レベルの組み
合わせによって選択されたビット線７をセンスアンプ８
を通じて有効とする。最終的には選択されたメモリブロ
ック24内の分割ワード線26とビット線７の交点であるメ
モリセル14が選ばれ、入出力バッファ９が▲▼，▲
▼などの入力信号により読み出し、書き込み状態を
判定し、内部動作の制御を行う。正規メモリセル２の行
方向に不良が見つかった場合にはスペアサブワード線選
択回路33の外部からのプログラムにより不良のメモリセ
ルに接続されているサブワード線がスペアサブワード線
32に置換される。列方向の不良の場合には、まず不良メ
モリセルが接続しているビット線選択時、ビットデコー
ダ６による選択信号、すなわちメモリブロック24内の位
置情報がセンスアンプ８を通じてスペアビット線34を有
効とするようにスペアビット線選択回路35を外部からプ
ログラムする。一方、スペアビット線のブロック選択回
路37の外部からのプログラムで、不良メモリセルのある
メモリブロック24の選択信号が、スペアビット線のブロ
ック選択線36を通じてスペアビット線のブロックワード
デコーダ38に転送されスペアビット線34の行選択を可能
にする。上述のようなプログラム作業により、不良メモ
リセルが接続されているビット線はスペアビット線34に
置換される。

次に第３図のような冗長機能をもつ半導体記憶回路装
置において上述の冗長メモリセル選択回路のプログラミ
ング及び詳細動作を第６図について説明する。アドレス
信号入力端子39には正規メモリセル２上の番地、この場
合にはワード線の選択に必要なアドレス信号が入力され
ており、正規ワードデコーダ４内部の第1,第２のデコー
ド回路49,50を電圧の“H",“L"レベルの組み合わせによ
り動作させている。図中、第１のデコード回路49は入力
アドレス信号が“H",第２のデコード回路50はアドレス
信号が“L"のとき接続されているワード線５が選択され
る。いま、正規メモリセル２の行方向に不良がある場合
には、まずヒューズイネーブル回路40内にある第１のヒ
ューズ41を切断することによりスペアワードデコーダ47
が動作可能状態となり、スペアワードデコーダ47により
スペアワード線10が選択されると、ディスエイブル信号
48により他のデコーダの動作は禁止される。スペアアド
レスセレクタ42は、不良メモリセルが接続されているワ
ード線選択時のアドレスを受けスペアワードデコーダ47
が動作可能なようにアドレス信号を切り換えるための回
路で、第２のヒューズ46が接続されているときはトラン
スファゲート44を通過した入力アドレス信号がスペアワ
ードデコーダ47に入力されて、図においては他の入力ア
ドレス信号51がすべて“H"であれば第１のデコード回路
49に接続されているワード線５がスペアワード線10と置
換されることになる。第２のヒューズ46を切断すると、
第１のインバータ43による反転アドレスが第２のトラン
スファゲート45を通過してスペアワードデコーダ47に入
力されるため、他のアドレス信号がすべて“H"であれば
第２のデコード回路50に接続されているワード線５がス
ペアワード線10と置換される。実際にはヒューズイネー
ブル回路40はスペアワード線10の１本に対して１つ必要
であり、スペアアドレスセレクタ42は第1,第２のデコー
ダ回路49,50を含むワードデコーダ４に入力される全て
の他のアドレス信号51に対して各々１つずつ必要とな
る。そして各アドレスに設けられたスペアアドレスセレ
クタ42内のヒューズを不良メモリセルが接続しているワ
ード線選択時のアドレス信号に対応するように切断する
ことにより、スペアワード線10への置換を行っている。

上述は不良メモリセルが接続しているワード線とスペ
アワード線10との置換に関してであるが、不良セルが接
続しているビット線とスペアビット線12の置換に関して
も同様の方法がとられる。また上述の冗長メモリセルへ
の置換は第３図のような半導体記憶回路装置についてで
あるが、第４図のようなアドレスプリデコード方式の従
来の半導体記憶回路装置や、第５図のようなD.W.L.方式
の従来の半導体記憶回路装置の冗長メモリセルへの置換
方法としても転用することができる。ところで冗長メモ
リセル切換の際のプログラミングはアルミニウムあるい
は多結晶シリコンで構成されたヒューズを上述のように
選択的にレーザ照射等で溶断したり、あるいは初期状態
では高抵抗の多結晶シリコンを選択的にレーザアニーリ
ングして逆に低抵抗化することにより達成されるもので
ある。

次に第４図のような冗長機能をもつアドレスプリデコ
ード方式の半導体記憶回路装置において、冗長メモリセ
ル選択回路のプログラミング及び詳細動作を第７図につ
いて説明する。

図において、プリデコード信号60“H"によって、この
メモリブロックが選択されたと仮定し、２本のアドレス
入力信号X_2n,X_2n+1がプリデコードされたとすると、出
力信号X_2n・X_2n+162が“H"ならばメモリブロックワード
デコーダ19内のX_2n・X_2n+162に接続している分割ワード
デコード回路66に接続されている分割ワード線20が選択
され、同様に▲▼・X_2n+163, が各々“H"であるときデコード回路66を通じて各々に接
続されている分割ワード線20が選択される。正規メモリ
セル２に不良がない場合には、スペアアドレスセレクタ
59の第３〜第６のヒューズ55〜58を接続したままにして
おく。この半導体記憶回路装置が動作していないときに
はスペア分割ワード線選択回路22の入力信号である▲
▼信号52は“H"となっているのでインバータ53により
スペア分割ワードデコーダ回路61への入力信号は“L"と
なり、スペア分割ワード線21は動作しない。また動作
時、▲▼信号52は“L"、よって第２のインバータ53
の出力は“H"となるが、このメモリブロック15が選択さ
れない限りメモリブロック選択用のプリデコード信号60
は“L"で第３のインバータ71によりデコード回路61へは
“H"入力となるのでスペア分割ワード線21は選択されな
い。プリデコード信号60が“H"となってこのメモリブロ
ック15が選択された場合でも、ワードプリデコーダ16の
出力信号62〜65は分割ワード線20を選択するためにどれ
か１つ必ず“H"となっており、その“H"出力信号に対応
するスペアアドレスセレクタ59のＮチャネルMOSトラン
ジスタ54がON状態となり、第２のインバータ53の出力信
号は“H"から“L"に引き抜かれるのでスペア分割ワード
線21が選択されることはない。次に正規メモリセル２に
不良があった場合について説明する。今、 に接続されている分割ワードデコード回路66により駆動
される分割ワード線20で選択されるメモリセルに不良が
あると仮定する。この場合には に接続されているスペアアドレスセレクタ59の第３のヒ
ューズ55を切断すれば良い。不良メモリセルの接続され
ている分割ワード線はプリデコーダの出力信号 が“H"のとき有効となるが、このとき第３のヒューズ55
は切断されているので第２のインバータ53の出力信号は
“H"となり、スペア分割ワードデコード回路61によって
プリデコード信号60が“H"のときスペア分割ワード線21
が有効となるからである。但し、このままではデコード
回路66に接続されている正規分割ワード線20も選択され
てしまうので、デコード回路66の出力箇所に設けられた
第10のヒューズ70を切断して、この正規分割ワード線の
選択を禁止しなければならない。上述のように、この冗
長メモリ選択回路においては不良メモリセルが接続して
いる分割ワード線のデコード回路66の入力であるプリデ
コーダの出力信号62〜65に対応しているスペアアドレス
セレクタ59の第３〜第６のヒューズ55〜58を切断し、不
良メモリセルが接続している正規分割ワード線の選択を
第７〜第10のヒューズ67〜70の切断により禁止すること
で、スペア分割ワード線21への置換プログラムが行なわ
れている。上述は不良メモリセルが接続している分割ワ
ード線とスペア分割ワード線21との置換に関してである
が、不良セルが接続しているビット線とスペアビット線
12の置換に関しても同様の方法がとられる。また上述の
冗長メモリセルへの置換は第４図についてであるが、第
３図のような従来の半導体記憶回路装置や、第５図のよ
うなD.W.L.方式の従来の半導体記憶回路装置において
も、アドレスデコーダ部でプリデコード方式を採用して
いるものがあり、こうしたメモリ半導体には転用可能な
置換方法である。冗長メモリセル選択回路のプラグラミ
ングは第４図の動作説明で述べたのと全く同じ方法で達
成されている。

〔発明が解決しようとする課題〕

従来の冗長機能を備えた半導体記憶回路装置は以上の
ように構成されているので第３図のような半導体記憶回
路装置においては正規メモリセルの不良に対してスペア
ワード線、スペアビット線のどちらで救済するか決定し
なければならず、今仮にワード線方向の不良に対してス
ペアワード線で救済したとしても、不良メモリセルが接
続しているビット線は不良メモリセル以外のセルを選ぶ
ために選択される可能性があり、不良メモリセルがビッ
ト線を共用する他のセルに電気的に悪影響を及ぼす。ま
たスペアビット線で救済した場合でも、不良メモリセル
がワード線を共用している他のセルに悪影響を及ぼすな
どの問題点があった。第４図のようなプリデコード方式
の半導体記憶回路装置においては、正規メモリセルの不
良に対して、共用の分割ワード線、ビット線を選択しな
いように冗長メモリセルを置換することが可能である。
すなわち、スペア分割ワード線にて不良メモリセルが接
続している分割ワード線を置換する。次にスペアビット
線で不良メモリセルが接続しているビット線を置換する
のである。この時、分割ワード線上の不良メモリセルに
相等するセルは、不良メモリセルが接続しているビット
線の置換により動作不可能となるが、スペアビット線上
の行方向の選択はスペアビット線用のワードデコーダに
よって行なうので不良メモリセルの接続している分割ワ
ード線により規制を受けることなくスペアビット線は動
作する。しかしながら、上述のような置換を用いる場
合、スペア分割ワード線とスペアビット線両方の選択回
路が必要で、置換のためのプログラミングも両方に対し
て行わなければならない。また、分割スペアワード線は
正規メモリブロックごとに設けられているブロック選択
用アドレス信号に対するプログラムは不用であるが、ス
ペアビット線については不良メモリセルがどのメモリブ
ロックにあるのかという情報も伝達することが必要であ
り、スペアビット線へのアドレス伝達用配線が多線化す
るとともにビット線選択用アドレスと同時にブロック選
択用アドレスのプログラムも行わなければならないなど
の問題点があった。なお、アドレスプリデコード方式の
従来の半導体記憶回路装置において、スペアビット線を
メモリブロックごとに設けた場合、こうした問題点は解
消されるが、第３図のような従来の半導体記憶回路装置
と同様の問題点が懸念される。第５図のような従来のD.
W.L.方式の半導体記憶回路装置においては、第３図の半
導体記憶回路装置と同様に正規メモリセルの不良に対し
てスペアサブワード線、スペアビット線のどちらで救済
するか決定しなければならず、どちらで置換した場合で
も不良メモリセルが共用する分割ワード線、或いはビッ
ト線を介して他のメモリセルに電気的悪影響を与える可
能性がある。またスペアビット線への置換は第４図のプ
リデコード方式の半導体記憶回路装置のとき同様に、ビ
ット線選択用アドレスとブロック選択用アドレス両方の
プログラムを行こなわなければならずプログラム作業が
複雑になるなどの問題点があった。

この発明は上述のような問題点を解消するためになさ
れたもので、正規メモリセルに不良が発生したときの冗
長機能において、不良メモリセルがワード線或いはビッ
ト線を共用する他のメモリセルの動作に影響を与えるこ
とにより生ずる半導体記憶回路装置の誤動作を防止する
とともに、ワード線、ビット線選択用アドレスに対して
プログラムが不用で、メモリブロック選択用アドレスの
みのプログラムによって冗長メモリへ置換することがで
きる半導体記憶回路装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶回路装置は、各々が、複数
の行列方向に配設されたメモリセルを有するメモリブロ
ックと、前記メモリブロック毎に独立して設けられた複
数の分割ワード線と、前記メモリブロック毎に設けられ
前記複数の分割ワード線の選択を行うブロックワードデ
コーダとを備えた複数の正規ブロックと、前記複数の正
規ブロックの選択を行うメモリブロックデコーダと、前
記複数の正規ブロックに共通に設けられた複数のサブワ
ード線と、前記複数のサブワード線の選択を行うワード
デコーダとを備え、前記メモリブロックデコーダの出力
と前記ワードデコーダの出力に応じて前記複数の分割ワ
ード線の選択を行うデバイデッドワードライン（Divide
d Word Line）方式のメモリ構成を有する半導体記憶回
路装置において、前記メモリブロックと等しい数の行列
方向に配設されたメモリセルを有する冗長メモリブロッ
クと、前記冗長メモリブロックに独立して設けられた複
数の冗長メモリブロック用分割ワード線と、前記冗長メ
モリブロックに設けられた前記冗長メモリブロック用分
割ワード線を選択する冗長ブロックワードデコーダとを
備えた冗長ブロックと、前記複数の正規ブロックのうち
所要の正規ブロックを前記冗長ブロックに置換する際、
前記所要の正規ブロックにかえて冗長ブロックを選択す
る冗長ブロック選択回路とを備えたものである。

〔作用〕

この発明における従来のD.W.L.方式の半導体記憶回路
装置に設けられた冗長機能は、分割ワード線、ビット線
を共用しないように備えられた冗長メモリセルにより、
正規メモリセルの不良に対して、その分割ワード線で区
分されたメモリブロックごとの置換が可能となり、不良
メモリセルが共用するアドレス選択線を介して他のメモ
リセルに電気的悪影響を及ぼすことを防止する。

〔実施例〕 以下、この発明の一実施例を図について説明する。

第１図は従来のD.W.L.方式の半導体記憶回路装置にこ
の発明における冗長機能を適用したもので、図におい
て、１はアドレスバッファ、２はｎ個の分割されたメモ
リブロック24から成り立っている正規メモリセルのメモ
リブロックと同じである。101は正規メモリセルと同じ
メモリセル容量で、正規メモリセルと分割ワード線、ビ
ット線を共用しないように備えられた冗長メモリブロッ
ク（スペアメモリブロック）である。第３図同様、25は
ワードデコーダ、27は図中省略したが分割ワード線26選
択信号を伝達するサブワード線、６はビット線７を選択
する信号を出力するビットデコーダ、28は上記メモリブ
ロック選択線29を選ぶメモリブロックデコーダ、31ばブ
ロックワードデコーダである。ブロックワードデコーダ
31は、ｎ個の分割されたメモリブロック24毎に設けられ
ている。ｎ個の分割されたメモリブロック24の１つ，こ
のメモリブロック24に独立して設けられた分割ワード
線，及び、このメモリブロック24に設けられたブロック
ワードデコーダ31から１つの正規ブロックが構成され
る。第１図に示す実施例は、ｎ個の正規ブロックを備え
ている。８はセンスアンプ、９は入出力信号バッファで
ある。102は正規メモリセル２の或るメモリブロック内
に不良が発生した場合、スペアメモリブロック101を選
択する信号を伝えるスペアメモリブロック選択線で、ス
ペアメモリブロック選択回路103の外部からのプログラ
ムにより動作する。また、104は上記ブロック選択線102
とサブワード線27からの信号を受けて、スペアメモリブ
ロック101内の分割ワード線26の選択を行なうスペアメ
モリブロックのワードデコーダである。冗長メモリブロ
ック101,冗長メモリブロック101に独立して設けられた
分割ワード線，及び、冗長メモリブロック101に設けら
れたワードデコーダ104から冗長ブロックが構成され
る。なお、図中省略したが、メモリセル14は第５図
（ｂ）に示したのと同様に１本の分割ワード線26と一対
のビット線７によって選択される。

第２図は、第１図に示す実施例による半導体記憶回路
装置のスペアメモリブロック選択回路の一例を示す図で
あり、図において、103はスペアメモリブロック選択回
路で、入力信号である▲▼信号105を反転させる第
４のインバータ106,NチャネルMOSトランジスタ107に各
々設けられている第11のヒューズ108,第12のヒューズ10
9,第13のヒューズ110,第14のヒューズ111によるスペア
メモリブロックセレクタ112から成り立っており、外部
からのプログラムによりスペアメモリブロック選択線10
2を駆動する。113〜116は上記メモリブロックデコーダ2
8の出力信号、すなわち正規メモリセルのブロック選択
線29であり、第２図は、４つのメモリブロック24から上
記ブロック選択線29により１ブロックを選択するときの
回路例を示している。メモリブロック選択線113〜116の
先端は各々メモリブロック24ごとに設けられたブロック
ワードデコーダ31内のデコード回路30に接続されてい
る。また、スペアメモリブロック選択線102も、先端は
スペアメモリブロック101に設けられたスペアメモリブ
ロックワードデコーダ104内のデコード回路117に接続さ
れている。118〜121は各々不良メモリセルが接続してい
る分割ワード線26を無効とする場合切断される第15〜第
18のヒューズ、27はサブワード線である。

次に本実施例による半導体記憶回路装置の動作を第１
図について説明する。外部から入力されるアドレス信号
はアドレスバッファ１を通り、分割ワード線選択用アド
レスはワードデコーダ25、ビット線選択用アドレスはビ
ットデコーダ６、メモリブロック選択用アドレスはメモ
リブロックデコーダ28に入る。ワードデコーダ25では入
力されたワード線選択用アドレス信号の電圧レベル
“H",“L"の組み合わせによって選択されたサブワード
線27を有効とし、メモリブロックデコーダ28では入力さ
れたメモリブロック選択用アドレス信号によって同様に
メモリブロック選択線29が選ばれる。ブロックワードデ
コーダ31が上記サブワード線27とメモリブロック選択線
29からの信号を受けて、選ばれたメモリブロック24内の
選択された分割ワード線26が有効となる。一方、ビット
デコーダ６では、入力されたビット線選択用アドレス信
号の電圧レベルの組み合わせによって選択されたビット
線７をセンスアンプ８を通じて有効とする。最終的に選
択されたメモリブロック24内の分割ワード線26とビット
線の交点であるメモリセル14が選ばれ、入出力バッファ
９が▲▼，▲▼などの入力信号により読み出
し，書き込み状態を判断し、内部動作の制御を行なう。
正規メモリセル２内の或るメモリブロック24に不良が見
つかった場合には、スペアメモリブロック選択回路103
の外部からのプログラムにより不良メモリセルのあるメ
モリブロックがスペアメモリブロック101に、このスペ
アメモリブロック101がスペアメモリブロック選択線102
によって選択されるように置換される。

次に本実施例の半導体記憶回路装置における冗長メモ
リセル選択回路のプログラム及び詳細動作を第２図につ
いて説明する。第２図において、メモリブロックデコー
ダ28によって選択線BS₁113が選択されたとするとこの選
択線の電圧レベルが“H"となって、BS₁113の先に接続さ
れているメモリブロック24のワードデコーダ31内のデコ
ード回路30がサブワード線27によって動作可能な状態、
すなわちこのメモリブロック24が選択されたことにな
る。選択線BS₂114,BS₃115,BS₄116も同様に“H"レベルと
なったとき各々のブロックワードデコーダ30を通じて各
メモリブロック24が選択される。正規メモリセル２に不
良がない場合には、スペアブロックセレクタ112の第11
〜第14のヒューズ108〜111は接続したままにしておく。
この半導体記憶回路装置が動作していないときにはスペ
アメモリブロック選択回路103の入力信号であるCS信号1
05は“H"となっているので第４のインバータ106によ
り、スペアメモリブロックワードデコード回路117への
入力信号は“L"となりスペアメモリブロック101は選択
されない。また動作時、▲▼信号105は“L"であ
り、よって第４のインバータ106の入力は“H"となる
が、メモリブロックデコーダ28の出力信号113〜116はメ
モリブロック24を選択するためにどれか１つが必ず“H"
となっており、その“H"出力信号に対応するセレクタ11
2のＮチャネルMOSトランジスタ107がON状態となって第
４のインバータ106の出力信号は“H"から“L"に引き抜
かれるので同じく、スペアメモリブロック101が選択さ
れることはない。

次に正規メモリセル２に不良があった場合について説
明する。今、メモリブロック選択線BS₄116によって選択
されるメモリブロック内に不良があると仮定すると、こ
の場合には、BS₄116に接続されているスペアメモリブロ
ックセレクタ112の第14のヒューズ111を切断すれば良
い。不良メモリセルのあるメモリブロックは、メモリブ
ロックデコーダ28の出力信号BS₄116が“H"のとき有効と
なるが、このとき第11のヒューズ108の切断により第４
のインバータ106の出力信号は“H"で、スペアメモリブ
ロック選択線102を通じてスペアメモリブロック101が有
効となるからである。但し、このままではBS₄116に接続
されている正規メモリブロック24も選択されてしまうの
で、正規のブロックワードデコーダ31の前に設けられた
第18のヒューズ121を切断して、この正規メモリブロッ
クの選択を禁止しなければならない。上述のように、こ
の冗長メモリ選択回路においては、不良メモリセルのあ
るメモリブロックの選択線113〜116に対応しているスペ
アメモリブロックセレクタ112の第11〜第14のヒューズ1
08〜111を切断し、不良メモリセルのあるメモリブロッ
クの選択を第15〜第18のヒューズ118〜121の切断により
禁止することでスペアメモリブロック101への置換プロ
グラムが完了する。

なお、上記実施例では冗長メモリセルは１ブロックの
みであったが、複数の冗長メモリブロックを設けてもよ
く、そのようにすれば、より広範囲の正規メモリセルの
不良に対処できるようになる。また、冗長メモリの選択
回路は上記実施例に限られるものではない。

〔発明の効果〕

以上のように、この発明によれば、従来のD.W.L.方式
の半導体記憶回路装置において、正規メモリセルと分割
ワード線、ビット線を共用しないように冗長メモリセル
を備え、分割ワード線で区分される正規メモリセルのメ
モリブロック内の不良に対してメモリブロックごと置換
するように構成したので、正規メモリセルの不良に対す
る冗長機能において、冗長メモリ選択回路の単純な外部
からのプログラミング操作で、不良メモリセルから電気
的影響を受けない高い信頼性の半導体記憶回路装置が得
られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるD.W.L.方式の半導体
記憶回路装置に示すブロック構成図、第２図はこの発明
の一実施例における冗長機能をもった半導体記憶回路装
置の冗長メモリ選択回路を示す回路図、第３図は従来の
冗長機能をもつ半導体記憶回路装置を示すブロック構成
図、第４図は従来の冗長機能をもつアドレスプリデコー
ド方式の半導体記憶回路装置を示すブロック構成図、第
５図は従来の冗長機能をもつD.W.L.方式の半導体記憶回
路装置を示すブロック構成図、第６図は従来の半導体記
憶回路装置における冗長メモリ選択回路を示す回路図、
第７図は従来のプリデコード方式の半導体記憶回路装置
におけるメモリ選択回路を示す回路図である。 ２は正規メモリセル、７はビット線、24はメモリブロッ
ク、26は分割ワード線、27は行選択線、29はメモリブロ
ック選択線、31はブロックワードデコーダ、101は冗長
メモリブロックである。 なお図中同一符号は同一又は相当部分を示す。

フロントページの続き (56)参考文献 特開 昭63−237995（ＪＰ，Ａ) 特開 昭56−77997（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】各々が、複数の行列方向に配設されたメモ
   リセルを有するメモリブロックと、前記メモリブロック
   毎に独立して設けられた複数の分割ワード線と、前記メ
   モリブロック毎に設けられ前記複数の分割ワード線の選
   択を行うブロックワードデコーダとを備えた複数の正規
   ブロックと、 前記複数の正規ブロックの選択を行うメモリブロックデ
   コーダと、 前記複数の正規ブロックに共通に設けられた複数のサブ
   ワード線と、 前記複数のサブワード線の選択を行うワードデコーダと
   を備え、 前記メモリブロックデコーダの出力と前記ワードデコー
   ダの出力に応じて前記複数の分割ワード線の選択を行う
   デバイデッドワードライン（Divided Word Line）方式
   のメモリ構成を有する半導体記憶回路装置において、 前記メモリブロックと等しい数の行列方向に配設された
   メモリセルを有する冗長メモリブロックと、前記冗長メ
   モリブロックに独立して設けられた複数の冗長メモリブ
   ロック用分割ワード線と、前記冗長メモリブロックに設
   けられ前記冗長メモリブロック用分割ワード線を選択す
   る冗長ブロックワードデコーダとを備えた冗長ブロック
   と、 前記複数の正規ブロックのうち所要の正規ブロックを前
   記冗長ブロックに置換する際、前記所要の正規ブロック
   にかえて冗長ブロックを選択する冗長ブロック選択回路
   とを備えたことを特徴とする半導体記憶回路装置。