KR19980018419A - 반도체 기억 장치의 결함 구제 회로 - Google Patents

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Abstract

반도체 기억 장치의 결함 구제 회로는 통상계(通常系) 메모리 셀을 용장계(冗長系) 메모리 셀로 치환하는지 여부를 제어한다. 제 1 및 제 2 퓨즈회로는 각각, 통상계 메모리 셀의 어드레스 지정용의 복수 비트로 이루어지는 어드레스 신호의 각 비트에 대응하여 마련된 퓨즈를 가지며, 퓨즈가 용단(溶斷)되어 있는지 여부에 따라 하이 레벨 또는 로우 레벨의 출력신호를 출력한다. 비용장(非冗長) 판정부는 제 1 및 제 2 퓨즈회로의 출력신호에 근거하여 통상계 메모리 셀을 사용하는지 여부를 판정하고, 판정결과를 도시하는 비용장 플래그를 출력한다. M0S 트랜지스터는 비용장 플래그가 입력되는 게이트단자를 가지며, 비용장 플래그에 따라 도통/비도통이 전환된다. 통상계 메모리 셀용의 어드레스·디코더는 M0S 트랜지스터가 도통상태일 때, 어드레스 신호를 디코드한다.

Description

반도체 기억 장치의 결함 구제 회로
본 발명은 반도체 기억 장치의 결함 구제 회로(redundancy circuit)에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)에 있어서 결함 메모리 셀(defective memory cell)이 발생한 경우에, 결함 메모리 셀을 미리 준비된 스페어·메모리 셀(spare memory cell)로 치환하는 용장회로에 이용하는 최적의 반도체 기억 장치의 결함 구제 회로에 관한 것이다.
칩(chip)상에 형성된 반도체 집적 회로가 일부에 결함을 갖는 경우, 반도체 집적 회로의 대부분이 정상적으로 기능하더라도, 이 반도체 집적 회로는 제품으로서는 가치가 없는 것으로 판단된다. 따라서, 그와 같은 결함을 갖는 칩은 폐기처분된다. 그러나, 모처럼 만든 칩이 낭비되어 버리기 때문에, 일부에 결함을 갖는 반도체 집적 회로도 제품으로서 이용할 수 있도록 하는 것이 요망된다.
그래서, 종래에는 스페어 회로를 칩상에 형성해 두고, 반도체 집적 회로의 일부에 결함이 발생한 경우에는 결함이 있는 회로를 스페어 회로로 치환함으로써 반도체 집적 회로를 구제하는 방법이 제안되어 있다. 예를 들면, DRAM 등의 반도체 기억 장치의 용장회로에서는, 스페어·메모리 셀(용장계 메모리 셀)이 메모리 어레이(memory array)의 주변에 미리 마련되어 있어, 메모리 어레이의 일부에 결함이 발생한 경우에는 결함이 발생하여 불량으로 된 메모리 셀(불량 메모리 셀)이 스페어·메모리 셀로 치환된다(이토,「어드밴스트 일렉트로닉스(advanced electronics) I-9 초(超)LSI 메모리(ultra LSI memory)」, 주식회사 배풍관, pp. 181-183, 1994년; 나카노 등「ULSI DRAM 기술」, 주식회사 사이언스 포럼(science forum), pp. 67-70, 1992년; 이즈카, 「CMOS 초(超) LSI의 설계」, 주식회사 배풍관, pp. 194-196, 1989년 등). 즉, 도 1에 도시하는 반도체 기억 장치에서는, 8열의 워드선(word line)용의 스페어·메모리 셀(102)과 4열의 비트선(bit line)용의 스페어·메모리 셀(103)이 메모리 어레이(101)의 주변에 미리 마련되어 있어 메모리 셀(101)의 워드선 WL의 방향에 불량 메모리 셀(104)이 발생한 경우에는, 불량 메모리 셀(104)이 워드선용의 스페어·메모리 셀(102)로 치환된다. 이 때, 메모리 셀의 치환은 일반적으로는 4열의 메모리 셀을 1단위로 하여 실행된다. 따라서, 상기한 예에서는, 불량 메모리 셀(104)을 포함하는 워드선 방향의 4열의 메모리 셀이 4열의 워드선용의 스페어·메모리 셀(102)로 치환된다.
이러한 반도체 기억 장치에서는, 제품으로서 반도체 기억 장치를 출하하기 전(포장(package)전)에 어떤 어드레스 신호(address signal)에 대하여 스페어·메모리 셀(용장계 메모리 셀)을 사용하는지 여부를 메모리 소자의 내부회로에 프로그램(program)해 둘 필요가 있다. 이 프로그래밍(programming)은, 일반적으로는 메모리 셀의 외부에 마련된 퓨즈(fuse)를 용단함으로써 실행된다. 즉, 포장전의 검사에 의해 불량 메모리 셀이 검출되면, 이 불량 메모리 셀이 접속된 워드선(또는 비트선)의 어드레스에 대응하여 마련된 퓨즈가 레이저 등을 이용하여 용단된다. 이것에 의해 불량 메모리 셀의 어드레스(이하, 「결함 어드레스」라 한다)가 기억되고, 이 결함 어드레스가 지정된 경우에는 불량 메모리 셀의 사용이 금지된다.
다음에, 퓨즈의 용단에 의한 프로그래밍에 대하여 자세히 설명한다. 여기서는, 일례로서 워드선 선택용의 어드레스 신호로서 8비트의 어드레스 신호 A0∼A7을 취급하는 경우를 고려한다. 따라서, 메모리 어레이의 워드선은 모두 28=256 개이다. 256개의 워드선 전체에 퓨즈를 1개씩 마련하는 것은 칩의 레이아웃(layout)상 바람직하지 않기 때문에, 어드레스 신호를 수 비트씩 디코드처리하는 프리디코드(pre-decode)가 메인디코드(main-decode)를 실행하기 전에 실행된다.
예를들면, 도 2에 도시하는 예에서는 8비트의 어드레스 신호 A0∼A7중 상위 3비트 A7∼A5는 제 1 프리디코더(1601)에 입력되어, 8개의 내부 어드레스 신호로 변환된다. 8비트의 어드레스 신호 A0∼A7중 중위 3비트 A4∼A2는 제 2 프리디코더(1602)에 입력되어, 8개의 내부 어드레스 신호로 변환된다. 8비트의 어드레스 신호 A0∼A7중 하위 2비트 A1, A0은 제 3 프리디코더(1603)에 입력되어, 4개의 내부 어드레스 신호로 변환된다. 제 1 프리디코더(1601)로부터 출력되는 8개의 내부 어드레스 신호는 제 1 퓨즈회로(1641)에 입력된다. 제 2 프리디코더(1602)로부터 출력되는 8개의 내부 어드레스 신호는 제 2 퓨즈회로(1642)에 입력된다. 제 3 프리디코더(1603)로부터 출력되는 4개의 내부 어드레스 신호는 제 3 퓨즈회로(1643)에 입력된다.
각 퓨즈회로(1641∼1643)에서는, 직렬접속된 퓨즈 및 NMOS 트랜지스터(transitor)로 이루어지는 회로가, 입력되는 내부 어드레스 신호의 수만큼 병렬로 마련되어 있다. 즉, 제 1 퓨즈회로(1641)는 8개의 퓨즈 F1∼F8과 8개의 NMOS 트랜지스터 Q1∼Q8을 포함한다. NMOS 트랜지스터 Q1∼Q8의 게이트 단자(gate terminal)에는 제 1 프리디코더(1601)로부터 출력되는 내부 어드레스 신호가 각각 입력된다. NMOS 트랜지스터 Q1∼Q8의 소스 단자(source terminal)는 모두 접지되어 있다. NMOS 트랜지스터 Q1∼Q8의 드레인 단자(drain terminal)는 퓨즈 F1∼F8의 한쪽 단부에 각각 접속되어 있다. 퓨즈 F1∼F8의 다른 단부는 모두, 프리차지(pre-charge)용 PMOS 트랜지스터(161)의 드레인 단자, 풀업(pull-up)용 PMOS 트랜지스터(162)의 드레인 단자 및 인버터(163)의 입력단자에 접속되어 있다. 제 2 및 제 3 퓨즈회로(1642, 1643)도 제 1 퓨즈회로(1641)와 마찬가지로 구성되어 있다.
프리차지용 PMOS 트랜지스터(161)의 소스단자 및 풀업용 PMOS 트랜지스터(1 62)의 소스단자는 전원 전압 단자에 접속되어 있다. 인버터(163)의 출력단자는 풀업용 PMOS 트랜지스터(162)의 게이트단자에 접속되어 있다.
이와 같이 구성된 용장회로를 기동하기 위해서 프리차지용 PM0S 트랜지스터(161)가 온(on)으로 되면, 제 1 내지 제 3 퓨즈회로(1641∼1643)의 각 퓨즈의 공통접점 X의 전위가 하이 레벨(high level)로 프리차지된다. 이 상태에서, 예를 들면, 제 1 퓨즈회로(1641)의 NMOS 트랜지스터 Q1의 게이트단자에 하이 레벨의 내부 어드레스 신호가 제 1 프리디코더(1601)로부터 입력되어 NMOS 트랜지스터가 도통하여도, 이 NMOS 트랜지스터 Q1의 드레인 단자에 한쪽 단부가 접속된 퓨즈 F1이 용단되어 있는 경우에는, 공통접점 X의 전위는 방전되지 않는다. 또한, 공통접점 X의 전위가 인버터(163)를 거쳐서 풀업용 PMOS 트랜지스터(162)의 게이트단자에 입력됨으로써 풀업용 PMOS 트랜지스터(162)가 도통하고, 공통접점 X의 전위는 하이 레벨로 유지된다. 한편, 퓨즈 F1이 용단되어 있지 않은 경우에는 NMOS 트랜지스터 Q1이 도통함으로써 공통접점 X의 전위는 방전되어 로우 레벨로 된다.
따라서, 제 1 내지 제 3 퓨즈회로(1641∼1643)의 퓨즈 중 결함 어드레스에 대응하는 퓨즈를 용단함으로써, 결함 어드레스를 기억할 수 있음과 동시에, 공통접점 X의 전위를 감시함으로써 용장계 메모리 셀 (스페어·메모리 셀)을 사용할지 여부를 판정할 수 있다. 즉, 퓨즈의 용단에 의해 공통접점 X의 전위가 하이 레벨로 되어 있는 경우에는 용장계 메모리 셀을 사용한다고 판정하고, 한편 공통접점 X의 전위가 로우 레벨로 되어 있는 경우에는 용장계 메모리 셀을 사용하지 않는다고 판정할 수 있다.
그러나, 이러한 구성의 용장회로에서는, 용장계 메모리 셀의 사용/비사용을 판정하는 데 시간이 어느정도 소요된다고 하는 문제가 있다. 즉, 결함 어드레스가 입력되어 퓨즈회로의 NMOS 트랜지스터가 도통하더라도, 공통접점 X의 전위는 서서히 내려가기 때문에, 완전하게 공통접점 X의 전위가 로우 레벨이 될 때까지 시간이 어느정도 걸린다.
그래서, 이러한 문제를 해결하는 하나의 방법으로서, 도 2에 도시한 퓨즈회로와 동일구성의 퓨즈 회로 유닛을 2개 이용하여 각 퓨즈회로를 구성하고, 내부 어드레스 신호를 퓨즈 회로 유닛에 입력하여 각 퓨즈 회로 유닛의 공통접점의 전위에 따라서 용장계 메모리 셀을 사용하는지 여부를 판정하는 방법이 고려되고 있다(JP-A-7-93990, JP-A-7-85689 등). 예를 들면, 도 3에 도시하는 바와 같이, 도 2에 도시한 제 1 퓨즈회로(1641)와 동일 구성의 제 1 및 제 2 퓨즈 회로 유닛(2601, 2602)을 이용하여 제 1 퓨즈회로(260)가 구성되고, 제 1 및 제 2 퓨즈 회로 유닛(2601, 2602)의 공통접점 X1, X2의 전위가 판정회로(265)에 입력된다. 판정회로(265)에서는, 공통접점 X1, X2의 전위 중 적어도 하나가 하이 레벨이면, 용장계 사용 플래그(redundant system using flag)가 생성된다. 판정회로(265)로부터 용장계 사용 플래그가 출력되면, 결함 어드레스가 입력된 것으로 간주되어 용장계 메모리 셀의 사용이 선택된다.
그러나, 이러한 용장회로에서는 용장계 메모리 셀의 사용/비사용을 판정하기위해서, 다수의 게이트단(gate stage)으로 이루어지는 판정회로(265)가 필요하다. 또, 판정회로(265)에 있어서의 판정에도 시간이 어느정도 걸린다고 하는 문제가 있다. 또한, 판정회로(265)는 용장계 메모리 셀의 사용/비사용을 판정할 뿐이고, 불량 메모리 셀의 사용의 금지는 판정회로(265)의 판정결과에 근거하여, 예를 들면, 디스에이블·퓨즈(disable fuse)를 절단함으로써 실행된다. 이 때문에, 반도체 기억 장치 전체로서의 처리속도를 향상시키는 데에 있어서 장해요인으로 되고 있다.
16 메가 바이트(mega-byte)나 64 메가 바이트 같은 대용량의 DRAM 메모리 칩(memory chip)에서는, 예를 들면, 도 4에 도시하는 바와 같이, 4개의 메모리 어레이(301∼304)가 칩상의 4개의 상한(象限)(제 1 내지 제 4 상한)에 각각 배치되고, 각 상한에 배치된 메모리 어레이(301∼304)의 사이에 행디코더(305, 306) 및 열디코더(307∼310)가 배치된다. 도 3에 도시한 바와 같은 구성의 퓨즈/판정회로(311)는 칩의 중앙부에 배치되고, 퓨즈/판정회로(311)로부터 출력되는 용장계 사용 플래그가 행디코더(305, 306) 및 열디코더(307∼310)에 각각 출력된다.
그러나, 퓨즈/판정회로(311)를 메모리 어레이(301∼304), 행디코더(305, 306) 및 열디코더(307∼310)와는 별개의 공간(space)에 배치하는 것은 칩의 소형화(compact化)를 방해하는 하나의 요인이 된다. 또한, 퓨즈/판정회로(311)로부터 출력되는 용장계 사용 플래그를 행디코더(305, 306) 및 열디코더(307∼310)에 각각 입력시키기 위한 배선이 필요하기 때문에, 칩면적의 증대를 초래한다고 하는 문제가 있다.
퓨즈/판정회로(311)로부터 용장계 사용 플래그가 출력된 경우에는, 결함 어드레스로 지정되는 불량 메모리 셀의 사용을 금지해야 하지만, 그 금지는 일반적으로는 각 메모리 어레이(301∼304)의 워드선 및 비트선에 마련된 디스에이블·퓨즈 중 해당하는 디스에이블·퓨즈를 절단함으로써 실행된다.
그러나, 워드선 및 비트선에 디스에이블·퓨즈를 마련하면, 디스에이블·퓨즈가 빈틈없이 일렬로 배열되기 때문에, 워드선간 및 비트선간에 다른 배선을 배치할 수 없게 된다고 하는 문제가 발생된다.
본 발명의 목적은 반도체 기억 장치 전체의 처리속도를 향상할 수 있고, 회로규모를 작게 할 수 있으며, 또한 배선 레이아웃을 용이하게 할 수 있는 반도체 기억 장치의 결함 구제 회로를 제공하는 데에 있다.
도 1은 일반적인 DRAM의 구성을 도시한 도면.
도 2는 용장회로의 하나의 구성예를 도시하는 블럭도
도 3은 용장회로의 다른 구성예를 도시하는 블럭도.
도 4는 반도체 기억 장치 전체의 레이아웃의 일례를 도시한 도면.
도 5는 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 결함 구제 회로의 일부를 구성하는 퓨즈·디코더의 구성예를 도시하는 회로도.
도 6은 도 5에 도시한 결함 구제 회로를 구비한 반도체 기억 장치에 사용되는 행디코더의 일례를 도시하는 부분 회로도.
도 7은 도 5에 도시한 결함 구제 회로를 구비한 반도체 기억 장치 전체의 레이아웃의 일례를 도시한 도면.
본 발명의 제 1 반도체 기억 장치의 결함 구제 회로는,
통상계 메모리 셀을 용장계 메모리 셀로 치환하는지 여부를 제어하는 반도체 기억 장치의 결함 구제 회로로서,
상기 통상계 메모리 셀의 어드레스 지정용의 복수 비트로 이루어지는 어드레스 신호 각각에 대응하여 마련된 퓨즈를 각각 가지며, 상기 퓨즈가 용단되어 있는지 여부에 따라 하이 레벨 또는 로우 레벨의 출력신호를 각각 출력하는 제 1 및 제 2 퓨즈회로와,
상기 제 1 및 제 2 퓨즈회로의 출력신호에 근거하여 상기 통상계 메모리 셀을 사용하는지 여부를 판정하고, 판정결과를 나타내는 비용장 플래그(non-redundant flag)를 출력하는 비용장 판정수단과,
상기 비용장 플래그가 입력되는 게이트단자를 가지며, 상기 비용장 플래그에 따라 도통/비도통이 전환되는 M0S 트랜지스터와,
상기 M0S 트랜지스터가 도통상태일 때, 상기 어드레스 신호를 디코드하는 상기 통상계 메모리 셀용의 어드레스·디코더를 포함한다.
본 발명의 제 1 반도체 기억 장치의 결함 구제 회로에서는, 제 1 및 제 2 퓨즈회로의 퓨즈가 모두 용단되어 있지 않은 때에는, 제 1 및 제 2 퓨즈회로로부터 예를 들면 로우 레벨의 출력신호가 각각 출력되고, 비용장 판정수단에 의해서 통상계 메모리 셀을 사용한다고 판정된다. 이 때, 비용장 판정수단으로부터 예를 들면, 하이 레벨의 비용장 플래그가 M0S 트랜지스터의 게이트단자로 출력되어 M0S 트랜지스터가 도통상태로 됨으로써 통상계 메모리 셀용의 어드레스·디코더가 동작상태로 된다.
한편, 제 1 및 제 2 퓨즈회로의 퓨즈 중에서 적어도 한쪽이 용단되어 있을 때에는, 퓨즈가 용단되어 있는 퓨즈회로로부터 예를 들면, 하이 레벨의 출력신호가 출력되고, 비용장 판정수단에 의해서 통상계 메모리 셀을 사용하지 않는다고 판정된다. 이 때, 비용장 판정수단으로부터 예를 들면, 로우 레벨의 비용장 플래그가 M0S 트랜지스터의 게이트단자로 출력되어 M0S 트랜지스터가 비도통 상태로 되는 것에 의해, 통상계 메모리 셀용의 어드레스·디코더가 비동작상태로 되는 결과, 통상계 메모리 셀의 사용이 금지된다. 즉, 결함 어드레스가 제 1 및 제 2 퓨즈회로에 입력되었을 때에는 비용장 플래그가 예를 들면, 로우 레벨로 되어 통상계 메모리 셀의 사용이 금지된다.
따라서, 본 발명의 제 1 반도체 기억 장치의 결함 구제 회로에 의하면, 디스에이블·퓨즈등을 이용하지 않더라도, 결함 어드레스가 제 1 및 제 2 퓨즈회로에 입력되었을 때에 통상계 메모리 셀의 사용을 금지할 수 있음과 동시에, 통상계 메모리 셀의 사용/비사용의 판정과 통상계 메모리 셀의 사용금지를 동시에 실행할 수 있다. 또한, 비용장 판정수단은 예를 들면, 논리합 게이트수단과 같은 간단한 구성으로 실현할 수 있기 때문에, 통상계 메모리 셀의 사용/비사용의 판정에 걸리는 시간을 단축할 수 있다.
본 발명의 제 2 반도체 기억 장치의 결함 구제 회로는, 상기 제 1 퓨즈회로의 출력신호와 상기 제 2 퓨즈회로의 출력신호가 서로 다른 신호레벨을 가질 때에 상기 통상계 메모리 셀을 상기 용장계 메모리 셀로 치환하는 선택신호를 출력하는 어드레스 선택수단을 더 포함한다.
본 발명의 제 2 반도체 기억 장치의 결함 구제 회로에서는, 예를 들면, 제 1 퓨즈회로의 출력신호의 신호레벨이 하이 레벨이고, 제 2 퓨즈회로의 출력신호의 신호레벨이 로우 레벨일 때, 통상계 메모리 셀을 용장계 메모리 셀로 치환하는 선택신호가 어드레스 선택수단으로부터 출력된다. 이 때, 제 1 퓨즈회로의 출력신호의 신호레벨이 하이 레벨이기 때문에, 상술한 바와 같이, 비용장 판정수단으로부터 예를 들면 로우 레벨의 비용장 플래그가 M0S 트랜지스터의 게이트단자로 출력되어 M0S 트랜지스터가 비도통상태로 됨으로써, 통상계 메모리 셀용의 어드레스·디코더가 비동작 상태로 되는 결과, 통상계 메모리 셀의 사용이 금지된다.
즉, 결함 어드레스가 제 1 및 제 2 퓨즈회로에 입력된 때에는, 비용장 플래그가 예를 들면, 로우 레벨로 되어 통상계 메모리 셀의 사용이 금지됨과 동시에, 어드레스 선택수단으로부터 선택신호가 출력되어 용장계 메모리 셀이 사용된다. 이와 같이, 본 발명의 제 2 반도체 기억 장치의 결함 구제 회로에 의하면, 통상계 메모리 셀의 사용금지와 용장계 메모리 셀의 선택을 동시에 실행할 수 있다. 또한, 예를 들면, 2개의 퓨즈회로와 4개의 MOS 트랜지스터 등의 적은 소자수로 용장계 메모리 셀의 선택을 실현할 수 있다.
본 발명의 제 3 반도체 기억 장치의 결함 구제 회로는, 상기 제 1 및 제 2 퓨즈회로와 상기 비용장 판정수단과 상기 어드레스 선택수단으로 이루어지는 퓨즈·디코더가 상기 어드레스·디코더의 바로 가까이에 배치되어 있다. 따라서, 본 발명의 제 3 반도체 기억 장치의 결함 구제 회로에 의하면, 퓨즈·디코더와 어드레스·디코더와의 사이의 배선을 효율적으로 실행할 수 있다.
발명의 실시예
이하, 본 발명의 일실시예에 의한 반도체 기억 장치의 결함 구제 회로에 대하여 도면을 참조하면서 설명한다. 또, 설명을 간단하게 하기 위해, 불량 메모리 셀을 워드선용의 스페어·메모리 셀로 치환하는 경우에 대하여 설명하지만, 마찬가지로 불량 메모리 셀을 비트선용의 스페어·메모리 셀로 치환하는 것도 가능하다. 또한, 워드선 선택용의 어드레스 신호로서 8비트의 어드레스 신호 A0∼A7을 취급하는 경우를 고려한다. 따라서, 메모리 어레이내의 워드선은 모두 28=256개 이다. 또한, 메인디코드를 하기 전에 프리디코드가 실행되지만, 본 실시예에 따른 반도체 기억 장치의 결함 구제 회로에서는, 8비트의 어드레스 신호 A0∼A7중 3비트의 어드레스 신호 A6, A5, A4를 프리디코드하여 8개의 내부 어드레스 신호 a0∼a7을 생성하고, 8비트의 어드레스 신호 A0∼A7중 3비트의 어드레스 신호 A2, A1, A0을 프리디코드하여 8개의 내부 어드레스 신호 a8∼a15를 생성하며, 8비트의 어드레스 신호 A0∼A7중 2비트의 어드레스 신호 A7, A3을 프리디코드하여 4개의 내부 어드레스 신호 a16∼a19를 생성한다.
본 실시예에 따른 반도체 기억 장치의 결함 구제 회로의 일부를 구성하는 퓨즈·디코더(20)는 도 5에 도시하는 바와 같이, 직렬 접속된 퓨즈 및 NMOS 트랜지스터로 이루어지는 회로 16개가 병렬로 각각 마련된 제 1 및 제 2 퓨즈회로(11, 12)를 갖는다. 즉, 제 1 퓨즈회로(11)는 16개의 퓨즈 Fa0∼Fa15와 16개의 NMOS 트랜지스터 Qa0∼Qa15를 포함한다. NMOS 트랜지스터 Qa0∼Qa15의 게이트단자에는 내부 어드레스 신호 a0∼a15가 각각 입력된다. NMOS 트랜지스터 Qa0∼Qa15의 소스단자는 모두 접지되어 있다. NMOS 트랜지스터 Qa0∼Qa15의 드레인 단자는 퓨즈 Fa0∼Fa15의 한쪽 단부에 각각 접속되어 있다. 또한, 제 2 퓨즈회로(12)는, 16개의 퓨즈 Fb0∼Fb15와 16개의 NMOS 트랜지스터 Qb0∼Qb15를 포함한다. NMOS 트랜지스터 Qb0∼Qb15의 게이트단자에는 내부 어드레스 신호 a0∼a15가 각각 입력된다. NMOS 트랜지스터 Qb0∼Qb15의 소스단자는 모두 접지되어 있다. NMOS 트랜지스터 Qb0∼Qb15의 드레인 단자는 퓨즈 Fb0∼Fb15의 한쪽 단부에 각각 접속되어 있다.
제 1 퓨즈회로(11)의 퓨즈 Fa0∼Fa15의 다른 단부(공통접점 X1)는 모두, 제 1인버터(3a)의 입력단자, 제 1 프리차지용 PMOS 트랜지스터(1a)의 드레인 단자 및 제 1 풀업용 PMOS 트랜지스터(2a)의 드레인 단자에 접속되어 있다. 제 1 인버터(3a)의 출력신호는 2개의 인버터로 이루어지는 제 1 인버터군(4a)을 거쳐서 제 1 풀업용 PMOS 트랜지스터(2a)의 게이트단자에 접속되어 있다. 제 1 프리차지용 PM0S 트랜지스터(1a)의 소스단자 및 제 1 풀업용 PM0S 트랜지스터(2a)의 소스단자는 전원 전압 단자에 접속되어 있다. 제 1 프리차지용 PM0S 트랜지스터(1a)의 게이트단자에는, 매트·셀렉트 0 신호(mat select O signal) msOb(부논리) 및 매트·셀렉트 1 신호(mat select 1 signal) ms1b(부논리)가 NAND 회로를 거쳐서 입력되고있다.
또한, 제 2 퓨즈회로(12)의 퓨즈 Fb0∼Fb15의 다른 단부(공통접점 X2)는 모두, 제 2 인버터(3b)의 입력단자, 제 2 프리차지용 PMOS 트랜지스터(1b)의 드레인 단자 및 제 2 풀업용 PMOS 트랜지스터(2b)의 드레인 단자에 접속되어 있다. 제 2 인버터(3b)의 출력신호는, 2개의 인버터로 이루어지는 제 2 인버터군(4b)을 거쳐서 제 2 풀업용 PMOS 트랜지스터(2b)의 게이트단자에 접속되어 있다. 제 2 프리차지용 PMOS 트랜지스터(1b)의 소스단자 및 제 2 풀업용 PMOS 트랜지스터(2b)의 소스단자는 전원 전압 단자에 접속되어 있다. 제 2 프리차지용 PM0S 트랜지스터(1b)의 게이트단자에는 매트·셀렉트0신호 ms0b 및 매트·셀렉트1신호 ms1b가 NAND 회로를 거쳐서 입력되어 있다.
퓨즈·디코더(20)는 제 1 NMOS 트랜지스터(7a)와 제 2 NMOS 트랜지스터(7b)와 제 3 NMOS 트랜지스터(8a)와 제 4 NMOS 트랜지스터(8b)로 이루어지는 어드레스 선택 회로(13)를 더 포함한다. 여기서, 제 1 NMOS 트랜지스터(7a)와 제 2 NMOS 트랜지스터(7b)는, 드레인끼리 서로 직렬 접속되어 있다. 또한, 제 3 NMOS 트랜지스터(8a)와 제 4 NMOS 트랜지스터(8b)와는 드레인끼리 서로 직렬 접속되어 있다. 제 1 NMOS 트랜지스터(7a)의 게이트단자에는 제 1 인버터(3a)의 출력신호가 입력되고, 제 2 NMOS 트랜지스터(7b)의 게이트단자에는 제 2 퓨즈회로(12)의 공통접점 X2상의 신호가 입력되어 있다. 제 3 NMOS 트랜지스터(8a)의 게이트단자에는 제 2 인버터(3b)의 출력신호가 입력되고, 제 4 NMOS 트랜지스터(8b)의 게이트단자에는 제 1 퓨즈회로(11)의 공통접점 X1상의 신호가 입력되어 있다. 제 2 NMOS 트랜지스터(7b)의 소스단자 및 제 4 NMOS 트랜지스터(8b)의 소스단자에는 워드선 구동 타이밍 신호(부논리) wleb가 입력되어 있다.
퓨즈·디코더(20)는 2개의 PMOS 트랜지스터 및 2개의 NMOS 트랜지스터로 이루어지는 NAND 회로(5)와 제 3 인버터(6)를 더 포함한다.
여기서, NAND 회로(5)는 제 1 인버터(3a)의 출력신호와 제 2 인버터(3b)의 출력신호와의 논리곱을 구하는 것이고, 제 1 인버터(3a)와 제 2 인버터(3b)와 NAND 회로(5)와 제 3 인버터(6)는 NOR 게이트로서 동작하여 비용장 판정회로(14)를 구성한다.
이상과 같이 구성된 퓨즈·디코더(20)에서는, 매트·셀렉트0신호 ms0b 및 매트·셀렉트1신호 mslb가 두 개의 NAND 회로를 거쳐서 제 1 및 제 2 프리차지용 PMOS 트랜지스터(1a, 1b)의 게이트단자에 입력되면, 제 1 및 제 2 프리차지용 PMOS 트랜지스터(1a, 1b)가 도통상태로 되어 제 1 및 제 2 퓨즈회로(11, 12)의 공통접점 X1, X2의 전위가 하이 레벨로 프리차지된다.
여기서, 퓨즈·디코더(20)에 입력되는 16개의 내부 어드레스 신호 ao∼a15중, 8개의 내부 어드레스 신호 a0∼a7은 8비트의 어드레스 신호 A0∼A7중 3비트의 어드레스 신호 A6, A5, A4를 프리디코드하여 생성된 것이기 때문에, 어느 하나만이 하이 레벨로 되어 있다. 또한, 나머지 8개의 내부 어드레스 신호 a8∼a15는 8비트의 어드레스 신호 A0∼A7중 3비트의 어드레스 신호 A2, A1, A0을 프리디코드하여 생성된 것이기 때문에, 어느 하나만이 하이 레벨로 되어 있다. 따라서, 여기서는 설명을 간단히 하기 위해, 내부 어드레스 신호 a2와 내부 어드레스 신호 a13이하이 레벨로 되어 있는 것으로 한다.
내부 어드레스 신호 a0∼a15가 제 1 퓨즈회로(11)의 16개의 NMOS 트랜지스터 Qa0∼Qa15의 게이트단자에 각각 입력됨과 동시에, 내부 어드레스 신호 a0∼a15가 제 2 퓨즈회로(12)의 16개의 NMOS 트랜지스터 Qb0∼Qb15의 게이트단자에 입력되면, 하이 레벨의 내부 어드레스 신호 a2가 게이트단자에 입력되는 제 1 퓨즈회로(11)의 NMOS 트랜지스터 Qa2및 제 2 퓨즈회로(12)의 NMOS 트랜지스터 Qb2가 도통함과 동시에, 하이 레벨의 내부 어드레스 신호 a13이 게이트단자에 입력되는 제 1 퓨즈회로(11)의 NMOS 트랜지스터 Qa13및 제 2 퓨즈회로(12)의 NMOS 트랜지스터 Qb13이 도통상태로 된다. NMOS 트랜지스터 Qa0, Qa1, Qa3∼Qa12, Qa14, Qa15및 NMOS 트랜지스터 Qb0, Qb1, Qb3∼Qb12, Qb14, Qb15는 모두 비도통 상태로 된다.
이 때, 제 1 퓨즈회로(11)의 도통상태로 된 2개의 NMOS 트랜지스터 Qa2, Qa13의 드레인 단자에 접속된 퓨즈 Fa2, Fa13이 함께 용단되어 있는 경우에는, NMOS 트랜지스터 Qa2, Qa13의 게이트단자에 하이 레벨의 내부 어드레스 신호 a2, a13이 입력되어 NMOS 트랜지스터 Qa2, Qa13이 도통상태로 되더라도, 공통접점 X1의 전위는 방전되는 일 없이 제 1 인버터(3a) 및 제 1 인버터군(4a)을 거쳐서 제 1 풀업용 PMOS 트랜지스터(2a)에 의해 하이 레벨로 유지된다. 한편, 퓨즈 Fa2, Fa13중 적어도 한쪽이 용단되어 있지 않은 경우에는 NMOS 트랜지스터 Qa2, Qa13의 게이트단자에 하이 레벨의 내부 어드레스 신호 a2, a13이 입력되어 NMOS 트랜지스터 Qa2, Qa13이 도통상태로 되면, 공통접점 X1의 전위는 방전되어 로우 레벨로 된다.
또한, 제 2 퓨즈회로(12)에 있어서도, 도통상태로 된 2개의 NMOS 트랜지스터 Qb2, Qb13의 드레인 단자에 접속된 퓨즈 Fb2, Fb13이 함께 용단되어 있는 경우에는, NMOS 트랜지스터 Qb2, Qb13의 게이트단자에 하이 레벨의 내부 어드레스 신호 a2, a13이 입력되어 NMOS 트랜지스터 Qb2, Qb13이 도통상태로 되더라도, 공통접점 X2의 전위는 방전되는 일 없이 제 2 인버터(3b) 및 제 2 인버터군(4b)을 거쳐서 제 2 풀업용 PMOS 트랜지스터(2b)에 의해 하이 레벨로 유지된다. 한편, 퓨즈 Fb2, Fb13중 적어도 한쪽이 용단되어 있지 않은 경우에는, NMOS 트랜지스터 Qb2, Qb13의 게이트단자에 하이 레벨의 내부 어드레스 신호 a2, a13이 입력되어 NMOS 트랜지스터 Qb2, Qb13이 도통상태가 되면 공통접점 X2의 전위는 방전되어 로우 레벨로 된다.
따라서, 제 1 퓨즈회로(11)의 2개의 퓨즈 Fa2, Fa13을 용단함으로써, 결함 어드레스에 대응하는 내부 어드레스 신호 a0∼a15(즉, 내부 어드레스 신호 a2, a13만이 하이 레벨)이 제 1 퓨즈회로(11)에 입력되면, 공통접점 X1의 전위는 하이 레벨인 채로 되고, 그 밖의 내부 어드레스 신호 a0∼a15가 제 1 퓨즈회로(11)에 입력되면, 공통접점 X1의 전위는 로우 레벨로 된다. 또한, 제 2 퓨즈회로(12)의 2개의 퓨즈 Fb2, Fb13을 용단함으로써, 결함 어드레스에 대응하는 내부 어드레스 신호 a0∼a15(즉, 내부 어드레스 신호 a2, a13만이 하이 레벨)이 제 2 퓨즈회로(12)에 입력되면 공통접점 X2의 전위는 하이 레벨인 채로 되고, 정상 어드레스에 대응하는 그 밖의 내부 어드레스 신호 a0∼a15가 제 2 퓨즈회로(12)에 입력되면, 공통접점 X2의 전위는 로우 레벨로 된다.
단, 실제로는 제 1 퓨즈회로(11) 및 제 2 퓨즈회로(12)에 있어서 동일한 어드레스에 대응하는 퓨즈가 용단되는 경우는 없다. 왜냐하면, 2조의 퓨즈는 2개의 다른 어드레스의 불량을 구제할 목적으로 마련된 것이고, 혹시 구제를 필요로 하는 어드레스가 1개이면 어느 쪽이든 한쪽 퓨즈회로의 퓨즈만이 용단되고, 다른쪽 퓨즈회로의 퓨즈가 용단되는 경우는 전혀 없기 때문이다.
제 1 퓨즈회로(11)의 공통접점 X1상의 신호는 제 1 인버터(3a)를 거쳐서 NAND 회로(5)에 입력되고, 제 2 퓨즈회로(12)의 공통접점 X2상의 신호는 제 2 인버터(3b)를 거쳐서 NAND 회로(5)에 입력된다. NAND 회로(5)의 출력신호는 제 3 인버터(6)에 입력된다. 이에 따라, 공통접점 X1상의 신호와 공통접점 X2상의 신호와의 논리합이 구해진다. 그 결과, 제 3 인버터(6)로부터는 공통접점 X1의 전위 및 공통접점 X2의 전위가 모두 로우 레벨인 경우에만 하이 레벨로 되는 신호가 출력된다.
여기서, 공통접점 X1의 전위 및 공통접점 X2의 전위가 모두 로우 레벨이라는 것은 퓨즈·디코더(20)에 입력되는 내부 어드레스 신호 a0∼a15가 결함 어드레스에 대응하는 것이 아닌 것(즉, 용장계 메모리 셀을 사용하지 않은 것)을 의미하기 때문에, 공통접점 X1의 전위 및 공통접점 X2의 전위가 모두 로우 레벨인 경우에만 하이 레벨로 되는 제 3 인버터(6)의 출력신호는 비용장 플래그 f(통상계 사용 플래그)로써 이용할 수 있다. 이와 같이, 본 실시예에 따른 반도체 기억 장치의 결함 구제 회로는 용장계 사용 플래그를 생성하는 도 3에 도시한 것과 달리, 비용장 플래그 f를 생성하는 것이다. 이 때, 비용장 플래그 f는 간단한 구성의 NOR 회로에 의해서 생성되기 때문에, 비용장 플래그 f의 생성(즉, 통상계 메모리 셀의 사용/비사용의 판정)을 단시간에 실행할 수 있다.
다음에, 선택회로(13)의 동작에 대하여 설명한다. 선택회로(13)는 워드선 구동 타이밍 신호 wleb가 제 2 및 제 4 NMOS 트랜지스터(7b, 8b)의 소스 단자에 입력되는 것에 의해 동작 가능 상태로 된다.
공통접점 X1의 전위 및 공통접점 X2의 전위가 모두 로우 레벨인 경우에는, 공통접점 X2의 전위가 게이트단자에 입력되는 제 2 NMOS 트랜지스터(7b) 및 공통접점 X1의 전위가 게이트단자에 입력되는 제 4 NMOS 트랜지스터(8b)는 모두 비도통 상태로 되기 때문에, 제 1 NMOS 트랜지스터(7a)의 소스단자로부터는 하이 레벨의 선택신호 A가 출력되고, 제 3 NMOS 트랜지스터(8a)의 소스단자로부터는 하이 레벨의 선택신호 B가 출력된다.
반대로, 공통접점 X1의 전위 및 공통접점 X2의 전위가 모두 하이 레벨인 경우에는, 공통접점 X1의 전위가 제 1 인버터(3a)를 거쳐서 게이트단자에 입력되는 제 1 NMOS 트랜지스터(7a) 및 공통접점 X2의 전위가 제 2 인버터(3b)를 거쳐서 게이트단자에 입력되는 제 3 NMOS 트랜지스터(8a)는 모두 비도통 상태로 되기 때문에, 제 1 NMOS 트랜지스터(7a)의 소스단자로부터는 하이 레벨의 선택신호 A가 출력되고, 제 3 NMOS 트랜지스터(8a)의 소스단자로부터는 하이 레벨의 선택신호 B가 출력된다.
공통접점 X1의 전위가 하이 레벨이고 공통접점 X2의 전위가 로우 레벨인 경우에는, 공통접점 X2의 전위가 게이트단자에 입력되는 제 2 NMOS 트랜지스터(7b)는 비도통 상태로 되는 결과, 제 1 NMOS 트랜지스터(7a)의 소스단자로부터는 하이 레벨의 선택신호 A가 출력된다. 한편, 공통접점 X1의 전위가 게이트단자에 입력되는 제 4 NMOS 트랜지스터(8b)는 도통 상태로 되고, 제 2 인버터(3b)를 거쳐서 공통접점 X2의 전위가 게이트단자에 입력되는 제 3 NMOS 트랜지스터(8a)도 도통상태로 되는 결과, 제 3 NMOS 트랜지스터(8a)의 소스단자로부터는 로우 레벨의 선택신호 B가 출력된다.
반대로, 공통접점 X1의 전위가 로우 레벨이고 공통접점 X2의 전위가 하이 레벨인 경우에는, 공통접점 X2의 전위가 게이트단자에 입력되는 제 2 NMOS 트랜지스터(7b)는 도통상태로 되고, 제 1 인버터(3a)를 거쳐서 공통접점 X1의 전위가 게이트단자에 입력되는 제 1 NMOS 트랜지스터(7a)도 도통상태로 되는 결과, 제 1 NMOS 트랜지스터(7a)의 소스단자로부터는 로우 레벨의 선택신호 A가 출력된다. 한편, 공통접점 X1의 전위가 게이트단자에 입력되는 제 4 NMOS 트랜지스터(8b)는 비도통 상태로 되는 결과, 제 3 NMOS 트랜지스터(8a)의 소스단자로부터는 하이 레벨의 선택신호 B가 출력된다.
따라서, 공통접점 X1의 전위와 공통접점 X2의 전위가 서로 다를 때에, 선택회로(13)로부터 출력되는 선택신호 A, B 중 어느 한쪽이 로우 레벨로 된다. 이것은 실제의 사용형태에 있어서, 입력된 어드레스가 구제해야 하는 어드레스와 일치한 것을 의미한다. 전술한 바와 같이, 2조의 퓨즈는 2개의 다른 어드레스의 불량을 구제할 목적으로 마련된다. 이 때, 공통접점 X1의 전위 및 공통접점 X2의 전위 중 어느 한쪽은 하이 레벨로 되어 있기 때문에, 상술한 바와 같이, 로우 레벨의 비용장 플래그 f가 제 3 인버터(6)로부터 출력된다.
퓨즈·디코더(20)는 도 7에 도시한 바와 같이, 제 1 상한에 배치된 메모리 어레이(71)와 제 2 상한에 배치된 메모리 어레이(72)와의 사이에 행디코더(75)와 함께 배치됨과 동시에, 제 3 상한에 배치된 메모리 어레이(73)와 제 4 상한에 배치된 메모리 어레이(74)와의 사이에 행디코더(76)와 함께 배치된다. 또, 메모리 어레이(71)용의 열디코더(77)와 메모리 어레이(73)용의 열디코더(79)는 메모리 어레이(71)와 메모리 어레이(73)와의 사이에 배치되고, 메모리 어레이(72)용의 열디코더(78)와 메모리 어레이(74)용의 열디코더(80)와는 메모리 어레이(72)와 메모리 어레이(74)와의 사이에 배치된다. 이에 따라, 퓨즈·디코더(20)의 전용 공간(space)을 칩상에 마련할 필요가 없기 때문에, 반도체 기억 장치 전체의 콤팩트화를 도모할 수 있다.
다음에, 제 1 상한에 배치된 메모리 어레이(71)와 제 2 상한에 배치된 메모리 어레이(72)와의 사이에 배치된 행디코더(75) 및 퓨즈·디코더(20)의 일구성예에 대하여 도 6을 참조하여 설명한다.
행디코더(75)는 8개의 행디코더 RD1∼RD8로 분할되고, 각 행디코더 RD1∼RD8은 제 1 상한에 배치된 메모리 어레이(71)의 통상계 메모리 셀용의 64개의 워드선·드라이버 WD1a∼WD64a를 8개씩 관리함과 동시에, 제 2 상한에 배치된 메모리 어레이(72)의 통상계 메모리 셀용의 64개의 워드선·드라이버 WD1b∼WD64b를 8개씩 관리한다. 예를 들면, 행디코더 RD1은 메모리 어레이(71)의 통상계 메모리 셀용의 8개의 워드선·드라이버 WD1a∼WD8a와 메모리 어레이(72)의 통상계 메모리 셀용의 8개의 워드선·드라이버 WD1b∼WD8b를 관리한다. 여기서, 전술한 바와 같이, 용장계 메모리 셀로의 치환은 4개의 워드선을 1단위로 하여 실행되기 때문에, 한 개의 워드선·드라이버는 4개의 워드선을 단위로 하여 구성되어 있다.
또한, 제 1 상한에 배치된 메모리 어레이(71)의 용장계 메모리 셀용의 2개의 워드선·드라이버 WD65a, WD66a와 제 2 상한에 배치된 메모리 어레이(72)의 용장계 메모리 셀용의 2개의 워드선·드라이버 WD65b, WD66b는 퓨즈·디코더(20)에 의해서 관리된다. 퓨즈·디코더(20)는 8개의 행디코더 RD1∼RD8과 동일한 열에 배치된다.
행디코더 RD1은 직렬 접속된 플래그용 NMOS 트랜지스터 TF와 윗자리수용 NMOS 트랜지스터(NMOS transistor for upper digit) T0를 포함한다. 플래그용 NMOS 트랜지스터 TF의 게이트단자에는 비용장 플래그 f가 퓨즈·디코더(20)로부터 입력되어 있다. 윗자리수용 NMOS 트랜지스터 T0의 게이트단자에는 8비트의 어드레스 신호 A0∼A7중 3비트의 어드레스 신호 A6, A5, A4를 프리디코드하여 생성된 8개의 내부 어드레스 신호 a0∼a7중 내부 어드레스 신호 a0가 입력되어 있다. 또, 다른 7개의 내부 어드레스 신호 a1∼a7은 다른 행디코더 RD2∼RD8의 윗자리수용 NMOS 트랜지스터 T0의 게이트단자에 각각 입력되어 있다.
행디코더 RD1은 병렬 접속된 8개의 가운데자리수용 NMOS 트랜지스터(NMOS transistor for middle digit)T8∼T15를 더 포함한다. 가운데자리수용 NMOS 트랜지스터 T8∼T15의 게이트단자에는 8비트의 어드레스 신호 A0∼A7중 3비트의 어드레스 신호 A2, A1, A0을 프리디코드하여 생성된 8개의 내부 어드레스 신호 a8∼a15가 각각 입력되어 있다. 8개의 내부 어드레스 신호 a8∼a15중 어느 하나만이 하이 레벨이기 때문에, 8개의 가운데자리수용 NMOS 트랜지스터 T8∼T15 중 한 개만이 도통상태로 된다.
병렬 접속된 8개의 가운데자리수용 NMOS 트랜지스터 T8∼T15는 직렬 접속된 플래그용 NMOS 트랜지스터 TF와 윗자리수용 NMOS 트랜지스터 T0와 직렬 접속되어 있다. 따라서, 플래그용 NMOS 트랜지스터 TF 및 윗자리수용 NMOS 트랜지스터 T0가 모두 도통상태인 경우에는, 예를 들면 가운데자리수용 NMOS 트랜지스터 T8가 도통상태로 되어있을 때에는 로우 레벨의 가운데자리수용 NMOS 트랜지스터 T8의 출력신호가 워드선·드라이버 WD1a, WD1b에 출력된다. 또한, 예를 들면 가운데자리수용 NMOS 트랜지스터 T10이 도통상태로 되어 있을 때에는, 로우 레벨의 가운데자리수용 NMOS 트랜지스터 T10의 출력신호가 워드선·드라이버 WD3a, WD3b에 출력된다. 한편, 플래그용 NMOS 트랜지스터 TF 및 윗자리수용 NMOS 트랜지스터 T0의 적어도 한쪽이 비도통상태인 경우에는, 행디코더 RD1이 관리하는 16개의 워드선·드라이버 WD1a∼WD8a, WD1b∼WD8b에는 하이 레벨의 출력신호가 행디코더 RD1로부터 출력된다.
워드선·드라이버 WD1a는 가운데자리수용 NMOS 트랜지스터 T8의 출력신호가 입력되는 인버터(309a)와, 인버터(309a)의 출력신호가 게이트단자에 입력되는 4개의 NMOS 트랜지스터(310a1∼310a4)를 포함한다. 여기서, 4개의 NMOS 트랜지스터(310 a1∼310a4)의 소스단자에는 8비트의 어드레스 신호 A0∼A7중 2비트의 어드레스 신호 A7, A3을 프리디코드하여 생성된 4개의 내부 어드레스 신호 a16∼a19가 각각 입력되어 있다. 4개의 워드선 선택신호 WL1∼WL4는 4개의 NMOS 트랜지스터(31Oa1∼310a4)의 드레인 단자로부터 인버터를 거쳐서 대응하는 통상계 메모리 셀의 워드선상에 각각 출력된다.
행디코더 RD1로부터 워드선·드라이버 WD1a에 하이 레벨의 신호가 입력되면 , 이 신호는 인버터(309a)에 의해 로우 레벨로 된 후, 4개의 NMOS 트랜지스터(310a1∼310a4)의 게이트단자에 입력된다. 그 결과, 4개의 NMOS 트랜지스터(310a1∼310a4)는 모두 비도통상태로 된다. 따라서, 워드선·드라이버 WD1a에서는 워드선의 선택이 실행되지 않는다.
한편, 행디코더 RD1로부터 워드선·드라이버 WD1a에 로우 레벨의 신호가 입력되면, 이 신호는 인버터(309a)에 의해 하이 레벨로 된 후, 4개의 NMOS 트랜지스터(310a1∼310a4)의 게이트단자에 입력된다. 그 결과, 4개의 NMOS 트랜지스터(310a1∼310a4)는 모두 도통상태로 된다. 따라서, 워드선·드라이버 WD1a에서는 내부 어드레스 신호 a16∼a19중 어느 하나에 대응한 워드선의 선택이 실행된다.
워드선·드라이버 WD1b는 워드선·드라이버 WD1a와 마찬가지로 구성되어 있고, 워드선·드라이버 WD1a와 마찬가지로 동작한다.
이와 같이, 도 6에 도시한 행디코더(75) 및 퓨즈·디코더(20)에서는 행디코더 RD1∼RD8내의 플래그용 NMOS 트랜지스터 TF의 게이트단자에 퓨즈·디코더(20)로부터 입력되는 비용장 플래그 f에 의해서 통상계 메모리 셀의 사용/비사용이 결정된다. 또한, 비용장 플래그 f가 하이 레벨일 때에, 행디코더 RD1∼RD8내의 윗자리수용 NMOS 트랜지스터 T0∼T7의 게이트단자에 입력되는 내부 어드레스 신호 a0∼a7에 의해서 8개의 행디코더 RD1∼RD8 중에서 어느 하나가 선택된다.
이와 같이 선택된 행디코더내의 가운데자리수용 NMOS 트랜지스터 T8∼T15의 게이트단자에 입력되는 내부 어드레스 신호 a8∼a15에 의해서, 이들 가운데자리수용 NMOS 트랜지스터 T8∼T15 중 어느 하나가 도통상태로 된다. 그 결과, 워드선·드라이버 WD1a∼WD64a, WD1b∼WD64b 중 도통상태로 된 가운데자리수용 NMOS 트랜지스터에 대응하는 워드선·드라이버에 로우 레벨의 신호가 입력되고, 이 워드선·드라이버에 입력되어 있는 내부 어드레스 신호 a16∼a19에 의해서 1개의 워드선이 선택된다.
이와 같이, 비용장 플래그 f가 하이 레벨로서 통상계 메모리 셀을 사용할때에는, 즉 통상계 메모리 셀용의 워드선·드라이버 WD1a∼WD64a, WD1b∼WD64b에 의해 워드선의 선택이 실행되고 있을 때에는, 도 5에서 설명한 바와 같이, 선택회로(13)의 제 1 NMOS 트랜지스터(7a) 소스단자로부터 용장계 메모리 셀용의 워드선·드라이버 WD65a, WD66a로 출력되는 선택신호 A와, 제 3 NMOS 트랜지스터(8a)의 소스단자로부터 용장계 메모리 셀용의 워드선·드라이버 WD65b, WD66b로 출력되는 선택신호 B는 하이 레벨로 되어 있다. 그 결과, 용장계 메모리 셀용의 워드선·드라이버 WD65a, WD65b, WD66a, WD66b는 비활성 상태로 되어 용장계 메모리 셀의 사용이 금지된다.
한편, 퓨즈·디코더(20)로부터 출력되는 비용장 플래그 f가 로우 레벨일 때에는, 행디코더 RD1∼RD8내의 플래그용 NMOS 트랜지스터 TF는 모두 비도통 상태로 된다. 그 결과, 통상계 메모리 셀용의 워드선·드라이버 WD1a∼WD64a, WD1b∼WD64b는 모두 비활성 상태로 되어 통상계 메모리 셀의 사용이 금지된다. 이 때, 선택회로(13)의 제 1 NMOS 트랜지스터(7a)의 소스단자로부터 용장계 메모리 셀용의 워드선·드라이버 WD65a, WD66a로 출력되는 선택신호 A 및 제 3 NMOS 트랜지스터(8a)의 소스단자로부터 용장계 메모리 셀용의 워드선·드라이버 WD65b, WD66b로 출력되는 선택신호 B 중의 적어도 한쪽은 로우 레벨로 되어 있다. 그 결과, 용장계 메모리 셀용의 워드선·드라이버 WD65a, WD65b, WD66a, WD66b 중 로우 레벨의 선택신호 A, B가 입력된 용장계 메모리 셀용의 워드선·드라이버는 활성상태로 되어 용장계 메모리 셀이 사용된다.
이상과 같이, 본 실시예에 따른 반도체 기억 장치의 결함 구제 회로에서는, 입력되는 어드레스 신호에 따라 통상계 메모리 셀의 사용/비사용이 판정되고, 통상계 메모리 셀을 사용하는 경우에는 용장계 메모리 셀용의 워드선·드라이버 WD65a, WD65b, WD66a, WD66b가 비활성 상태로 되어 용장계 메모리 셀의 사용이 금지된다. 한편, 통상계 메모리 셀을 사용하지 않는 경우에는, 도 5에 도시한 퓨즈·디코더(20)가 용장계 메모리 셀의 어드레스·디코더를 대신하고, 용장계 메모리 셀용의 워드선·드라이버 WD65a, WD65b, WD66a, WD66b가 선택됨과 동시에, 통상계 메모리 셀용의 워드선·드라이버 WD1a∼WD64a, WD1b∼WD64b는 모두 비활성 상태로 되어 통상계 메모리 셀의 사용이 금지된다.
즉, 본 실시예에 의한 반도체 기억 장치의 결함 구제 회로에서는, 워드선마다 마련된 디스에이블·퓨즈를 절단하는 일 없이 통상계 메모리 셀의 사용을 금지할 수 있기 때문에, 통상계 메모리 셀의 사용/비사용의 판정과 통상계 메모리 셀의 사용금지를 동시에 실행할 수 있을 뿐만아니라, 배선시의 레이아웃상의 문제도 해소할 수 있다. 또한, 퓨즈와 M0S 트랜지스터로 통상계 메모리 셀의 사용금지와 용장계 메모리 셀의 선택을 동시에 실행할 수 있어, 용장계 메모리 셀의 선택 시간을 단축할 수 있다. 또한, 매우 적은 소자수로 회로구성을 할 수 있음과 동시에, 도 7에 도시한 바와 같이 불필요한 배선을 하지 않아도 되기 때문에 반도체 기억 장치 전체의 회로규모를 작게 할 수 있다.
본 발명의 반도체 기억 장치의 결함 구제 회로는, 상술한 바와 같이, 1조의 퓨즈회로의 출력신호에 근거하여 통상계 메모리 셀의 사용/비사용을 판정하고, 이 판정결과에 근거하여 출력되는 비용장 플래그에 의해서, 통상계 메모리 셀용의 어드레스·디코더에 접속된 M0S 트랜지스터의 도통/비도통을 전환한다. 그 때문에, 결함 어드레스가 입력된 때에는 비용장 플래그가 로우 레벨로 되어 통상계 메모리 셀의 사용이 금지되기 때문에, 디스에이블·퓨즈 등을 이용하지 않더라도 통상계 메모리 셀의 사용을 금지할 수 있다. 따라서, 통상계 메모리 셀의 사용/비사용의 판정과 통상계 메모리 셀의 사용금지를 동시에 실행할 수 있다. 또한, 비용장 판정수단을 논리합 게이트수단으로 구성한 경우에는, 통상계 메모리 셀의 사용/비사용의 판정을 하는 회로를 간단한 구성으로 실현할 수 있어, 그 판정에 걸리는 시간을 단축할 수 있다.
또한, 본 발명의 반도체 기억 장치의 결함 구제 회로는 1조의 퓨즈회로로부터 출력되는 복수의 신호의 레벨이 서로 다를 때 용장계 메모리 셀을 사용하게 하는 선택신호를 출력하는 어드레스 선택수단을 더 갖는다. 그 때문에, 결함 어드레스가 입력되었을 때에는 비용장 플래그가, 예를 들면, 로우 레벨로 되어 통상계 메모리 셀의 사용이 금지됨과 동시에, 어드레스 선택신호에 의해 용장계 메모리 셀이 사용되게 되기 때문에, 통상계 메모리 셀의 사용금지와 용장계 메모리 셀의 선택을 동시에 할 수 있다. 따라서, 용장계 메모리 셀의 선택에 걸리는 시간을 단축하는 것도 가능하기 때문에, 반도체 기억 장치 전체의 처리속도를 향상시킬 수 있다. 또한, 1조의 퓨즈회로 및 4개의 MOS 트랜지스터 등의 적은 소자수로 용장계 메모리 셀의 선택을 실현할 수 있기 때문에, 회로규모의 축소를 도모할 수 있다.
또, 본 발명의 반도체 기억 장치의 결함 구제 회로에서는, 1조의 퓨즈회로와 비용장 판정수단과 어드레스 선택수단으로 이루어지는 퓨즈·디코더는 어드레스·디코더의 바로 근처에 배치되기 때문에, 불필요한 배선을 하지 않아도 되어 회로규모의 축소 및 처리속도의 향상을 한층 더 도모할 수 있다.

Claims (10)

  1. 통상계 메모리 셀을 용장계 메모리 셀로 치환하는지 여부를 제어하는 반도체 기억 장치의 결함 구제 회로에 있어서,
    상기 통상계 메모리 셀의 어드레스 지정용의 복수 비트로 이루어지는 어드레스 신호의 각 비트에 대응하여 마련된 퓨즈를 각각 가지며, 상기 퓨즈가 용단되어 있는지 여부에 따라 하이 레벨 또는 로우 레벨의 출력신호를 각각 출력하는 제 1 및 제 2 퓨즈회로와,
    상기 제 1 및 제 2 퓨즈회로의 출력신호에 근거하여 상기 통상계 메모리 셀을 사용하는지 여부를 판정하고, 판정결과를 나타내는 비용장 플래그를 출력하는 비용장 판정수단과,
    상기 비용장 플래그가 입력되는 게이트단자를 갖고, 상기 비용장 플래그에 따라 도통/비도통이 전환되는 M0S 트랜지스터와,
    상기 M0S 트랜지스터가 도통상태일 때에, 상기 어드레스 신호를 디코드하는 상기 통상계 메모리 셀용의 어드레스·디코더를 포함하는 반도체 기억 장치의 결함 구제 회로.
  2. 제 1 항에 있어서,
    상기 비용장 판정수단이 상기 제 1 퓨즈회로의 출력신호와 상기 제 2 퓨즈회로의 출력신호와의 논리합을 구하는 논리합 게이트수단을 포함하는 반도체 기억 장치의 결함 구제 회로.
  3. 제 1 항에 있어서,
    상기 제 1 퓨즈회로의 출력신호와 상기 제 2 퓨즈회로의 출력신호가 서로 다른 신호레벨을 가질 때 상기 통상계 메모리 셀을 상기 용장계 메모리 셀로 치환하는 선택신호를 출력하는 어드레스 선택수단을 더 포함하는 반도체 기억 장치의 결함 구제 회로.
  4. 제 2 항에 있어서,
    상기 제 1 퓨즈회로의 출력신호와 상기 제 2 퓨즈회로의 출력신호가 서로 다른 신호레벨을 가질 때 상기 통상계 메모리 셀을 상기 용장계 메모리 셀로 치환하는 선택신호를 출력하는 어드레스 선택수단을 더 포함하는 반도체 기억 장치의 결함 구제 회로.
  5. 제 3 항에 있어서,
    상기 어드레스 선택수단이,
    상기 제 1 퓨즈회로의 출력신호의 신호레벨을 반전시키는 제 1 인버터와,
    상기 제 1인버터의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 1인버터의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 1 M0S 트랜지스터와,
    상기 제 2 퓨즈회로의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 2 퓨즈회로의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 2 MOS 트랜지스터와,
    상기 제 2 퓨즈회로의 출력신호의 신호레벨을 반전시키는 제 2 인버터와,
    상기 제 2 인버터의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 2 인버터의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 3 MOS 트랜지스터와,
    상기 제 1 퓨즈회로의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 1 퓨즈회로의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 4 MOS 트랜지스터를 포함하고,
    상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터가 직렬 접속되고,
    상기 제 3 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터가 직렬 접속되고,
    상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터와의 접속점 및 상기제 3 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터와의 접속점에서 상기 선택신호를 출력하는 반도체 기억 장치의 결함 구제 회로.
  6. 제 4 항에 있어서,
    상기 어드레스 선택수단이,
    상기 제 1 퓨즈회로의 출력신호의 신호레벨을 반전시키는 제 1 인버터와,
    상기 제 1 인버터의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 1 인버터의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 1 M0S 트랜지스터와,
    상기 제 2 퓨즈회로의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 2 퓨즈회로의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 2 MOS 트랜지스터와,
    상기 제 2 퓨즈회로의 출력신호의 신호레벨을 반전시키는 제 2 인버터와,
    상기 제 2 인버터의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 2 인버터의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 3 MOS 트랜지스터와,
    상기 제 1 퓨즈회로의 출력신호가 입력되는 게이트단자를 갖고, 상기 제 1 퓨즈회로의 출력신호의 신호레벨에 따라 도통/비도통이 전환되는 제 4 MOS 트랜지스터를 포함하고,
    상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터가 직렬 접속되고,
    상기 제 3 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터가 직렬 접속되며,
    상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터와의 접속점 및 상기제 3 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터와의 접속점에서 상기 선택신호를 출력하는 반도체 기억 장치의 결함 구제 회로.
  7. 제 3 항에 있어서,
    상기 제 1 및 제 2 퓨즈회로와 상기 비용장 판정수단과 상기 어드레스 선택수단으로 이루어지는 퓨즈·디코더가 상기 어드레스·디코더의 바로 근처에 배치되어 있는 반도체 기억 장치의 결함 구제 회로.
  8. 제 4 항에 있어서,
    상기 제 1 및 제 2 퓨즈회로와 상기 비용장 판정수단과 상기 어드레스 선택수단으로 이루어지는 퓨즈·디코더가 상기 어드레스·디코더의 바로 근처에 배치되어 있는 반도체 기억 장치의 결함 구제 회로.
  9. 제 5 항에 있어서,
    상기 제 1 및 제 2 퓨즈회로와 상기 비용장 판정수단과 상기 어드레스 선택수단으로 이루어지는 퓨즈·디코더가 상기 어드레스·디코더의 바로 근처에 배치되어 있는 반도체 기억 장치의 결함 구제 회로.
  10. 제 6 항에 있어서,
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