JP2599579B2 - 半導体メモリ装置用冗長回路のレイアウト - Google Patents
半導体メモリ装置用冗長回路のレイアウトInfo
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置用冗
長回路レイアウトに関するものである。
長回路レイアウトに関するものである。
【０００２】
【従来の技術】半導体メモリ装置は一般に二次元アレイ
（メモリマトリクス）に構成され、マトリクスの行（ワ
ードライン）及び列（ビットライン）の交点に一つのメ
モリ素子が位置し、所定のメモリ素子をアクセスするに
はこのメモリ素子が位置するワードライン及びビットラ
インを選択する必要があり、この目的のために、メモリ
アドレスバスを行アドレス信号及び列アドレス信号に分
割し、両アドレスを互いに独立にデコードする。
（メモリマトリクス）に構成され、マトリクスの行（ワ
ードライン）及び列（ビットライン）の交点に一つのメ
モリ素子が位置し、所定のメモリ素子をアクセスするに
はこのメモリ素子が位置するワードライン及びビットラ
インを選択する必要があり、この目的のために、メモリ
アドレスバスを行アドレス信号及び列アドレス信号に分
割し、両アドレスを互いに独立にデコードする。
【０００３】半導体メモリの製造中にはメモリマトリク
ス内の少数のメモリ素子を不良にする欠陥がしばしば生
ずることが知られている。このタイプの欠陥の生起確率
が高い理由は、半導体メモリ装置においてはチップ面積
の大部分がメモリマトリクスにより占められるためであ
り、更に、製造プロセス特性が限界まで要求されるのは
周辺回路内ではなく、メモリマトリクス内であるためで
ある。
ス内の少数のメモリ素子を不良にする欠陥がしばしば生
ずることが知られている。このタイプの欠陥の生起確率
が高い理由は、半導体メモリ装置においてはチップ面積
の大部分がメモリマトリクスにより占められるためであ
り、更に、製造プロセス特性が限界まで要求されるのは
周辺回路内ではなく、メモリマトリクス内であるためで
ある。
【０００４】何百万ものメモリ素子の中の少数の欠陥素
子の存在がチップ全体の不良にならないようにし、製造
プロセスの歩留りを向上させるために、メモリ装置の試
験中に欠陥を示す素子の代わりとして使用される一般
に”冗長メモリ素子”と呼ばれる所定数の追加のメモリ
素子と、欠陥メモリ素子と冗長メモリ素子との機能的置
換を可能にする選択回路（全体として”冗長回路”と言
う）を製造する技術が知られており、この冗長メモリ素
子と選択回路の組み合わせを単に”冗長性”とも言う。
子の存在がチップ全体の不良にならないようにし、製造
プロセスの歩留りを向上させるために、メモリ装置の試
験中に欠陥を示す素子の代わりとして使用される一般
に”冗長メモリ素子”と呼ばれる所定数の追加のメモリ
素子と、欠陥メモリ素子と冗長メモリ素子との機能的置
換を可能にする選択回路（全体として”冗長回路”と言
う）を製造する技術が知られており、この冗長メモリ素
子と選択回路の組み合わせを単に”冗長性”とも言う。
【０００５】冗長回路は、欠陥メモリ素子に対応するア
ドレスを記憶するのに好適なプログラム可能不揮発性メ
モリレジスタ（冗長レジスタ）を具え、これらのレジス
タをメモリ装置の試験中に最終的にプログラムし、電源
が存在しない場合でもこれらのレジスタに記憶した情報
を保持する必要がある。
ドレスを記憶するのに好適なプログラム可能不揮発性メ
モリレジスタ（冗長レジスタ）を具え、これらのレジス
タをメモリ装置の試験中に最終的にプログラムし、電源
が存在しない場合でもこれらのレジスタに記憶した情報
を保持する必要がある。
【０００６】メモリ装置内の冗長回路の実施例では、一
般に冗長メモリ素子のワードラインとビットラインの双
方をメモリマトリクス内に設け、各冗長ワードライン又
はビットラインを各別の不揮発性メモリレジスタに関連
させ、このレジスタに欠陥ワードライン又はビットライ
ンのアドレスを記憶し、欠陥ワードライン又はビットラ
インがアドレスされたときに対応する冗長ワードライン
又はビットラインが選択されるようにする。
般に冗長メモリ素子のワードラインとビットラインの双
方をメモリマトリクス内に設け、各冗長ワードライン又
はビットラインを各別の不揮発性メモリレジスタに関連
させ、このレジスタに欠陥ワードライン又はビットライ
ンのアドレスを記憶し、欠陥ワードライン又はビットラ
インがアドレスされたときに対応する冗長ワードライン
又はビットラインが選択されるようにする。
【０００７】半導体メモリ装置への冗長性の採用は、全
チップ面積の増大があまり大きくならない場合にのみ、
製造プロセスの歩留りが増大する点で有利であり、製造
プロセスの統計的欠陥生起確率を考慮すると、１ウエフ
ァ当たりの”良”メモリ装置の数が冗長性なしで達成さ
れる数より平均して多くなる。冗長性を実現するのに必
要とされるチップ面積を制限するために、メモリマトリ
クス内に何個の冗長ワードライン及びビットラインを設
けるべきかを注意深く評価することが不可欠であるとと
もに、冗長回路の物理的レイアウトを最適に設計する必
要がある。
チップ面積の増大があまり大きくならない場合にのみ、
製造プロセスの歩留りが増大する点で有利であり、製造
プロセスの統計的欠陥生起確率を考慮すると、１ウエフ
ァ当たりの”良”メモリ装置の数が冗長性なしで達成さ
れる数より平均して多くなる。冗長性を実現するのに必
要とされるチップ面積を制限するために、メモリマトリ
クス内に何個の冗長ワードライン及びビットラインを設
けるべきかを注意深く評価することが不可欠であるとと
もに、冗長回路の物理的レイアウトを最適に設計する必
要がある。
【０００８】
【発明が解決しようとする課題】上述した従来技術に鑑
み、本発明の目的は冗長性の実現に必要とされるチップ
面積を最小にする冗長回路のレイアウトを提供すること
にある。
み、本発明の目的は冗長性の実現に必要とされるチップ
面積を最小にする冗長回路のレイアウトを提供すること
にある。
【０００９】
【課題を解決するための手段】本発明は、この目的を達
成するために、冗長メモリ素子の冗長ビットラインを選
択するための第１の数のプログラマブル不揮発性メモリ
レジスタと、冗長メモリ素子の冗長ワードラインを選択
するための第２の数のプログラマブル不揮発性メモリレ
ジスタを具える半導体メモリ装置用冗長回路のレイアウ
トにおいて、該冗長回路は、冗長ビットライン及び冗長
ワードラインとそれぞれ機能的に置換する必要のある欠
陥ビットライン及びワードラインのアドレスを記憶する
プログラマブル不揮発性メモリ素子のアレイを具え、且
つ該冗長回路は前記メモリ素子のアレイに直交するとと
もに該アレイの両側に位置する第１及び第２ストリップ
部分を有する複数の同一のレイアウトストリップに分割
し、各レイアウトストリップの第１ストリップ部分が前
記第１の数のメモリレジスタの少なくとも一つを含むと
ともに前記メモリ素子のアレイに平行に延在する列アド
レス信号バスと交差し、第２ストリップ部分が前記第２
の数のメモリレジスタの一つを含むとともに前記メモリ
素子アレイに平行に延在する行アドレス信号バスと交差
することを特徴とする。
成するために、冗長メモリ素子の冗長ビットラインを選
択するための第１の数のプログラマブル不揮発性メモリ
レジスタと、冗長メモリ素子の冗長ワードラインを選択
するための第２の数のプログラマブル不揮発性メモリレ
ジスタを具える半導体メモリ装置用冗長回路のレイアウ
トにおいて、該冗長回路は、冗長ビットライン及び冗長
ワードラインとそれぞれ機能的に置換する必要のある欠
陥ビットライン及びワードラインのアドレスを記憶する
プログラマブル不揮発性メモリ素子のアレイを具え、且
つ該冗長回路は前記メモリ素子のアレイに直交するとと
もに該アレイの両側に位置する第１及び第２ストリップ
部分を有する複数の同一のレイアウトストリップに分割
し、各レイアウトストリップの第１ストリップ部分が前
記第１の数のメモリレジスタの少なくとも一つを含むと
ともに前記メモリ素子のアレイに平行に延在する列アド
レス信号バスと交差し、第２ストリップ部分が前記第２
の数のメモリレジスタの一つを含むとともに前記メモリ
素子アレイに平行に延在する行アドレス信号バスと交差
することを特徴とする。
【００１０】本発明によれば、互いに相互作用するとと
もに同一の信号と相互作用する回路ブロックを同一のチ
ップ区域に物理的に集めることにより、冗長回路が極め
てコンパクトになるとともに、全チップ面積のの増大が
制限される。本発明のこれらの特徴及び他の特徴が以下
に記載する本発明の実施例の説明から一層明らかにな
る。
もに同一の信号と相互作用する回路ブロックを同一のチ
ップ区域に物理的に集めることにより、冗長回路が極め
てコンパクトになるとともに、全チップ面積のの増大が
制限される。本発明のこれらの特徴及び他の特徴が以下
に記載する本発明の実施例の説明から一層明らかにな
る。
【００１１】
【実施例】図面を参照して本発明を実施例につき説明す
るが、本発明はこれらの実施例に限定されるものではな
い。以下において、半導体メモリ装置用冗長回路を最初
に回路の観点から説明し、次いで物理的レイアウトの観
点から説明する。冗長回路は、例えばワード構成フラッ
シュメモリＥＥＰＲＯＭ装置（即ち１６ビットの外部入
／出力データバスを有する）内に集積する必要があるも
のとする。このメモリ装置では２つの二次元アレイ又は
半マトリクスＨＭ１，ＨＭ２（図６）の各々の行（ワー
ドラインＷＬ）及び列（ビットラインＢＬ）の交点にメ
モリ素子（スタックゲートＭＯＳトランジスタからな
る）が位置する。一つの二次元アレイのアーキテクチャ
のみについて考察すると、図示のアーキテクチャはワー
ドライン長及びビットライン長を制限することができ、
従って当業者に既知のようにメモリ装置のアクセス時間
を短縮するものである。更に、通常のフラッシュＥＥＰ
ＲＯＭ装置のように、個別にアドレスしうるメモリセク
タ（例えば４つのセクタ）を具え、各メモリセクタが理
想的にはメモリ装置の外部入／出力データバスのそれぞ
れのビットに専用のセクタメモリスペースを構成するセ
クタ部分に分割され、各セクタ部分は各別のビットライ
ン群からなるものとみなすことができ、ワード構成メモ
リ装置の本例の場合には、４つのメモリセクタの各々が
１６のセクタ部分又はビットライン群を具える。
るが、本発明はこれらの実施例に限定されるものではな
い。以下において、半導体メモリ装置用冗長回路を最初
に回路の観点から説明し、次いで物理的レイアウトの観
点から説明する。冗長回路は、例えばワード構成フラッ
シュメモリＥＥＰＲＯＭ装置（即ち１６ビットの外部入
／出力データバスを有する）内に集積する必要があるも
のとする。このメモリ装置では２つの二次元アレイ又は
半マトリクスＨＭ１，ＨＭ２（図６）の各々の行（ワー
ドラインＷＬ）及び列（ビットラインＢＬ）の交点にメ
モリ素子（スタックゲートＭＯＳトランジスタからな
る）が位置する。一つの二次元アレイのアーキテクチャ
のみについて考察すると、図示のアーキテクチャはワー
ドライン長及びビットライン長を制限することができ、
従って当業者に既知のようにメモリ装置のアクセス時間
を短縮するものである。更に、通常のフラッシュＥＥＰ
ＲＯＭ装置のように、個別にアドレスしうるメモリセク
タ（例えば４つのセクタ）を具え、各メモリセクタが理
想的にはメモリ装置の外部入／出力データバスのそれぞ
れのビットに専用のセクタメモリスペースを構成するセ
クタ部分に分割され、各セクタ部分は各別のビットライ
ン群からなるものとみなすことができ、ワード構成メモ
リ装置の本例の場合には、４つのメモリセクタの各々が
１６のセクタ部分又はビットライン群を具える。
【００１２】メモリ装置には冗長メモリ素子のワードラ
イン及びビットラインの両方が設けられる。これらのラ
インを以後”冗長ワードライン”及び”冗長ビットライ
ン”と称す。従って、冗長回路は行冗長回路及び列冗長
回路を具える。更に、各メモリセクタには専用冗長ビッ
トラインが設けられ、例えば各セクタに４つの冗長ビッ
トラインが設けられる。所定のメモリセクタ内の欠陥ビ
ットラインのみをこのセクタに関連する４つの冗長ビッ
トラインの一つと置換することができる。
イン及びビットラインの両方が設けられる。これらのラ
インを以後”冗長ワードライン”及び”冗長ビットライ
ン”と称す。従って、冗長回路は行冗長回路及び列冗長
回路を具える。更に、各メモリセクタには専用冗長ビッ
トラインが設けられ、例えば各セクタに４つの冗長ビッ
トラインが設けられる。所定のメモリセクタ内の欠陥ビ
ットラインのみをこのセクタに関連する４つの冗長ビッ
トラインの一つと置換することができる。
【００１３】ワード構成セクタ方式メモリ装置用の列冗
長回路が同時継続欧州出願第９４８３００６１．１号に
開示され、この冗長回路は複数のプログラマブル不揮発
性メモリレジスタ（列冗長レジスタ）を具え、各冗長レ
ジスタがれぞれの冗長ビットラインに関連し、関連する
冗長ビットラインと置換する必要のある欠陥ビットライ
ンのアドレスを記憶する。本例では、１メモリセクタに
つき４つの列冗長レジスタを必要とし、全部で１６個の
列冗長レジスタを必要とする。
長回路が同時継続欧州出願第９４８３００６１．１号に
開示され、この冗長回路は複数のプログラマブル不揮発
性メモリレジスタ（列冗長レジスタ）を具え、各冗長レ
ジスタがれぞれの冗長ビットラインに関連し、関連する
冗長ビットラインと置換する必要のある欠陥ビットライ
ンのアドレスを記憶する。本例では、１メモリセクタに
つき４つの列冗長レジスタを必要とし、全部で１６個の
列冗長レジスタを必要とする。
【００１４】図７につき説明すると、本発明回路の各列
冗長レジスタＣＲＲは主として、欠陥ビットラインのア
ドレスをプログラムすることができる図７にブロック１
で示す第１部分と、ブロック１に記憶されたアドレスを
有する欠陥ビットラインが所定のメモリセクタのどのセ
クタ部分（即ちメモリセクタを構成する１６個のビット
ライン群のどの群）に見つけ出されたかを決定する情報
を符号化された形で記憶するのに好適な、図７にブロッ
ク２で示す第２部分とからなる。
冗長レジスタＣＲＲは主として、欠陥ビットラインのア
ドレスをプログラムすることができる図７にブロック１
で示す第１部分と、ブロック１に記憶されたアドレスを
有する欠陥ビットラインが所定のメモリセクタのどのセ
クタ部分（即ちメモリセクタを構成する１６個のビット
ライン群のどの群）に見つけ出されたかを決定する情報
を符号化された形で記憶するのに好適な、図７にブロッ
ク２で示す第２部分とからなる。
【００１５】ブロック１は列アドレス信号Ｃ０−Ｃ５の
数に等しい数のプログラマブル不揮発性メモリセルＣＭ
Ｃ０−ＣＭＣ５を具える。列アドレス信号ＣＯ０−ＣＯ
５はそれらの相補信号Ｃ０Ｎ−Ｃ５Ｎとともに列アドレ
ス信号バスＣＡＢＵＳを構成し、このバスは既知のよう
に所定のメモリセクタの個々のビットラインをアドレス
する（即ち選択する）列デコーダ回路（図示せず）にも
供給される。各メモリセルＣＭＣ０−ＣＭＣ５には、プ
ログラミングのために、それぞれの列アドレス信号Ｃ０
−Ｃ５及びそれぞれの相補信号Ｃ０Ｎ−Ｃ５Ｎが供給さ
れる。各メモリセルＣＭＣ０−ＣＭＣ５はメモリセル状
態を示す出力信号ＣＭＣＳ０−ＣＭＣＳ５を発生し、こ
れらの出力信号がそれぞれの列アドレス信号Ｃ０−Ｃ５
と一緒にそれぞれの比較器ＣＣＭＰに供給され、それら
の出力信号ＣＣＭＰ０−ＣＣＭＰ５は、信号ＣＭＣＳ０
−ＣＭＣＳ５で表されるメモリセル状態がそれぞれの列
アドレス信号Ｃ０−Ｃ５に一致するときのみアクティブ
になる。信号ＣＣＭＰ０−ＣＣＭＰ５の全てが冗長ビッ
トライン選択回路ＲＢＬＳＣに供給され、この回路には
セクタ選択信号バスＳＢＵＳから取り出されるメモリセ
クタ選択信号ＳＳも供給される。バスＳＢＵＳは、本例
では４つのセクタ選択信号からなり、それぞれの信号に
より読出し又はプログラミングのために４つのメモリセ
クタのうちの一つを選択することができる。各メモリセ
クタに関連する４つの列冗長レジスタＣＲＲにはバスＳ
ＢＵＳの４つのセクタ選択信号のうちの一つが共通に供
給される。図７に戻り説明すると、全ての信号ＣＣＭＰ
０−ＣＣＭＰ５及びセクタ選択信号ＳＳがアクティブで
あるとき（即ち列アドレス信号Ｃ０−Ｃ５がメモリセル
ＣＭＣ０−ＣＭＣ５に記憶された状態と一致し、つまり
欠陥列アドレスがメモリ装置に供給されるとともに、現
在アドレスされているメモリセクタがこの列冗長レジス
タＣＲＲに関連する冗長ビットラインが属するメモリセ
クタであるとき）、冗長ビットライン選択回路ＲＢＬＳ
Ｃがそれぞれの冗長ビットライン選択信号ＲＢＬＳＳを
アクティブにする。この信号ＲＢＬＳＳはセクタ選択信
号ＳＳにより制御されるそれぞれのスイッチＳＷを経
て、冗長回路から冗長ビットライン選択手段（図示せ
ず）に至るバスＲＢＳＢＵＳの４つの信号ラインの一つ
に供給される。バスＲＢＳＢＵＳの各信号は各々異なる
メモリセクタに関連する４つの冗長ビットラインに関連
するとともに、各々異なるメモリセクタに関連する４つ
の列冗長レジスタＣＲＲに関連する。４つの列冗長レジ
スタ内のそれぞれのスイッチＳＷが多重作用を行うた
め、所定のメモリセクタがアドレスされると、バスＲＢ
ＳＢＵＳの４つの信号がアドレスされたセクタに関連す
る４つの列冗長レジスタＣＲＲの信号ＲＢＬＳＳに電気
的に接続される。このように、全１６個の列冗長レジス
タに共通の丁度４個の信号のバスＲＢＳＢＵＳにより、
１６個の冗長ビットラインを個別に選択することができ
る。
数に等しい数のプログラマブル不揮発性メモリセルＣＭ
Ｃ０−ＣＭＣ５を具える。列アドレス信号ＣＯ０−ＣＯ
５はそれらの相補信号Ｃ０Ｎ−Ｃ５Ｎとともに列アドレ
ス信号バスＣＡＢＵＳを構成し、このバスは既知のよう
に所定のメモリセクタの個々のビットラインをアドレス
する（即ち選択する）列デコーダ回路（図示せず）にも
供給される。各メモリセルＣＭＣ０−ＣＭＣ５には、プ
ログラミングのために、それぞれの列アドレス信号Ｃ０
−Ｃ５及びそれぞれの相補信号Ｃ０Ｎ−Ｃ５Ｎが供給さ
れる。各メモリセルＣＭＣ０−ＣＭＣ５はメモリセル状
態を示す出力信号ＣＭＣＳ０−ＣＭＣＳ５を発生し、こ
れらの出力信号がそれぞれの列アドレス信号Ｃ０−Ｃ５
と一緒にそれぞれの比較器ＣＣＭＰに供給され、それら
の出力信号ＣＣＭＰ０−ＣＣＭＰ５は、信号ＣＭＣＳ０
−ＣＭＣＳ５で表されるメモリセル状態がそれぞれの列
アドレス信号Ｃ０−Ｃ５に一致するときのみアクティブ
になる。信号ＣＣＭＰ０−ＣＣＭＰ５の全てが冗長ビッ
トライン選択回路ＲＢＬＳＣに供給され、この回路には
セクタ選択信号バスＳＢＵＳから取り出されるメモリセ
クタ選択信号ＳＳも供給される。バスＳＢＵＳは、本例
では４つのセクタ選択信号からなり、それぞれの信号に
より読出し又はプログラミングのために４つのメモリセ
クタのうちの一つを選択することができる。各メモリセ
クタに関連する４つの列冗長レジスタＣＲＲにはバスＳ
ＢＵＳの４つのセクタ選択信号のうちの一つが共通に供
給される。図７に戻り説明すると、全ての信号ＣＣＭＰ
０−ＣＣＭＰ５及びセクタ選択信号ＳＳがアクティブで
あるとき（即ち列アドレス信号Ｃ０−Ｃ５がメモリセル
ＣＭＣ０−ＣＭＣ５に記憶された状態と一致し、つまり
欠陥列アドレスがメモリ装置に供給されるとともに、現
在アドレスされているメモリセクタがこの列冗長レジス
タＣＲＲに関連する冗長ビットラインが属するメモリセ
クタであるとき）、冗長ビットライン選択回路ＲＢＬＳ
Ｃがそれぞれの冗長ビットライン選択信号ＲＢＬＳＳを
アクティブにする。この信号ＲＢＬＳＳはセクタ選択信
号ＳＳにより制御されるそれぞれのスイッチＳＷを経
て、冗長回路から冗長ビットライン選択手段（図示せ
ず）に至るバスＲＢＳＢＵＳの４つの信号ラインの一つ
に供給される。バスＲＢＳＢＵＳの各信号は各々異なる
メモリセクタに関連する４つの冗長ビットラインに関連
するとともに、各々異なるメモリセクタに関連する４つ
の列冗長レジスタＣＲＲに関連する。４つの列冗長レジ
スタ内のそれぞれのスイッチＳＷが多重作用を行うた
め、所定のメモリセクタがアドレスされると、バスＲＢ
ＳＢＵＳの４つの信号がアドレスされたセクタに関連す
る４つの列冗長レジスタＣＲＲの信号ＲＢＬＳＳに電気
的に接続される。このように、全１６個の列冗長レジス
タに共通の丁度４個の信号のバスＲＢＳＢＵＳにより、
１６個の冗長ビットラインを個別に選択することができ
る。
【００１６】列冗長レジスタＣＲＲ内のブロック２につ
き説明すると、このブロックは、ブロック１のメモリセ
ルＣＭＣ０−ＣＭＣ５に記憶されたアドレスを有する欠
陥ビットラインが見つけ出されたメモリセクタ部分を識
別する識別コードを符号化された形で記憶するのに十分
な数のメモリセルＣＭＣ６−ＣＭＣ９を具える。１６ビ
ットの外部入／出力データバスを有するワード構成メモ
リ装置に関する図示の例では、各メモリセクタの１６個
のメモリセクタ部分を識別するには４ビットコードで十
分である。各メモリセクタＣＭＣ６−ＣＭＣ９には、プ
ログラミングのために、行アドレス信号バスＲＡＢＵＳ
から取り出される行アドレス信号Ｒ０−Ｒ３及びそれら
の相補信号Ｒ０Ｎ−ＲＯ３Ｎが供給され、この行アドレ
ス信号バスは既知のように行デコーダ回路（図示せず）
にもアドレス信号を供給し、図６の２つのメモリ半マト
リクスＨＭ１，ＨＭ２の各々内のワードラインをアドレ
ス（又は選択）するものである。これらのメモリセルの
メモリセル状態出力信号ＣＭＣＳ６−ＣＭＣＳ９をまと
めて局部識別コードバスＩＣＢＵＳ’にする。局部識別
コードバスＩＣＢＵＳ’は冗長ビットライン選択信号Ｒ
ＢＬＳＳにより制御されるそれぞれのマルチスイッチＭ
ＳＷ（４入力チャネル及び４出力チャネルを有するスイ
ッチ）を経て共通識別コードバスＩＣＢＵＳに接続され
る。共通識別コードバスＩＣＢＵＳは４つの信号からな
り、全１６個の列冗長レジスタＣＲＲに共通である。各
列冗長レジスタＣＲＲ内のマルチスイッチＭＳＷは多重
動作を行い、バスＩＣＢＵＳの信号を、現在アドレスさ
れているメモリセクタに関連し現在アドレスされている
欠陥ビットラインのアドレスを記憶している列冗長レジ
スタＣＲＲの局部バスＩＣＢＵＳ’の信号に電気的に接
続する。現在アドレスされているメモリセクタ内の現在
アドレスされているビットラインが不良でない場合に
は、全てのスイッチＭＳＷは開で、バスＩＣＢＵＳの信
号はフローティングのままになる。
き説明すると、このブロックは、ブロック１のメモリセ
ルＣＭＣ０−ＣＭＣ５に記憶されたアドレスを有する欠
陥ビットラインが見つけ出されたメモリセクタ部分を識
別する識別コードを符号化された形で記憶するのに十分
な数のメモリセルＣＭＣ６−ＣＭＣ９を具える。１６ビ
ットの外部入／出力データバスを有するワード構成メモ
リ装置に関する図示の例では、各メモリセクタの１６個
のメモリセクタ部分を識別するには４ビットコードで十
分である。各メモリセクタＣＭＣ６−ＣＭＣ９には、プ
ログラミングのために、行アドレス信号バスＲＡＢＵＳ
から取り出される行アドレス信号Ｒ０−Ｒ３及びそれら
の相補信号Ｒ０Ｎ−ＲＯ３Ｎが供給され、この行アドレ
ス信号バスは既知のように行デコーダ回路（図示せず）
にもアドレス信号を供給し、図６の２つのメモリ半マト
リクスＨＭ１，ＨＭ２の各々内のワードラインをアドレ
ス（又は選択）するものである。これらのメモリセルの
メモリセル状態出力信号ＣＭＣＳ６−ＣＭＣＳ９をまと
めて局部識別コードバスＩＣＢＵＳ’にする。局部識別
コードバスＩＣＢＵＳ’は冗長ビットライン選択信号Ｒ
ＢＬＳＳにより制御されるそれぞれのマルチスイッチＭ
ＳＷ（４入力チャネル及び４出力チャネルを有するスイ
ッチ）を経て共通識別コードバスＩＣＢＵＳに接続され
る。共通識別コードバスＩＣＢＵＳは４つの信号からな
り、全１６個の列冗長レジスタＣＲＲに共通である。各
列冗長レジスタＣＲＲ内のマルチスイッチＭＳＷは多重
動作を行い、バスＩＣＢＵＳの信号を、現在アドレスさ
れているメモリセクタに関連し現在アドレスされている
欠陥ビットラインのアドレスを記憶している列冗長レジ
スタＣＲＲの局部バスＩＣＢＵＳ’の信号に電気的に接
続する。現在アドレスされているメモリセクタ内の現在
アドレスされているビットラインが不良でない場合に
は、全てのスイッチＭＳＷは開で、バスＩＣＢＵＳの信
号はフローティングのままになる。
【００１７】各メモリセルＣＭＣ０−ＣＭＣ９には、更
に、それぞれの大地／高電圧スイッチＣＨＶＳＷにより
供給されるメモリセルプログラムイネーブル信号ＰＧＥ
Ｎが供給される。このスイッチＣＨＶＳＷは３入力ＡＮ
Ｄゲート６の出力信号により制御される。このＡＮＤゲ
ートはメモリ装置内に一般に設けられている制御回路
（図示せず）によりアクティブにされる列冗長レジスタ
プログラムイネーブル信号ＣＲＲＰＧＥが供給される第
１入力端子、行アドレスバスＲＡＢＵＳから取り出され
る行アドレス信号Ｒ５−Ｒ８の組からなる行アドレス信
号が供給される第２入力端子及びセル選択信号ＳＳが供
給される第３入力端子を有する。ＡＮＤゲート６及びス
イッチＣＨＶＳＷは列冗長プログラミング選択回路を構
成する。所定のメモリセクタに関連する４つの列冗長レ
ジスタＣＲＲの各々に異なる行アドレス信号Ｒ５−Ｒ８
が供給され、プログラミング用に一つの列冗長レジスタ
が選択される。
に、それぞれの大地／高電圧スイッチＣＨＶＳＷにより
供給されるメモリセルプログラムイネーブル信号ＰＧＥ
Ｎが供給される。このスイッチＣＨＶＳＷは３入力ＡＮ
Ｄゲート６の出力信号により制御される。このＡＮＤゲ
ートはメモリ装置内に一般に設けられている制御回路
（図示せず）によりアクティブにされる列冗長レジスタ
プログラムイネーブル信号ＣＲＲＰＧＥが供給される第
１入力端子、行アドレスバスＲＡＢＵＳから取り出され
る行アドレス信号Ｒ５−Ｒ８の組からなる行アドレス信
号が供給される第２入力端子及びセル選択信号ＳＳが供
給される第３入力端子を有する。ＡＮＤゲート６及びス
イッチＣＨＶＳＷは列冗長プログラミング選択回路を構
成する。所定のメモリセクタに関連する４つの列冗長レ
ジスタＣＲＲの各々に異なる行アドレス信号Ｒ５−Ｒ８
が供給され、プログラミング用に一つの列冗長レジスタ
が選択される。
【００１８】所定のメモリセクタの所定のメモリセクタ
部分内に欠陥ビットラインが見つけ出され、このメモリ
セクタに関連する４つの列冗長レジスタＣＲＲの一つを
プログラムするものとすると、欠陥ビットラインのアド
レスが列アドレス信号バスＣＡＢＵＳを経てメモリ装置
に供給される。メモリ装置には、更に、欠陥ビットライ
ンが属するメモリセクタ部分の識別コードが行アドレス
信号バスの行アドレス信号Ｒ０−Ｒ３により供給され
る。更に欠陥ビットラインが属するメモリセクタのセク
タ選択信号ＳＳがアクティブになるとともに、４つの行
アドレス信号Ｒ５−Ｒ８のうちの一つがアクティブにな
り、アドレスされたセクタに関連する４つの列冗長レジ
スタのうちの一つを選択する。最後に、内部制御回路が
信号ＣＲＲＰＧＥをアクティブにし、その結果選択され
た列冗長レジスタＣＲＲにおいて、信号ＰＧＥＮが高電
圧値になり、メモリセルＣＭＣ０−ＣＭＣ９がそれぞれ
の信号Ｃ０，Ｃ０Ｎ−Ｃ５，Ｃ５Ｎ及びＲ０，Ｒ０Ｎ−
Ｒ３，Ｒ３Ｎの状態に従ってプログラムされる。
部分内に欠陥ビットラインが見つけ出され、このメモリ
セクタに関連する４つの列冗長レジスタＣＲＲの一つを
プログラムするものとすると、欠陥ビットラインのアド
レスが列アドレス信号バスＣＡＢＵＳを経てメモリ装置
に供給される。メモリ装置には、更に、欠陥ビットライ
ンが属するメモリセクタ部分の識別コードが行アドレス
信号バスの行アドレス信号Ｒ０−Ｒ３により供給され
る。更に欠陥ビットラインが属するメモリセクタのセク
タ選択信号ＳＳがアクティブになるとともに、４つの行
アドレス信号Ｒ５−Ｒ８のうちの一つがアクティブにな
り、アドレスされたセクタに関連する４つの列冗長レジ
スタのうちの一つを選択する。最後に、内部制御回路が
信号ＣＲＲＰＧＥをアクティブにし、その結果選択され
た列冗長レジスタＣＲＲにおいて、信号ＰＧＥＮが高電
圧値になり、メモリセルＣＭＣ０−ＣＭＣ９がそれぞれ
の信号Ｃ０，Ｃ０Ｎ−Ｃ５，Ｃ５Ｎ及びＲ０，Ｒ０Ｎ−
Ｒ３，Ｒ３Ｎの状態に従ってプログラムされる。
【００１９】図６のアーキテクチャに類似のアーキテク
チャを有する半導体メモリ装置用の行冗長回路が同時継
続欧州出願第９４８３００６２．９に記載されている。
各半マトリクスＨＭ１，ＨＭ２は同数、例えば８個の冗
長ワードラインを具える。
チャを有する半導体メモリ装置用の行冗長回路が同時継
続欧州出願第９４８３００６２．９に記載されている。
各半マトリクスＨＭ１，ＨＭ２は同数、例えば８個の冗
長ワードラインを具える。
【００２０】上述した列冗長回路と同様に、本発明によ
る行冗長回路は複数のプログラマブル不揮発性メモリレ
ジスタ（行冗長レジスタ）を具えるが、各行冗長レジス
タは各別の冗長ワードライン対に関連し、各半マトリク
スにつき４個、全部で８個の行冗長レジスタを具える。
このような相違の理由は、ワードラインに影響を与える
最も良く生ずる欠陥は隣接ワードライン間の短絡である
ことが認識されたためである（このような短絡は、２つ
の短絡ワードラインの一方が選択されたとき、このワー
ドラインの電位が隣接ワードラインの電位に短絡され、
設計値に上昇しえないことを生ずる）。従って、試験中
に欠陥ワードラインが見つけ出されたら、このようなワ
ードラインは隣接ワードライン（試験走査順序で欠陥ワ
ードラインの次のワードライン）と短絡されているもの
とし、両ワードラインを２つの冗長ワードラインと置換
する必要がある。以下において、２つの欠陥ワードライ
ンは決して選択されないものとする。
る行冗長回路は複数のプログラマブル不揮発性メモリレ
ジスタ（行冗長レジスタ）を具えるが、各行冗長レジス
タは各別の冗長ワードライン対に関連し、各半マトリク
スにつき４個、全部で８個の行冗長レジスタを具える。
このような相違の理由は、ワードラインに影響を与える
最も良く生ずる欠陥は隣接ワードライン間の短絡である
ことが認識されたためである（このような短絡は、２つ
の短絡ワードラインの一方が選択されたとき、このワー
ドラインの電位が隣接ワードラインの電位に短絡され、
設計値に上昇しえないことを生ずる）。従って、試験中
に欠陥ワードラインが見つけ出されたら、このようなワ
ードラインは隣接ワードライン（試験走査順序で欠陥ワ
ードラインの次のワードライン）と短絡されているもの
とし、両ワードラインを２つの冗長ワードラインと置換
する必要がある。以下において、２つの欠陥ワードライ
ンは決して選択されないものとする。
【００２１】欠陥ワードラインは常に対になるため、各
行冗長レジスタを一対の行アドレスを記憶するよう設計
するとともに各レジスタを各対の冗長ワードラインに関
連させることは既知である。このようにすると、各行冗
長レジスタに２つの隣接する短絡ワードラインのアドレ
スをプログラムすることができる。メモリ装置では、メ
モリマトリクス内のワードラインと行アドレス信号デコ
ーダ回路により発生されるそれぞれの選択信号との関係
は一般に、隣接ワードラインが１ビットだけ相違するア
ドレス有する関係にされるが、このビットは行アドレス
信号セットを構成するビットのいずれかでありうるた
め、どのような場合にも２つの隣接短絡ワードラインの
置換を常に可能にするためには、各行冗長レジスタは２
つの全アドレスを記憶する必要がある。これは、各行冗
長レジスタは行アドレスビットの数の２倍に等しい数の
メモリセルを具える必要があることを意味する。各メモ
リセルが大きなチップ面積を占めるため、このことは全
チップ面積の過大な増大を招き、総合製造歩留りが増大
する代わりに減少することになる。その理由は、一般に
欠陥ワードライン対の修復効果がチップサイズの増大に
より相殺されてしまうからである。実際には設計者はど
の様な場合でも２つの隣接短絡ワードラインを置換する
ことを断念し、このような置換を、行アドレス信号の全
セットのうちの所定のサブセットに属する１ビット（又
はそれ以上）しか互いに相違しないアドレスを有する２
つの隣接ワードラインに制限する。行アドレス信号セッ
ト内のビット数がｍで、行アドレス信号セットがそれぞ
れ上位のｎビット及び下位のｑビットを有する２つのサ
ブセットｎ及びｑの和であるものとする。ワードライン
対の置換を、サブセットｑの１ビット（又はそれ以上）
が相違するアドレスを有する隣接ワードラインに制限す
ると、所定の行冗長レジスタに、隣接ワードライン対の
一方のワードラインの行アドレスの全ビットｍと他方の
ワードラインのサブセットｑを記憶すれば十分になる。
このようにすると、各行冗長レジスタは２ｍ個の代わり
に（ｍ＋ｑ）個のメモリセルからなるものとすることが
できる。この場合、サブセットｎ内の１ビットが相違す
るアドレスを有する２つの隣接ワードライン間の短絡欠
陥（修復できない欠陥）が生ずる確率が１／２q である
ことを考えると、修復率が影響を受ける。
行冗長レジスタを一対の行アドレスを記憶するよう設計
するとともに各レジスタを各対の冗長ワードラインに関
連させることは既知である。このようにすると、各行冗
長レジスタに２つの隣接する短絡ワードラインのアドレ
スをプログラムすることができる。メモリ装置では、メ
モリマトリクス内のワードラインと行アドレス信号デコ
ーダ回路により発生されるそれぞれの選択信号との関係
は一般に、隣接ワードラインが１ビットだけ相違するア
ドレス有する関係にされるが、このビットは行アドレス
信号セットを構成するビットのいずれかでありうるた
め、どのような場合にも２つの隣接短絡ワードラインの
置換を常に可能にするためには、各行冗長レジスタは２
つの全アドレスを記憶する必要がある。これは、各行冗
長レジスタは行アドレスビットの数の２倍に等しい数の
メモリセルを具える必要があることを意味する。各メモ
リセルが大きなチップ面積を占めるため、このことは全
チップ面積の過大な増大を招き、総合製造歩留りが増大
する代わりに減少することになる。その理由は、一般に
欠陥ワードライン対の修復効果がチップサイズの増大に
より相殺されてしまうからである。実際には設計者はど
の様な場合でも２つの隣接短絡ワードラインを置換する
ことを断念し、このような置換を、行アドレス信号の全
セットのうちの所定のサブセットに属する１ビット（又
はそれ以上）しか互いに相違しないアドレスを有する２
つの隣接ワードラインに制限する。行アドレス信号セッ
ト内のビット数がｍで、行アドレス信号セットがそれぞ
れ上位のｎビット及び下位のｑビットを有する２つのサ
ブセットｎ及びｑの和であるものとする。ワードライン
対の置換を、サブセットｑの１ビット（又はそれ以上）
が相違するアドレスを有する隣接ワードラインに制限す
ると、所定の行冗長レジスタに、隣接ワードライン対の
一方のワードラインの行アドレスの全ビットｍと他方の
ワードラインのサブセットｑを記憶すれば十分になる。
このようにすると、各行冗長レジスタは２ｍ個の代わり
に（ｍ＋ｑ）個のメモリセルからなるものとすることが
できる。この場合、サブセットｎ内の１ビットが相違す
るアドレスを有する２つの隣接ワードライン間の短絡欠
陥（修復できない欠陥）が生ずる確率が１／２q である
ことを考えると、修復率が影響を受ける。
【００２２】図８に示す例につき説明すると、各行冗長
レジスタＲＲＲは第１グループＧ１のプログラマブル不
揮発性メモリセルＲＭＣ４−ＲＭＣ９（図示の例では６
個）と、２つの第２グループＧ２及びＧ２’のプログラ
マブル不揮発性メモリセルＲＭＣ０−ＲＭＣ３（本例で
は４個）を具える。
レジスタＲＲＲは第１グループＧ１のプログラマブル不
揮発性メモリセルＲＭＣ４−ＲＭＣ９（図示の例では６
個）と、２つの第２グループＧ２及びＧ２’のプログラ
マブル不揮発性メモリセルＲＭＣ０−ＲＭＣ３（本例で
は４個）を具える。
【００２３】各行冗長レジスタＲＲＲ内の第１グループ
Ｇ１のメモリセルＲＭＣ４−ＲＭＣ９には行アドレス信
号Ｒ４−Ｒ９及びそれらの相補信号Ｒ４Ｎ−Ｒ９Ｎがそ
れぞれ供給され、これらの１２の信号Ｒ４，Ｒ４Ｎ−Ｒ
９，Ｒ９Ｎは行アドレス信号バスＲＡＢＵＳから取り出
され、上位の行アドレスビットに相当する。各メモリセ
ルＲＭＣ４−ＲＭＣ９はこれらのメモリセル状態を表す
出力信号ＲＣＭＳ４−ＲＭＣＳ９を出力し、それぞれの
行アドレスＲ４−Ｒ９と一緒にそれぞれの比較器ＲＣＭ
Ｐに供給する。これらの比較器の出力信号ＲＣＭＰ４−
ＲＣＭＰ９は、信号ＲＭＣＳ４−ＲＭＣＳ９で表される
メモリセル状態がそれぞれの行アドレス信号Ｒ４−Ｒ９
の現在の状態と一致するときにのみアクティブになる。
これらの出力信号ＲＣＭＰ４−ＲＣＭＰ９はすべて第１
レベル冗長ワードライン選択回路ＦＲＷＳＣに供給さ
れ、この選択回路には更に半マトリクス選択信号ＨＭＳ
１又はＨＭＳ２が供給され、この信号により読出し又は
プログラミングのために２つの半マトリクスＨＭ１，Ｈ
Ｍ２の一つを選択することができる。一つの半マトリク
スに関連する４つの行冗長レジスタＲＲＲには信号ＨＭ
ＳＳ１が共通に供給されるとともに、他方の半マトリク
スに関連する他の４つの行冗長レジスタＲＲＲには信号
ＨＭＳＳ１の相補信号である信号ＨＭＳＳ２が供給さ
れ、他方の半マトリクスを選択することができる。図８
に戻り説明すると、信号ＲＣＭＰ４−ＲＣＭＰ９及び半
マトリクス選択信号ＨＭＳＳ１又はＨＭＳＳ２がアクテ
ィブのとき（即ち、上位の行アドレス信号Ｒ４−Ｒ９の
現在状態が第１グループＧ１のメモリセルＲＭＣ４−Ｒ
ＭＣ９に記憶された論理状態と一致するとき）、第１レ
ベル冗長ワードライン選択回路ＦＲＷＳＣがそれぞれの
第１レベル冗長ワードライン選択信号ＦＲＷＳＳをアク
ティブにする。
Ｇ１のメモリセルＲＭＣ４−ＲＭＣ９には行アドレス信
号Ｒ４−Ｒ９及びそれらの相補信号Ｒ４Ｎ−Ｒ９Ｎがそ
れぞれ供給され、これらの１２の信号Ｒ４，Ｒ４Ｎ−Ｒ
９，Ｒ９Ｎは行アドレス信号バスＲＡＢＵＳから取り出
され、上位の行アドレスビットに相当する。各メモリセ
ルＲＭＣ４−ＲＭＣ９はこれらのメモリセル状態を表す
出力信号ＲＣＭＳ４−ＲＭＣＳ９を出力し、それぞれの
行アドレスＲ４−Ｒ９と一緒にそれぞれの比較器ＲＣＭ
Ｐに供給する。これらの比較器の出力信号ＲＣＭＰ４−
ＲＣＭＰ９は、信号ＲＭＣＳ４−ＲＭＣＳ９で表される
メモリセル状態がそれぞれの行アドレス信号Ｒ４−Ｒ９
の現在の状態と一致するときにのみアクティブになる。
これらの出力信号ＲＣＭＰ４−ＲＣＭＰ９はすべて第１
レベル冗長ワードライン選択回路ＦＲＷＳＣに供給さ
れ、この選択回路には更に半マトリクス選択信号ＨＭＳ
１又はＨＭＳ２が供給され、この信号により読出し又は
プログラミングのために２つの半マトリクスＨＭ１，Ｈ
Ｍ２の一つを選択することができる。一つの半マトリク
スに関連する４つの行冗長レジスタＲＲＲには信号ＨＭ
ＳＳ１が共通に供給されるとともに、他方の半マトリク
スに関連する他の４つの行冗長レジスタＲＲＲには信号
ＨＭＳＳ１の相補信号である信号ＨＭＳＳ２が供給さ
れ、他方の半マトリクスを選択することができる。図８
に戻り説明すると、信号ＲＣＭＰ４−ＲＣＭＰ９及び半
マトリクス選択信号ＨＭＳＳ１又はＨＭＳＳ２がアクテ
ィブのとき（即ち、上位の行アドレス信号Ｒ４−Ｒ９の
現在状態が第１グループＧ１のメモリセルＲＭＣ４−Ｒ
ＭＣ９に記憶された論理状態と一致するとき）、第１レ
ベル冗長ワードライン選択回路ＦＲＷＳＣがそれぞれの
第１レベル冗長ワードライン選択信号ＦＲＷＳＳをアク
ティブにする。
【００２４】２つの第２グループＧ２及びＧ２’内の各
メモリセルＲＭＣ０−ＲＭＣ３には、行アドレス信号Ｒ
０−Ｒ３及びそれらの相補信号Ｒ０Ｎ−Ｒ３Ｎがそれぞ
れ供給され、これらの８個の信号Ｒ０，Ｒ０Ｎ−Ｒ３，
Ｒ３Ｎは行アドレス信号バスＲＡＢＵＳから取り出さ
れ、下位の行アドレスビットに相当する。第１グループ
Ｇ１内のメモリセルＲＭＣ４−ＲＭＣ９と同様に、グル
ープＧ２及びグループＧ２’内の各メモリセルＲＭＣ０
−ＲＭＣ３はこれらのメモリセル状態を表す出力信号Ｒ
ＣＭＳ０−ＲＭＣＳ３を出力し、それぞれの行アドレス
Ｒ０−Ｒ３と一緒にそれぞれの比較器ＲＣＭＰに供給す
る。これらの比較器の出力信号ＲＣＭＰ０−ＲＣＭＰ３
は、信号ＲＭＣＳ０−ＲＭＣＳ３で表されるメモリセル
状態がそれぞれの行アドレス信号Ｒ０−Ｒ３の現在の状
態と一致するときにのみアクティブになる。２つのグル
ープの信号ＲＣＭＰ０−ＲＣＭＰ３がそれぞれ各別の第
２レベル冗長ワードライン選択回路ＳＲＷＳＣ及びＳＲ
ＷＳＣ’に供給される。これらの選択回路は、それぞれ
のグループの信号ＲＣＭＰ０−ＲＣＭＰ３のすべてがア
クティブのとき（即ち、下位の行アドレス信号Ｒ０−Ｒ
３の現在状態がそれぞれの第２グループＧ２及びＧ２’
のメモリセルＲＭＣ０−ＲＭＣ４に記憶された論理状態
と一致するとき）、それぞれの第２レベル冗長ワードラ
イン選択信号ＳＲＷＳＳ及びＳＲＷＳＳ’をアクティブ
にする。２つの第２レベル選択信号ＳＲＷＳＳ及びＳＲ
ＷＳＳ’の各々は、第１レベル選択信号ＦＲＷＳＳと一
緒にそれぞれの冗長ワードライン選択回路ＲＷＳＣ及び
ＲＷＳＣ’に供給される。これらの選択回路の出力信号
ＲＷＳＳ及びＲＷＳＳ’は第１レベル選択信号ＦＲＷＳ
Ｓとそれぞれの第２レベル選択信号ＳＲＷＳＳ及びＳＲ
ＷＳＳ’の双方がアクティブのときにアクティブにな
る。
メモリセルＲＭＣ０−ＲＭＣ３には、行アドレス信号Ｒ
０−Ｒ３及びそれらの相補信号Ｒ０Ｎ−Ｒ３Ｎがそれぞ
れ供給され、これらの８個の信号Ｒ０，Ｒ０Ｎ−Ｒ３，
Ｒ３Ｎは行アドレス信号バスＲＡＢＵＳから取り出さ
れ、下位の行アドレスビットに相当する。第１グループ
Ｇ１内のメモリセルＲＭＣ４−ＲＭＣ９と同様に、グル
ープＧ２及びグループＧ２’内の各メモリセルＲＭＣ０
−ＲＭＣ３はこれらのメモリセル状態を表す出力信号Ｒ
ＣＭＳ０−ＲＭＣＳ３を出力し、それぞれの行アドレス
Ｒ０−Ｒ３と一緒にそれぞれの比較器ＲＣＭＰに供給す
る。これらの比較器の出力信号ＲＣＭＰ０−ＲＣＭＰ３
は、信号ＲＭＣＳ０−ＲＭＣＳ３で表されるメモリセル
状態がそれぞれの行アドレス信号Ｒ０−Ｒ３の現在の状
態と一致するときにのみアクティブになる。２つのグル
ープの信号ＲＣＭＰ０−ＲＣＭＰ３がそれぞれ各別の第
２レベル冗長ワードライン選択回路ＳＲＷＳＣ及びＳＲ
ＷＳＣ’に供給される。これらの選択回路は、それぞれ
のグループの信号ＲＣＭＰ０−ＲＣＭＰ３のすべてがア
クティブのとき（即ち、下位の行アドレス信号Ｒ０−Ｒ
３の現在状態がそれぞれの第２グループＧ２及びＧ２’
のメモリセルＲＭＣ０−ＲＭＣ４に記憶された論理状態
と一致するとき）、それぞれの第２レベル冗長ワードラ
イン選択信号ＳＲＷＳＳ及びＳＲＷＳＳ’をアクティブ
にする。２つの第２レベル選択信号ＳＲＷＳＳ及びＳＲ
ＷＳＳ’の各々は、第１レベル選択信号ＦＲＷＳＳと一
緒にそれぞれの冗長ワードライン選択回路ＲＷＳＣ及び
ＲＷＳＣ’に供給される。これらの選択回路の出力信号
ＲＷＳＳ及びＲＷＳＳ’は第１レベル選択信号ＦＲＷＳ
Ｓとそれぞれの第２レベル選択信号ＳＲＷＳＳ及びＳＲ
ＷＳＳ’の双方がアクティブのときにアクティブにな
る。
【００２５】信号ＲＷＳＳ及びＲＷＳＳ’はそれぞれの
スイッチＲＳＷ及びＲＳＷ’を経て冗長ワードライン選
択信号バスＲＷＳＢＵＳ１又はＲＷＡＢＵＳ２の２つの
各別の信号に接続される。スイッチＲＳＷ及びＲＳＷ’
は各別の制御回路ＳＷＣＮＴ及びＳＷＣＮＴ’により制
御され、これらの制御回路はスイッチＲＳＷ及びＲＳ
Ｗ’をそれぞれの冗長ワードライン選択信号ＲＷＳＳ，
ＲＷＳＳ’から固定の電圧供給ラインＶＤＤに選択的に
切り換える。これは、特定の工場内試験、例えば冗長ワ
ードラインの欠陥の有無試験を実行するのに有用であ
る。この場合には、このような試験を行冗長レジスタの
プログラミング前に実行するために、種々の冗長ワード
ラインをアドレスする必要がある。２つのバスＲＷＳＢ
ＵＳ１及びＲＷＳＢＵＳ２を設け、一方のバスが第１半
マトリクスＨＭ１の冗長ワードラインの選択手段（図示
せず）に信号を供給し、他方のバスが第２半マトリクス
ＨＭ２の冗長ワードラインの選択手段（図示せず）に信
号を供給する。各バスＲＷＳＢＵＳ１及びＲＷＳＢＵＳ
２は８つの信号を含む。
スイッチＲＳＷ及びＲＳＷ’を経て冗長ワードライン選
択信号バスＲＷＳＢＵＳ１又はＲＷＡＢＵＳ２の２つの
各別の信号に接続される。スイッチＲＳＷ及びＲＳＷ’
は各別の制御回路ＳＷＣＮＴ及びＳＷＣＮＴ’により制
御され、これらの制御回路はスイッチＲＳＷ及びＲＳ
Ｗ’をそれぞれの冗長ワードライン選択信号ＲＷＳＳ，
ＲＷＳＳ’から固定の電圧供給ラインＶＤＤに選択的に
切り換える。これは、特定の工場内試験、例えば冗長ワ
ードラインの欠陥の有無試験を実行するのに有用であ
る。この場合には、このような試験を行冗長レジスタの
プログラミング前に実行するために、種々の冗長ワード
ラインをアドレスする必要がある。２つのバスＲＷＳＢ
ＵＳ１及びＲＷＳＢＵＳ２を設け、一方のバスが第１半
マトリクスＨＭ１の冗長ワードラインの選択手段（図示
せず）に信号を供給し、他方のバスが第２半マトリクス
ＨＭ２の冗長ワードラインの選択手段（図示せず）に信
号を供給する。各バスＲＷＳＢＵＳ１及びＲＷＳＢＵＳ
２は８つの信号を含む。
【００２６】信号ＲＷＳＳのアクティブ化により行冗長
レジスタＲＲＲに関連する一対の冗長ワードラインの一
方の冗長ワードラインの選択が決まるとともに、信号Ｒ
ＷＳＳ’のアクティブ化によりこの対の他方の冗長ワー
ドラインの選択が決まる。更に、信号ＲＷＳＳ又はＲＷ
ＳＳ’のアクティブ化により、行冗長レジスタの第１グ
ループＧ１のメモリセル及び第２グループＧ２又はＧ
２’のメモリセルに記憶されたアドレスを有する欠陥ワ
ードラインが選択されるのが阻止される。
レジスタＲＲＲに関連する一対の冗長ワードラインの一
方の冗長ワードラインの選択が決まるとともに、信号Ｒ
ＷＳＳ’のアクティブ化によりこの対の他方の冗長ワー
ドラインの選択が決まる。更に、信号ＲＷＳＳ又はＲＷ
ＳＳ’のアクティブ化により、行冗長レジスタの第１グ
ループＧ１のメモリセル及び第２グループＧ２又はＧ
２’のメモリセルに記憶されたアドレスを有する欠陥ワ
ードラインが選択されるのが阻止される。
【００２７】第１グループの各メモリセルＲＭＣ４−Ｒ
ＭＣ９及び第２グループの各メモリセルＲＭＣ０−ＲＭ
Ｃ３には、更に、第１大地／高電圧スイッチＲＨＶＳＭ
により供給されるメモリセルプログラムイネーブル信号
ＰＲＧＥＮが供給されるとともに、第２グループＧ２’
の各メモリセルＲＭＣ０−ＲＭＣ３には、更に、第２大
地／高電圧スイッチＲＨＶＳＭ’により供給されるメモ
リセルプログラムイネーブル信号ＰＲＧＥＮ’が供給さ
れる。スイッチＲＨＶＳＷには第１制御信号ＣＮＴＳ及
び列アドレス信号バスＣＡＢＵＳから取り出した列アド
レス信号Ｃ０−Ｃ３が供給され、スイッチＲＨＶＳＷ’
にも列アドレス信号Ｃ０−Ｃ３及び第２制御信号ＣＮＴ
Ｓ’が供給される。
ＭＣ９及び第２グループの各メモリセルＲＭＣ０−ＲＭ
Ｃ３には、更に、第１大地／高電圧スイッチＲＨＶＳＭ
により供給されるメモリセルプログラムイネーブル信号
ＰＲＧＥＮが供給されるとともに、第２グループＧ２’
の各メモリセルＲＭＣ０−ＲＭＣ３には、更に、第２大
地／高電圧スイッチＲＨＶＳＭ’により供給されるメモ
リセルプログラムイネーブル信号ＰＲＧＥＮ’が供給さ
れる。スイッチＲＨＶＳＷには第１制御信号ＣＮＴＳ及
び列アドレス信号バスＣＡＢＵＳから取り出した列アド
レス信号Ｃ０−Ｃ３が供給され、スイッチＲＨＶＳＷ’
にも列アドレス信号Ｃ０−Ｃ３及び第２制御信号ＣＮＴ
Ｓ’が供給される。
【００２８】図９には２つの制御信号ＣＮＴＳ及びＣＮ
ＴＳ’を発生する回路が示されている。このような回路
が半マトリクスＨＭ１に関連する行冗長レジスタＲＲＲ
及び半マトリクスＨＭ２に関連する行冗長レジスタＲＲ
Ｒに対しそれぞれ１つづつ設けられる。２つの制御信号
ＣＮＴＳ及びＣＮＴＳ’のアクティブ化は排他的で、決
して同時にアクティブにならない。それらのアクティブ
化は内部制御回路により発生される行冗長レジスタプロ
グラムイネーブル信号ＲＲＲＰＧＥＮのアクティブ化及
びそれぞれの半マトリクス選択信号ＨＭＳＳ１又はＨＭ
ＳＳ２のアクティブ化に従う。列アドレス信号Ｃ４を用
いて信号ＣＮＴＳ又はＣＮＴＳ’のいずれかを選択的に
アクティブにする。
ＴＳ’を発生する回路が示されている。このような回路
が半マトリクスＨＭ１に関連する行冗長レジスタＲＲＲ
及び半マトリクスＨＭ２に関連する行冗長レジスタＲＲ
Ｒに対しそれぞれ１つづつ設けられる。２つの制御信号
ＣＮＴＳ及びＣＮＴＳ’のアクティブ化は排他的で、決
して同時にアクティブにならない。それらのアクティブ
化は内部制御回路により発生される行冗長レジスタプロ
グラムイネーブル信号ＲＲＲＰＧＥＮのアクティブ化及
びそれぞれの半マトリクス選択信号ＨＭＳＳ１又はＨＭ
ＳＳ２のアクティブ化に従う。列アドレス信号Ｃ４を用
いて信号ＣＮＴＳ又はＣＮＴＳ’のいずれかを選択的に
アクティブにする。
【００２９】以上の説明によれば、行アドレス信号Ｒ０
−Ｒ３で表される下位ビット部分に属する１以上のビッ
トが相違するアドレスを有する隣接短絡ワードライン対
のみを冗長ワードライン対と置換することができる。実
際上、各行冗長レジスタＲＲＲはワードライン対の行ア
ドレスの上位ビットを記憶する固有のグループ（第１グ
ループＧ１）のメモリセルＲＭＣ４−ＲＭＣ９を具え
る。従って、行アドレス信号Ｒ４−Ｒ９により表される
上位ビット部分に属する１以上のビットが相違するアド
レスを有する隣接欠陥ワードライン対は冗長ワードライ
ン対と置換することはできない。ただし、この場合に
は、上位ビット部分の１以上のビットが相違するアドレ
スを有する２つの隣接ワードライン間に欠陥が生ずる確
率は１／１６であることを考えると修復率が影響を受け
る。このような妥協により、各冗長レジスタに必要とさ
れるメモリセルの数を６＋４＋４に制限することができ
る。第１グループＧ１内のメモリセルの数を減少させ、
第２グループＧ２及びＧ２’内のメモリセルの数を減少
させることにより修復率を増大させることができるが、
メモリセルの総数の増大、従ってチップ面積の増大を生
ずる。例えば第１グループＧ１のメモリセル数を５、第
２グループＧ２及びＧ２’の各々のメモリセル数を５に
すると、修復できない欠陥が生ずる確率は１／３２に低
下するが、各冗長レジスタに必要とされるメモリセルの
数は１増加して５＋５＋５になる。
−Ｒ３で表される下位ビット部分に属する１以上のビッ
トが相違するアドレスを有する隣接短絡ワードライン対
のみを冗長ワードライン対と置換することができる。実
際上、各行冗長レジスタＲＲＲはワードライン対の行ア
ドレスの上位ビットを記憶する固有のグループ（第１グ
ループＧ１）のメモリセルＲＭＣ４−ＲＭＣ９を具え
る。従って、行アドレス信号Ｒ４−Ｒ９により表される
上位ビット部分に属する１以上のビットが相違するアド
レスを有する隣接欠陥ワードライン対は冗長ワードライ
ン対と置換することはできない。ただし、この場合に
は、上位ビット部分の１以上のビットが相違するアドレ
スを有する２つの隣接ワードライン間に欠陥が生ずる確
率は１／１６であることを考えると修復率が影響を受け
る。このような妥協により、各冗長レジスタに必要とさ
れるメモリセルの数を６＋４＋４に制限することができ
る。第１グループＧ１内のメモリセルの数を減少させ、
第２グループＧ２及びＧ２’内のメモリセルの数を減少
させることにより修復率を増大させることができるが、
メモリセルの総数の増大、従ってチップ面積の増大を生
ずる。例えば第１グループＧ１のメモリセル数を５、第
２グループＧ２及びＧ２’の各々のメモリセル数を５に
すると、修復できない欠陥が生ずる確率は１／３２に低
下するが、各冗長レジスタに必要とされるメモリセルの
数は１増加して５＋５＋５になる。
【００３０】１対の隣接欠陥ワードラインが所定の半マ
トリクス内に見つけ出されたものとすると、両ワードラ
インのアドレスをこの半マトリクスに関連する４つの行
冗長レジスタＲＲＲの一つにプログラムする必要があ
る。最初に、両欠陥ワードラインの一方のアドレスをメ
モリ装置に供給し、行アドレス信号Ｒ０−Ｒ３により行
アドレスの下位ビットを搬送し、且つ行アドレス信号Ｒ
４−Ｒ９により行アドレスの上位ビットを搬送する。ま
た、プログラミングのために前記半マトリクスに関連す
る４つの行冗長レジスタＲＲＲの一つを選択するために
４つの列アドレス信号Ｃ０−Ｃ３の一つがアクティブに
なる。また、列アドレス信号Ｃ４が低レベルに維持さ
れ、制御信号ＣＮＴＳのアクティブ化を可能にし、内部
制御回路が信号ＲＲＲＰＧＥＮを低レベルに駆動する
と、信号ＣＮＴＳが低レベルになるとともに、ＰＲＧＥ
Ｎが高電圧値になり、従ってグループＧ２のメモリセル
ＲＭＣ０−ＲＭＣ３及びグループＧ１のメモリセルＲＭ
Ｃ４−ＲＭＣ９をプログラムすることができる。次に、
メモリ装置に供給される行アドレスを前記欠陥ワードラ
イン対の他方のワードラインのアドレスに変更し、行ア
ドレス信号Ｒ０−Ｒ３によりこの他方のワードラインの
行アドレスの下位ビットを搬送する。また、列アドレス
信号Ｃ４が高レベルになり、制御信号ＣＮＴＳ’のアク
ティブ化を可能にし、内部制御回路が信号ＲＲＲＰＧＥ
Ｎを低レベルに駆動すると、信号ＣＮＴＳ’が低レベル
に駆動されるとともに、ＰＲＧＥＮ’が高電圧値に駆動
され、従ってグループＧ２’のメモリセルＲＭＣ０−Ｒ
ＭＣ３を、前記対の第２ワードラインの行アドレスの下
位ビットを記憶するようプログラムすることができる。
トリクス内に見つけ出されたものとすると、両ワードラ
インのアドレスをこの半マトリクスに関連する４つの行
冗長レジスタＲＲＲの一つにプログラムする必要があ
る。最初に、両欠陥ワードラインの一方のアドレスをメ
モリ装置に供給し、行アドレス信号Ｒ０−Ｒ３により行
アドレスの下位ビットを搬送し、且つ行アドレス信号Ｒ
４−Ｒ９により行アドレスの上位ビットを搬送する。ま
た、プログラミングのために前記半マトリクスに関連す
る４つの行冗長レジスタＲＲＲの一つを選択するために
４つの列アドレス信号Ｃ０−Ｃ３の一つがアクティブに
なる。また、列アドレス信号Ｃ４が低レベルに維持さ
れ、制御信号ＣＮＴＳのアクティブ化を可能にし、内部
制御回路が信号ＲＲＲＰＧＥＮを低レベルに駆動する
と、信号ＣＮＴＳが低レベルになるとともに、ＰＲＧＥ
Ｎが高電圧値になり、従ってグループＧ２のメモリセル
ＲＭＣ０−ＲＭＣ３及びグループＧ１のメモリセルＲＭ
Ｃ４−ＲＭＣ９をプログラムすることができる。次に、
メモリ装置に供給される行アドレスを前記欠陥ワードラ
イン対の他方のワードラインのアドレスに変更し、行ア
ドレス信号Ｒ０−Ｒ３によりこの他方のワードラインの
行アドレスの下位ビットを搬送する。また、列アドレス
信号Ｃ４が高レベルになり、制御信号ＣＮＴＳ’のアク
ティブ化を可能にし、内部制御回路が信号ＲＲＲＰＧＥ
Ｎを低レベルに駆動すると、信号ＣＮＴＳ’が低レベル
に駆動されるとともに、ＰＲＧＥＮ’が高電圧値に駆動
され、従ってグループＧ２’のメモリセルＲＭＣ０−Ｒ
ＭＣ３を、前記対の第２ワードラインの行アドレスの下
位ビットを記憶するようプログラムすることができる。
【００３１】欧州特許出願第９３８３０４７４．８号に
記載されているように、且つ図１０に示すように、各プ
ログラマブル不揮発性メモリセルＣＭＣ０−ＣＭＣ９及
びＲＭＣ０−ＲＭＣ９は一対のプログラマブル不揮発性
メモリ素子、例えば２つのスタックゲートＭＯＳＦＥＴ
ＴＦ０及びＴＦ１を具え、それらのソースは大地電圧
ＧＮＤに接続され、それらの制御ゲートは、内部制御回
路により読出電圧値（代表的には５Ｖ）からプログラミ
ング用高電圧値（約１２Ｖ）へ切り換えることができる
供給電圧ＶＧに接続され、それらのドレインは読出負荷
回路ＬＣに接続され、その出力がメモリセル状態信号Ｍ
ＣＳを表す。ＴＦ０及びＴＦ１のドレインはプログラミ
ング負荷回路にも接続され、この回路は主として２つの
ＭＯＳＦＥＴ Ｔ０及びＴ１からなり、それらのドレイ
ンは一対の論理相補プログラミングデータラインＰＤＬ
及びＰＤＬＮにそれぞれ接続される。ＭＯＳＦＥＴ Ｔ
０及びＴ１のゲートは共通にセルプログラムイネーブル
信号ＣＰＧＥＮに接続される。各列冗長レジスタＣＲＲ
においては、ブロック１のメモリセルＣＭＣ０−ＣＭＣ
５の各々のプログラミングデータラインＰＤＬ及びＰＤ
ＬＮを各別の論理相補列アドレス信号対Ｃ０，Ｃ０Ｎ−
Ｃ５，Ｃ５Ｎにそれぞれ接続するとともに、ブロック２
のメモリセルＣＭＣ６−ＣＭＣ９の各々のプログラミン
グデータラインＰＤＬ及びＰＤＬＮを各別の論理相補行
アドレス信号対Ｒ０，Ｒ０Ｎ−Ｒ３，Ｒ３Ｎにそれぞれ
接続する。全てのメモリセルＣＭＣ０−ＣＭＣ９のセル
プログラムイメーブル信号ＣＰＧＥＮを信号ＰＧＥＮに
接続する。各行冗長レジスタＲＲＲにおいては、メモリ
セルＲＭＣ０−ＲＭＣ９のプログラミングデータライン
ＰＤＬ及びＰＤＬＮを各別の論理相補行アドレス信号対
Ｒ０，Ｒ０Ｎ−Ｒ９，Ｒ９Ｎにそれぞれ接続するととも
に、第１グループＧ１のメモリセルＲＭＣ４−ＲＭＣ９
及び第２グループＧ２のメモリセルＲＭＣ０−ＲＭＣ３
のセルプログラムイネーブル信号ＣＰＧＥＮを第１メモ
リセルプログラムイネーブル信号ＰＲＧＥＮに接続する
とともに、第２グループＧ２’のメモリセルＲＭＣ０−
ＲＭＣ３のセルプログラムイネーブル信号ＣＰＧＥＮを
第２メモリセルプログラムイネーブル信号ＰＲＧＥＮ’
に接続する。
記載されているように、且つ図１０に示すように、各プ
ログラマブル不揮発性メモリセルＣＭＣ０−ＣＭＣ９及
びＲＭＣ０−ＲＭＣ９は一対のプログラマブル不揮発性
メモリ素子、例えば２つのスタックゲートＭＯＳＦＥＴ
ＴＦ０及びＴＦ１を具え、それらのソースは大地電圧
ＧＮＤに接続され、それらの制御ゲートは、内部制御回
路により読出電圧値（代表的には５Ｖ）からプログラミ
ング用高電圧値（約１２Ｖ）へ切り換えることができる
供給電圧ＶＧに接続され、それらのドレインは読出負荷
回路ＬＣに接続され、その出力がメモリセル状態信号Ｍ
ＣＳを表す。ＴＦ０及びＴＦ１のドレインはプログラミ
ング負荷回路にも接続され、この回路は主として２つの
ＭＯＳＦＥＴ Ｔ０及びＴ１からなり、それらのドレイ
ンは一対の論理相補プログラミングデータラインＰＤＬ
及びＰＤＬＮにそれぞれ接続される。ＭＯＳＦＥＴ Ｔ
０及びＴ１のゲートは共通にセルプログラムイネーブル
信号ＣＰＧＥＮに接続される。各列冗長レジスタＣＲＲ
においては、ブロック１のメモリセルＣＭＣ０−ＣＭＣ
５の各々のプログラミングデータラインＰＤＬ及びＰＤ
ＬＮを各別の論理相補列アドレス信号対Ｃ０，Ｃ０Ｎ−
Ｃ５，Ｃ５Ｎにそれぞれ接続するとともに、ブロック２
のメモリセルＣＭＣ６−ＣＭＣ９の各々のプログラミン
グデータラインＰＤＬ及びＰＤＬＮを各別の論理相補行
アドレス信号対Ｒ０，Ｒ０Ｎ−Ｒ３，Ｒ３Ｎにそれぞれ
接続する。全てのメモリセルＣＭＣ０−ＣＭＣ９のセル
プログラムイメーブル信号ＣＰＧＥＮを信号ＰＧＥＮに
接続する。各行冗長レジスタＲＲＲにおいては、メモリ
セルＲＭＣ０−ＲＭＣ９のプログラミングデータライン
ＰＤＬ及びＰＤＬＮを各別の論理相補行アドレス信号対
Ｒ０，Ｒ０Ｎ−Ｒ９，Ｒ９Ｎにそれぞれ接続するととも
に、第１グループＧ１のメモリセルＲＭＣ４−ＲＭＣ９
及び第２グループＧ２のメモリセルＲＭＣ０−ＲＭＣ３
のセルプログラムイネーブル信号ＣＰＧＥＮを第１メモ
リセルプログラムイネーブル信号ＰＲＧＥＮに接続する
とともに、第２グループＧ２’のメモリセルＲＭＣ０−
ＲＭＣ３のセルプログラムイネーブル信号ＣＰＧＥＮを
第２メモリセルプログラムイネーブル信号ＰＲＧＥＮ’
に接続する。
【００３２】回路上の観点から説明した上述の冗長回路
を物理的レイアウトの観点から以下に説明する。図１に
示すように、冗長回路のレイアウトは上側部分ＵＰ及び
下側部分ＬＯに分割する。上側部分ＵＰと下側部分ＬＯ
に囲まれたチップ区域をメモリ装置の他の回路ブロック
の集積のための専用区域にし、フラッシュＥＥＰＲＯＭ
装置に関する本例では、前記回路ブロックはアドレス入
力バッファ回路（これ自体は既知であり、図示してな
い）により発生される信号を含む外部アドレス信号バス
ＥＡＢＵＳにより供給されるカウンタＣＯＵＮＴ、及び
カウンタＣＯＵＮＴにより供給される行アドレス信号Ｒ
ＡＢＵＳ及び列アドレス信号ＣＡＢＵＳのプリデコーデ
ィングを実行するプリデコーディング回路ＰＲＥＤＥＣ
である。フラッシュＥＥＰＲＯＭ装置では、プリプログ
ラミング処理を自動化するのにカウンタＣＯＵＴを必要
とする。プリプログラミング処理は消去前に所定のメモ
リセクタの全てのメモリ素子に実施する予備プログラミ
ングステップである。このフェーズでは、カウンタＣＯ
ＵＮＴがプリプログラムすべきメモリ素子を逐次選択す
るのに必要なアドレス信号を内部的に発生する。常規読
出し動作又はプログラム動作中は、カウンタＣＯＵＮＴ
は透明になり、即ち行アドレス信号バスＲＡＢＵＳ及び
列アドレス信号バスＣＡＢＵＳが直接外部アドレス信号
バスＥＡＢＵＳに接続される。
を物理的レイアウトの観点から以下に説明する。図１に
示すように、冗長回路のレイアウトは上側部分ＵＰ及び
下側部分ＬＯに分割する。上側部分ＵＰと下側部分ＬＯ
に囲まれたチップ区域をメモリ装置の他の回路ブロック
の集積のための専用区域にし、フラッシュＥＥＰＲＯＭ
装置に関する本例では、前記回路ブロックはアドレス入
力バッファ回路（これ自体は既知であり、図示してな
い）により発生される信号を含む外部アドレス信号バス
ＥＡＢＵＳにより供給されるカウンタＣＯＵＮＴ、及び
カウンタＣＯＵＮＴにより供給される行アドレス信号Ｒ
ＡＢＵＳ及び列アドレス信号ＣＡＢＵＳのプリデコーデ
ィングを実行するプリデコーディング回路ＰＲＥＤＥＣ
である。フラッシュＥＥＰＲＯＭ装置では、プリプログ
ラミング処理を自動化するのにカウンタＣＯＵＴを必要
とする。プリプログラミング処理は消去前に所定のメモ
リセクタの全てのメモリ素子に実施する予備プログラミ
ングステップである。このフェーズでは、カウンタＣＯ
ＵＮＴがプリプログラムすべきメモリ素子を逐次選択す
るのに必要なアドレス信号を内部的に発生する。常規読
出し動作又はプログラム動作中は、カウンタＣＯＵＮＴ
は透明になり、即ち行アドレス信号バスＲＡＢＵＳ及び
列アドレス信号バスＣＡＢＵＳが直接外部アドレス信号
バスＥＡＢＵＳに接続される。
【００３３】図１に示す回路ブロックの物理的配置は全
チップ面積を低減するのに特に有効である。その理由
は、アドレス信号を供給する必要のある全ての回路ブロ
ックが同一のチップ領域に位置し、チップに沿って走る
長い相互接続ラインを設ける必要がなくなるからであ
る。
チップ面積を低減するのに特に有効である。その理由
は、アドレス信号を供給する必要のある全ての回路ブロ
ックが同一のチップ領域に位置し、チップに沿って走る
長い相互接続ラインを設ける必要がなくなるからであ
る。
【００３４】冗長回路レイアウトの上側部分ＵＰ及び下
側部分ＬＯはそれぞれ中心にメモリ素子のアレイＭＡＲ
を具え、このアレイ内には上述した列及び行冗長レジス
タＣＲＲ及びＲＲＲのメモリセルＣＭＣ０−ＣＭＣ９及
びＲＭＣ０−ＲＭＣ９のプログラマブル不揮発性素子
（即ちスタックゲートＭＯＳＦＥＴ ＴＦ０及びＴＦ
１）が位置する。また、４つの同一のレイアウトストリ
ップＬＳ１−ＬＳ４を具え、各ストリップは中心のメモ
リ素子アレイＭＡＲにより２つの部分に分割される。列
アドレス信号バスＣＡＢＵＳ及び行アドレス信号バスＲ
ＡＢＵＳは中心のメモリ素子アレイＭＡＲの両側を互い
に平行に走行する。
側部分ＬＯはそれぞれ中心にメモリ素子のアレイＭＡＲ
を具え、このアレイ内には上述した列及び行冗長レジス
タＣＲＲ及びＲＲＲのメモリセルＣＭＣ０−ＣＭＣ９及
びＲＭＣ０−ＲＭＣ９のプログラマブル不揮発性素子
（即ちスタックゲートＭＯＳＦＥＴ ＴＦ０及びＴＦ
１）が位置する。また、４つの同一のレイアウトストリ
ップＬＳ１−ＬＳ４を具え、各ストリップは中心のメモ
リ素子アレイＭＡＲにより２つの部分に分割される。列
アドレス信号バスＣＡＢＵＳ及び行アドレス信号バスＲ
ＡＢＵＳは中心のメモリ素子アレイＭＡＲの両側を互い
に平行に走行する。
【００３５】各レイアウトストリップＬＳ１−ＬＳ４の
構造は図２に拡大図示されている。各レイアウトストリ
ップＬＳ１−ＬＳ４は中心メモリ素子アレイＭＡＲの両
側に位置する２つの部分に分割される。各ストリップレ
イアウトＬＳ１−ＬＳ４は２つの列冗長レジスタＣＲＲ
及び一つの行冗長レジスタＲＲＲを得るチップ区域を表
す。もっと詳しく言うと、各レイアウトストリップＬＳ
１−ＬＳ４の中心メモリ素子アレイＭＡＲの右側部分は
２つの列冗長レイアウトＣＲＲＡ及びＣＲＲＢの集積の
ための専用のチップ区域を表し、左側部分は一つの行冗
長レイアウトＲＲＲの集積のための専用チップ区域を表
す。冗長レイアウトの上側部分ＵＰの４つのレイアウト
ストリップＬＳ１−ＬＳ４は半マトリクスＨＭ１に関連
する４つの行冗長レジスタＲＲＲを含み、冗長レイアウ
トの下側部分ＬＯの４つのレイアウトストリップＬＳ１
−ＬＳ４は半マトリクスＨＭ２に関連する４つの行冗長
レジスタＲＲＲを含む。
構造は図２に拡大図示されている。各レイアウトストリ
ップＬＳ１−ＬＳ４は中心メモリ素子アレイＭＡＲの両
側に位置する２つの部分に分割される。各ストリップレ
イアウトＬＳ１−ＬＳ４は２つの列冗長レジスタＣＲＲ
及び一つの行冗長レジスタＲＲＲを得るチップ区域を表
す。もっと詳しく言うと、各レイアウトストリップＬＳ
１−ＬＳ４の中心メモリ素子アレイＭＡＲの右側部分は
２つの列冗長レイアウトＣＲＲＡ及びＣＲＲＢの集積の
ための専用のチップ区域を表し、左側部分は一つの行冗
長レイアウトＲＲＲの集積のための専用チップ区域を表
す。冗長レイアウトの上側部分ＵＰの４つのレイアウト
ストリップＬＳ１−ＬＳ４は半マトリクスＨＭ１に関連
する４つの行冗長レジスタＲＲＲを含み、冗長レイアウ
トの下側部分ＬＯの４つのレイアウトストリップＬＳ１
−ＬＳ４は半マトリクスＨＭ２に関連する４つの行冗長
レジスタＲＲＲを含む。
【００３６】各レイアウトストリップＬＳ１−ＬＳ４の
右側は、２つの列冗長レジスタＣＲＲＡ及びＣＲＲＢが
部分的にインタレース配置になるように設計し、換言す
れば、２つの列冗長レジスタの一方のレジスタＣＲＲＡ
の所定の列アドレス信号Ｃ０−Ｃ５に関連する所定のメ
モリセルＣＭＣ０−ＣＭＣ５が同一の列冗長レジスタの
他のメモリセルに物理的に隣接しないで、他方の列冗長
レジスタＣＲＲＢの前記と同一のレジスタアドレス信号
に関連するメモリセルに隣接するようにする。図４に２
つの列冗長レジスタＣＲＲＡ及びＣＲＲＢの２つのイン
タレース配置のメモリセルを示し、この図においてＣＭ
Ｃ０Ａは列アドレス信号Ｃ０に関連する列冗長レジスタ
ＣＲＲＡのメモリセルであり、ＣＭＣ０Ｂは列アドレス
信号Ｃ０に関連する列冗長レジスタＣＲＲＢのメモリセ
ルである。このような技術は面積の低減をもたらす。そ
の理由は、列アドレス信号バスＣＡＢＵＳから後述する
レイアウトブロックへトレースする必要のあるアドレス
信号ラインの数が減少するためである。
右側は、２つの列冗長レジスタＣＲＲＡ及びＣＲＲＢが
部分的にインタレース配置になるように設計し、換言す
れば、２つの列冗長レジスタの一方のレジスタＣＲＲＡ
の所定の列アドレス信号Ｃ０−Ｃ５に関連する所定のメ
モリセルＣＭＣ０−ＣＭＣ５が同一の列冗長レジスタの
他のメモリセルに物理的に隣接しないで、他方の列冗長
レジスタＣＲＲＢの前記と同一のレジスタアドレス信号
に関連するメモリセルに隣接するようにする。図４に２
つの列冗長レジスタＣＲＲＡ及びＣＲＲＢの２つのイン
タレース配置のメモリセルを示し、この図においてＣＭ
Ｃ０Ａは列アドレス信号Ｃ０に関連する列冗長レジスタ
ＣＲＲＡのメモリセルであり、ＣＭＣ０Ｂは列アドレス
信号Ｃ０に関連する列冗長レジスタＣＲＲＢのメモリセ
ルである。このような技術は面積の低減をもたらす。そ
の理由は、列アドレス信号バスＣＡＢＵＳから後述する
レイアウトブロックへトレースする必要のあるアドレス
信号ラインの数が減少するためである。
【００３７】図３は所定のレイアウトストリップＬＳ１
−ＬＳ４の右側部分の拡大図である。中心メモリ素子ア
レイＭＡＲのすぐ傍に、このアレイと列アドレス信号バ
スＣＡＢＵＳとの間に、３つのレイアウトブロックを設
ける。上部ブロックＰＬ１は２つの列冗長レジスタＣＲ
ＲＡ及びＣＲＲＢのインタレース配置のメモリセルＣＭ
Ｃ０−ＣＭＣ２用のプログラミング負荷回路を含み、下
側部分ブロックＰＬ２はインタレース配置のメモリセル
ＣＭＣ３−ＣＭＣ５用のプログラミング負荷回路を含
み、中央ブロックＰＬ３はメモリセルＣＭＣ６−ＣＭＣ
９用のプログラミング負荷回路を含む。先に述べたよう
に、ＰＬ１及びＰＬ２内の各プログラミング負荷回路
は、ソースが中心メモリ素子アレイＭＡＲ内のそれぞれ
のスタックゲートトランジスタＴＦ０，ＴＦ１のドレイ
ンに接続され、ドレインがそれぞれの列アドレス信号ラ
インＣ０，Ｃ０Ｎ−Ｃ５，Ｃ５Ｎに接続された一対のＭ
ＯＳＦＥＴ Ｔ０，Ｔ１を具える。従って、列アドレス
信号ラインＣ０，Ｃ０Ｎ−Ｃ２，Ｃ２Ｎ及びＣ３，Ｃ３
Ｎ−Ｃ５，Ｃ５Ｎが列アドレスバスＣＡＢＵＳのそれぞ
れの信号ラインを上部ブロック及び下部ブロックＰＬ１
及びＰＬ２内のプログラミング負荷回路に接続する。同
様に、ＰＬ３内の各プログラミング負荷回路は、ソース
が中心メモリ素子アレイＭＡＲ内のそれぞれのスタック
ゲートトランジスタＴＦ０，ＴＦ１のドレインに接続さ
れ、ドレインがそれぞれの行アドレス信号ラインＲ０，
Ｒ０Ｎ−Ｒ３，Ｒ３Ｎに接続された一対のＭＯＳＦＥＴ
Ｔ０，Ｔ１を具える。従って、行アドレス信号ライン
Ｒ０，Ｒ０Ｎ−Ｒ３，Ｒ３Ｎが行アドレスバスＲＡＢＵ
Ｓのそれぞれの信号ラインを中央ブロックＰＬ３内のプ
ログラミング負荷回路に接続する。更に、相互接続ライ
ンＩＬ１，ＩＬ２及びＩＬ３を３つのブロックＰＬ１，
ＰＬ２及びＰＬ3 と中心メモリ素子アレイＭＡＲとの間
に設け、スタックゲートトランジスタＴＦ０，ＴＦ１の
ドレインをそれぞれのプログラミング負荷回路Ｔ０，Ｔ
１に接続する。
−ＬＳ４の右側部分の拡大図である。中心メモリ素子ア
レイＭＡＲのすぐ傍に、このアレイと列アドレス信号バ
スＣＡＢＵＳとの間に、３つのレイアウトブロックを設
ける。上部ブロックＰＬ１は２つの列冗長レジスタＣＲ
ＲＡ及びＣＲＲＢのインタレース配置のメモリセルＣＭ
Ｃ０−ＣＭＣ２用のプログラミング負荷回路を含み、下
側部分ブロックＰＬ２はインタレース配置のメモリセル
ＣＭＣ３−ＣＭＣ５用のプログラミング負荷回路を含
み、中央ブロックＰＬ３はメモリセルＣＭＣ６−ＣＭＣ
９用のプログラミング負荷回路を含む。先に述べたよう
に、ＰＬ１及びＰＬ２内の各プログラミング負荷回路
は、ソースが中心メモリ素子アレイＭＡＲ内のそれぞれ
のスタックゲートトランジスタＴＦ０，ＴＦ１のドレイ
ンに接続され、ドレインがそれぞれの列アドレス信号ラ
インＣ０，Ｃ０Ｎ−Ｃ５，Ｃ５Ｎに接続された一対のＭ
ＯＳＦＥＴ Ｔ０，Ｔ１を具える。従って、列アドレス
信号ラインＣ０，Ｃ０Ｎ−Ｃ２，Ｃ２Ｎ及びＣ３，Ｃ３
Ｎ−Ｃ５，Ｃ５Ｎが列アドレスバスＣＡＢＵＳのそれぞ
れの信号ラインを上部ブロック及び下部ブロックＰＬ１
及びＰＬ２内のプログラミング負荷回路に接続する。同
様に、ＰＬ３内の各プログラミング負荷回路は、ソース
が中心メモリ素子アレイＭＡＲ内のそれぞれのスタック
ゲートトランジスタＴＦ０，ＴＦ１のドレインに接続さ
れ、ドレインがそれぞれの行アドレス信号ラインＲ０，
Ｒ０Ｎ−Ｒ３，Ｒ３Ｎに接続された一対のＭＯＳＦＥＴ
Ｔ０，Ｔ１を具える。従って、行アドレス信号ライン
Ｒ０，Ｒ０Ｎ−Ｒ３，Ｒ３Ｎが行アドレスバスＲＡＢＵ
Ｓのそれぞれの信号ラインを中央ブロックＰＬ３内のプ
ログラミング負荷回路に接続する。更に、相互接続ライ
ンＩＬ１，ＩＬ２及びＩＬ３を３つのブロックＰＬ１，
ＰＬ２及びＰＬ3 と中心メモリ素子アレイＭＡＲとの間
に設け、スタックゲートトランジスタＴＦ０，ＴＦ１の
ドレインをそれぞれのプログラミング負荷回路Ｔ０，Ｔ
１に接続する。
【００３８】列アドレス信号バスＣＡＢＵＳの右側に３
つのレイアウトブロックを設ける。上部ブロックＬＣ１
は２つの列冗長レジスタＣＲＲＡ及びＣＲＲＢのインタ
レース配置のメモリセルＣＭＣ０−ＣＭＣ２用の負荷回
路ＬＣを含み、下部ブロックＬＣ２はインタレース配置
のメモリセルＣＭＣ３−ＣＭＣ５用の負荷回路ＬＣを含
み、中央ブロックＬＣ３はメモリセルＣＭＣ６−ＣＭＣ
９用の負荷回路ＬＣを含む。ブロックＬＣ１．ＬＣ２及
びＬＣ３はそれぞれの相互接続ラインＩＬ４，ＩＬ５及
びＩＬ６によりブロックＰＬ１，ＰＬ２及びＰＬ３にそ
れぞれ接続する。ＬＣ１及びＬＣ２において、負荷回路
ＬＣをインタレース配置にし（図４）、即ち、ＣＲＲＡ
のメモリセルＣＭＣ０Ａの負荷回路ＬＣがＣＲＲＢのメ
モリセルＣＭＣ０Ｂの負荷回路に隣接し、以下同様に隣
接するように配置する。
つのレイアウトブロックを設ける。上部ブロックＬＣ１
は２つの列冗長レジスタＣＲＲＡ及びＣＲＲＢのインタ
レース配置のメモリセルＣＭＣ０−ＣＭＣ２用の負荷回
路ＬＣを含み、下部ブロックＬＣ２はインタレース配置
のメモリセルＣＭＣ３−ＣＭＣ５用の負荷回路ＬＣを含
み、中央ブロックＬＣ３はメモリセルＣＭＣ６−ＣＭＣ
９用の負荷回路ＬＣを含む。ブロックＬＣ１．ＬＣ２及
びＬＣ３はそれぞれの相互接続ラインＩＬ４，ＩＬ５及
びＩＬ６によりブロックＰＬ１，ＰＬ２及びＰＬ３にそ
れぞれ接続する。ＬＣ１及びＬＣ２において、負荷回路
ＬＣをインタレース配置にし（図４）、即ち、ＣＲＲＡ
のメモリセルＣＭＣ０Ａの負荷回路ＬＣがＣＲＲＢのメ
モリセルＣＭＣ０Ｂの負荷回路に隣接し、以下同様に隣
接するように配置する。
【００３９】ブロックＬＣ１及びＬＣ２の右側に、イン
タレース配置のメモリセルＣＭＣ０−ＣＭＣ２及びＣＭ
Ｃ３−ＣＭＣ５用の比較器ＣＣＭＰをそれぞれ含む２つ
のブロックＣＭＣＰ１及びＣＭＣＰ２を設ける。ここで
も比較器ＣＣＭＰをインタレース配置にし、即ち、ＣＲ
ＲＡのメモリセルＣＭＣ０Ａに関連する比較器ＣＣＭＰ
をＣＲＲＢのメモリセルＣＭＣ０Ｂに関連する比較器Ｃ
ＣＭＰに隣接させ、以下同様に隣接するように配置する
（図４）。ブロックＣＭＰ１及びＣＭＰ２間に２つの列
冗長レジスタＣＲＲＡ及びＣＲＲＢの２つのマルチスイ
ッチＭＳＷを含む中央ブロックＭＳＷＢを設ける。メモ
リセル状態信号ＣＭＣＳ０−ＣＭＣＳ２及びＣＭＣＳ３
−ＣＭＣＳ５をそれぞれ表す相互接続ラインＩＬ７及び
ＩＬ８を設けてブロックＬＣ１及びＬＣ２をブロックＣ
ＭＰ１及びＣＭＰ２にそれぞれ相互接続する。列アドレ
ス信号ラインＣ０−Ｃ２及びＣ３−Ｃ５も設けて列アド
レス信号バスＣＡＢＵＳ内のそれぞれの信号ラインをブ
ロックＣＭＰ１及びＣＭＰ２内の比較器ＣＣＭＰに接続
する。２つの列冗長レジスタＣＲＲＡ及びＣＲＲＢの局
部バスＩＣＢＵＳ’を表す相互接続ラインＩＬ９をブロ
ックＬＣ３からブロックＭＳＷＢへ接続する。更に、ブ
ロックＭＳＷＢ内のマルチスイッチＭＳＷの出力チャネ
ルを冗長レイアウトの上側部分及び下側部分ＵＰ及びＬ
Ｏの右側を走行するバスＩＣＢＵＳ内のそれぞれの信号
ラインに接続する相互接続ラインＩＬ１５を設ける。
タレース配置のメモリセルＣＭＣ０−ＣＭＣ２及びＣＭ
Ｃ３−ＣＭＣ５用の比較器ＣＣＭＰをそれぞれ含む２つ
のブロックＣＭＣＰ１及びＣＭＣＰ２を設ける。ここで
も比較器ＣＣＭＰをインタレース配置にし、即ち、ＣＲ
ＲＡのメモリセルＣＭＣ０Ａに関連する比較器ＣＣＭＰ
をＣＲＲＢのメモリセルＣＭＣ０Ｂに関連する比較器Ｃ
ＣＭＰに隣接させ、以下同様に隣接するように配置する
（図４）。ブロックＣＭＰ１及びＣＭＰ２間に２つの列
冗長レジスタＣＲＲＡ及びＣＲＲＢの２つのマルチスイ
ッチＭＳＷを含む中央ブロックＭＳＷＢを設ける。メモ
リセル状態信号ＣＭＣＳ０−ＣＭＣＳ２及びＣＭＣＳ３
−ＣＭＣＳ５をそれぞれ表す相互接続ラインＩＬ７及び
ＩＬ８を設けてブロックＬＣ１及びＬＣ２をブロックＣ
ＭＰ１及びＣＭＰ２にそれぞれ相互接続する。列アドレ
ス信号ラインＣ０−Ｃ２及びＣ３−Ｃ５も設けて列アド
レス信号バスＣＡＢＵＳ内のそれぞれの信号ラインをブ
ロックＣＭＰ１及びＣＭＰ２内の比較器ＣＣＭＰに接続
する。２つの列冗長レジスタＣＲＲＡ及びＣＲＲＢの局
部バスＩＣＢＵＳ’を表す相互接続ラインＩＬ９をブロ
ックＬＣ３からブロックＭＳＷＢへ接続する。更に、ブ
ロックＭＳＷＢ内のマルチスイッチＭＳＷの出力チャネ
ルを冗長レイアウトの上側部分及び下側部分ＵＰ及びＬ
Ｏの右側を走行するバスＩＣＢＵＳ内のそれぞれの信号
ラインに接続する相互接続ラインＩＬ１５を設ける。
【００４０】最後に、ブロックＣＭＰ１，ＭＳＷＢ及び
ＣＭＰ２の右側に、２つ列冗長レジスタＣＲＲＡ及びＣ
ＲＲＢの２つの冗長ビットライン選択回路ＲＢＬＳＣ及
び２つのスイッチを含む中央ブロックＲＢＳＣを設け
る。その上のブロックＰＳ１は２つの列冗長レジスタの
一方、例えばＣＲＲＡのプログラミング選択回路（即
ち、図７のＡＮＤゲート６及び大地／高電圧スイッチＣ
ＨＶＳＷ）を含み、その下のブロックＰＳ２は他方の列
冗長レジスタＣＲＲＢのプログラミング選択回路を含
む。ブロックＣＭＰ１及びＣＭＰ２内の比較器ＣＣＭＰ
の出力信号ＣＣＭＰ０−ＣＣＭＰ２及びＣＣＭＰ３−Ｃ
ＣＭＰ５をそれぞれ表す相互接続ラインＩＬ１０−ＩＬ
１１を設けてブロックＣＭＰ１及びＣＭＰ２とブロック
ＲＢＳＣとを相互接続する。更に、セクタ選択信号バス
ＳＢＵＳ内のそれぞれの信号をブロックＲＢＳＣ及びＭ
ＳＷＢに供給するセクタ選択信号ラインＳＳを設ける。
行アドレス信号バスＲＡＢＵＳ内の信号セットＲ５−Ｒ
８をブロックＰＳ１に供給する信号ラインＲ５−Ｒ８を
設けるとともに、この行アドレス信号バスＲＡＢＵＳの
信号セットＲ5-Ｒ８をブロックＰＳ２に供給する別の信
号ラインＲ５−Ｒ８を設ける。列冗長レジスタＣＲＲＡ
及びＣＲＲＢに対するプログラムイネーブル信号ＰＧＥ
ＮＡ及びＰＧＥＮＢを表す２つの相互接続ラインを設け
てブロックＰＳ１及びＰＳ２をブロックＰＬ１，ＰＬ２
及びＰＬ３内のプログラミング負荷回路のＭＯＳＦＥＴ
Ｔ０，Ｔ１のゲートに接続する。
ＣＭＰ２の右側に、２つ列冗長レジスタＣＲＲＡ及びＣ
ＲＲＢの２つの冗長ビットライン選択回路ＲＢＬＳＣ及
び２つのスイッチを含む中央ブロックＲＢＳＣを設け
る。その上のブロックＰＳ１は２つの列冗長レジスタの
一方、例えばＣＲＲＡのプログラミング選択回路（即
ち、図７のＡＮＤゲート６及び大地／高電圧スイッチＣ
ＨＶＳＷ）を含み、その下のブロックＰＳ２は他方の列
冗長レジスタＣＲＲＢのプログラミング選択回路を含
む。ブロックＣＭＰ１及びＣＭＰ２内の比較器ＣＣＭＰ
の出力信号ＣＣＭＰ０−ＣＣＭＰ２及びＣＣＭＰ３−Ｃ
ＣＭＰ５をそれぞれ表す相互接続ラインＩＬ１０−ＩＬ
１１を設けてブロックＣＭＰ１及びＣＭＰ２とブロック
ＲＢＳＣとを相互接続する。更に、セクタ選択信号バス
ＳＢＵＳ内のそれぞれの信号をブロックＲＢＳＣ及びＭ
ＳＷＢに供給するセクタ選択信号ラインＳＳを設ける。
行アドレス信号バスＲＡＢＵＳ内の信号セットＲ５−Ｒ
８をブロックＰＳ１に供給する信号ラインＲ５−Ｒ８を
設けるとともに、この行アドレス信号バスＲＡＢＵＳの
信号セットＲ5-Ｒ８をブロックＰＳ２に供給する別の信
号ラインＲ５−Ｒ８を設ける。列冗長レジスタＣＲＲＡ
及びＣＲＲＢに対するプログラムイネーブル信号ＰＧＥ
ＮＡ及びＰＧＥＮＢを表す２つの相互接続ラインを設け
てブロックＰＳ１及びＰＳ２をブロックＰＬ１，ＰＬ２
及びＰＬ３内のプログラミング負荷回路のＭＯＳＦＥＴ
Ｔ０，Ｔ１のゲートに接続する。
【００４１】ブロックＲＢＳＣ内の２つのスイッチＳＷ
をバスＩＣＢＵＳと並列に走行するバスＲＢＳＢＵＳの
２つの信号ラインにそれぞれ接続する２つの相互接続ラ
インＩＬ１６及びＩＬ１７を設ける。各レイアウトスト
リップの、中心メモリ素子アレイＭＡＲの左側部分は一
つの行冗長レイアウトＲＲＲを設けるチップ区域を表
す。
をバスＩＣＢＵＳと並列に走行するバスＲＢＳＢＵＳの
２つの信号ラインにそれぞれ接続する２つの相互接続ラ
インＩＬ１６及びＩＬ１７を設ける。各レイアウトスト
リップの、中心メモリ素子アレイＭＡＲの左側部分は一
つの行冗長レイアウトＲＲＲを設けるチップ区域を表
す。
【００４２】図５は所定のレイアウトストリップＬＳ１
−ＬＳ４の左側部分の拡大図である。中心メモリ素子ア
レイＭＡＲのすぐ傍に３つのレイアウトブロックＰＬ
４，ＰＳ３及びＰＳ４を設ける。ブロックＰＬ４は中心
に位置し、行冗長レジスタＲＲＲのメモリセルＲＭＣ０
−ＲＭＣ９のメモリ素子ＴＦ０，ＴＦ１のプログラミン
グ負荷回路を含む。既に述べたように、プログラミング
負荷回路はＭＡＲ内のそれぞれのスタックゲートＭＯＳ
ＦＥＴ ＴＦ０，ＴＦ１のドレインに接続されたソース
及び行アドレス信号ラインＲ０，Ｒ０Ｎ−Ｒ９，Ｒ９Ｎ
に接続されたドレインを有するＭＯＳＦＥＴ Ｔ０，Ｔ
１の対からなる。このため、ブロックＰＬ４内のＭＯＳ
ＦＥＴ Ｔ０，Ｔ１を中心メモリ素子アレイＭＡＲ内の
スタックゲートＭＯＳＦＥＴ ＴＦ０，ＴＦ１に接続す
る相互接続ラインＩＬ１２を設ける。ブロックＰＳ３及
びＰＳ４は図８の高電圧スイッチＲＨＶＳＷ及びＲＨＶ
ＳＷ’を表し、ブロックＰＳ３及びＰＳ４内のスイッチ
ＲＨＶＳＷ及びＲＨＶＳＷ’に列アドレス信号バスＣＡ
ＢＵＳ内の同一の列アドレス信号セットＣ０−Ｃ３を供
給する２つの相互接続ラインＣＯ−Ｃ３を設ける。更
に、ブロックＰＳ３及びＰＳ４をブロックＰＬ４に接続
する、図８の信号ＰＲＧＥＮ及びＰＲＧＥＮ’を表す２
つの相互接続ラインを設ける。
−ＬＳ４の左側部分の拡大図である。中心メモリ素子ア
レイＭＡＲのすぐ傍に３つのレイアウトブロックＰＬ
４，ＰＳ３及びＰＳ４を設ける。ブロックＰＬ４は中心
に位置し、行冗長レジスタＲＲＲのメモリセルＲＭＣ０
−ＲＭＣ９のメモリ素子ＴＦ０，ＴＦ１のプログラミン
グ負荷回路を含む。既に述べたように、プログラミング
負荷回路はＭＡＲ内のそれぞれのスタックゲートＭＯＳ
ＦＥＴ ＴＦ０，ＴＦ１のドレインに接続されたソース
及び行アドレス信号ラインＲ０，Ｒ０Ｎ−Ｒ９，Ｒ９Ｎ
に接続されたドレインを有するＭＯＳＦＥＴ Ｔ０，Ｔ
１の対からなる。このため、ブロックＰＬ４内のＭＯＳ
ＦＥＴ Ｔ０，Ｔ１を中心メモリ素子アレイＭＡＲ内の
スタックゲートＭＯＳＦＥＴ ＴＦ０，ＴＦ１に接続す
る相互接続ラインＩＬ１２を設ける。ブロックＰＳ３及
びＰＳ４は図８の高電圧スイッチＲＨＶＳＷ及びＲＨＶ
ＳＷ’を表し、ブロックＰＳ３及びＰＳ４内のスイッチ
ＲＨＶＳＷ及びＲＨＶＳＷ’に列アドレス信号バスＣＡ
ＢＵＳ内の同一の列アドレス信号セットＣ０−Ｃ３を供
給する２つの相互接続ラインＣＯ−Ｃ３を設ける。更
に、ブロックＰＳ３及びＰＳ４をブロックＰＬ４に接続
する、図８の信号ＰＲＧＥＮ及びＰＲＧＥＮ’を表す２
つの相互接続ラインを設ける。
【００４３】行アドレスバスＲＡＢＵＳの左側に、行冗
長レジスタＲＲＲのメモリセルＲＭＣ０−ＲＭＣ９の負
荷回路ＬＣを含むブロックＬＣ４を設け、ブロックＰＬ
４をブロックＬＣ４に接続する相互接続ラインＩＬ１３
を設ける。ブロックＬＣ４の左側に、行冗長レジスタＲ
ＲＲの比較器ＲＣＭＰを含むレイアウトブロックＣＭＰ
３を設け、ブロックＣＭＰ３の左側に、図８の第１及び
第２レベル冗長ワードライン選択回路ＦＲＷＳＣ，ＲＷ
ＳＣ及びＲＷＳＣ’を含むレイアウトブロックＲＷＳＣ
Ｂを設ける。ブロックＬＣ４をブロックＣＭＰ３に接続
する、図８のメモリセル状態信号ＲＭＣＳ０−ＲＭＣＳ
９を表す相互接続ラインＩＬ１４を設けるとともに、ブ
ロックＣＭＰ３をブロックＲＷＳＣＢに接続する、図８
の信号ＲＣＭＰ０−ＲＣＭＰ９を表す相互接続ラインＩ
Ｌ１９を設ける。
長レジスタＲＲＲのメモリセルＲＭＣ０−ＲＭＣ９の負
荷回路ＬＣを含むブロックＬＣ４を設け、ブロックＰＬ
４をブロックＬＣ４に接続する相互接続ラインＩＬ１３
を設ける。ブロックＬＣ４の左側に、行冗長レジスタＲ
ＲＲの比較器ＲＣＭＰを含むレイアウトブロックＣＭＰ
３を設け、ブロックＣＭＰ３の左側に、図８の第１及び
第２レベル冗長ワードライン選択回路ＦＲＷＳＣ，ＲＷ
ＳＣ及びＲＷＳＣ’を含むレイアウトブロックＲＷＳＣ
Ｂを設ける。ブロックＬＣ４をブロックＣＭＰ３に接続
する、図８のメモリセル状態信号ＲＭＣＳ０−ＲＭＣＳ
９を表す相互接続ラインＩＬ１４を設けるとともに、ブ
ロックＣＭＰ３をブロックＲＷＳＣＢに接続する、図８
の信号ＲＣＭＰ０−ＲＣＭＰ９を表す相互接続ラインＩ
Ｌ１９を設ける。
【００４４】ブロックＣＭＰ３内の比較器ＲＣＭＰは更
に相互接続ラインＩＬ１８により行アドレス信号バスＲ
ＡＢＵＳのそれぞれの行アドレス信号ラインＲ０−Ｒ９
にも接続する。ブロックＬＣ４、ＣＭＰ３及びＲＷＳＣ
Ｂの上下に、それぞれスイッチＲＳＷ及びその制御回路
ＳＷＣＮＴ（図８）を含むレイアウトブロックＲＳＷＢ
及びスイッチＲＳＷＢ’及びその制御回路ＳＷＣＮＴ’
（図８）を含むレイアウトブロックＲＳＷＢを設ける。
図８の冗長ワードライン選択信号ＲＷＳＳ及びＲＷＳ
Ｓ’を表す２つの相互接続ラインＩＬ２０及びＩＬ２１
をそれぞれブロックＲＷＳＣＢとブロックＲＳＷＢ及び
ＲＳＷＢ’との間に設ける。
に相互接続ラインＩＬ１８により行アドレス信号バスＲ
ＡＢＵＳのそれぞれの行アドレス信号ラインＲ０−Ｒ９
にも接続する。ブロックＬＣ４、ＣＭＰ３及びＲＷＳＣ
Ｂの上下に、それぞれスイッチＲＳＷ及びその制御回路
ＳＷＣＮＴ（図８）を含むレイアウトブロックＲＳＷＢ
及びスイッチＲＳＷＢ’及びその制御回路ＳＷＣＮＴ’
（図８）を含むレイアウトブロックＲＳＷＢを設ける。
図８の冗長ワードライン選択信号ＲＷＳＳ及びＲＷＳ
Ｓ’を表す２つの相互接続ラインＩＬ２０及びＩＬ２１
をそれぞれブロックＲＷＳＣＢとブロックＲＳＷＢ及び
ＲＳＷＢ’との間に設ける。
【００４５】ブロックＲＳＷＢ及びＲＳＷＢ’内のスイ
ッチＲＳＷ及びＲＳＷ’をバスＲＷＳＢＵＳ１（上側部
分ＵＰ用）又はＲＷＳＢＵＳ２（下側部分ＬＯ用）のそ
れぞれの信号ラインにそれぞれ接続する。ブロックＲＳ
ＷＢ及びＲＳＷＢ’をそれぞれ相互接続ラインＩＬ２２
及びＩＬ２３により行アドレス信号バスＲＡＢＵＳに接
続するとともに、半マトリクス選択信号ＨＭＳＳ１又は
ＨＭＳＳ２を表す相互接続ラインＩＬ２４及びＩＬ２５
により半マトリクス選択信号バスＨＭＳＳＢＵＳに接続
する。
ッチＲＳＷ及びＲＳＷ’をバスＲＷＳＢＵＳ１（上側部
分ＵＰ用）又はＲＷＳＢＵＳ２（下側部分ＬＯ用）のそ
れぞれの信号ラインにそれぞれ接続する。ブロックＲＳ
ＷＢ及びＲＳＷＢ’をそれぞれ相互接続ラインＩＬ２２
及びＩＬ２３により行アドレス信号バスＲＡＢＵＳに接
続するとともに、半マトリクス選択信号ＨＭＳＳ１又は
ＨＭＳＳ２を表す相互接続ラインＩＬ２４及びＩＬ２５
により半マトリクス選択信号バスＨＭＳＳＢＵＳに接続
する。
【００４６】図１及び２に示す本発明のレイアウトによ
れば、行及び列アドレス信号バスと冗長回路を構成する
回路ブロックとの間、特に行アドレス信号バスＲＡＢＵ
Ｓと各レイアウトストリップの右側の列冗長レジスタと
の間及び列アドレス信号バスＣＡＢＵＳと各レイアウト
ストリップの左側の行冗長レジスタとの間の信号交換が
容易になる。
れば、行及び列アドレス信号バスと冗長回路を構成する
回路ブロックとの間、特に行アドレス信号バスＲＡＢＵ
Ｓと各レイアウトストリップの右側の列冗長レジスタと
の間及び列アドレス信号バスＣＡＢＵＳと各レイアウト
ストリップの左側の行冗長レジスタとの間の信号交換が
容易になる。
【図１】本発明冗長回路のレイアウトの簡略図である。
【図２】図１のレイアウトの一つのストリップの拡大図
である。
である。
【図３】図２のレイアウトストリップの一方の側の拡大
図である。
図である。
【図４】２つのインタレース配置のメモリセルの回路図
である。
である。
【図５】図２のレイアウトストリップの他側の拡大図で
ある。
ある。
【図６】半導体メモリ装置のメモリマトリクスの構造を
示す略図である。
示す略図である。
【図７】冗長ビットライン選択用の、複数の冗長回路の
不揮発性メモリレジスタの回路図である。
不揮発性メモリレジスタの回路図である。
【図８】冗長ワードライン選択用の、複数の冗長回路の
不揮発性メモリレジスタの回路図である。
不揮発性メモリレジスタの回路図である。
【図９】図８の冗長回路の不揮発性メモリレジスタのプ
ログラミング用制御回路の回路図である。
ログラミング用制御回路の回路図である。
【図１０】図７及び図８の不揮発性メモリレジスタのメ
モリセルの回路図である。
モリセルの回路図である。
ＣＡＢＵＳ 列アドレス信号バス ＲＡＢＵＳ 行アドレス信号バス ＵＰ 上側部分 ＬＯ 下側部分 ＣＲＲＡ，ＣＲＲＢ 列冗長レジスタ ＣＭＣ０−ＣＭＣ９ プログラマブル不揮発性メモリセ
ル ＭＡＲ 中心メモリ素子アレイ ＬＳ１−ＬＳ４ レイアウトストリップ ＰＬ１，ＰＬ２，ＰＬ３ プログラマブル負荷回路用ブ
ロック ＬＣ１，ＬＣ２，ＬＣ３ 読出負荷回路用ブロック ＣＭＰ１，ＣＭＰ２ 比較器用ブロック ＭＳＷＢ マルチスイッチ用ブロック ＲＢＳＣ 冗長ビットライン選択回路用ブロック ＰＳ１．ＰＳ２ プログラミング選択回路用ブロック ＲＲＲ 行冗長レジスタ ＲＭＣ０−ＲＭＣ９ プログラマブル不揮発性メモリセ
ル ＰＬ４ プログラミング負荷回路 ＰＳ３，ＰＳ４ プログラミング選択回路用ブロック ＬＣ４ 読出負荷回路用ブロック ＣＭＰ３ 比較器用ブロック ＲＷＳＣＢ 冗長ワードライン選択回路用ブロック ＲＳＷＢ，ＲＳＷＢ’ 冗長ワードライン選択スイッチ
用ブロック
ル ＭＡＲ 中心メモリ素子アレイ ＬＳ１−ＬＳ４ レイアウトストリップ ＰＬ１，ＰＬ２，ＰＬ３ プログラマブル負荷回路用ブ
ロック ＬＣ１，ＬＣ２，ＬＣ３ 読出負荷回路用ブロック ＣＭＰ１，ＣＭＰ２ 比較器用ブロック ＭＳＷＢ マルチスイッチ用ブロック ＲＢＳＣ 冗長ビットライン選択回路用ブロック ＰＳ１．ＰＳ２ プログラミング選択回路用ブロック ＲＲＲ 行冗長レジスタ ＲＭＣ０−ＲＭＣ９ プログラマブル不揮発性メモリセ
ル ＰＬ４ プログラミング負荷回路 ＰＳ３，ＰＳ４ プログラミング選択回路用ブロック ＬＣ４ 読出負荷回路用ブロック ＣＭＰ３ 比較器用ブロック ＲＷＳＣＢ 冗長ワードライン選択回路用ブロック ＲＳＷＢ，ＲＳＷＢ’ 冗長ワードライン選択スイッチ
用ブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 (72)発明者 マルセロ カレラ イタリア国 ベルガモ 24069 トレス コーレ バルネアリオ ヴィア ジアコ モ レオパルディ 12 (72)発明者 マルコ デフェンディ イタリア国 ミラノ 20050 スルビア テ ヴィア ア グランディ ６
Claims (6)
- 【請求項１】 冗長メモリ素子の冗長ビットラインを選
択するための第１の数のプログラマブル不揮発性メモリ
レジスタ（ＣＲＲ）と、冗長メモリ素子の冗長ワードラ
インを選択するための第２の数のプログラマブル不揮発
性メモリレジスタ（ＲＲＲ）を具える半導体メモリ装置
用冗長回路のレイアウトにおいて、該冗長回路のレイア
ウトは、冗長ビットライン及び冗長ワードラインとそれ
ぞれ機能的に置換する必要のある欠陥ビットライン及び
ワードラインのアドレスを記憶するプログラマブル不揮
発性メモリ素子（ＴＦ０，ＴＦ１）のアレイ（ＭＡＲ）
を具え、且つ該冗長回路のレイアウトは前記メモリ素子
アレイ（ＭＡＲ）に直交するとともに該アレイ（ＭＡ
Ｒ）の両側に位置する第１及び第２ストリップ部分を有
する複数の同一のレイアウトストリップ（ＬＳ１−ＬＳ
４）に分割し、各レイアウトストリップ（ＬＳ１−ＬＳ
４）の第１ストリップ部分が前記第１の数のメモリレジ
スタの少なくとも一つ（ＣＲＲＡ，ＣＲＲＢ）を含むと
ともに前記メモリ素子アレイ（ＭＡＲ）に平行に延在す
る列アドレス信号バス（ＣＡＢＵＳ）と交差し、第２ス
トリップ部分が前記第２の数のメモリレジスタの一つ
（ＲＲＲ）を含むとともに前記メモリ素子アレイ（ＭＡ
Ｒ）に平行に延在する行アドレス信号バス（ＲＳＢＵ
Ｓ）と交差することを特徴とする冗長回路のレイアウ
ト。 - 【請求項２】 前記第１の数の各メモリレジスタ（ＣＲ
Ｒ）が、それぞれの列アドレス信号（Ｃ０，Ｃ０Ｎ−Ｃ
５，Ｃ５Ｎ）が供給されるメモリセル（ＣＭＣ０−ＣＭ
Ｃ５）と、前記列アドレス信号（Ｃ０−Ｃ５）をメモリ
セル（ＣＭＣ０−ＣＭＣ５）の出力信号と比較する比較
手段（ＣＣＭＰ）と、該比較手段（ＣＣＭＰ）の出力信
号（ＣＣＭＰ０−ＣＣＭＰ５）が供給され、一つの冗長
ビットラインを選択する選択手段（ＲＢＬＳＣ）と、各
メモリセル（ＣＭＣ０−ＣＭＣ５）内のプログラマブル
不揮発性メモリ素子（ＴＦ０，ＴＦ１）に記憶された情
報を読出す負荷回路（ＬＣ）と、前記不揮発性メモリ素
子（ＴＦ０，ＴＦ１）をそれぞれの列アドレス信号（Ｃ
０，Ｃ０Ｎ−Ｃ５，Ｃ５Ｎ）に電気的に接続するプログ
ラミング負荷回路（Ｔ０，Ｔ１）とを具えた請求項１記
載の冗長回路のレイアウトにおいて、各第１ストリップ
部分が、前記少なくとも一つのメモリレジスタ（ＣＲＲ
Ａ，ＣＲＲＢ）のメモリセル（ＣＭＣ０−ＣＭＣ５）の
プログラミング負荷回路（Ｔ０、Ｔ１）を設ける、前記
メモリ素子アレイ（ＭＡＲ）に隣接する第１領域（ＰＬ
１，ＰＬ２）と、前記少なくとも一つのメモリレジスタ
（ＣＲＲＡ，ＣＲＲＢ）のメモリセル（ＣＭＣ０−ＣＭ
Ｃ５）の負荷回路（ＬＣ）を設ける第２領域（ＬＣ１，
ＬＣ２）と、前記少なくとも一つのメモリレジスタ（Ｃ
ＲＲＡ，ＣＲＲＢ）の比較手段（ＣＣＭＰ）を設ける、
第２領域（ＬＣ１，ＬＣ２）に隣接する第３領域（ＣＭ
Ｐ１，ＣＭＰ２）と、前記少なくとも一つのメモリレジ
スタ（ＣＲＲＡ，ＣＲＲＢ）の前記選択手段（ＲＢＬＳ
Ｃ）を設ける、第３領域（ＣＭＰ１，ＣＭＰ２）に隣接
する第４領域（ＲＢＳＣ）とを具え、列アドレス信号バ
ス（ＣＡＢＵＳ）が前記第１領域（ＰＬ１，ＰＬ２）と
第２領域（ＬＣ１，ＬＣ２）との間に介在することを特
徴とする冗長回路のレイアウト。 - 【請求項３】 前記第２の数の各メモリレジスタ（ＲＲ
Ｒ）が、それぞれの行アドレス信号（Ｒ０，Ｒ０Ｎ−Ｒ
９，Ｒ９Ｎ）が供給されるメモリセル（ＲＭＣ０−ＲＭ
Ｃ９）と、前記行アドレス信号（Ｒ０−Ｒ９）をメモリ
セル（ＲＭＣ０−ＲＭＣ９）の出力信号と比較する比較
手段（ＲＣＭＰ）と、該比較手段（ＲＣＭＰ）の出力信
号（ＲＣＭＰ０−ＲＣＭＰ９）が供給され、一つの冗長
ビットラインを選択する選択手段（ＦＲＷＳＣ，ＳＲＷ
ＳＣ，ＳＲＷＳＣ’）と、各メモリセル（ＲＭＣ０−Ｒ
ＭＣ９）内のプログラマブル不揮発性メモリ素子（ＴＦ
０，ＴＦ１）に記憶された情報を読出す負荷回路（Ｌ
Ｃ）と、前記不揮発性メモリ素子（ＴＦ０，ＴＦ１）を
それぞれの行アドレス信号（Ｒ０，Ｒ０Ｎ−Ｒ９，Ｒ９
Ｎ）に電気的に接続するプログラミング負荷回路（Ｔ
０，Ｔ１）とを具えた請求項１記載の冗長回路のレイア
ウトにおいて、各第２ストリップ部分が、前記一つのメ
モリレジスタ（ＲＲＲ）のメモリセル（ＲＭＣ０−ＲＭ
Ｃ９）のプログラミング負荷回路（Ｔ０，Ｔ１）を設け
る、前記メモリ素子アレイ（ＭＡＲ）に隣接する第１領
域（ＰＬ４）と、前記一つのメモリレジスタ（ＲＲＲ）
のメモリセル（ＲＭＣ０−ＲＭＣ９）の負荷回路（Ｌ
Ｃ）を設ける第２領域（ＬＣ４）と、前記一つのメモリ
レジスタ（ＲＲＲ）の比較手段（ＲＣＭＰ）を設ける、
第２領域（ＬＣ４）に隣接する第３領域（ＣＭＰ３）
と、前記一つのメモリレジスタ（ＲＲＲ）の前記選択手
段（ＦＲＷＳＣ，ＳＲＷＳＣ，ＳＲＷＳＣ’）を設け
る，第３領域（ＣＭＰ３）に隣接する第４領域（ＲＷＳ
ＣＢ）とを具え、行アドレス信号バス（ＲＡＢＵＳ）が
前記第１領域（ＰＬ４）と第２領域（ＬＣ４）との間に
介在することを特徴とする冗長回路のレイアウト。 - 【請求項４】 前記第１ストリップ部分が前記第１の数
の２つのメモリレジスタ（ＣＲＲＡ，ＣＲＲＢ）を含
み、その各々が各別の冗長ビットラインに関連し、該第
１ストリップ部分の第１領域（ＰＬ１，ＰＬ２）が前記
２つのメモリレジスタ（ＣＲＲＡ，ＣＲＲＢ）のメモリ
セル（ＣＭＣ０−ＣＭＣ５）のプログラミング負荷回路
（Ｔ０，Ｔ１）を含み、第２領域（ＬＣ１，ＬＣ２）が
前記２つのメモリレジスタ（ＣＲＲＡ，ＣＲＲＢ）のメ
モリセル（ＣＭＣ０−ＣＭＣ５）の負荷回路（ＬＣ）を
含み、第３領域（ＣＭＰ１，ＣＭＰ２）及び第４領域
（ＲＢＳＣ）が前記２つのメモリレジスタ（ＣＲＲＡ，
ＣＲＲＢ）の比較手段（ＣＣＭＰ）及び選択手段（ＲＢ
ＬＳＣ）をそれぞれ含むことを特徴とする請求項２記載
の冗長回路のレイアウト。 - 【請求項５】 ２つのメモリレジスタ（ＣＲＲＡ，ＣＲ
ＲＢ）の一方（ＣＲＲＡ）のメモリセル（ＣＭＣ０−Ｃ
ＭＣ５）を２つのメモリレジスタ（ＣＲＲＡ，ＣＲＲ
Ｂ）の他方（ＣＲＲＢ）のメモリセル（ＣＭＣ０−ＣＭ
Ｃ５）と物理的にインタレース配置し、同一の列アドレ
ス信号（Ｃ０，ＣＯＮ−Ｃ５，Ｃ５Ｎ）が供給される２
つのメモリレジスタ（ＣＲＲＡ，ＣＲＲＢ）のメモリセ
ルの対が物理的に互いに隣接するようにしたことを特徴
とする請求項４記載の冗長回路のレイアウト。 - 【請求項６】 該冗長回路のレイアウトは更に２つの側
辺部（ＵＰ，ＬＯ）に分け、各側辺部（ＵＰ，ＬＯ）に
メモリ素子（ＴＦ０，ＴＦ１）の中心アレイ（ＭＡＲ）
を設けるとともに各側辺部（ＵＰ，ＬＯ）をそれぞれの
中心メモリ素子アレイと直交する複数のレイアウトスト
リップ（ＬＳ１−ＬＳ４）に分け、且つ両側辺部（Ｕ
Ｐ，ＬＯ）の間に、列アドレス信号（ＣＡＢＵＳ）及び
行アドレス信号（ＲＡＢＵＳ）が供給されるメモリ装置
の他の回路ブロック（ＣＯＵＮＴ，ＰＲＥＤＥＣ）を設
けることを特徴とする請求項１記載の冗長回路のレイア
ウト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830146A EP0675440B1 (en) | 1994-03-29 | 1994-03-29 | Redundancy circuitry for a semiconductor memory device |
| IT94830146:0 | 1994-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102527A JPH08102527A (ja) | 1996-04-16 |
| JP2599579B2 true JP2599579B2 (ja) | 1997-04-09 |
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ID=8218409
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6925895A Expired - Fee Related JP2599579B2 (ja) | 1994-03-29 | 1995-03-28 | 半導体メモリ装置用冗長回路のレイアウト |
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|---|---|
| US (1) | US5559743A (ja) |
| EP (1) | EP0675440B1 (ja) |
| JP (1) | JP2599579B2 (ja) |
| DE (1) | DE69412234T2 (ja) |
Families Citing this family (12)
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|---|---|---|---|---|
| DE69520659T2 (de) * | 1995-01-26 | 2001-08-02 | Sgs Thomson Microelectronics | Programmierbares Multibitregister für Übereinstimmungs- und Sprungbetrieb, und Übereinstimmungssicherungszelle |
| US5841712A (en) * | 1996-09-30 | 1998-11-24 | Advanced Micro Devices, Inc. | Dual comparator circuit and method for selecting between normal and redundant decode logic in a semiconductor memory device |
| TW358939B (en) * | 1997-07-03 | 1999-05-21 | United Microelectronics Corp | Reparable memory module and method of repairing the memory module |
| US6198675B1 (en) | 1998-12-23 | 2001-03-06 | Cray Inc. | RAM configurable redundancy |
| DE10002139A1 (de) * | 2000-01-19 | 2001-08-02 | Infineon Technologies Ag | Datenspeicher |
| US7194504B2 (en) * | 2000-02-18 | 2007-03-20 | Avamar Technologies, Inc. | System and method for representing and maintaining redundant data sets utilizing DNA transmission and transcription techniques |
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