JPH03214500A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像情報を扱うようなメモリ装置に関し、特
にそのデータが並列一直列変換されて読みだされ、欠陥
の生じたメモリセルからの不良ビットを正しく補正して
出力し得る構造のメモリ装置に関する． 〔発明の概要〕 本発明は、画像情報を扱うようなメモリ装１において、
カラム冗長部をメモリセルアレイに形成すると共にレジ
スタに冗長ラッチ部を形成し、不良ビットの有るメモリ
セル列では、レジスタでデータを空転送させることによ
り、或いは、不良ビットを相関性の有る情報とノトで置
換して読みだすことにより、複雑な回路構成を簡素化し
て、チソプ面積の増大を防止するものである．〔従来の
技術］ 一般に、フィールドメモリのような画像メモリは、ＤＲ
ＡＭ型のセルからなるメモリセルアレイを有しており、
レジスタによって書き込み時には直並列変換を、読み出
し時には並直列変換をそれぞれ行って、ノリアルデータ
の人出力を行っている． ところで、このような画像メモリでは、プロセス上、メ
モリセルに欠陥が生ずることがあり、その欠陥の生した
不良ビットを救済するための冗長回路が形成されている
。そして、一般的に、画像メモリは一行分のデータが一
括して書き込み或いは読み出しされるためにカラムデコ
ーダ（列デコーダ）が不要とされる。従って、不良とさ
れたメモリセル列を冗長回路に切り換えて使用する場合
には、直接アドレスを指定することができないために、
種々の回路を付加する必要がある．第１０図はカラム冗
長部を有する従来の西像メモリ装置の一例の要部を示す
．データを記憶するためのメモリセルアレイを有したＲ
ＡＭ部１０１には、リード用シフトレジスタ１０２と、
ライト用シフトレジスタ１０３が設けられている．リー
ド用シフトレジスタ１０２ではデータがＲＡＭ部１０１
からパラレルに送られ、そこからシリアルに出力される
．ライト用シフトレジスタ１０３ではデータがシリアル
に入力し、ＲＡＭ部１０１にはパラレルに送られる．Ｒ
ＡＭ部１０１には、カラム冗長部１０４が設けられてお
り、共にロウデコーダ１０５により行選択される．この
カラム冗長部１０４は、ＲＡＭ部１０１中のカラム不良
を列毎置換して救済するものであり、本来、カラム不良
の箇所に記憶されるべきデータはカラム冗長部１０４に
記憶される。そして、その置換のための構成として、そ
の画像メモリ装置は、カラム不良の列情報（カラムアド
レス）を記憶するためのヒヱーズＲＯＭＩＩＯと、ライ
ト用アドレス比較回路１１１Ｗと、リード用アドレス比
較回路１１ＩＲと、ライト用，リード用の各切り換え回
路ｌ１２Ｗ，ｌｌ２Ｒと、ライト冗長ラッチ１１３Ｗと
、リード冗長ラッチｌ１３Ｒを具備している．そして、
各比較回路１１１Ｗ，ＩＩＩＲでは、各アドレス発生回
路１０６，１０７からのアドレスデータとヒューズＲＯ
ＭＩＩＯからのカラム不良の列情報が比較され、それら
が一致した場合には、各切り換え回路１１２Ｗ，ｌｌ２
Ｒがラッチ側に切り換えられる．その結果、データがカ
ラム冗長部１０４に書き込まれ、また、カラム冗長部Ｉ
０４のデータが読み出されることになる。

〔発明が解決しようとする課題〕

以上のように、従来の画像メモリ装置では、カラム冗長
部１０４の制御のために、ヒューズＲＯＭ１１０．各比
較回路１１１Ｒ，ＩＩＩＷ，切り換え回路１１２Ｗ，１
１２Ｒ等が必要となり、それだけチップ上の面積を必要
としていた．また、読み出される不良データは、切り換
え回路１１２Ｒによって、冗長データと置換されるため
、この時、余分な時間がかかることになる．そこで、本
発明は上述の技術的な課題に鑑み、不良ビットを置換す
るための回路規模の簡素化を図り、高速な読み出し等を
実現し、チップ面積の増大を防止するようなメモリ装置
の提供を目的とする． 〔課題を解決するための手段〕 上述の目的を達成するため、本願の第１の発明のメモリ
装置は、直列接続された複数のフリップフロップ回路か
らなるレジスタを有し、そのレジスタはメモリセルアレ
イに対して並列にデータを入出力し且つチップの外部に
対して直列にデータを人出力し得るメモリ装置において
、上記メモリセルアレイはカラム冗長部を有しており、
上記レジスタはそのカラム冗長部に対応した冗長ラッチ
部を有し、発生した不良ビットの列情報を記憶した不良
ビット情報記憶手段からの信号に基づき、その不良ビッ
トを有するメモリセル列に対応した上記レジスタのフリ
ップフロップ回路でデータを空転送させること特徴とす
る。

また、本願の第２の発明のメモリ装置は、画像情報を扱
うメモリ装置であって、不良ビットの列情報を記憶した
不良ビット情報記憶手段からの信号に基づき、メモリセ
ルから読み出された不良ビットを相関性の有る情報ビッ
トで置換して読みだすことを特徴とする．ここで、その
相関性の有る情報ビットとは、例えば１ビット前の情報
ビット、ｌビット後の情報ビットや、ｌフィールド前や
ｌフレーム前の情報ビット等が挙げられる。

〔作用〕

まず、本願の第１の発明では、不良ビットを有するメモ
リセル列に対応した上記レジスタのフリノプフロップ回
路でデータが空転送されるため、カラム不良を生したメ
モリセル列は使用されなくなり、その分だけメモリセル
の位置と記憶されるべきデータのアドレスは全体的にず
れることになる．従って、本来力ラム不良を生じたメモ
リセル列に記憶されるべきデータは、すぐ隣のメモリセ
ル列に記憶され、順次ずれて行方向の端部におけるデー
タは付加されたカラム冗長部に記憶されるだけである．
このため冗長回路への切り換え等の手段は不要であり、
メモリ装置の回路規模を小さくできる． また、本願の第２の発明では、冗長回路の冗長ビットで
置換するようなことは行われず、画像情報の相関性を利
用する．すなわち、画像情報は、相関性がビット間，ラ
イン間，フィールド間等で強いため、その不良ビットを
相関性の有るビットで置換しても、人間の眼で識別でき
ない。従って、チップ面積の増大を防止して、不良ビッ
トの救済を図ることができる． （実施例〕 本発明の好通な実施例を図面を参照しながら説明する． 第１の実施例 本実施例のメモリ装置は、 第１図に全体的に示 す構成を有して、カラム不良の救済が行われる例である
． まず、その回路構成について説明すると、本実施例のメ
モリ装置は、ＤＲＡＭ型のセルからなるメモリセルアレ
イｌを有しており、このメモリセルアレイｌにはマトリ
クス状にメモリセルが配列されている。そのメモリセル
の列数は（Ｎ＋１）列（Ｎは自然数）である。この（Ｎ
＋１）列中の端部の１列がカラム不良を救済するための
カラム冗長部５である． このメモリセルアレイｌにはけ選択のための複数のワー
ドＩＷＬが配設されており、これらワード線ＷＬは、互
いに平行なパターンで各メモリセルの図示しないアクセ
ストランジスタのゲートとして形成されている．各ワー
ト線ＷＬはロウデコーダ２に接続されており、このロウ
デコーダ２はアドレス信号に応して選択的ずべきワード
線ＷＬの電位を高くする． メモリセルアレイ１には、さらにワード線ＷＬと垂直な
方向に互いに平行に延在される複数のビット線ＢＬ．・
・・，ＢＬＨ．，が形成されており、データの読み出し
や書き込みに用いられる．これらビット線ＢＬ．・・・
．ＢＬ．．，は、各メモリセルでアクセストランジスタ
を介して容量に接続され、また、図示しないセンスアン
プによりその電圧が増幅される．本実施例は、冗長ビッ
ト線が１本である例であるため、ビット線の数は（Ｎ＋
　１　）本である．なお、冗長ビット線の数は１本に限
定されることなく、さらに多数でも良く、その冗長ビッ
ト線の数に応じた数だけカラム不良のメモリセル列を置
換できることになる。

各ビット線ＢＬ．・・・，ＢＬ．．．はそれぞれリード
用シフトレジスタ３とライト用シフトレジスタ４に接続
される．リード用シフトレジスタ３は、ビット線ＢＬ．
・・・，ＢＬ．．，からのパラレルデータをシリアルに
変換して出力するためのレジスタである．このリード用
シフトレジスタ３は、後述するように、Ｎ＋１個直列接
続されたフリップフロップ回路からなり、その終端部は
、カラム冗長部５からのデータをラッチするための冗長
ラッチ部６となっている。ライト用シフトレジスタ４は
、外部からのシリアルデータをパラレルデータに変換し
てビット線ＢＬ．，・・・，ＢＬＮ．ｌ　をそれぞれ介
してメモリセルに書き込むためのレジスタである。

このライト用シフトレジスタ４も、同様に、Ｎ＋Ｊ個直
列接続されたフリソプフロノプ回路からなり、その終端
部には、カラム冗長部５に転送するデータをラソチする
ための冗長う，千部７を有している。

本実施例のメモリ装置は、不良ビットの列情報（欠陥力
ラムアドレス）を記憶した不良ビット情報記憶手段とし
て、ヒューズＲＯＭＢを有している。このヒューズＲＯ
Ｍ８は、予め溶断されたヒューズの断続のパターンによ
ってアドレス信号を記憶する回路であり、例えば第１図
中、メモリセルアレイ１の斜線領域で示すように、カラ
ムアドレスが第Ｘ番地のカラムが不良であるとすると、
ヒューズＲＯＭ８からは第Ｘ番地のカラムが欠陥である
旨の信号が出力されることになる。

このような要部の構造を有する本実施例のメモリ装置は
、例えば第Ｘ番地のカラムが不良であるとすると、その
部分に対応したシフトレジスタ３４では空転送が行われ
、第Ｘ番地のカラムのメモリセルとはデータの人出力が
行われないために、不良ビットの発生が抑えられること
になる。図中、シフトレンスタ３．４中の斜線領域は空
転送となるレジスタの部分を模式的に示している。

次に、第２図及び第３図を参照して、具体的にシフトレ
ジスタについて説明する。

シフトレジスタは、第２図に示すように、各ビット線に
対して前段．後段の２つのＤフリップフロソプの組が対
応する構成とされている，インバーターＩｎ．〜Ｉｎ．
は、そのＤフリンフ゜フロンプを横成するように配置さ
れており、インバータｌｎ＋．ｌｎｚの組、インバータ
ーＩｎ３．Ｉｎ４の組、インバーター１ｎｓ．ｌｎｂの
組、インハーター１ｎｔ，Ｉｎｓの組がそれぞれＤフリ
ンフ゜フロンプを構成するように入力端子と出力端子が
相互に接続されている。各Ｄフリンプフロップの間には
、ｐＭＯＳトランジスタ１１−１４とｎＭＯＳトランジ
スタ！９〜２２によるＣＭＯＳスイノチ型のトランスフ
ァーゲートが設けられている。また、各Ｄフリンプフロ
ノプのラノチループ中にもＣＭＯＳスイソチ型のトラン
スファーゲートが設けられており、これらはｐＭＯｓ｝
ランジスタ１５〜ｌ８とｎＭＯｓトランジスタ２３〜２
６により形成されている。前段側のＤフリソプフロンプ
の人力側には、ビン｝＆ｉｌＢ　Ｌ．，　Ｂ　ＬＸ．，
がスインチとして機能するｐＭＯｓ｝ランジスタ２７，
２８を介してそれぞれ接続する。

このレジスタの動作は、カラム不良を生じたメモリセル
列のビット線ＢＬ．のＤフリンプフロンブと、正常な動
作を行うメモリセル列に対するビット線ＢＬＸ．ｌ　の
Ｄフリップフロノプとで異なっており、特にビット線Ｂ
　Ｌ　ＫのＤフリノプフロノプでは空転送が行われる。

第３図は、各ＭＯＳトランジスタ１１〜２６を作動させ
るための信号発生回路を示す。前述のヒューズＲＯＭＢ
からは、カラム不良を生じたメモリセル列のビット線Ｂ
Ｌ．のＤフリップフロノプに供給する目的で、信号ｆ，
が発生し、正常な動作のメモリセル列のビット線ＢＬＸ
．，のＤフリンブフロンプに供給する目的で、信号ｆ．
が発生する。信号ｒ，は常時”　Ｈ　”レベルＣ高レベ
ル）の信号であり、実質的にこれが欠陥カラムアドレス
信号である。信号ｒ８は逆に常時“Ｌ”レヘル（低レヘ
ル）の信号であり、ビット線ＢＬ．以外の正常なメモリ
セル列全部に対しても供給される。

これら信号ｆ＋ｔ．ｆ．４は、ＮＯＲゲート３０．３１
に入力する，ＮＯＲゲー｝３０．３１の他の入力端子に
は、″Ｈ”レヘルと゛゜Ｌ′゛レベルヲ一定１１期で繰
り返すクロノク信号Φ。が供給される。従って、信号『
，が供給されるＮＯＲゲート３０の出力は、常時“Ｌ”
レヘルの信号Φ，となり、信号ｒＨが供給されるＮＯＲ
ゲート３１の出力は、クロソク信号Φ。を反転した信号
Φ、となる．まず、正常な動作を行う側のフリンプフロ
ノプの動作について説明すると、ビット線ＢＬ．．．と
の間のｐＭＯｓ｝ランジスク２８のゲートには、常時“
Ｌ”レベルの信号『８が供給されるため、ρＭＯＳトラ
ンジスタ２８は常時オンとなる。前段のＤフリノブフロ
ンプの手前のｐＭＯＳトランジスタｌ３のゲートには信
号Φ。が供給され、ｎＭＯＳトランジスタ２ｌのゲート
には信号Φ８が供給されるため、信号Φ。が゜“Ｌ”レ
ヘルになった時、このＣＭＯＳスイノチはオンになる。

従って、インバーター１ｎｓは反転した出力をなし、イ
ンバーター１ｎｂはそれを更に反転した出力をなす。し
かしながら、信号Φ。が゜’　Ｌ．　＋＋レヘルの時は
、ｐＭＯｓ　トランジスタ１４。１７．ｎＭｏＳ　ｌラ
ンジスタ２２．２５が共にオフであり、そのデータのラ
ッチは行われない。次に、信号Φ。

が“Ｌ゛゜レヘルから゛’　Ｈ　”レヘルに立ち上がっ
た時、ｐＭＯＳトランジスタ１７とｎＭＯＳトランジス
タ２５がオンになり、ｐＭＯＳ｝ランジスタｌ３とｎＭ
ＯＳトランジスタ２１がオフになってデータがラノチさ
れる。同時に、ρＭＯＳ　トランジスタｌ４とｎＭＯｓ
トランジスタ２２がオンになるため、前段のＤフリノプ
フロノプから後段の１〕フリンプフロノプにデータが転
送され、インハ一ターＩｎ．の出力がインバーターＩｎ
ｓの人力レヘルと同じレベルになる。そして、信号Φ。

が”　Ｈ　”　レヘルから゛゜Ｌ′゛レヘルに立も下カ
リ、ＭＯＳトランジスタＩ８、２６を介して後段のＤフ
リソプフロツプのラッチが行われると共に、前段と後段
の間のスイソチであるＭＯＳ｝ランジスタ１４．２２が
オフになり、さらに前段のＤフリソブフロンブの入力側
のトランスファーゲートであるＭＯＳ｝ランジスタ１３
，２１がオンになる．以上のようなｌサイクルによって
、データが転送されて行く。なお、この正常なメモリセ
ルに対応ずるフリソプフロンブの勅作は、通常のシフト
レジスクの動作と同しである。

次に、カラム不良を生じたメモリセル列のビット線ＢＬ
．に対応するフリノプフロノプの空転送動作について説
明する。まず、ビット線ＢＬ．とＤフリノフ゜フロンフ
゜間のｐＭＯＳｌ−ランジスク２７のゲートには、常時
”Ｈ″レヘルの信号ｆ．が供給されるため、常時オフと
なる。これでカラム不良となるビット線ＢＬ．が切り離
されたと同じこととなる．空転送となるＤフリノプフロ
ノプは、本来信号Φ８が供給されるところが、常時゛Ｌ
　”レベルの信号Φ５が供給されるために、ラノチしな
い空転送動作を行う。すなわら、ビット線ＢＬ８に対応
するフリンプフロノプの中、ｎＭＯｓトランジスタ１９
．２４は常にオフ、ｐＭＯＳトランジスタ１２．１５は
常にオンとなる。ｐＭＯＳトランジスタｌ２が常にオン
となることから、信号Φ。のレヘルに拘わらず、インバ
ーター１０に入力した信号は、そのままインバーター１
ｎｚの出力に現れることになる。従って、前段のＤフリ
ンプフロソブでは常にデータがラソチされた状態となり
、ｐＭＯＳトランジスタｌｌがオンになった時、データ
がインバーター１ｒｚの出力まで通過して行くことにな
る。これはビット線Ｂ　Ｌ　ｘの前段のＤフリソブフロ
ンプがサンプリング状態になった時、同時に同しデータ
でビ，ト線ＢＬ．．の前段のＤフリノプフロソプもサン
プリング状態となることを意味し、従って、データ力月
列分のレジスタ分だけ飛ばされて転送されたことになこ
のように本実施例のメモリ装置では、カラム不良を生じ
たメモリセル列に対応するレジスタでは、テ゛一夕がラ
ッチされることがなく、通過するように転送されて行く
ことになる。シフトレジスタ３．４上、１つのレジスタ
分だけ余計にデータが転送されて行くことになるが、冗
長ラッチ部６７がこれらのデータを確実にラノチして、
冗長力ラム部５との間でデータを転送できる。従って、
アドレスの比較回路や切り換え回路等の切り換え制御の
ための回路は不要となり、チノプ上の面積を節約できる
。また、これらの回路を介さないため、高速な読み出し
も可能となる。

なお、不良カラムがない時は、レジスタの冗長ラノ千部
６．７で空転送するようにすれば良い。

また、上述の実施例のメモリ装置では、カラム不良のメ
モリセル列を１列だけ置換できるようにしたが、これに
限定されず、複数列分のカラム冗長部を設け、複数列の
カラム不良に対応するようにしても良い．また、シフト
レジスタの数もリード用，ライト用の各１本ずつに限定
されるものではない。

第２の実施例 本実施例は、第１の実施例の変形例であり、特にシフト
レジスタのトランスファーゲートに供給する信号を変更
した例である。なお、第４図に示すシフトレジスタの回
路構成は、第２図に示した回路構成の中、ｐＭＯｓ｝ラ
ンジスタ２７．２８がｎＭＯｓ｝ランジスタ３４．３５
に変更された他は、同しであるため、同し引用符号を用
いてその詳しい説明は省略する。

本実施例のメモリ装置では、信号は第５図に示す回路に
よって発生させられる。ヒューズＲ　Ｏ　Ｍ８からは、
正常なメモリセル列に対し常時”　Ｈ　”レヘルとなる
信号『８が発生する。また、欠陥を生したメモリセル列
に対しては常時゛゜Ｌ゜“レヘルとなる信号ｒ８が発生
する。この信号ｆｍが実質的な欠陥カラムアドレス信号
となる．これら信号ｆ，，．ｆｍは、それぞれＮＡＮＤ
ゲート３２．３３に供給される。ＮＡＮＤゲート３２．
３３の他のに入力端子には、さらにクロソク信号Φｃｍ
が供給される。このクロック信号Φ。は、“Ｈ“レヘル
と“Ｌ”レベルを一定の周期で繰り返す信号である。常
時“Ｈ”レヘルである信号ｆ．が供給されたＮＡＮＤゲ
ート３３の出力は、クロンク信号ΦＩを反転した信号Φ
ｎとなる。また、常時“し”レヘルである信号ｒヮが供
給されたＮＡＮＤゲート３２の出力は、クロンク信号Φ
。に拘わらず、常時“ＩＩ゜゛レヘルの信号Φ『となる
。

本実施例の回路構成は、第４図に示すように、クロンク
信号Φ。が立ち下がった時にラソチするように構成され
でおり、そのクロソク信号Φ。と上述のＮＡＮＤゲート
３２．３３で発生した信号Φｒ，Φｎによって、制御さ
れる． この本実施例の回路では、カラム不良のメモリセル列に
対応するＤフリソブフロソプの前段と後段の間のｎＭＯ
ｓ　トランジスタ２０が信号Φ『によって、常時オンと
なる．従って、データを当該レジスタでラッチすること
ができず、データを通遇させるため、空転送が行われる
ことになる。その結果、第１の実施例と同様に、アドレ
スの比較回路や切り換え回路等の切り換え制御のための
回路は不要となり、チンプ上の面積を節約できる。

また、これらの制御回路を不要とするため、高速な読み
出しも可能となる。

第３の実施例 本実施例のメモリ装置は、不良ビットを相関性の有る情
報ビットで置換して読み出す画像メモリ装置の例である
。

まず、その要部の構造を第６図に示す。本実施例のメモ
リ装置は、マトリクス状に配列されたメモリセルを有し
たメモリセルアレイ４ｌを有しており、このメモリセル
アレイ４ｌの各メモリセルに例えばテレビジョン信号等
の画像情報が記憶される。このメモリセルアレイ４ｌに
は、図示しない行選択用のワード線が形成され、各ワー
ド線はロウデコーダ４２によって選択される。

そのワード線と直交し互いに平行なＮ（Ｎは自然数）本
のビソト線ＢＬ．〜ＢＬ．が形成される．これらビット
線ＢＬ，〜ＢＬ．は、ライト用シフトレジスタ４３に接
続されると共にリード用シフトレジスタ４４にも接続さ
れる。ライト用シフトレジスタ４３は、外部からのシリ
アルデータをパラレルデータに変換してメモリセルアレ
イ１に転送するためのレジスタである．このライト用シ
フトレジスタ４３には、その制御のためのライトクロ，
ク信号ＣＫ．が供給される．リード用シフトレジスタ４
４は、メモリセルアレイｌからのパラレルデータをシリ
アルデータに変換し、そのシリアルデータを読み出し線
ＭＬを介して読みだすためのレジスタである。このリー
ド用シフトレジスタ４４には、リードク口ツタ信号ＣＫ
ＩＩが供給される。そして、本実施例のリード用シフト
レジスタ４４では、後述するように、ｌビット後のデー
タで置換するための配線ＳＬが設けられており、その配
線ＳＬを通して送られる情報ビットによって不良ビット
の置換が可能となる． 上記ライトクロノク信号ＣＫｉ，は、ライト用シフトレ
ジスタ４３に供給されると共に、ライト口ウアドレスカ
ウンタ回路４７にも供給される。このライト口ウアドレ
スカウンタ回路４７では、ライトクロノク信号ＣＫ．の
クロックをカウントして、書き込みにかかる行アドレス
の信号をロウデコーダ４２に送る．上記リートクロソク
信号ＣＫ，は、リード用シフトレジスタ４４に送られる
と共に、リード口ウアドレスカウンタ回路４日とデータ
置換用カウンタ回路４６にも供給される。リード口ウア
ドレスカウンタ回路４８は、リードクロノク信号ＣＫ．
のクロソクをカウントして、読み出しにかかる行アドレ
スの信号をロウデコーダ４２に送る。本メモリ袋置は、
画像メモリであるため、一ＣのＲＡＭの如きアドレス信
号は供給されず、各クロノク信号ＣＫ，，ＧＫ．により
、ロウアドレスが生成される。

上記データ置換用カウンタ回路４６は、カラムアドレス
を発生させる回路であり、言わばリード用シフトレジス
タ４４におけるデータのシフト状態をカウントするため
の回路である。このデータ置換用カウンタ回路４６で発
生したカラムアドレスは、アドレス比較ヒューズ回路４
５に送られる．アドレス比較ヒューズ回路４５は、ヒュ
ーズＲＯＭを有しており、そこに不良ビットとされるア
ドレスが予めヒエーズの溶断のパターンにより記憶され
ている．さらに、このアドレス比較ヒューズ回路４５は
、上記データ置換用カウンタ回路４６から送られたカラ
ムアドレスと、ヒューズＲＯＭの不良ビットのアドレス
を比較する．その結果、両アドレスが一致している時は
、信号Φ，．のバルスを発生させる． 上記信号ΦＩ．は、スイッチ４９の切り換えを制御する
．スインチ４９は　外部へ出力されるシリアルデータを
配線ＳＬからとるか、読み出し線ＭＬからとるかを選択
するための切り換えスイノチである．通常の場合、外部
へは読み出し線ＭＬからのデータが転送されるが、信号
Φ１。にアトレス比較ヒューズ回路４５からのパルスが
発生した時は、スイッチ４９が配線ＳＬ側に切り換えら
れる．その結果、次に説明するように、不良ビットが１
？ット後の情報ビットに置換される． 第７図は、本実施例のメモリ装置のリード用シフトレジ
スタ４４の終端部とその周辺の回路を示す図である。リ
ード用シフトレジスタ４４は、その終端部に直列接続さ
れたフリップフロノプＤＦＨ−■．　Ｄ　ＦＮ−．．Ｄ
　Ｆ．を有しており、フリップフロノプＤＦＮ−．のＤ
端子にはビット線ＢＬＮ−ｔが接続され、フリップフロ
ツプＤＦ■１のＤ端子にはビット線ＢＬｓ−＋　が接続
され、フリップフロップＤＦ．のＤ端子にはビット線Ｂ
Ｌ．が接続されている。各フリンフ゜フロ・冫フ゜Ｄ　
Ｆ＋＋−ｚ，　Ｄ　ＦＮ−１．　Ｄ　Ｆ８のクロノク入
力端子には、リードクロンク信号ＣＫよが供給されてい
る。最終段のフリップフロノプＤＦ．のＱ＠子は、読み
出し線ＭＬとなり、スイッチ４９により外部への読み出
しが切り換え制御される。最終段のフリソプフロソブＤ
Ｆ．のＤ端子すなわち１つ前段のフリップフロソプＤＦ
ト，のＱ端子からは、配線ＳＬが取り出されており、こ
の配ｗＡＳＬでは１ビット後のデータが最終段のフリッ
プフロソプＤ　Ｆ　Ｈを介さずに取り出せる．配線ＳＬ
もスイソチ４９により切り換えられ、前述のように、信
号Φ１０のパルスが発生した時だけ、配線ＳＬを介して
ｌビント後のデータが出力される。

ここで、不良ビットの置換動作について簡単に説明する
と、まずリードク口ツタ信号ＣＫ．のクロックに従って
シフトレジスタ４４でデータが転送される．この時、同
時にデークＷ１換用カウンタ回路４６のカラムアドレス
もリードクロック信号ＣＫ，のクロックに従って増加し
て行く。不良力ラムの不良ビットが最終段のフリノブフ
ロップＤＦ．でラノチされ、そのＱ端子に現れるタイミ
ングで、予め記憶されたアドレス比較ヒューズ回路４５
内のヒューズＲＯＭからのアドレスと、データ置換用カ
ウンタ回路４６からのカラムアドレスが一敗し、スイッ
チ４９の外部と通じる出力線が読み出し線ＭＬ側から配
線ＳＬ側に切り換えられる。すると、最終段の前段のフ
リソプフロップＤＦＮ−１のＱ端子に現れた情報ビット
が最終段のフリソプフロップＤＦ．を介さずに出力線に
出力されることになり、不良ビットが出力されることは
ない。このｌビット後のデータは、画像信号の場合は相
関性が有るためにデータ同士近僚する．従って、モニタ
ー等で画像を見る時では、人間の眼ではその置き換えを
見破ることが困難となる．不良ビットが最終段のフリン
ブフロノプＤＦ．のＱ端子に現れている朋間が経過した
ところで、信号Φ１Ｄによって再びスイノナ４９の出力
線が配線ＳＬ側から読み出し線Ｍ　Ｌ側に切り換えられ
、通常のデータシフト動作が続けられる。

このように、本実施例のメモリ￥ｔ置では、本来相関性
の強い画像データの特徴を利用して、不良ヒノトをその
直後の情報ビットで置喚している。

このため不良ビットの出力防止を冗長力ラムや書き込み
側の冗長回路の制御系を設けずして行うことができる。

従って、カラム不良の救済をチップ面積の増大なしに行
うことができる。

なお、上記スイノチ４９は、同一チップ上に設けられる
半導体回路であれは、その回路構成は問わない。

第４の実施例 本実施例は、第３の実施例の変形例であり、リードクロ
ノク信号ＣＫ．を遮断する例である．本実施例が第３の
実施例と異なる点は、スイッチ４９によって、最終段の
前のフリソブフロップＤＦ，，のビットにより置換する
のではなく、最終段のフリノプフロンブＤＦＨに入力す
るリードクロノク信号Ｃ　Ｋ　ａを一時的に遮断して不
良データのラッチを行わない点である。

すなわち、本実施例のメモリ装置のリード用シフトレジ
スタ４４は、その最終段のフリノプフロップＯＦ．のク
ロノク入力端子ＣＫに、スインチ５０が設けられ、その
スイッチ５０が閉じた時に最終段のフリソフ゜フロンプ
Ｄ　Ｆ　ｓにリードクロ・ンク信号ＣＫ．が与えられ、
スイッチ５０が開いた時に最終段のフリソプフロンブＤ
Ｆ．にはリードクロソク信号ＣＫ．が与えられない機構
になっている。上記スイソチ５０は、アドレス比較ヒュ
ーズ回路４５によって発生する信号Φ１Ｄによって制御
される。なお、アトレス比較ヒエーズ回路４５データ置
換用カウンタ回路４６の機能は、第３の実施例のものと
同様である。

この第４の実施例のメモリ装置における不良ビットの置
換動作について説明すると、通常時では、スイ，チ５０
は閉状態となっており、各ビットはリードクロノク信号
ＣＫ．のクロソクに従って、順次ソフトされている。そ
して、カラム不良のデータが転送されてきて、最終段の
フリノプフロツプＤＦＨが不良ビン１・のデータをラッ
チしようとする直前に、信号Φ１のパルスがアトレス比
較ヒューズ回路４５から発生し、スイノチ５０が開状、
複にされる。すると、最終段のフリ，プフロノプ１）Ｆ
８は、データのラノチが行われなくなり、シリアルデー
ク七して出力されるデータは、前のビットと同し内容の
ビットが続けられたものとなる。

従って、不良ビットが出力されることはなく、相関性の
有る１ビット前のデータで置換されたことになる。不良
ビットの次の正常なビットが転送されてきたタイミング
で、再び信号Φ，。により、スイノチ５０が閉状態に戻
され、最終段のフリノブフ口，プＤＦ．は、データのラ
ッチを行う状態に戻されることになる。

このように回路構成の本実施例のメモリ装置では、第３
の実施例と同様に、本来相関性の強い画像データの特徴
を利用して、不良ビットをその直前の情報ビットで置換
している。このため不良ビットの出力防止を冗長力ラム
や書き込み側の冗長回路の制ｊイ系を設けずして行うこ
とができる．従って、カラム不良の救済を千ンプ面積の
増大なしに行うことができる． 第５の実施例 本実施例も第３の実施例の変形例であり、シフトレジス
タの最終段に１つのラッチ回路を付加した例である． 本実施例が第３の実施例と異なる点は、スインチ４９に
よって、最終段の前のフリップフロノブＤＦＮ−１のビ
ットにより置換するのではなく、最終段のフリソプフロ
ップＤＦ．の次に、ｌビット前のデータを記憶しておく
ためのフリノブフロップＤＦＥＫを付加して、不良ビッ
トが出力されそうになると、スイノチ５ｌにより、その
フリソプフロノブＤＦＥ．側に出力を切り換える点であ
る。

すなわち、本実施例のメモリ装置のリード用シフトレジ
スタ４４は、最終段のフリノプフロンプＤＦ．のＱ端子
にＤ端子が接続するフリノブフロ７プＤＦＥ．を有して
おり、そのフリノプフロノプＤＦＥ，ｌのＱ端子は、ス
インチ５ｌにより選｛Ｒされ得る。この付加されたフリ
ンプフロノプＤＦＥ，ｌにも、他のフリノプフロノブと
同様にリードクロック信号ＣＫ．が供給される。スイノ
チ５１は、最終段のフリノプフロノブＤＦ．の出力と、
付加されたフリノプフロノプＤＦ，．の出力を選択的に
出力するように設けられており、信号Φ，，により制御
される。なお、信号Φ１Ｉｌを発生させるアトレス比較
ヒヱーズ回路４５やデータ置換用カウンタ回路４６の構
成については、前述のものと同様の構成を仔する。

本実施例のメモリ装置では、通常の場合、最終段のフリ
ップフロップＤＦ．のＱ端子のデータが、スイノチ５ｌ
を介して出力される．この時、同時に付加されたフリッ
プフロップＤＦＥＩ＋では、１ビット前のデータを常に
記憶するように作動している． 不良ビットを置換する場合では、最終段のフリノブフロ
ンプＤＦ．のＱ端子に不良ビットが現れるタイミングで
、スイッチ５ｌが付加されたフリ７プフロンブＤＦｃ＋
＋側に切り換えられる．その結果、最終段のフリップフ
ロップＤＦ．で不良ビットのデータがラッチされている
間は、付加されたフリンプフロップＤＦＥ．に記憶され
ていたｌビント前のデータが出力されることになり、こ
れで不良ビットとの置換が行われる． このような本寞施例のメモリ装置では、第３の実施例と
同様に、本来相関性の強い画像データの特徴を利用して
、不良ビットをその直前の情報ビットで置換している．
このため不良ビットの出力防止を冗長力ラムや書き込み
側の冗長回路の制御系を設けずして行うことができる。

従って、カラム不良の救済をチノプ面積の増大なしに行
うことができる。

なお、第３〜第５の実施例では、不良ビットを１ビット
前或いはｌビント後のデータで置換する例を説明したが
、画像信号の相関性を利用して、■ライン前やｌフィー
ルド．或いはｌフレーム前のビットで不良ビットを置換
するようにしても良い。

〔発明の効果〕

本願の第１の発明のメモリ装置は、カラム不良の生した
メモリセル列に対応するレジスタが、所要の信号によっ
て空転送を行うために、カラム不良の生したメモリセル
列が使用されることがなくなり、アドレスを検出しなが
ら不良ビットと冗長ビットの置換を行゛うことかなくな
って、冗長回路の制御系等の回路が不要となる。従って
、チップ上の面積を節約できる。また、読み出し時での
回路の切り換え等が不要となるために、高速な読み出し
も行なえる． 本願の第２の発明のメモリ装置は、相関性の有る画像デ
ータの特徴を利用して、不良ビットを正常な情報ビット
で１換する。このため不良ビットの出力が防止され、冗
長力ラム部の設定や書き込み側の冗長回路の制御系等の
回路が不要となり、チップ上の面積を節約できる。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例のブロンク図、第２
図はその一例のシフトレジスタの終端部の回路図、第３
図は第２図の回路を作動させる信号を発生させる信号発
生回路の回路図、第４図はその一例のシフトレジスタの
絆端部の変形例を示す回路図、第５図は第４図の回路を
作動させる信号を発生させる信号発生回路の回路図であ
る。 また、第６図は本発明のメモリ装置の他の一例のブロッ
ク図、第７図は上記他の一例のシフトレジスタの終端部
の回路図、第８図は第７図の回路の変形例を示す回路図
、第９図は第７図の回路のさらに他の変形例を示す回路
図、第１０図は従来？メモリ装置の一例を示すブロック
図である．１．４１・・・メモリセルアレイ ２．４２・・・ロウデコーダ ３．４４・・・リード用シフトレジスタ４．４３・・・
ライト用シフトレジスタ５・・・カラム冗長部 ６，７・・・冗長ラッチ部 ８・・・ヒューズＲＯＭ ＢＬ．．・・・，　　Ｂ　ＬＸ．　Ｂ　ＬＸ．，，・・
・，ＢＬＮ，ＢＬＮ，ビット線 ＷＬ・・・ワード線 ＋１−１８・・・ρＭＯＳ｝ランジスタ１９〜２６・・
・ｎＭＯＳ｝ランジスタＩｎ．　〜Ｉｎ．・・・インバ
ーター ４５・・・アドレス比較ヒューズ回路 ４６・・・データ置換用カウンタ回路

Claims (2)

【特許請求の範囲】
1. （１）直列接続された複数のフリップフロップ回路から
   なるレジスタを有し、そのレジスタはメモリセルアレイ
   に対して並列にデータを入出力し且つチップの外部に対
   して直列にデータを入出力し得るメモリ装置において、 上記メモリセルアレイはカラム冗長部を有しており、上
   記レジスタはそのカラム冗長部に対応した冗長ラッチ部
   を有し、 不良ビットの列情報を記憶した不良ビット情報記憶手段
   からの信号に基づき、その不良ビットを有するメモリセ
   ル列に対応した上記レジスタのフリップフロップ回路で
   データを空転送させること特徴とするメモリ装置。
2. （２）画像情報を扱うメモリ装置であって、不良ビット
   の列情報を記憶した不良ビット情報記憶手段からの信号
   に基づき、メモリセルから読み出された不良ビットを相
   関性の有る情報ビットで置換して読みだすことを特徴と
   するメモリ装置。