WO2014068756A1 - 半導体集積回路、半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

半導体集積回路、半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

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和秀 吉野
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富士通株式会社
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Definitions

  • the disclosed technology relates to a semiconductor integrated circuit, a semiconductor memory device, and a method for controlling the semiconductor memory device.
  • a defect is detected in a component such as a bit cell of a memory cell array, it is determined as a defective product, and the defect of the component is detected in the semiconductor storage device and the semiconductor integrated circuit provided with the semiconductor memory device. Yield is reduced.
  • a semiconductor memory device includes a column of a memory cell array, a set of components such as a sense amplifier and a data latch circuit corresponding to the column, and a set of redundant components.
  • the reduction in the yield of the semiconductor memory device is suppressed by replacing it with a set of constituent elements provided for redundancy.
  • a redundant bit cell is provided in a memory cell array, and if any bit cell or the like is defective, the defective bit cell is replaced with a redundant bit cell.
  • a redundancy latch circuit is provided corresponding to the redundancy bit cell, and data read from the redundancy bit cell is generally stored in the redundancy latch circuit. It is the target.
  • the semiconductor memory device has a problem that if one of the bit cells or the latch circuit used for the redundant bit is defective, it is determined as a defective product, and the yield decreases.
  • the disclosed technology aims to improve the yield of a semiconductor integrated circuit including a memory as one aspect.
  • a memory cell array has an N-bit bit cell and a redundant bit bit cell, and a latch circuit is provided corresponding to the N-bit bit cell and the redundant bit bit cell, and is read from each bit cell. Data can be retained.
  • the first selection unit selects a bit cell in which the read data is held in the latch circuit for each latch circuit, and the second selection unit outputs the held data as N-bit output data
  • the latch circuit to be selected is selected for each bit position of the output data.
  • the selection control unit is configured to hold the data read from the bit cells excluding a predetermined bit cell in the plurality of latch circuits when holding the data read from the bit cell in the plurality of latch circuits.
  • the first selection unit is controlled, and when the output data is output, the second selection unit is controlled so as to be output from a latch circuit excluding a predetermined latch circuit.
  • the disclosed technology has, as one aspect, the effect that even if one of the bit cells or the latch circuit corresponding to the redundant bit is defective, the yield is not reduced.
  • FIG. 18 shows a main part of a semiconductor memory device (hereinafter referred to as a semiconductor memory 200) formed in a semiconductor integrated circuit.
  • the semiconductor memory 200 includes an N-bit memory cell array 204 in which a plurality of bit cells 202 are arranged in a matrix.
  • a plurality of word lines 206 and bit lines 208 are formed in a lattice shape, and bit cells 202 are formed at each intersection of the word lines 206 and the bit lines 208.
  • the semiconductor memory 200 includes a read control circuit 210 that reads data held in the bit cell 202.
  • the read control circuit 210 includes a read circuit 212.
  • a read circuit 212 is provided for each bit of the memory cell array 204.
  • Each of the read circuits 212 includes, for example, a sense amplifier connected to the bit line 208, and amplifies and outputs data on the bit line 208.
  • the read control circuit 210 includes a latch circuit 214.
  • the latch circuit 214 is provided corresponding to each of the read circuits 212, and each of the latch circuits 214 holds data output from the read circuit 212.
  • the read control circuit 210 holds N-bit data by the latch circuit 214.
  • the semiconductor memory 200 may have a defect in the bit cell 202 of the memory cell array 204 during the manufacturing process.
  • the semiconductor memory 200 is removed as a defective product if any bit cell 202 in the memory cell array 204 is defective. Therefore, the defect of the bit cell 202 in the memory cell array 204 reduces the yield of the semiconductor memory 200.
  • the semiconductor memory 200 is provided with a redundant bit (hereinafter referred to as a redundant bit 216).
  • the redundant bit 216 includes a plurality of bit cells 202R, a read circuit 212R, and a redundant latch circuit 214R provided in the memory cell array 204.
  • the read control circuit 210 includes a shift circuit 218 and a shift control circuit 220 that controls the shift circuit 218.
  • the semiconductor memory 200 uses a redundant bit cell 202R instead of the defective bit cell 202 when the bit cell 202 of any bit in the memory cell array 204 is defective. At this time, the semiconductor memory 200 uses the redundant bit 216 as the least significant bit, for example, to hold N-bit data in a state where defective bits are excluded.
  • the read control circuit 210 uses the redundancy latch circuit 214R instead of the latch circuit 214 corresponding to the defective bit, and holds the N-bit data read from the memory cell array 204.
  • the shift circuit 218 shifts and outputs the data of the latch circuits 214 and 214R.
  • the shift control circuit 220 controls the shift circuit 218 so that the data held by the latch circuit 214R corresponds to the least significant bit.
  • the shift control circuit 220 shifts the data of the latch circuits 214 and 214R by the shift circuit 218, thereby outputting N-bit read data RD.
  • the semiconductor memory 200 functions as an N-bit semiconductor memory device even if the bit cell 202 of any bit in the memory cell array 204 is defective.
  • a defect may occur in the bit cell 202R of the redundant bit 216 and the latch circuit 214R. At this time, if a defect occurs in the bit cell 202 or the latch circuit 214 corresponding to any one of the N bits, the semiconductor memory 200 is determined as a defective product. Therefore, the semiconductor memory 200 is not relieved in spite of the provision of the redundant bit 216, and the yield is reduced.
  • FIG. 1 shows a main part of a semiconductor memory device (hereinafter referred to as a semiconductor memory 10) according to the present embodiment.
  • the semiconductor memory 10 is provided in a semiconductor integrated circuit (IC) 12.
  • the semiconductor memory 10 functions as an example of a semiconductor memory device, and the semiconductor integrated circuit 12 functions as an example of a semiconductor integrated circuit.
  • an LSI Large-Scale Integrated Circuit
  • VLSI Very Large-Scale Integration
  • the semiconductor integrated circuit 12 may be a so-called memory IC used for data storage, or a system LSI or the like in which various functions are integrated on one chip using a logic circuit or an analog circuit. There may be.
  • the semiconductor memory 10 may be a DRAM (Dynamic Random-Access Memory) or an SRAM (Static Random-Access Memory).
  • the semiconductor memory 10 includes a memory cell array 14.
  • the semiconductor memory 10 includes a memory control circuit 16, a column decoding circuit 18, a row decoding circuit 20, and an input / output interface circuit 22 as peripheral circuits.
  • the input / output interface circuit 22 includes a write control circuit 24 and a read control circuit 26.
  • the memory cell array 14 is formed by arranging a plurality of bit cells 30 in a matrix.
  • the memory cell array 14 functions as an example of a memory cell array in the present embodiment
  • the bit cell 30 functions as an example of a bit cell in the present embodiment.
  • the memory cell array 14 has a plurality of word lines 32 and bit lines 34 arranged in a lattice pattern.
  • the bit cell 30 is formed at the intersection of the word line 32 and the bit line 34 and is connected to the word line 32 and the bit line 34.
  • one column 28 is formed by a plurality of bit cells 30 connected to a plurality of bit lines 34.
  • each bit cell 30 is specified by a combination of a word line 32 and a bit line 34.
  • Each of the column decode circuit 18, the row decode circuit 20, and the write control circuit 24 and read control circuit 26 of the input / output interface circuit 22 is connected to the memory control circuit 16. Further, each word line 32 of the memory cell array 14 is connected to the row decoding circuit 20. A write control circuit 24 and a read control circuit 26 of the input / output interface circuit 22 are connected to the column decode circuit 18. Further, the input / output interface circuit 22 is disposed between the memory cell array 14 and the input / output data bus 36. Each of the write control circuit 24 and the read control circuit 26 of the input / output interface circuit 22 is connected to each bit line 34 and the data bus 36 of the memory cell array 14.
  • the memory control circuit 16 receives an address signal Dadd as a signal for specifying the bit cell 30 of the memory cell array 14.
  • the memory control circuit 16 receives a write signal WE and a read signal RE as command signals.
  • the memory control circuit 16 outputs a column address signal Cadd corresponding to the address signal Dadd to the column decode circuit 18 and outputs a row address signal Radd corresponding to the address signal Dadd to the row decode circuit 20.
  • the row decode circuit 20 identifies the word line 32 by decoding the row address signal Radd input from the memory control circuit 16, and applies a predetermined voltage to the identified word line 32.
  • the column decode circuit 18 decodes the column address signal Cadd input from the memory control circuit 16 to identify the bit line 34 to be accessed, and sends a signal designating the identified bit line 34 to the write control circuit 24, The data is output to the read control circuit 26.
  • the memory control circuit 16 operates the write control circuit 24 when the write signal WE is input, and operates the read control circuit 26 when the read signal RE is input.
  • the write control circuit 24 is operated based on the write signal WE, thereby connecting the bit line 34 specified by the column address signal Cadd to the data bus 36.
  • the read control circuit 26 is operated based on the read signal RE, thereby connecting the bit line 34 specified by the column address signal Cadd to the data bus 36.
  • the memory control circuit 16 operates in synchronization with a predetermined clock signal, and performs data writing and reading control based on the address signal Dadd, the write signal WE, and the read signal RE. Moreover, a known general configuration can be applied to the operation of the semiconductor memory 10. In the following, reading of data from the memory cell array 14 will be mainly described.
  • FIG. 2 shows a main part of the read control circuit 26.
  • the read control circuit 26 includes a read unit 40.
  • the read unit 40 reads data on the bit line 34 specified by the column decode circuit 18 when an instruction to read data stored in the memory cell array 14 is given. At this time, since the word line 32 is specified based on the row address signal Radd, the reading unit 40 reads the data of the bit cell 30 of the memory cell array 14 according to the address signal Dadd.
  • the reading unit 40 includes a plurality of reading circuits 40A.
  • the read circuit 40A functions as an example of a read circuit in the present embodiment.
  • Each of the read circuits 40A includes a sense amplifier 42 and a multiplexer 44 (multiplexer).
  • a transmission gate or the like is used as the multiplexer 44, and the sense amplifier 42 is connected to the plurality of bit lines 34 via the multiplexer 44.
  • the semiconductor memory 10 has a memory cell array when the output data is N bits (N is a positive integer) and there are K bit lines 34 (K is a positive integer) connected to one bit. 14, N ⁇ K bit lines 34 are provided.
  • the read unit 40 is provided with N read circuits 40 ⁇ / b> A each including a sense amplifier 42 and a multiplexer 44.
  • an N bit (for example, 64 bits) memory cell array 14 will be described as an example.
  • bit [N-1] when referring to the least significant bit, bit [0] is used, and when referring to an arbitrary bit, bit [M] (where (( N-1) ⁇ M ⁇ 0).
  • Bit [M] indicates the bit position of the Mth bit.
  • the multiplexer 44 is controlled by the column address signal Cadd based on the signal input from the column decoding circuit 18, and the bit line 34 specified by the column address signal Cadd among the plurality of connected bit lines 34 is changed. Connected to the sense amplifier 42. Thereby, the read circuit 40A receives the data on the bit line 34 to the sense amplifier 42, and amplifies and outputs the input data to the sense amplifier 42.
  • the read control circuit 26 includes a latch unit 46.
  • the latch unit 46 includes N latch circuits 46 ⁇ / b> A corresponding to the N-bit memory cell array 14.
  • the latch circuit 46A functions as an example of a latch circuit in the present embodiment.
  • Each of the latch circuits 46A is provided corresponding to each of the read circuits 40A, and receives the data amplified by the sense amplifier 42 and output from the read circuit 40A.
  • Each of the latch circuits 46A holds the input data.
  • the latch circuit 46A outputs the held data to the data bus 36 at a predetermined timing.
  • the semiconductor memory 10 designates each of the bit lines 34 by the address signal Dadd, and outputs N-bit data stored in the bit cell 30 of the memory cell array 14 to the data bus 36 as read data RD. .
  • a defect may occur in any of the bit cells 30 of the memory cell array 14 in the semiconductor memory 10. For example, if a defect occurs in any of the bit cells 30 of the memory cell array 14 in the semiconductor memory 10, data writing to the bit cell 30 and data reading from the bit cell 30 become impossible.
  • the semiconductor memory 10 is provided with a bit cell 30 for redundancy (hereinafter referred to as bit cell 30R when distinguished from other bit cells 30).
  • the bit cell 30R functions as an example of a redundant bit cell in the present embodiment.
  • the semiconductor memory 10 is provided with a bit line 34 for the bit cell 30R (hereinafter referred to as a bit line 34R when distinguished from other bit lines 34).
  • bit cells 30R are formed on the bit lines 34R at intersections with the word lines 32.
  • a column 28R of bit cells 30R is formed in the memory cell array 14.
  • a redundant bit [Rdn] for one bit is set on the lower side of the lowest bit [0], and column redundancy is performed using the redundant bit [Rdn].
  • the position where the redundant bit [Rdn] is provided is not limited to the lower side of the bit [0], but may be set on the upper side of the most significant bit [N ⁇ 1].
  • the redundant bit [Rdn] may be set between N ⁇ 1].
  • the redundant bit [Rdn] is not limited to one bit, and a plurality of bits may be provided.
  • the read unit 40 includes a read circuit 40R corresponding to the bit cell 30R of the redundant bit [Rdn].
  • the read circuit 40R corresponds to the bit cell 30R of the redundant bit [Rdn] and includes a sense amplifier 42R and a multiplexer 44R.
  • the latch unit 46 corresponds to the read circuit 40R and includes a redundant latch circuit 46R.
  • the read control circuit 26 is provided with a bit cell shift circuit 48 between the read unit 40 and the latch unit 46.
  • the read control circuit 26 is provided with a latch shift circuit 50 on the data bus 36 side (output side) of the latch unit 46.
  • the bit cell shift circuit 48 functions as an example of a first selection unit in the present embodiment
  • the latch shift circuit 50 functions as an example of a second selection unit in the present embodiment.
  • the read control circuit 26 includes a redundant shift control unit 52 that controls the bit cell shift circuit 48 and the latch shift circuit 50.
  • the redundant shift control unit 52 functions as an example of a selection control unit in the present embodiment.
  • the bit cell shift circuit 48 includes a multiplexer 54 corresponding to each of the read circuit 40A of the read unit 40 and the read circuit 40R.
  • the multiplexer 54 functions as an example of the first multiplexer in the present embodiment.
  • Each of the multiplexers 54 has three inputs and one output, and three signals are input, and one signal selected from the three input signals is output. That is, the data output from the read circuit 40A of the bit [M] is input to the multiplexer 54 of the bit [M].
  • the bit [M] multiplexer 54 receives data output from the lower bit [M ⁇ 1] read circuit 40A and data output from the upper bit [M + 1] read circuit 40A. Is done.
  • the bit cell shift circuit 48 includes, as the multiplexer 54, a multiplexer 54R corresponding to the redundant bit [Rdn] arranged on the lower side of the bit [0]. In this embodiment, no bit is set on the lower side of the redundant bit [Rdn]. Therefore, the data output from the read circuit 40R for the redundant bit [Rdn] and the data output from the read circuit 40A for the bit [0] are input to the multiplexer 54R. In addition, the bit cell shift circuit 48 outputs the data output from the read circuit 40A corresponding to the bit [N-1] to the multiplexer 54 corresponding to the most significant bit [N-1], and the bit [N-2]. Data output from the corresponding read circuit 40A is input.
  • the multiplexer 54 corresponding to the bit [M] latches the data output from any one of the read circuits 40A of the bits [M + 1], [M], and [M ⁇ 1] into the latch corresponding to the bit [M].
  • Output to circuit 46A That is, the bit cell shift circuit 48 shifts the output of the read circuits 40A and 40R of each bit below the bit [N-2] and the redundant bit [Rdn] by one bit to the upper side and outputs the result to the latch circuit 46A. An upshift can be performed. Further, the bit cell shift circuit 48 outputs the output of the read circuit 40A of each bit [M] excluding the redundant bit [Rdn] to the latch circuit 46A (or latch circuit 46R) shifted by one bit to the lower side. A shift can be performed.
  • the redundant shift control unit 52 outputs bit cell selection signals BS0, BS1, and BS2 to each multiplexer 54 of the bit cell shift circuit 48.
  • the bit cell selection signals BS0, BS1, and BS2 function as an example of a control signal for the first multiplexer in the present embodiment.
  • the bit cell selection signal BS0 corresponds to normal
  • the bit cell selection signal BS1 corresponds to upshift
  • the bit cell selection signal BS2 corresponds to downshift.
  • “normal” indicates a normal state in which the output of the read circuit 40A corresponding to the bit [M] is output to the latch circuit 46A corresponding to the bit [M].
  • the bit [M] multiplexer 54 selects the data output by the read circuit 40A of the bit [M] when the bit cell selection signal BS0 is enabled.
  • the bit [M] multiplexer 54 selects the data output by the bit [M ⁇ 1] read circuit 40A when the bit cell selection signal BS1 is enabled. Further, the bit [M] multiplexer 54 selects the data output from the read circuit 40A of the bit [M + 1] when the bit cell selection signal BS2 is enabled.
  • the latch shift circuit 50 includes a plurality of multiplexers 56.
  • the multiplexer 56 functions as an example of a second multiplexer in the present embodiment.
  • the number of multiplexers 56 corresponds to the number N of bits of read data RD. In the present embodiment, it is provided corresponding to each of the latch circuits 46A excluding the latch circuit 46R. That is, a multiplexer 56 is provided corresponding to each bit [M] of the read data RD.
  • Each of the multiplexers 56 has two inputs and one output, and selects and outputs one signal from two input signals.
  • the multiplexer 56 receives the data output from the corresponding latch circuit 46A and the data output from the lower latch circuit 46A. That is, the data output from the latch circuit 46A for the bit [M] and the data output from the latch circuit 46A for the lower bit [M-1] are input to the multiplexer 56 for the bit [M]. Note that the data output from the latch circuit 46A of bit [0] and the data output from the latch circuit 46R are input to the multiplexer 56 corresponding to bit [0].
  • the latch shift circuit 50 can upshift and output the outputs of the latch circuits 46A and 46R corresponding to each of the redundant bits [Rdn] to [N-2] to the upper side. Yes.
  • the redundant shift control unit 52 outputs a latch selection signal LS to each multiplexer 56 of the latch shift circuit 50.
  • the latch selection signal LS functions as an example of a control signal for the second multiplexer in the present embodiment.
  • the multiplexer 56 of the bit [M] selects the data output from the latch circuit 46A of the bit [M] when the latch selection signal LS is enabled.
  • the multiplexer 56 for bit [M] selects the data output from the latch circuit 46A for bit [M-1] when the latch selection signal LS is disabled.
  • the semiconductor memory 10 uses a bit cell 30R instead of the defective bit cell 30 when a defective bit cell 30 is detected in any of the columns 28 of the memory cell array 14.
  • the semiconductor memory 10 uses the redundant bit [Rdn] as the bit [0] and converts the bits [M] to [1] into Shift to bits [M-1] to [0].
  • data stored in the bit cells 30 of bits [N ⁇ 1] to [0] is normally stored in the memory cell array 14 in bits [N ⁇ 1] to [M + 1] and [M ⁇ 1] to [M].
  • 0] and [Rdn] are stored in the bit cells 30 and 30R.
  • the redundant shift control unit 52 outputs the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS set based on whether or not the defective bit cell 30 or the defective latch circuit 46A exists in the memory cell array 14. .
  • FIG. 4 shows an example of the truth values of the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS applied to the multiplexer 54 and the multiplexer 56 for each bit [M].
  • “1” indicates enable and “0” indicates disable.
  • “no shift” in the function indicates normal, and “bit cell redundancy” indicates an upshift by the multiplexer 54.
  • Bit redundancy indicates an upshift by the multiplexer 56, and “latch redundancy” indicates a downshift by the multiplexer 54 and an upshift by the multiplexer 56.
  • the redundant shift control unit 52 enables the bit cell selection signal BS0 and the latch selection signal LS to the multiplexer 54 of the bit cell shift circuit 48 corresponding to the bits [N ⁇ 1] to [M + 1] (no shift). ).
  • the redundant shift control unit 52 enables the bit cell selection signal BS1 for the multiplexer 54 of the bit cell shift circuit 48 corresponding to the bits [M ⁇ 1] to [0] and [Rdn]. Further, the redundant shift control unit 52 enables the latch selection signal LS for each of the multiplexers 56 of bits [M] to [0] (bit cell redundancy).
  • the read control circuit 26 stores the bits [N ⁇ 1] to [M + 1], [M ⁇ 1] to [0], and the redundant bit [Rdn] of the memory cell array 14 excluding the bit [M]. Is output as read data RD of bits [N ⁇ 1] to [0].
  • FIG. 5 shows an example of the multiplexer 54 according to the present embodiment.
  • the multiplexer 54 includes a switch 58A corresponding to the bit cell selection signal BS0, a switch 58B corresponding to the bit cell selection signal BS1, and a switch 58C corresponding to the bit cell selection signal BS2.
  • switches 58A, 58B, 58C for example, transmission gates are used.
  • the data read from the bit cell 30 of the bit [M] (data output from the read circuit 40A) is input to the switch 58A via the inverter 60A. Further, the bit cell selection signal BS0 and the bit cell selection signal BS0 are inverted and input to the switch 58A by the inverter 62A. Data read from the bit cell 30 of bit [M ⁇ 1] (data output from the read circuit 40A) is input to the switch 58B via the inverter 60B. Further, the bit cell selection signal BS1 and the bit cell selection signal BS1 are inverted and input to the switch 58B by the inverter 62B.
  • data read from the bit cell 30 of bit [M + 1] (data output from the read circuit 40A) is input to the switch 58C via the inverter 60C. Further, the bit cell selection signal BS2 and the bit cell selection signal BS2 are inverted and input to the switch 58C by the inverter 62C.
  • the switch 58A outputs the data input from the sense amplifier 42 of bit [M] to the inverter 64 when the bit cell selection signal BS0 is enabled. Further, the switch 58B outputs the data input from the sense amplifier 42 of the bit [M ⁇ 1] to the inverter 64 when the bit cell selection signal BS1 is enabled. Further, the switch 58C outputs the data input from the sense amplifier 42 of bit [M + 1] to the inverter 64 when the bit cell selection signal BS2 is enabled.
  • the multiplexer 54 is controlled by the bit cell selection signals BS0, BS1, and BS2, and the data output from the read circuit 40A corresponding to any of the bit [M], the bit [M ⁇ 1], or the bit [M + 1]. Is selected. Further, the multiplexer 54 outputs the selected data to the latch circuit 46A corresponding to the bit [M].
  • the multiplexer 54 is not limited to the above configuration, and can arbitrarily select and output data output from the read circuit 40A corresponding to any one of the bit [M], the bit [M ⁇ 1], or the bit [M + 1]. Configuration can be applied.
  • FIG. 6 shows an example of the multiplexer 56 according to the present embodiment.
  • the multiplexer 56 includes switches 66A and 66B.
  • switches 66A and 66B For example, transmission gates are used as the switches 66A and 66B.
  • the data of the latch circuit 46A of bit [M] is input to the switch 66A via the inverter 68A, and the data of the latch circuit 46A of bit [M-1] is input to the switch 66B via the inverter 68B.
  • the latch selection signal LS and the latch selection signal LS are inverted and input to the switch 66A by the inverter 70 as control signals.
  • the latch selection signal LS and the inverted signal of the latch selection signal LS are input to the switch 66B so as to be in reverse phase with the switch 66A as a control signal.
  • the switch 66A outputs the data of the latch circuit 46A of the bit [M] to the inverter 72 when the latch selection signal LS is enabled.
  • the switch 66B outputs the data of the latch circuit 46A of the bit [M ⁇ 1] to the inverter 72 when the latch selection signal LS is disabled.
  • the multiplexer 56 is controlled by the latch selection signal LS and selects the data of the latch circuit 46A corresponding to the bit [M] or the bit [M-1].
  • the data of the latch circuit 46A selected by the multiplexer 56 is output as the read data RD of the bit [M].
  • the multiplexer 56 is not limited to the above configuration, and any configuration that selects data of the latch circuit 46A corresponding to either the bit [M] or the bit [M ⁇ 1] can be applied.
  • the read control circuit 26 includes a redundant bit setting holding unit 74 and a redundant function setting holding unit 76.
  • the redundant bit setting holding unit 74 and the redundant function setting holding unit 76 function as an example of a holding unit in the present embodiment.
  • data (referred to as redundant bit data Drt) specifying the bit [M] to be redundant is set and held in advance.
  • the redundant function setting holding unit 76 stores data for specifying a function for redundancy (hereinafter referred to as function setting data Dlt).
  • the redundant bit data Drt functions as an example of first setting data in the present embodiment
  • the function setting data Dlt functions as an example of second setting data in the present embodiment.
  • the redundant shift control unit 52 sets bit cell selection signals BS0, BS1, and BS2 to be output to each multiplexer 54 based on the redundant bit data Drt and the function setting data Dlt. Further, the redundant shift control unit 52 sets a latch selection signal LS to be output to each multiplexer 56 based on the redundant bit data Drt and the function setting data Dlt.
  • the redundant bit setting holding unit 74 includes a plurality of latch circuits 78.
  • the redundant bit setting holding unit 74 holds, as redundant bit data Drt, binary data (binary data) indicating a redundant bit [M] by a plurality (k ⁇ 1) of latch circuits 78.
  • FIG. 8 shows redundant bit data Drt held in a plurality of latch circuits 78 when N is 2 k .
  • Bits [0] to [N ⁇ 1] are represented by k-bit binary data.
  • k-bit binary data [k-1: 0] corresponding to the bit [M] as the redundancy target bit is used.
  • the redundant function setting holding unit 76 includes, for example, two latch circuits 80A and 80B.
  • the function setting data Dlt is formed by a 1-bit function setting signal JS1 and a function setting signal JS0.
  • the redundant function setting holding unit 76 holds the function setting signal JS1 in the latch circuit 80A, and holds the function setting signal JS0 in the latch circuit 80B.
  • the redundant shift control unit 52 includes a decoder 82. Redundant shift control unit 52 includes a signal generation circuit 84. The signal generation circuit 84 is provided for each of the bits [0] to [N ⁇ 1] and the redundant bit [Rdn].
  • the decoder 82 reads the redundant bit data Drt held in the redundant bit setting holding unit 74 and decodes the redundant bit data Drt. Thereby, the decoder 82 sets the redundancy target bit (bit [M]) specified by the redundant bit data Drt. Note that the decoding of the redundant bit data Drt in the decoder 82 can be performed using, for example, the table shown in FIG.
  • the function setting signals JS0 and JS1 held in the redundant function setting holding unit 76 are input to each of the signal generation circuits 84.
  • Each of the signal generation circuits 84 generates bit cell selection signals BS0, BS1, BS2 and a latch selection signal LS based on the match signal MC and the function setting signals JS0, JS1.
  • the signal generation circuit 84 outputs the generated bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS to the multiplexers 54, 56 for the corresponding bits. Further, the signal generation circuit 84 outputs the shift signal SFT to the signal generation circuit 84 of the lower bits based on the match signal MC.
  • the lower bit signal generation circuit 84 generates the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS including the shift signal SFT output from the upper bit signal generation circuit 84.
  • FIG. 9 shows the truth values of the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS for the redundant bit data Drt and the function setting data Dlt.
  • the truth value shown in FIG. 9 is applied to each signal generation circuit 84.
  • “1” indicates enable
  • “0” indicates disable
  • “x” indicates arbitrary data.
  • the shift signal SFT is input from the signal generation circuit 84 corresponding to the upper bits.
  • the match signal MC and the shift signal SFT are used as redundancy target setting data for setting the redundancy target bit [M], and the function setting signals JS0 and JS1 are used for function setting.
  • the signal generation circuit 84 of the bit [M] to be redundant sets the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS based on the function setting signals JS0, JS1.
  • the redundant bit [Rdn] is set to the lowest order, and upshifting and downshifting are performed with bits on the lower side of the redundancy target bit [M].
  • the decoder 82 disables the match signal MC of the signal generation circuit 84 of bits other than the bit [M] to be redundant. Further, the shift signal SFT input from the upper signal generation circuit 84 is enabled in the signal generation circuit 84 lower than the redundancy target bit [M]. Thus, the signal generation circuit 84 lower than the redundancy target bit [M] sets the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS based on the function setting signals JS0, JS1.
  • FIG. 10 shows an example of the signal generation circuit 84 according to the present embodiment.
  • the signal generation circuit 84 shown in FIG. 10 is an example of generating the bit cell selection signals BS0, BS1, BS2 and the latch selection signal LS corresponding to the truth table of FIG. In FIG. 10, the signal generation circuit 84 is shown corresponding to the bit [M].
  • the signal generation circuit 84 includes inverters 86A, 86B, 86C, a NAND circuit 88A, and an AND circuit 88B. Inverter 86A inverts match signal MC input from decoder 82 and outputs the inverted signal to NAND circuit 88A.
  • Inverter 86B inverts shift signal SFT input from signal generation circuit 84 of the upper bit [M + 1] and outputs the result to NAND circuit 88A.
  • the AND circuit 88B receives the function setting signal JS0 and the output signal of the NAND circuit 88A.
  • the inverter 86C inverts and outputs the function setting signal JS1.
  • the signal generation circuit 84 outputs the output of the NAND circuit 88A as the shift signal SFT to the signal generation circuit 84 of the lower bit [M ⁇ 1].
  • the signal generation circuit 84 includes a NAND circuit 90A that outputs a latch selection signal LS and an inverter 90B that outputs a bit cell selection signal BS0.
  • the signal generation circuit 84 includes an AND circuit 90C that outputs the bit cell selection signal BS1 and an AND circuit 90D that outputs the bit cell selection signal BS2.
  • the NAND circuit 90A receives the output of the NAND circuit 88A and the function setting signal JS1.
  • the NAND circuit 90A outputs a latch selection signal LS based on the output of the NAND circuit 88A and the function setting signal JS1. That is, the latch selection signal LS is set based on the match signal MC, the shift signal SFT output from the higher-order signal generation circuit 84, and the function setting signal JS1.
  • the inverter 90B inverts the output of the AND circuit 88B and outputs it as the bit cell selection signal BS0. That is, the bit cell selection signal BS0 is set based on the match signal MC, the shift signal SFT output from the higher-order signal generation circuit 84, and the function setting signal JS0.
  • the AND circuit 90C outputs a bit cell selection signal BS1 based on the output of the AND circuit 88B and the output of the inverter 86C. That is, the bit cell selection signal BS1 is set based on the match signal MC, the shift signal SFT output from the higher-order signal generation circuit 84, the function setting signal JS0, and the function setting signal JS1.
  • the bit cell selection signal BS0 and the latch selection signal LS are enabled.
  • the signal generation circuit 84 lower than the redundancy target bit [M] outputs an enabled bit cell selection signal BS1.
  • bit cell shift circuit 48 shown in FIG. 3, the data output from the sense amplifier 42 of the bit [M-1] is selected by the multiplexer 54 of the bit [M], and the latch circuit 46A of the bit [M] is selected. Is input.
  • the bit [M] multiplexer 56 outputs the data of the bit [M] latch circuit 46A as the data [RD] of the bit [M].
  • each of the multiplexers 54 of bits lower than the bit [M ⁇ 1] outputs the data output from the sense amplifier 42 of the lower bits one bit at a time to the corresponding latch circuit 46A.
  • the bit [M] multiplexer 56 outputs the data of the bit [M] latch circuit 46A as read data RD of the bit [M].
  • the read control circuit 26 removes the data of the bit cells 30 of the bits [N ⁇ 1] to [M + 1] and the bits [M ⁇ 1] to [Rdn] except for the bit cell 30 of the bit [M] to be redundant. Output as read data RD of bits [N ⁇ 1] to [0].
  • the decoder 82 enables the match signal MC output to the signal generation circuit 84 corresponding to the bit [M] to be redundant.
  • the signal generation circuit 84 corresponding to the bit higher than the bit [M] has the match signal MC disabled, so that the shift signal SFT becomes 0 (disabled), and the bit cell selection signal BS0 and The latch selection signal LS is enabled.
  • the signal generation circuit 84 corresponding to the redundancy target bit [M] the output of the NAND circuit 88A becomes 1 when the match signal MC is enabled.
  • the shift signal SFT output from the signal generation circuit 84 corresponding to the redundancy target bit [M] is input to each of the signal generation circuits 84 lower than the redundancy target bit [M], thereby latch selection.
  • the signal LS is disabled.
  • each of the signal generation circuits 84 lower than the redundancy target bit [M] outputs an enabled bit cell selection signal BS2.
  • the bit cell shift circuit 48 shown in FIG. 3 the data output from the sense amplifier 42 for the bit [M] is selected by the multiplexer 54 for the bit [M ⁇ 1] and is latched for the bit [M ⁇ 1]. It is input to the circuit 46A.
  • the bit [M] multiplexer 56 outputs the data of the bit [M ⁇ 1] latch circuit 46A as the read data RD of bit [M].
  • each of the multiplexers 54 lower than the bit [M ⁇ 1] inputs the data output from the upper read circuit 40A to the corresponding bit latch circuit 46A. Further, each of the multiplexers 56 lower than the bit [M] outputs the data of the latch circuit 46A lower by 1 bit as the read data RD of the corresponding bit.
  • the read control circuit 26 does not use the latch circuit 46A for the bit [M] to be redundant, but reads the data in the bit cell 30 of the bits [N ⁇ 1] to [0] as the read data RD [N ⁇ 1]. Output as [0].
  • the signal generation circuit 84 for example, any configuration satisfying the truth table shown in FIG. 9 can be applied.
  • the semiconductor memory 10 is subjected to an operation test to determine whether or not there is a defective bit cell 30 in the memory cell array 14.
  • the redundant bit setting holding unit 74 stores the redundant bit data Drt
  • the redundant function setting holding unit 76 stores the function setting data Dlt.
  • the redundant shift control unit 52 controls the bit cell shift circuit 48 and the latch shift circuit 50 based on the redundant bit data Drt stored in the redundant bit setting holding unit 74 and the function setting data Dlt stored in the redundant function setting holding unit 76. Make it work.
  • a test apparatus 92 used for an operation test (memory test) of the semiconductor memory 10 is connected to the semiconductor memory 10 and used.
  • the test apparatus 92 executes a data scan for sequentially reading data from the memory cell array 14 of the semiconductor memory 10.
  • the test apparatus 92 checks whether the scanned data matches the expected value.
  • the test apparatus 92 may write data to the memory cell array 14 of the semiconductor memory 10 and use the written data as an expected value for reading in the next cycle.
  • the test apparatus 92 checks whether or not the defective bit cell 30 is included in the memory cell array 14 by confirming data obtained from the memory cell array 14 by the data scan.
  • a known configuration can be applied to the basic configuration of the test apparatus 92 used for testing the semiconductor memory 10.
  • the test apparatus 92 for the semiconductor memory 10 is connected to the redundant bit setting holding unit 74 and the redundant function setting holding unit 76 of the redundant shift control unit 52.
  • the test apparatus 92 detects a defective bit cell 30 in the memory cell array 14 by a test on the semiconductor memory 10
  • the test apparatus 92 performs a redundancy process.
  • the test apparatus 92 specifies a defective bit, and stores the redundant bit data Drt having the specified bit as a redundancy target in the redundant bit setting holding unit 74. Further, the test apparatus 92 updates the function setting data Dlt stored in the redundant function setting holding unit 76 so as to obtain an appropriate redundant state.
  • the test apparatus 92 can be realized by, for example, the computer 100 shown in FIG.
  • the computer 100 includes a CPU 102, a memory 104, a nonvolatile storage unit 106, a keyboard 108, a mouse 110, a display 112, and an input / output interface 114, which are connected by a bus 116.
  • the test apparatus 92 is connected to the semiconductor memory 10 of the semiconductor integrated circuit 12 to be inspected via the input / output interface 114.
  • the storage unit 106 of the computer 100 can be realized by a storage medium such as an HDD (Hard Disk Drive) or a flash memory.
  • the storage unit 106 stores an inspection program 118 for causing the computer 100 to function as the test apparatus 92.
  • the storage unit 106 stores a redundancy processing program 120 for performing redundancy processing on the semiconductor memory 10.
  • the redundancy processing program 120 includes a bit redundancy process 122 for executing the bit redundancy processing shown in FIG. 9, a bit cell redundancy process 124 for executing bit cell redundancy, and a latch redundancy process 126 for executing latch redundancy.
  • the CPU 102 reads the inspection program 118 from the storage unit 106 and expands it in the memory 104, and sequentially executes the processes included in the inspection program 118. Further, the CPU 102 reads the redundant processing program 120 from the storage unit 106 and expands it in the memory 104, and sequentially executes a plurality of processes included in the redundant processing program 120. At this time, the CPU 102 executes a bit redundancy process 122, a bit cell redundancy process 124, and a latch redundancy process 126.
  • the redundant bit data Drt and the function setting data Dlt are stored in the storage unit 106.
  • the CPU 102 executes the bit redundancy process 122, the bit cell redundancy process 124, and the latch redundancy process 126, the CPU 102 outputs function setting data Dlt corresponding to each function to the redundancy function setting holding unit 76 of the redundancy shift control unit 52. .
  • test apparatus 92 can also be realized by, for example, a semiconductor integrated circuit, more specifically, an ASIC (Application Specific Integrated Circuit) or the like. Further, the function of the test apparatus 92 can be combined with the semiconductor integrated circuit 12 in which the semiconductor memory 10 is provided.
  • ASIC Application Specific Integrated Circuit
  • the test for the semiconductor integrated circuit 12 including the semiconductor memory 10 is a test such as a memory test for the semiconductor memory 10 separately from a test for a logic circuit other than the semiconductor memory 10.
  • the redundant bit [Rdn] is set, and when a defective bit cell 30 is detected in the memory cell array 14, the bit including the defective bit cell 30 is changed, Redundant bit [Rdn] is used. As a result, even when a defective bit cell 30 is detected, the semiconductor memory 10 is remedied and determined as a non-defective product.
  • the test apparatus 92 executes an inspection process including a memory test when the semiconductor memory 10 to be inspected is connected.
  • the inspection process is not limited to the following description, and a general configuration for detecting a defective bit cell 30 can be applied.
  • test apparatus 92 In the memory test for the semiconductor memory 10 executed by the test apparatus 92, for example, scan-in for writing data into the memory cell array 14 and scan-out for reading data from the memory cells are performed (data scan). The scan-in to the memory cell array 14 uses preset pattern data. Further, the test apparatus 92 detects the presence or absence of a defective bit cell 30 by comparing the data read by the data scan with the expected value.
  • FIG. 12 shows an outline of a memory test for the semiconductor memory 10.
  • a data write test (scan-in) to the memory cell array 14 of the semiconductor memory 10 is performed.
  • a test for reading data from the memory cell array 14 is performed (scan-out).
  • the test apparatus 92 makes an affirmative determination in step 152 and proceeds to step 154 to test the target semiconductor memory 10 in a memory test. Is determined.
  • each multiplexer 54 of the bit cell shift circuit 48 outputs the data of the bit cell 30 of its corresponding bit to the latch circuit 46A of its corresponding bit.
  • the multiplexer 56 of the latch shift circuit 50 outputs the data read from the latch circuit 46 of its corresponding bit as read data RD at its corresponding bit position.
  • the data M of the bit cell 30 of the bit [M] is temporarily held in the latch circuit 46A of the bit [M] by the multiplexer 54 of the bit [M].
  • the data M held in the latch circuit 46A for bit [M] is output as read data RD for bit [M] by the multiplexer 56 for bit [M].
  • step 152 if the test apparatus 92 makes a negative determination in step 152, the test apparatus 92 proceeds to step 156 and checks whether or not the defect is one bit.
  • the semiconductor memory 10 according to the present embodiment, as an example, one redundant bit [Rdn] is provided for one memory cell array 14, and in step 156, it is confirmed whether or not the defect is a repairable defect. .
  • step 156 if the number of defective bits exceeds one bit, in this embodiment, a negative determination is made in step 156, and the process proceeds to step 158, where the semiconductor memory 10 to be inspected is determined as a defective product.
  • step 158 the semiconductor memory 10 to be inspected is determined as a defective product.
  • step 160 a redundancy setting process for the semiconductor memory 10 to be inspected is executed.
  • data scan-in data write test
  • data scan-out data read test (data scan) including data read test
  • FIG. 13 shows an example of the redundancy setting process according to the present embodiment. This flowchart is executed when a redundancy setting process is instructed, for example, by moving to step 160 in FIG.
  • the test apparatus 92 first sets bit redundancy in the first step 170 in order to execute the bit redundancy process 122.
  • the test apparatus 92 outputs the function setting data Dlt corresponding to the bit redundancy to the redundancy function setting holding unit 76 of the semiconductor memory 10. Further, the test apparatus 92 outputs redundant bit data Drt corresponding to the redundancy target bit [M] to the redundant bit setting holding unit 74 of the semiconductor memory 10.
  • the redundant bit setting holding unit 74 stores the redundant bit data Drt
  • the redundant function setting holding unit 76 stores the function setting data Dlt corresponding to bit redundancy (see FIG. 9). ) Is stored.
  • the test device 92 performs a data scan (data read test) on the memory cell array 14 of the semiconductor memory 10 in the next step 172.
  • data scan data of a preset pattern is written into the memory cell array 14, the data stored in the memory cell array 14 is read, and it is checked whether or not the read data matches an expected value.
  • step 174 the test apparatus 92 proceeds to step 174 and confirms whether or not the read data matches the expected value.
  • the test apparatus 92 makes an affirmative determination in step 174 and proceeds to step 176.
  • step 176 the semiconductor memory 10 to be inspected is determined as a non-defective product, and the redundancy setting process is terminated.
  • the redundancy bit setting holding unit 74 holds the redundant bit data Drt corresponding to the bit redundancy setting
  • the redundant function setting holding unit 76 sets the function setting data Dlt corresponding to the bit redundancy when the redundancy processing ends. Hold.
  • the read control circuit 26 operates so that the multiplexers 54 of the bit cell shift circuit 48 and the multiplexer 56 of the latch shift circuit 50 perform bit redundancy based on the redundant bit data Drt and the function setting data Dlt.
  • the latch selection signal LS for the multiplexer 56 corresponding to the bit [M] to be redundant and each bit lower than the bit [M] to be redundant Is disabled.
  • each multiplexer 56 from bit [M-1] to bit [0] upshifts data.
  • the data of the bit cells 30 of the bits [M ⁇ 1] to [0] are respectively transferred to the bits [M ⁇ 1] to [0] by the multiplexers 54 of the bits [M ⁇ 1] to [0] of the bit cell shift circuit 48. It is stored in the latch circuit 46A. Further, the data of the bit cell 30R of the redundant bit [Rdn] is stored in the latch circuit 46R of the redundant bit [Rdn] by the multiplexer 54R of the redundant bit [Rdn] of the bit cell shift circuit 48.
  • the data of the latch circuits 46A of the bits [M ⁇ 1] to [0] are read from the read data of the bits [M] to [1] by the multiplexer 56 of the bits [M] to [1] of the latch shift circuit 50, respectively. Output as RD.
  • the data of the latch circuit 46R of the redundant bit [Rdn] is output as read data RD of the bit [0] by the multiplexer 56 of the bit [0] of the latch shift circuit 50.
  • the write control circuit 24 sets the bits [M ⁇ 1] to [Rdn] of the memory cell array 14 to the bit cells 30 and 30R and the bits [M] to [0]. Store each of the corresponding data. At this time, the semiconductor memory 10 outputs the data corresponding to the bits [M] to [0] as the read data RD without using the bit cell 30 and the latch circuit 46A of the bit [M] indicated by hatching in FIG. 15A. Can do. Therefore, the semiconductor memory 10 functions as an N-bit semiconductor memory device even if at least one of the bit cell 30 of the bit [M] and the latch circuit 46A is defective.
  • FIG. 15B shows the read control circuit 210 of the semiconductor memory 200.
  • the semiconductor memory 200 can output the read data RD corresponding to the bits [M] to [0] without using the bit cell 202 and the latch circuit 214 of the bit [M] indicated by hatching in FIG. 15B.
  • step 174 when the test apparatus 92 makes a negative determination in step 174, the test apparatus 92 ends the bit redundancy process 122 and executes the bit cell redundancy process 124.
  • step 178 the test apparatus 92 outputs the function setting data Dlt corresponding to bit cell redundancy to the redundant function setting holding unit 76 of the semiconductor memory 10.
  • the function setting data Dlt corresponding to the bit cell redundancy is stored in the redundancy function setting holding unit 76, and the read control circuit 26 is set to operate with the bit cell redundancy.
  • the redundant bit setting holding unit 74 of the semiconductor memory 10 holds redundant bit data Drt corresponding to the bit [M] to be redundant.
  • the test apparatus 92 performs a data read test (data scan) from the memory cell array 14 of the semiconductor memory 10 in the next step 180, and checks in step 182 whether the read data matches the expected value. Steps 180 and 182 perform the processing of steps 172 and 174 described above.
  • the read control circuit 26 when the read control circuit 26 operates with bit cell redundancy and the defect of the memory cell array 14 is eliminated, the read data matches the expected value.
  • the test apparatus 92 makes an affirmative determination in step 182 and proceeds to step 176.
  • the semiconductor memory 10 is held by the redundant bit data Drt and the function setting data Dlt so that the multiplexers 54 of the bit cell shift circuit 48 and the multiplexer 56 of the latch shift circuit 50 operate with bit cell redundancy.
  • the read control circuit 26 provided in the semiconductor memory 10 enables the bit cell selection signal BS1 corresponding to each bit lower than the bit [M] and the bit [M] to be redundant by being set to bit cell redundancy. As a result, as shown in FIG. 16A, in the read control circuit 26, each of the multiplexers 54 and 54R from bit [M ⁇ 1] to bit [Rdn] up-shifts data.
  • the read control circuit 26 uses the multiplexers 54 of the bits [M] to [1] of the bit cell shift circuit 48 to convert the data of the bits [M ⁇ 1] to [0] into the bits [M] to [1]. Are held in the latch circuit 46A.
  • the data of the bit cell 30R of the redundant bit [Rdn] is stored in the latch circuit 46A of the bit [0] by the multiplexer 54 of the bit [0].
  • the latch selection signal LS for the multiplexer 56 of the latch shift circuit 50 is enabled.
  • the multiplexer 56 outputs the data of the latch circuit 46A to which the multiplexer 56 corresponds as read data RD of the bit to which the multiplexer 56 corresponds.
  • the read control circuit 26 converts the data M into the latch circuit of the bit [M] by the multiplexer 54 of the bit [M]. 46A. Further, the read control circuit 26 outputs the data M held in the latch circuit 46A of the bit [M] as the read data RD of the bit [M] by the multiplexer 56 of the bit [M].
  • the read control circuit 26 sets the bit cell redundancy so that the N bits of read data RD from the bits [N ⁇ 1] to [0] can be read without using the bit cell 30 of the bit [M]. Can be output.
  • the read control circuit 26 uses the latch circuit 46A for the bit [M], but does not use the latch circuit 46R for the redundant bit [Rdn].
  • the read control circuit 26 stores the semiconductor memory 10 in the N-bit semiconductor memory not only when the bit cell 30 of the bit [M] is defective but also when the latch circuit 46R of the redundant bit [Rdn] is defective. To function as a device.
  • the read control circuit 210 of the semiconductor memory 200 can maintain the function of the N-bit semiconductor memory device even if the bit cell 202 of the bit [M] is defective. However, if the latch circuit 214R for the redundant bit [Rdn] is defective, the read control circuit 210 does not output the read data RD corresponding to the bit [0], and is determined as a defective product.
  • the read control circuit 26 of the semiconductor memory 10 outputs the read data RD without using the latch circuit 46R of the redundant bit [Rdn] by being set to bit cell redundancy. To do. Therefore, the read control circuit 26 causes the semiconductor memory 10 to function as an N-bit semiconductor memory device even if a failure occurs in the latch circuit 46R of the redundant bit [Rdn], and the semiconductor memory 10 and the semiconductor provided with the semiconductor memory 10 are provided.
  • the integrated circuit 12 is determined as a non-defective product.
  • the test apparatus 92 makes a negative determination in step 182, ends the bit cell redundancy process 124, and executes the latch redundancy process 126.
  • the test apparatus 92 outputs the function setting data Dlt corresponding to the latch redundancy to the redundancy function setting holding unit 76 of the semiconductor memory array 10.
  • the test apparatus 92 sets the read control circuit 26 of the semiconductor memory 10 to operate with latch redundancy.
  • the redundant bit setting holding unit 74 of the semiconductor memory 10 holds redundant bit data Drt corresponding to the bit [M] to be redundant.
  • the test device 92 performs a data read test from the memory cell array 14 of the semiconductor memory 10 by performing a data scan in the next step 186, and confirms in step 188 whether or not the read data matches the expected value. To do. Steps 186 and 188 perform the processing of steps 172 and 174 described above.
  • the read control circuit 26 when the read control circuit 26 operates by latch redundancy and the defect of the memory cell array 14 is eliminated, the read data matches the expected value.
  • the test apparatus 92 makes an affirmative determination in step 188 and proceeds to step 176.
  • the read control circuit 26 holds the redundant bit data Drt and the function setting data Dlt corresponding to the latch redundancy, and holds the read control circuit 26 so as to operate with the latch redundancy.
  • the read control circuit 26 enables the bit cell selection signal BS2 corresponding to each bit lower than the bit [M] and the bit [M] to be redundant by setting the latch redundancy.
  • the read control circuit 26 disables the latch selection signal LS corresponding to each bit lower than the bit [M] and the bit [M] to be redundant by setting the latch redundancy.
  • the read control circuit 26 is set to latch redundancy, whereby each multiplexer 54 from bit [M] to bit [0] downshifts the data.
  • the data of the bit cells 30 of the bits [M] to [0] are transferred to the bits [M ⁇ 1] to [Rdn] by the multiplexers 54 of the bits [M ⁇ 1] to [0] of the bit cell shift circuit 48, respectively. They are stored in the latch circuits 46A and 46R, respectively.
  • the read control circuit 26 is set to latch redundancy, so that the multiplexer 56 of the latch shift circuit 50 corresponding to the bits [M] to [0] upshifts the data.
  • the data of the latch circuits 46A and 46R of the bits [M-1] to [Rdn] are output as the read data RD of the bits [M] to [0].
  • the read control circuit 26 outputs the data stored in the bit cells 30 of bits [N ⁇ 1] to [0] as read data RD of bits [N ⁇ 1] to [0]. At this time, the read control circuit 26 outputs the N-bit read data RD without using the bit [M] latch circuit 46A. Accordingly, the read control circuit 26 can cause the semiconductor memory 10 to function as an N-bit semiconductor memory device even if a failure occurs in the latch circuit 46A for the bit [M].
  • the read control circuit 210 of the semiconductor memory 200 can maintain the function of the N-bit semiconductor memory device even if the latch circuit 214 of the bit [M] is defective. However, when a defect occurs in the bit cell 202R of the redundant bit [Rdn], the read control circuit 210 does not output the read data RD corresponding to the bit [0], and can retain the function of the N-bit semiconductor memory device. become unable.
  • the read control circuit 26 uses the latch circuit 46R of the redundant bit [Rdn] by setting the latch redundancy, but uses the bit cell 30R of the redundant bit [Rdn]. do not do. Accordingly, the read control circuit 26 causes the semiconductor memory 10 to function as an N-bit semiconductor memory device even if a defect occurs in the bit cell 30 of the redundant bit [Rdn] in addition to the latch circuit 46A of the bit [M]. be able to.
  • the read control circuit 26 includes the bit cell shift circuit 48 and the latch shift circuit 50, and can up-shift and down-shift data read from the bit cell 30 and up-shift data output from the latch circuit 46. it can. Therefore, even when at least one of the bit cell 30 and the latch circuit 46A is defective, the read control circuit 26 rescues the semiconductor memory 10 and the semiconductor integrated circuit 12 provided with the semiconductor memory 10 to be good products. Can do.
  • the read control circuit 26 determines that the semiconductor memory 10 and the semiconductor integrated circuit 12 provided with the semiconductor memory 10 are good products even if the latch circuit 46R corresponding to the redundant bit [Rdn] is defective. Can be rescued. Further, the read control circuit 26 reliably confirms the semiconductor memory 10 and the semiconductor integrated circuit 12 provided with the semiconductor memory 10 even when the latch circuit 46A and the bit cell 30R of the redundant bit [Rdn] are defective. Can be rescued.
  • the semiconductor memory 10 and the semiconductor integrated circuit 12 provided with the semiconductor memory 10 are provided with the read control circuit 26, so that the yield in manufacturing can be improved.
  • the read control circuit 26 can deal with the defect of the bit line 34 of the memory cell array 14 and the defect of the read circuit 40A of the read unit 40 as the defect of the bit cell 30 of the corresponding bit.
  • the bit cell shift circuit 48 includes a multiplexer that shifts data up to two stages on the upper side and the lower side, and the latch shift circuit 50 shifts data up to two stages on the upper side. What is necessary is just to provide the multiplexer which performs.
  • the redundant bit [Rdn] may be provided on the higher side than the most significant bit [N ⁇ 1].
  • the latch shift circuit 50 may include a multiplexer that shifts data on the lower side.
  • the redundant bit [Rdn] can be in any position and in any number.
  • the first selection unit and the second selection unit only need to be able to set the data shift direction and the number of shiftable stages according to the position and number of redundant bits [Rdn].

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Abstract

　半導体メモリを含む半導体集積回路の歩留まりの向上を図る。　半導体メモリ（１０）の読出し制御回路（２６）は、メモリセルアレイ（１４）の各ビットセル（３０）のデータをラッチ回路（４６Ａ）に保持し、ラッチ回路に保持したデータを読出しデータＲＤとして出力する。メモリセルアレイには、冗長ビットのビットセル（３０Ｒ）が設けられ、読出し制御回路は、冗長ビットのラッチ回路（４６Ｒ）、ビットセルシフト回路（４８）、及びラッチシフト回路を含む。ビットセルシフト回路は、ビットセルのデータをシフトしてラッチ回路へ出力し、ラッチシフト回路は、ラッチ回路のデータをシフトして出力する。これにより、読出し制御回路は、所定のビットセル及び所定ラッチ回路を除いて、メモリセルアレイのデータを出力する。

Description

半導体集積回路、半導体記憶装置及び半導体記憶装置の制御方法
　開示する技術は、半導体集積回路、半導体記憶装置及び半導体記憶装置の制御方法に関する。
　半導体記憶装置においては、メモリセルアレイのビットセルなどの構成要素に不良が検出された場合、不良品と判定されてしまい、構成要素の不良が半導体記憶装置、半導体記憶装置が設けられた半導体集積回路の歩留まりを低下させてしまう。
　上記に関連して、半導体記憶装置として、メモリセルアレイのカラム、カラムに対応するセンスアンプ、データラッチ回路などの構成要素を一組とし、冗長用の構成要素の組を設ける提案がなされている。この提案では、半導体記憶装置の通常の構成要素の何れかに不良が検出された場合、冗長用として設けている構成要素の組と置き換えることで、半導体記憶装置の歩留まりの低下を抑えている。
　すなわち、半導体記憶装置では、メモリセルアレイに、冗長用のビットセルが設けられ、何れかのビットセルなどに不良があった場合、不良のビットセルが冗長用のビットセルに置き換えられる。このとき、半導体記憶装置では、冗長用のビットセルに対応して、冗長用のラッチ回路が設けられ、冗長用のビットセルから読み出されたデータが、冗長用のラッチ回路に格納されることが一般的となっている。
特開２０１１－１９８４１４号公報
　しかしながら、半導体記憶装置では、冗長ビットに用いられるビットセル又はラッチ回路の一方が不良であると、不良品と判定されてしまい、歩留まりが低下してしまうという問題を有している。
　開示の技術は、一つの側面として、メモリを含む半導体集積回路の歩留まりの向上を図ることを目的とする。
　開示の技術は、メモリセルアレイが、Ｎビットのビットセル及び冗長ビットのビットセルを有し、ラッチ回路が、前記Ｎビットのビットセル及び冗長ビットのビットセルに対応して設けられ、各ビットセルから読み出されたデータを保持可能となっている。第１の選択部は、読み出されたデータが前記ラッチ回路に保持されるビットセルを前記ラッチ回路毎に選択し、第２の選択部は、保持しているデータをＮビットの出力データとして出力させる前記ラッチ回路を、前記出力データのビット位置毎に選択する。
　選択制御部は、前記ビットセルから読み出されたデータの前記複数のラッチ回路への保持に際し、所定のビットセルを除いたビットセルから読み出されたデータが複数の前記ラッチ回路に保持されるように前記第１の選択部を制御し、前記出力データの出力に際し、所定のラッチ回路を除いたラッチ回路から出力されるように前記第２の選択部を制御する。
　開示の技術は、一つの側面として、冗長ビットに対応するビットセル又はラッチ回路の一方が不良であっても、歩留まりの低下を生じさせることがない、という効果を有する。
本実施形態に係る半導体メモリの要部の機能ブロック図である。 本実施形態に係る読出し制御回路を示すブロック図である。 読出し制御回路の要部のブロック図である。 読出し制御回路に設けたマルチプレクサの真理値を示す図表である。 ビットセルシフト回路のマルチプレクサの一例を示すブロック図である。 ラッチシフト回路のマルチプレクサの一例を示すブロック図である。 冗長シフト制御部の一例を示すブロック図である。 冗長対象ビットに対する冗長ビットデータの一例を示す図表である。 本実施形態に係るラッチ信号及びシフト設定信号に対するビットセル選択信号及びラッチ選択信号を示す図表である。 信号生成回路の一例を示すブロック図である。 試験装置を形成するコンピュータの一例を示すブロック図である。 メモリ試験の一例を示す流れ図である。 冗長設定処理の一例を示す流れ図である。 冗長を行わない場合のデータの流れを示すブロック図である。 ビット冗長に設定された場合のデータの流れを示すブロック図である。 比較例における図１６Ａに対応するデータの流れを示すブロック図である。 ビットセル冗長に設定された場合のデータの流れを示すブロック図である。 比較例における図１７Ａに対応するデータの流れを示すブロック図である。 ラッチ冗長に設定された場合のデータの流れを示すブロック図である。 比較例における図１８Ａに対応するデータの流れを示すブロック図である。 比較例に係る半導体メモリの要部を示すブロック図である。
　以下、図面を参照して開示する技術の実施の形態の一例を詳細に説明する。
　〔比較例〕
　開示する技術の実施の形態の説明に先立ち、図１８を参照しながら比較例を説明する。図１８には、半導体集積回路に形成される半導体記憶装置（以下、半導体メモリ２００という）の要部を示す。半導体メモリ２００は、複数のビットセル２０２がマトリックス状に配列されたＮビットのメモリセルアレイ２０４を備える。メモリセルアレイ２０４は、複数のワード線２０６及びビット線２０８が格子状に形成され、ワード線２０６とビット線２０８の交点の各々にビットセル２０２が形成されている。
　半導体メモリ２００は、ビットセル２０２に保持されたデータを読み出す読出し制御回路２１０を備える。読出し制御回路２１０は、読出し回路２１２を含む。読出し回路２１２は、メモリセルアレイ２０４の各ビットに対して設けられている。読出し回路２１２の各々は、例えば、ビット線２０８に接続されたセンスアンプを含み、ビット線２０８上のデータを増幅して出力する。また、読出し制御回路２１０は、ラッチ回路２１４を備える。ラッチ回路２１４は、読出し回路２１２のそれぞれに対応して設けられ、ラッチ回路２１４の各々は、読出し回路２１２から出力されたデータを保持する。読出し制御回路２１０は、ラッチ回路２１４によりＮビットのデータを保持する。
　一方、半導体メモリ２００は、製造過程においてメモリセルアレイ２０４のビットセル２０２に不良が生じてしまう場合がある。半導体メモリ２００は、メモリセルアレイ２０４の何れかのビットセル２０２が不良となっていると、不良品として除かれてしまう。従って、メモリセルアレイ２０４のビットセル２０２の不良は、半導体メモリ２００の歩留まりを低下させる。
　ここから、半導体メモリ２００には、冗長用のビット（以下、冗長ビット２１６とする）が設けられている。冗長ビット２１６には、メモリセルアレイ２０４に設けられた複数のビットセル２０２Ｒ、読出し回路２１２Ｒ、及び冗長用のラッチ回路２１４Ｒが含まれる。また、読出し制御回路２１０は、シフト回路２１８及びシフト回路２１８を制御するシフト制御回路２２０を含む。
　半導体メモリ２００は、メモリセルアレイ２０４の何れかのビットのビットセル２０２が不良であった場合、不良のビットセル２０２に替えて冗長ビットセル２０２Ｒを用いる。このとき、半導体メモリ２００は、例えば、冗長ビット２１６を最下位のビットとして用いることで、不良のビットを除いた状態でＮビットのデータを保持する。
　また、読出し制御回路２１０は、不良なビットに対応するラッチ回路２１４に替えて冗長用のラッチ回路２１４Ｒを用い、メモリセルアレイ２０４から読み出したＮビットのデータを保持する。シフト回路２１８は、ラッチ回路２１４、２１４Ｒのデータをシフトして出力する。シフト制御回路２２０は、ラッチ回路２１４Ｒが保持するデータが最下位のビットに対応するようにシフト回路２１８を制御する。シフト制御回路２２０が、シフト回路２１８により各ラッチ回路２１４、２１４Ｒのデータをシフトすることで、Ｎビットの読出しデータＲＤを出力する。これにより、半導体メモリ２００は、メモリセルアレイ２０４の何れかのビットのビットセル２０２が不良となっていても、Ｎビットの半導体記憶装置として機能する。
　しかし、半導体メモリ２００では、冗長ビット２１６のビットセル２０２Ｒや、ラッチ回路２１４Ｒに不良が生じることがある。このときに、Ｎビットのいずれかのビットに対応するビットセル２０２又はラッチ回路２１４に不良が生じていると、その半導体メモリ２００は、不良品として判定されてしまう。従って、半導体メモリ２００は、冗長ビット２１６を設けているにも関わらず救済されることがなく、歩留まりの低下を生じさせる。
　〔実施形態〕
　次に開示の技術における実施形態を説明する。図１には、本実施形態に係る半導体記憶装置（以下、半導体メモリ１０とする）の要部を示す。この半導体メモリ１０は、半導体集積回路（ＩＣ：Integrated　Circuit）１２に設けられる。半導体メモリ１０は、半導体記憶装置の一例として機能し、半導体集積回路１２は、半導体集積回路の一例として機能する。
　半導体メモリ１０が設けられる半導体集積回路１２としては、ＬＳＩ（Large-Scale Integrated　Circuit：大規模集積回路）、ＶＬＳＩ（Very　Large-Scale Integration：超大規模集積回路）等が用いられる。また、半導体集積回路１２は、データの記憶に用いられる所謂メモリＩＣ（memory　ＩＣ）であっても良く、また、ロジック回路、アナログ回路などを用い多種の機能を１チップに集積したシステムＬＳＩ等であっても良い。さらに、半導体メモリ１０は、ＤＲＡＭ（Dynamic　Random－Access　Memory）であっても良く、ＳＲＡＭ（Static　Random－Access　Memory）であっても良い。
　半導体メモリ１０は、メモリセルアレイ（memory　cell　array）１４を含む。また、半導体メモリ１０は、周辺回路としてメモリ制御回路１６、列（column）デコード回路１８、行（row）デコード回路２０、及び入出力インターフェイス回路２２を含む。入出力インターフェイス回路２２は、書込み制御回路２４及び読出し制御回路２６を含む。
　メモリセルアレイ１４は、複数のビットセル（bit　cell）３０がマトリックス状に配列されて形成されている。メモリセルアレイ１４は、本実施形態においてメモリセルアレイの一例として機能し、ビットセル３０は、本実施形態においてビットセルの一例として機能する。
　メモリセルアレイ１４は、複数のワード線３２及びビット線３４が格子状に配列されている。ビットセル３０は、ワード線３２とビット線３４との交点に形成され、ワード線３２及びビット線３４に接続されている。これにより、メモリセルアレイ１４は、一つのカラム（column）２８が、複数のビット線３４に接続される複数のビットセル３０により形成されている。また、メモリセルアレイ１４は、各ビットセル３０が、ワード線３２とビット線３４との組合せにより特定される。
　列デコード回路１８、行デコード回路２０、及び入出力インターフェイス回路２２の書込み制御回路２４、読出し制御回路２６の各々は、メモリ制御回路１６に接続されている。また、行デコード回路２０には、メモリセルアレイ１４の各ワード線３２が接続されている。列デコード回路１８には、入出力インターフェイス回路２２の書込み制御回路２４及び読出し制御回路２６が接続されている。さらに、入出力インターフェイス回路２２は、メモリセルアレイ１４と入出力用のデータバス３６との間に配置されている。入出力インターフェイス回路２２の書込み制御回路２４及び読出し制御回路２６の各々には、メモリセルアレイ１４の各ビット線３４、及びデータバス３６接続されている。
　メモリ制御回路１６には、メモリセルアレイ１４のビットセル３０を特定する信号としてアドレス信号Ｄaddが入力される。また、メモリ制御回路１６には、コマンド信号として書込み信号ＷＥ、読出し信号ＲＥが入力される。メモリ制御回路１６は、アドレス信号Ｄaddに応じた列アドレス信号Ｃaddを列デコード回路１８へ出力し、アドレス信号Ｄaddに応じた行アドレス信号Ｒaddを行デコード回路２０へ出力する。
　行デコード回路２０は、メモリ制御回路１６から入力される行アドレス信号Ｒaddをデコードすることでワード線３２を特定し、特定したワード線３２に所定の電圧を付与する。また、列デコード回路１８は、メモリ制御回路１６から入力される列アドレス信号Ｃaddをデコードすることでアクセスすべきビット線３４を特定し、特定したビット線３４を指定する信号を書込み制御回路２４、読出し制御回路２６へ出力する。
　メモリ制御回路１６は、書込み信号ＷＥが入力されることで、書込み制御回路２４を動作させ、読出し信号ＲＥが入力されることで、読出し制御回路２６を動作させる。書込み制御回路２４は、書込み信号ＷＥに基づいて動作されることにより、列アドレス信号Ｃaddにより特定されたビット線３４をデータバス３６に接続する。また、読出し制御回路２６は、読出し信号ＲＥに基づいて動作されることにより、列アドレス信号Ｃaddにより特定されたビット線３４をデータバス３６に接続する。
　これにより、半導体メモリ１０では、データバス３６を介して入力されるデータのメモリセルアレイ１４への書込み、及びメモリセルアレイ１４に格納されているデータのデータバス３６への出力が行われる。
　なお、メモリ制御回路１６は、所定のクロック信号に同期して動作し、アドレス信号Ｄadd、書込み信号ＷＥ、読出し信号ＲＥに基づいてデータの書込み及び読出し制御を行う。また、このような半導体メモリ１０の動作は、公知の一般的構成を適用することができる。また、以下では、主に、メモリセルアレイ１４からのデータの読出しを説明する。
　図２には、読出し制御回路２６の要部を示す。読出し制御回路２６は、読出し部４０を備える。読出し部４０は、メモリセルアレイ１４に格納されているデータの読出しが指示されることにより、列デコード回路１８により特定されたビット線３４上のデータを読み出す。このとき、行アドレス信号Ｒaddに基づいたワード線３２が特定されていることにより、読出し部４０は、アドレス信号Ｄaddに応じたメモリセルアレイ１４のビットセル３０のデータを読み出す。
　図３に示すように、読出し部４０は、複数の読出し回路４０Ａを含む。読出し回路４０Ａは、本実施形態において読出し回路の一例として機能する。読出し回路４０Ａの各々は、センスアンプ４２及びマルチプレクサ４４（multiplexer）を含む。マルチプレクサ４４としては、トランスミッションゲートなどが用いられ、センスアンプ４２は、マルチプレクサ４４を介して複数のビット線３４に接続されている。
　すなわち、半導体メモリ１０は、出力データがＮビット（Ｎは、正の整数）であり、また、１ビットに接続されるビット線３４がＫ本（Ｋは、正の整数）の場合、メモリセルアレイ１４にＮ×Ｋ本のビット線３４が設けられる。また、半導体メモリ１０は、読出し部４０に、各々がセンスアンプ４２及びマルチプレクサ４４を含むＮ個の読出し回路４０Ａが設けられる。なお、以下では、Ｎビット（例えば、６４ビット）のメモリセルアレイ１４を例に説明する。また、以下では、最上位のビットを指す場合、ビット［Ｎ－１］とし、最下位のビットを指す場合、ビット［０］とし、任意のビットを指す場合、ビット［Ｍ］（但し、（Ｎ－１）≧Ｍ≧０）と表記する。また、ビット［Ｍ］は、Ｍビット目のビット位置を示す。
　読出し部４０では、列デコード回路１８から入力される信号に基づく列アドレス信号Ｃaddによりマルチプレクサ４４が制御され、接続された複数のビット線３４の中で列アドレス信号Ｃaddにより特定されたビット線３４がセンスアンプ４２に接続される。これにより、読出し回路４０Ａは、センスアンプ４２にビット線３４上のデータが入力され、センスアンプ４２が入力されたデータを増幅して出力する。
　図２に示すように、読出し制御回路２６は、ラッチ部４６を備える。図３に示すように、ラッチ部４６は、Ｎビットのメモリセルアレイ１４に対応して、Ｎ個のラッチ（latch）回路４６Ａを含む。ラッチ回路４６Ａは、本実施形態においてラッチ回路の一例として機能する。ラッチ回路４６Ａの各々は、読出し回路４０Ａの各々に対応して設けられ、センスアンプ４２により増幅されて読出し回路４０Ａから出力されたデータが入力される。ラッチ回路４６Ａの各々は、入力されたデータを保持する。また、ラッチ回路４６Ａは、所定のタイミングで、保持しているデータをデータバス３６へ出力する。これにより、半導体メモリ１０は、アドレス信号Ｄaddによりビット線３４の各々が指定されることにより、メモリセルアレイ１４のビットセル３０に格納されていたＮビットのデータを読出しデータＲＤとしてデータバス３６へ出力する。
　ところで、半導体集積回路１２の製造過程において、半導体メモリ１０には、メモリセルアレイ１４のビットセル３０の何れかに不良が生じることがある。半導体メモリ１０は、例えば、メモリセルアレイ１４のビットセル３０の何れかに不良が生じていると、当該ビットセル３０へのデータの書込み及び当該ビットセル３０からのデータの読出しが不能となる。
　ここで、図２及び図３に示すように、半導体メモリ１０には、冗長用とするビットセル３０が設けられている（以下、他のビットセル３０と区別する場合、ビットセル３０Ｒとする）。ビットセル３０Ｒは、本実施形態において冗長用のビットセルの一例として機能する。半導体メモリ１０には、ビットセル３０Ｒ用のビット線３４（以下、他のビット線３４と区別する場合、ビット線３４Ｒという）が設けられている。メモリセルアレイ１４には、ビット線３４Ｒ上で、各ワード線３２との交点に、ビットセル３０Ｒが形成されている。
　これにより、メモリセルアレイ１４には、ビットセル３０Ｒによるカラム２８Ｒが形成されている。本実施の形態では、一例として、最下位のビット[０]よりも下位側に、１ビット分の冗長ビット[Ｒｄｎ]を設定し、冗長ビット［Ｒｄｎ］を用いてカラム冗長を行う。なお、冗長ビット[Ｒｄｎ]を設ける位置は、ビット［０］の下位側に限らず、最上位のビット[Ｎ－１]よりも上位側に設定してもよく、ビット[０]からビット[Ｎ－１]の間に、冗長ビット[Ｒｄｎ]を設定しても良い。また、冗長ビット［Ｒｄｎ］は、１ビット分に限らず、複数ビット分を設けても良い。
　図３に示すように、読出し制御回路２６は、冗長ビット［Ｒｄｎ］のビットセル３０Ｒに対応して、読出し部４０が読出し回路４０Ｒを含む。読出し回路４０Ｒは、冗長ビット［Ｒｄｎ］のビットセル３０Ｒに対応し、センスアンプ４２Ｒ及びマルチプレクサ４４Ｒを含む。また、ラッチ部４６は、読出し回路４０Ｒに対応し、冗長用のラッチ回路４６Ｒを含む。
　一方、図２及び図３に示すように、読出し制御回路２６には、読出し部４０とラッチ部４６との間にビットセルシフト回路４８が設けられている。また、読出し制御回路２６には、ラッチ部４６のデータバス３６側（出力側）に、ラッチシフト回路５０が設けられている。ビットセルシフト回路４８は、本実施形態において第１の選択部の一例として機能し、ラッチシフト回路５０は、本実施形態において第２の選択部の一例として機能する。
　図２に示すように、読出し制御回路２６は、ビットセルシフト回路４８及びラッチシフト回路５０を制御する冗長シフト制御部５２を含む。冗長シフト制御部５２は、本実施形態において選択制御部の一例として機能する。
　図３に示すように、ビットセルシフト回路４８は、読出し部４０の読出し回路４０Ａの各々及び読出し回路４０Ｒに対応して、マルチプレクサ（multiplexer）５４を備える。マルチプレクサ５４は、本実施形態において第１のマルチプレクサの一例として機能する。マルチプレクサ５４の各々は、３入力－１出力となっており、３系統の信号が入力され、入力された３系統の信号から選択された１系統の信号を出力する。すなわち、ビット［Ｍ］のマルチプレクサ５４には、ビット［Ｍ］の読出し回路４０Ａから出力されたデータが入力される。また、ビット［Ｍ］のマルチプレクサ５４には、下位側のビット［Ｍ－１]の読出し回路４０Ａから出力されるデータ、及び上位側のビット[Ｍ＋１]の読出し回路４０Ａから出力されるデータが入力される。
　なお、ビットセルシフト回路４８は、マルチプレクサ５４として、ビット[０]よりも下位側に配置している冗長ビット[Ｒｄｎ]に対応するマルチプレクサ５４Ｒを含む。本実施形態において、冗長ビット［Ｒｄｎ］より下位側にビットが設定されていない。このため、マルチプレクサ５４Ｒには、冗長ビット[Ｒｄｎ]の読出し回路４０Ｒから出力されるデータ及びビット[０]の読出し回路４０Ａから出力されるデータが入力される。また、ビットセルシフト回路４８は、最上位のビット[Ｎ－１]に対応するマルチプレクサ５４に、ビット[Ｎ－１]に対応する読出し回路４０Ａから出力されるデータ、及びビット[Ｎ－２]に対応する読出し回路４０Ａから出力されるデータが入力される。
　これにより、ビット［Ｍ］に対応するマルチプレクサ５４は、ビット［Ｍ＋１］、［Ｍ]、[Ｍ－１]の何れかの読出し回路４０Ａから出力されるデータを、ビット[Ｍ]に対応するラッチ回路４６Ａへ出力する。すなわち、ビットセルシフト回路４８は、ビット[Ｎ－２]以下の各ビット及び冗長ビット[Ｒｄｎ]の読出し回路４０Ａ、４０Ｒの出力を、上位側に１ビット分だけシフトしてラッチ回路４６Ａへ出力するアップシフトを行うことができる。また、ビットセルシフト回路４８は、冗長ビット[Ｒｄｎ]を除く各ビット[Ｍ]の読出し回路４０Ａの出力を、下位側に１ビット分だけシフトしたラッチ回路４６Ａ（又はラッチ回路４６Ｒ）へ出力するダウンシフトを行うことができる。
　図２に示すように、冗長シフト制御部５２は、ビットセルシフト回路４８の各マルチプレクサ５４にビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２を出力する。ビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２は、本実施形態において第１のマルチプレクサに対する制御信号の一例として機能する。本実施形態では、ビットセル選択信号ＢＳ０が、ノーマルに対応し、ビットセル選択信号ＢＳ１がアップシフト、ビットセル選択信号ＢＳ２がダウンシフトに対応している。なお、ノーマルとは、ビット［Ｍ］に対応する読出し回路４０Ａの出力を、ビット［Ｍ］に対応するラッチ回路４６Ａへ出力する通常状態を示す。
　ビット[Ｍ]のマルチプレクサ５４は、ビットセル選択信号ＢＳ０がイネーブル（enable）となることで、ビット[Ｍ]の読出し回路４０Ａが出力するデータを選択する。また、ビット[Ｍ]のマルチプレクサ５４は、ビットセル選択信号ＢＳ１がイネーブルとなることで、ビット[Ｍ－１]の読出し回路４０Ａが出力するデータを選択する。また、ビット[Ｍ]のマルチプレクサ５４は、ビットセル選択信号ＢＳ２がイネーブルとなることで、ビット[Ｍ＋１]の読出し回路４０Ａが出力するデータを選択する。
　図３に示すように、ラッチシフト回路５０は、複数のマルチプレクサ５６を備える。マルチプレクサ５６は、本実施形態において第２のマルチプレクサの一例として機能する。マルチプレクサ５６の数は、読出しデータＲＤのビット数Ｎに対応している。本実施形態では、ラッチ回路４６Ｒを除くラッチ回路４６Ａの各々に対応して設けている。すなわち、読出しデータＲＤの各ビット［Ｍ］に対応してマルチプレクサ５６が設けられている。マルチプレクサ５６の各々は、２入力－１出力となっており、入力された２系統の信号から一方の信号を選択して出力する。
　マルチプレクサ５６には、対応するビットのラッチ回路４６Ａが出力するデータ、及び下位側のラッチ回路４６Ａが出力するデータが入力される。すなわち、ビット［Ｍ］のマルチプレクサ５６には、ビット［Ｍ］のラッチ回路４６Ａから出力されたデータ、及び下位側のビット［Ｍ－１]のラッチ回路４６Ａから出力されたデータが入力される。なお、ビット[０]に対応するマルチプレクサ５６には、ビット［０］のラッチ回路４６Ａから出力されるデータ、及びラッチ回路４６Ｒから出力されるデータが入力される。
　これにより、ラッチシフト回路５０は、冗長ビット［Ｒｄｎ]からビット［Ｎ-２］の各々に対応するラッチ回路４６Ａ、４６Ｒの出力を、上位側にアップシフトして出力することが可能となっている。
　図２に示すように、冗長シフト制御部５２は、ラッチシフト回路５０の各マルチプレクサ５６にラッチ選択信号ＬＳを出力する。ラッチ選択信号ＬＳは、本実施形態において第２のマルチプレクサに対する制御信号の一例として機能する。本実施形態では、ラッチ選択信号ＬＳのイネーブル（例えば、ＬＳ＝１）がノーマルに対応し、ラッチ選択信号ＬＳのディスエーブル（disable、例えば、ＬＳ＝０）がアップシフトに対応している。
　例えば、ビット[Ｍ]のマルチプレクサ５６は、ラッチ選択信号ＬＳがイネーブルとなることで、ビット[Ｍ]のラッチ回路４６Ａが出力するデータを選択する。また、ビット[Ｍ]のマルチプレクサ５６は、ラッチ選択信号ＬＳがディスエーブルとなることで、ビット[Ｍ－１]のラッチ回路４６Ａが出力するデータを選択する。
　半導体メモリ１０は、メモリセルアレイ１４のカラム２８の何れかに、不良のビットセル３０が検出されていると、不良のビットセル３０に替えてビットセル３０Ｒを用いる。このとき、半導体メモリ１０は、例えば、ビット［Ｍ］に含まれるビットセル３０に不良が検出されると、ビット［０］として冗長ビット［Ｒｄｎ］を用い、ビット［Ｍ］～［１］を、ビット［Ｍ－１］～［０］にシフトする。これにより、メモリセルアレイ１４には、通常、ビット［Ｎ－１］～［０］の各ビットセル３０に格納されるデータが、ビット［Ｎ－１］～［Ｍ＋１］、［Ｍ－１］～［０］、［Ｒｄｎ］の各ビットセル３０、３０Ｒに格納される。
　冗長シフト制御部５２は、メモリセルアレイ１４において不良のビットセル３０、又は不良のラッチ回路４６Ａが存在するか否かに基づいて設定されたビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを出力する。
　図４には、ビット［Ｍ］毎のマルチプレクサ５４及びマルチプレクサ５６に適用されるビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳの真理値の一例を示す。なお、図４において「１」はイネーブルを示し、「０」はディスエーブルを示す。また、機能（function）における「通常（no　shift）」は、ノーマルを示し、「ビットセル冗長（bitcell　redundancy）」は、マルチプレクサ５４によるアップシフトを示す。また、「ビット冗長（bit　redundancy）」は、マルチプレクサ５６によるアップシフトを示し、「ラッチ冗長（latch　redundancy）」は、マルチプレクサ５４によるダウンシフト及びマルチプレクサ５６によるアップシフトを示す。
　例えば、ビット［Ｍ］のビットセル３０に不良が検出され、ラッチ回路４６に不良が検出されていない場合がある。この場合、冗長シフト制御部５２は、ビット［Ｎ－１］～［Ｍ＋１］に対応するビットセルシフト回路４８のマルチプレクサ５４に対して、ビットセル選択信号ＢＳ０及びラッチ選択信号ＬＳをイネーブルとする（no　shift）。
　また、冗長シフト制御部５２は、ビット［Ｍ－１］～［０］、［Ｒｄｎ］に対応するビットセルシフト回路４８のマルチプレクサ５４に対して、ビットセル選択信号ＢＳ１をイネーブルとする。さらに、冗長シフト制御部５２は、ビット［Ｍ］～［０］の各マルチプレクサ５６に対して、ラッチ選択信号ＬＳをイネーブルとする（ビットセル冗長）。
　これにより、読出し制御回路２６は、ビット［Ｍ］を除くメモリセルアレイ１４のビット［Ｎ－１］～［Ｍ＋１」、［Ｍ－１］～［０］、及び冗長ビット［Ｒｄｎ］に格納されているデータを、ビット［Ｎ－１］～［０］の読出しデータＲＤとして出力する。
　図５には、本実施形態に係るマルチプレクサ５４の一例を示す。マルチプレクサ５４は、ビットセル選択信号ＢＳ０に対応するスイッチ５８Ａ、ビットセル選択信号ＢＳ１に対応するスイッチ５８Ｂ、及びビットセル選択信号ＢＳ２に対応するスイッチ５８Ｃを含む。スイッチ５８Ａ、５８Ｂ、５８Ｃとしては、例えば、トランスミッションゲートが用いられる。
　スイッチ５８Ａには、インバータ６０Ａを介してビット［Ｍ］のビットセル３０から読み出されたデータ（読出し回路４０Ａから出力されたデータ）が入力される。また、スイッチ５８Ａには、ビットセル選択信号ＢＳ０、及びビットセル選択信号ＢＳ０がインバータ６２Ａにより反転されて入力される。スイッチ５８Ｂには、インバータ６０Ｂを介してビット［Ｍ－１］のビットセル３０から読み出されたデータ（読出し回路４０Ａから出力されるデータ）が入力される。また、スイッチ５８Ｂには、ビットセル選択信号ＢＳ１、及びビットセル選択信号ＢＳ１がインバータ６２Ｂにより反転されて入力される。また、スイッチ５８Ｃには、インバータ６０Ｃを介してビット［Ｍ＋１］のビットセル３０から読み出されたデータ（読出し回路４０Ａから出力されるデータ）が入力される。また、スイッチ５８Ｃには、ビットセル選択信号ＢＳ２、及びビットセル選択信号ＢＳ２がインバータ６２Ｃにより反転されて入力される。
　スイッチ５８Ａは、ビットセル選択信号ＢＳ０がイネーブルとなることにより、ビット［Ｍ］のセンスアンプ４２から入力されたデータを、インバータ６４へ出力する。また、スイッチ５８Ｂは、ビットセル選択信号ＢＳ１がイネーブルとなることにより、ビット［Ｍ－１］のセンスアンプ４２から入力されたデータを、インバータ６４へ出力する。さらに、スイッチ５８Ｃは、ビットセル選択信号ＢＳ２がイネーブルとなることにより、ビット［Ｍ＋１］のセンスアンプ４２から入力されたデータを、インバータ６４へ出力する。
　これにより、マルチプレクサ５４は、ビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２に制御されて、ビット［Ｍ］、ビット［Ｍ－１］、又はビット［Ｍ＋１］の何れかに対応する読出し回路４０Ａの出力するデータが選択される。また、マルチプレクサ５４は、選択されたデータを、ビット［Ｍ］に対応するラッチ回路４６Ａへ出力する。なお、マルチプレクサ５４は、上記構成に限らず、ビット［Ｍ］、ビット［Ｍ－１］、又はビット［Ｍ＋１］の何れかに対応する読出し回路４０Ａの出力するデータを選択して出力する任意の構成を適用することができる。
　図６には、本実施形態に係るマルチプレクサ５６の一例を示す。マルチプレクサ５６は、スイッチ６６Ａ、６６Ｂを含む。スイッチ６６Ａ、６６Ｂとしては、例えば、トランスミッションゲートが用いられる。
　スイッチ６６Ａには、インバータ６８Ａを介してビット［Ｍ］のラッチ回路４６Ａのデータが入力され、スイッチ６６Ｂには、インバータ６８Ｂを介してビット［Ｍ－１］のラッチ回路４６Ａのデータが入力される。また、スイッチ６６Ａには、制御信号としてラッチ選択信号ＬＳ及びラッチ選択信号ＬＳがインバータ７０により反転されて入力される。また、スイッチ６６Ｂには、制御信号としてスイッチ６６Ａと逆相となるように、ラッチ選択信号ＬＳ及びラッチ選択信号ＬＳの反転信号が入力される。
　スイッチ６６Ａは、ラッチ選択信号ＬＳがイネーブルとなることにより、ビット［Ｍ］のラッチ回路４６Ａのデータをインバータ７２へ出力する。スイッチ６６Ｂは、ラッチ選択信号ＬＳがディスエーブルとなることにより、ビット［Ｍ－１］のラッチ回路４６Ａのデータをインバータ７２へ出力する。
　これにより、マルチプレクサ５６は、ラッチ選択信号ＬＳに制御されてビット［Ｍ］又はビット［Ｍ－１］に対応するラッチ回路４６Ａのデータを選択する。マルチプレクサ５６により選択されたラッチ回路４６Ａのデータは、ビット［Ｍ］の読出しデータＲＤとして出力される。なお、マルチプレクサ５６は、上記構成に限らず、ビット［Ｍ］、又はビット［Ｍ－１］の何れかに対応するラッチ回路４６Ａのデータを選択する任意の構成を適用することができる。
　一方、図２及び図７に示すように、読出し制御回路２６は、冗長ビット設定保持部７４及び冗長ファンクション設定保持部７６を含む。冗長ビット設定保持部７４及び冗長ファンクション設定保持部７６は、本実施形態において保持部の一例として機能する。冗長ビット設定保持部７４には、冗長対象とするビット［Ｍ］を特定するデータ（冗長ビットデータＤrtとする）が予め設定されて保持される。また、冗長ファンクション設定保持部７６には、冗長を行う際のファンクションを特定するデータ（以下、ファンクション設定データＤltとする）が予め設定されて保持される。冗長ビットデータＤrtは、本実施形態において、第１の設定データの一例として機能し、ファンクション設定データＤltは、本実施形態において、第２の設定データの一例として機能する。
　冗長シフト制御部５２は、冗長ビットデータＤrt、及びファンクション設定データＤltに基づき、各マルチプレクサ５４に出力するビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２を設定する。また、冗長シフト制御部５２は、冗長ビットデータＤrt、及びファンクション設定データＤltに基づき、各マルチプレクサ５６に出力するラッチ選択信号ＬＳを設定する。
　図７には、本実施形態に係る冗長シフト制御部５２、冗長ビット設定保持部７４、及び冗長ファンクション設定保持部７６の一例を示す。冗長ビット設定保持部７４は、例えば、複数のラッチ回路７８を含む。冗長ビット設定保持部７４は、冗長ビットデータＤrtとして、冗長対象とするビット［Ｍ］を示す２値データ（binary　data）を複数（ｋ－１）のラッチ回路７８により保持する。
　図８には、Ｎが２ｋである場合に、複数のラッチ回路７８に保持される冗長ビットデータＤrtを示す。ビット［０］～ビット［Ｎ－１］は、ｋビットの２値データで表される。冗長ビットデータＤrtは、冗長対象ビットとするビット［Ｍ］に対応するｋビットの２値データ［ｋ－１：０］が用いられる。
　図７に示すように、冗長ファンクション設定保持部７６は、例えば、二つのラッチ回路８０Ａ、８０Ｂを含む。本実施形態では、一例として、ファンクション設定データＤltを、１ビットのファンクション設定信号ＪＳ１及びファンクション設定信号ＪＳ０により形成している。冗長ファンクション設定保持部７６は、ラッチ回路８０Ａにファンクション設定信号ＪＳ１を保持し、ラッチ回路８０Ｂにファンクション設定信号ＪＳ０を保持する。
　冗長シフト制御部５２は、デコーダ８２を含む。また、冗長シフト制御部５２は、信号生成回路８４を含む。信号生成回路８４は、ビット［０］～［Ｎ－１］及び冗長ビット［Ｒｄｎ］の各々に対して設けられている。
　デコーダ８２は、冗長ビット設定保持部７４に保持された冗長ビットデータＤrtを読み込み、冗長ビットデータＤrtをデコードする。これにより、デコーダ８２は、冗長ビットデータＤrtにより特定された冗長対象ビット（ビット［Ｍ］）を設定する。なお、デコーダ８２における冗長ビットデータＤrtのデコードは、例えば、図８に示すテーブルを用いて行うことができる。
　デコーダ８２は、信号生成回路８４の各々にマッチ信号ＭＣを出力する。このとき、デコーダ８２は、冗長対象のビット［Ｍ］に対応する信号生成回路８４に対して出力するマッチ信号ＭＣをイネーブル（ＭＣ＝１）とする。また、信号生成回路８４の各々には、冗長ファンクション設定保持部７６に保持されているファンクション設定信号ＪＳ０、ＪＳ１が入力される。
　信号生成回路８４の各々は、マッチ信号ＭＣ及びファンクション設定信号ＪＳ０、ＪＳ１に基づき、ビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを生成する。信号生成回路８４は、生成したビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを、対応するビットのマルチプレクサ５４、５６に出力する。また、信号生成回路８４は、マッチ信号ＭＣに基づき、下位のビットの信号生成回路８４にシフト信号ＳＦＴを出力する。下位のビットの信号生成回路８４は、上位のビットの信号生成回路８４が出力するシフト信号ＳＦＴを含めて、ビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを生成する。
　図９には、冗長ビットデータＤrt、ファンクション設定データＤltに対するビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳの真理値を示す。図９に示す真理値は、信号生成回路８４ごとに適用される。図９では、「１」がイネーブル、「０」がディスエーブルを示し、「×」は任意のデータを示す。また、シフト信号ＳＦＴは、上位のビットに対応する信号生成回路８４から入力される。
　マッチ信号ＭＣ及びシフト信号ＳＦＴは、冗長対象のビット［Ｍ］を設定する冗長対象設定用のデータとして用いられ、ファンクション設定信号ＪＳ０、ＪＳ１は、ファンクション設定用として用いられる。マッチ信号ＭＣは、冗長対象とするビット［Ｍ］に対応する信号生成回路８４に対して、イネーブル（ＭＣ＝１）となる。これにより、冗長対象とするビット［Ｍ］の信号生成回路８４は、ファンクション設定信号ＪＳ０、ＪＳ１に基づいて、ビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを設定する。また、本実施形態では、冗長ビット［Ｒｄｎ］を最下位に設定しており、冗長対象のビット［Ｍ］より下位側のビットでアップシフト及びダウンシフトを行う。
　ここから、デコーダ８２は、冗長対象のビット［Ｍ］以外のビットの信号生成回路８４のマッチ信号ＭＣをディスエーブルとする。また、冗長対象のビット［Ｍ］より下位の信号生成回路８４には、上位の信号生成回路８４から入力されるシフト信号ＳＦＴがイネーブルとなる。これにより、冗長対象のビット［Ｍ］より下位の信号生成回路８４は、ファンクション設定信号ＪＳ０、ＪＳ１に基づいて、ビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを設定する。
　図１０には、本実施形態に係る信号生成回路８４の一例を示す。図１０に示す信号生成回路８４は、図９の真理値表に対応するビットセル選択信号ＢＳ０、ＢＳ１、ＢＳ２及びラッチ選択信号ＬＳを生成する一例としている。なお、図１０では、信号生成回路８４をビット［Ｍ］に対応させて示している。信号生成回路８４は、インバータ８６Ａ、８６Ｂ、８６Ｃ、及びＮＡＮＤ回路８８Ａ、ＡＮＤ回路８８Ｂを含む。インバータ８６Ａは、デコーダ８２から入力されるマッチ信号ＭＣを反転してＮＡＮＤ回路８８Ａへ出力する。インバータ８６Ｂは、上位のビット［Ｍ＋１］の信号生成回路８４から入力されるシフト信号ＳＦＴを反転してＮＡＮＤ回路８８Ａへ出力する。ＡＮＤ回路８８Ｂには、ファンクション設定信号ＪＳ０及びＮＡＮＤ回路８８Ａの出力信号が入力される。また、インバータ８６Ｃは、ファンクション設定信号ＪＳ１を反転して出力する。信号生成回路８４は、ＮＡＮＤ回路８８Ａの出力を、下位のビット［Ｍ－１］の信号生成回路８４へ、シフト信号ＳＦＴとして出力する。
　信号生成回路８４は、ラッチ選択信号ＬＳを出力するＮＡＮＤ回路９０Ａ、ビットセル選択信号ＢＳ０を出力するインバータ９０Ｂを含む。また、信号生成回路８４は、ビットセル選択信号ＢＳ１を出力するＡＮＤ回路９０Ｃ、及びビットセル選択信号ＢＳ２を出力するＡＮＤ回路９０Ｄを含む。
　ＮＡＮＤ回路９０Ａには、ＮＡＮＤ回路８８Ａの出力及び、ファンクション設定信号ＪＳ１が入力される。ＮＡＮＤ回路９０Ａは、ＮＡＮＤ回路８８Ａの出力及びファンクション設定信号ＪＳ１に基づいて、ラッチ選択信号ＬＳを出力する。すなわち、ラッチ選択信号ＬＳは、マッチ信号ＭＣ、上位の信号生成回路８４が出力するシフト信号ＳＦＴ、及びファンクション設定信号ＪＳ１に基づいて設定される。
　インバータ９０Ｂは、ＡＮＤ回路８８Ｂの出力を反転させて、ビットセル選択信号ＢＳ０として出力する。すなわち、ビットセル選択信号ＢＳ０は、マッチ信号ＭＣ、上位の信号生成回路８４から出力されるシフト信号ＳＦＴ、及びファンクション設定信号ＪＳ０に基づいて設定される。
　ＡＮＤ回路９０Ｃは、ＡＮＤ回路８８Ｂの出力及びインバータ８６Ｃの出力に基づいて、ビットセル選択信号ＢＳ１を出力する。すなわち、ビットセル選択信号ＢＳ１は、マッチ信号ＭＣ、上位の信号生成回路８４から出力されるシフト信号ＳＦＴ、ファンクション設定信号ＪＳ０、及びファンクション設定信号ＪＳ１に基づいて設定される。
　ＡＮＤ回路９０Ｄは、ＡＮＤ回路８８Ｂの出力及びファンクション設定信号ＪＳ１に基づいてビットセル選択信号ＢＳ２を出力する。すなわち、ビットセル選択信号ＢＳ２は、マッチ信号ＭＣ、上位の信号生成回路８４から出力されるシフト信号ＳＦＴ、ファンクション設定信号ＪＳ０、及びファンクション設定信号ＪＳ１に基づいて設定される。なお、図７に示すように、最上位のビット［Ｎ－１］に対応する信号生成回路８４には、上位のビットがないため、シフト信号ＳＦＴとしてディスエーブル（ＳＦＴ＝０）が入力される。また、冗長ビット［Ｒｄｎ］に対応する信号生成回路８４には、マッチ信号ＭＣとしてディスエーブル（ＭＣ＝０）が入力される。
　ここで、例えば、ビット［Ｍ］を対象として冗長シフトを行うように設定され、ファンクション設定信号ＪＳ０がイネーブル（ＪＳ０＝１）、ファンクション設定信号ＪＳ１がディスエーブル（ＪＳ１＝０）となっている場合を説明する。この場合、デコーダ８２は、冗長対象であるビット［Ｍ］に対応する信号生成回路８４へ出力するマッチ信号ＭＣをイネーブル（ＭＣ＝１）とする。これにより、ビット［Ｍ］より上位のビットに対応する信号生成回路８４は、マッチ信号ＭＣが、ディスエーブル（ＭＣ＝０）となっていることから、シフト信号ＳＦＴが０（ディスエーブル）となり、ビットセル選択信号ＢＳ０及びラッチ選択信号ＬＳがイネーブルとなる。
　これに対して、冗長対象のビット［Ｍ］に対応する信号生成回路８４は、マッチ信号ＭＣがイネーブルとなり、上位のビット［Ｍ＋１］のシフト信号ＳＦＴがディスエーブルとなっていることで、ＮＡＮＤ回路８８Ａの出力が１となる。ファンクション設定信号ＪＳ１がディスエーブル（ＪＳ１＝０）であることから、信号生成回路８４は、ＮＡＮＤ回路９０Ａの出力するラッチ選択信号ＬＳが、イネーブル（ＬＳ＝１）となる。また、冗長対象のビット［Ｍ］に対応する信号生成回路８４は、ＮＡＮＤ回路８８Ａの出力が１となり、ファンクション設定信号ＪＳ０がイネーブル（ＪＳ０＝１）、ファンクション設定信号ＪＳ１がディスエーブル（ＪＳ１＝０）となる。これにより、冗長対象のビット［Ｍ］に対応する信号生成回路８４は、ＡＮＤ回路９０Ｃの出力するビットセル選択信号ＢＳ１がイネーブル（ＢＳ１＝１）となる。さらに、冗長対象のビット［Ｍ］より下位の信号生成回路８４には、冗長対象のビット［Ｍ］に対応する信号生成回路８４から出力するシフト信号ＳＦＴが入力されることにより、ラッチ選択信号ＬＳがイネーブル（ＬＳ＝１）となる。また、冗長対象のビット［Ｍ］より下位の信号生成回路８４は、イネーブルのビットセル選択信号ＢＳ１を出力する。
　これにより、図３に示すビットセルシフト回路４８では、ビット［Ｍ-１］のセンスアンプ４２から出力されるデータが、ビット［Ｍ］のマルチプレクサ５４により選択されて、ビット［Ｍ］のラッチ回路４６Ａに入力される。また、ラッチシフト回路５０では、ビット［Ｍ］のマルチプレクサ５６が、ビット［Ｍ］のラッチ回路４６Ａのデータを、ビット［Ｍ］のデータＲＤとして出力する。
　また、ビット［Ｍ－１］より下位のビットのマルチプレクサ５４の各々は、１ビットずつ下位のビットのセンスアンプ４２から出力されるデータを、自身が対応するラッチ回路４６Ａに出力する。また、ラッチシフト回路５０では、ビット［Ｍ］のマルチプレクサ５６が、ビット［Ｍ］のラッチ回路４６Ａのデータを、ビット［Ｍ］の読出しデータＲＤとして出力する。
　従って、読出し制御回路２６は、冗長対象となるビット［Ｍ］のビットセル３０を除き、ビット［Ｎ－１］～［Ｍ＋１］及びビット［Ｍ－１］～［Ｒｄｎ］のビットセル３０のデータを、ビット［Ｎ－１］～［０］の読出しデータＲＤとして出力する。
　次にビットセル３０は正常で、ビット[Ｍ]のラッチ回路４６Ａが故障しているケースについて説明する。その際、ビット［Ｍ］を対象として冗長シフトが行うように設定され、ファンクション設定信号ＪＳ０、ＪＳ１が何れもイネーブル（ＪＳ０＝１、ＪＳ１＝１）となる。この場合、デコーダ８２は、冗長対象であるビット［Ｍ］に対応する信号生成回路８４へ出力するマッチ信号ＭＣをイネーブルとする。これにより、ビット［Ｍ］より上位のビットに対応する信号生成回路８４は、マッチ信号ＭＣが、ディスエーブルとなっていることから、シフト信号ＳＦＴが０(ディスエーブル)となり、ビットセル選択信号ＢＳ０及びラッチ選択信号ＬＳがイネーブルとなる。
　冗長対象のビット［Ｍ］に対応する信号生成回路８４は、マッチ信号ＭＣがイネーブルとなることで、ＮＡＮＤ回路８８Ａの出力が１となる。また、ファンクション設定信号ＪＳ１がイネーブル（ＪＳ１＝１）となっていることから、信号生成回路８４は、ＮＡＮＤ回路９０Ａが出力するラッチ選択信号ＬＳが、ディスエーブル（ＬＳ＝０）となる。冗長対象のビット［Ｍ］に対応する信号生成回路８４は、ＡＮＤ回路８８Ｂの出力が１となり、ファンクション設定信号ＪＳ１がイネーブルであることから、ＡＮＤ回路９０Ｄの出力するビットセル選択信号ＢＳ２がイネーブル（ＢＳ２＝１）となる。さらに、冗長対象のビット［Ｍ］より下位の信号生成回路８４の各々には、冗長対象のビット［Ｍ］に対応する信号生成回路８４から出力するシフト信号ＳＦＴが入力されることにより、ラッチ選択信号ＬＳがディスエーブルとなる。また、冗長対象のビット［Ｍ］より下位の信号生成回路８４の各々は、イネーブルのビットセル選択信号ＢＳ２を出力する。
　これにより、図３に示すビットセルシフト回路４８では、ビット［Ｍ］のセンスアンプ４２から出力されるデータが、ビット［Ｍ－１］のマルチプレクサ５４により選択されて、ビット［Ｍ－１］のラッチ回路４６Ａに入力される。また、ラッチシフト回路５０は、ビット［Ｍ］のマルチプレクサ５６が、ビット［Ｍ－１］のラッチ回路４６Ａのデータを、ビット［Ｍ］の読出しデータＲＤとして出力する。
　また、ビット［Ｍ－１］より下位のマルチプレクサ５４の各々は、上位側の読出し回路４０Ａから出力されるデータを、対応するビットのラッチ回路４６Ａへ入力する。さらに、ビット［Ｍ］より下位のマルチプレクサ５６の各々は、１ビットずつ下位のラッチ回路４６Ａのデータを、対応するビットの読出しデータＲＤとして出力する。
　従って、読出し制御回路２６は、冗長対象とするビット［Ｍ］のラッチ回路４６Ａを用いずに、ビット［Ｎ－１］～［０］のビットセル３０のデータを、読出しデータＲＤ［Ｎ－１］～［０］として出力する。なお、信号生成回路８４としては、例えば、図９に示す真理値表を満たす任意の構成を適用することができる。
　一方、半導体メモリ１０は、半導体集積回路１２の製造過程において、メモリセルアレイ１４に不良のビットセル３０があるか否かの動作試験が行われる。半導体メモリ１０は、動作試験の試験結果に基づいて、冗長ビット設定保持部７４に冗長ビットデータＤrtが格納され、冗長ファンクション設定保持部７６にファンクション設定データＤltが格納される。冗長シフト制御部５２は、冗長ビット設定保持部７４に格納された冗長ビットデータＤrt、及び冗長ファンクション設定保持部７６に格納されたファンクション設定データＤltに基づき、ビットセルシフト回路４８及びラッチシフト回路５０を動作させる。
　図２に示すように、半導体メモリ１０の動作試験（メモリ試験）に用いられる試験装置９２は、半導体メモリ１０に接続されて用いられる。試験装置９２は、例えば、半導体メモリ１０のメモリセルアレイ１４から順にデータの読出しを行うデータスキャンを実行する。試験装置９２は、スキャンしたデータが期待値と一致するか否かを確認する。このとき、試験装置９２は、半導体メモリ１０のメモリセルアレイ１４へデータの書込みを行い、書き込んだデータを次のサイクルの読み出しの期待値として用いても良い。
　試験装置９２は、データスキャンによってメモリセルアレイ１４から得られるデータを確認することで、メモリセルアレイ１４に不良なビットセル３０が含まれるか否かを検査する。なお、半導体メモリ１０に対する試験に用いる試験装置９２の基本的構成は、公知の構成を適用することができる。
　一方、本実施形態に係る半導体メモリ１０に対する試験装置９２は、冗長シフト制御部５２の冗長ビット設定保持部７４及び冗長ファンクション設定保持部７６に接続される。試験装置９２は、半導体メモリ１０に対する試験によりメモリセルアレイ１４に、不良なビットセル３０を検出すると、冗長処理を実行する。試験装置９２は、冗長処理を行うときに、不良なビットを特定し、特定したビットを冗長対象とする冗長ビットデータＤrtを、冗長ビット設定保持部７４に格納する。また、試験装置９２は、適切な冗長状態が得られるように冗長ファンクション設定保持部７６に格納するファンクション設定データＤltを更新する。
　試験装置９２は、例えば、図１１に示すコンピュータ１００で実現することができる。コンピュータ１００は、ＣＰＵ１０２、メモリ１０４、不揮発性の記憶部１０６、キーボード１０８、マウス１１０、ディスプレイ１１２、入出力インターフェイス１１４を備え、これらがバス１１６により接続されている。試験装置９２は、入出力インターフェイス１１４を介して、検査対象とする半導体集積回路１２の半導体メモリ１０と接続される。
　コンピュータ１００の記憶部１０６は、ＨＤＤ（Hard　Disk　Drive）、フラッシュメモリ等の記憶媒体により実現できる。記憶部１０６には、コンピュータ１００を試験装置９２として機能させるための検査プログラム１１８が記憶されている。また、記憶部１０６には、半導体メモリ１０に対する冗長処理を行うための冗長処理プログラム１２０が記憶されている。冗長処理プログラム１２０は、図９に示すビット冗長処理を実行するビット冗長プロセス１２２、ビットセル冗長を実行するビットセル冗長プロセス１２４、及びラッチ冗長を実行するラッチ冗長プロセス１２６を含む。
　ＣＰＵ１０２は、検査プログラム１１８を記憶部１０６から読み出してメモリ１０４に展開し、検査プログラム１１８が有するプロセスを順次実行する。また、ＣＰＵ１０２は、冗長処理プログラム１２０を記憶部１０６から読み出してメモリ１０４に展開し、冗長処理プログラム１２０が有する複数のプロセスを順に実行する。このとき、ＣＰＵ１０２は、ビット冗長プロセス１２２、ビットセル冗長プロセス１２４、及びラッチ冗長プロセス１２６を実行する。
　コンピュータ１００により試験装置９２が実現される場合、記憶部１０６には、冗長ビットデータＤrt及びファンクション設定データＤltが記憶される。ＣＰＵ１０２は、ビット冗長プロセス１２２、ビットセル冗長プロセス１２４、及びラッチ冗長プロセス１２６を実行する際、各々のファンクションに対応するファンクション設定データＤltを、冗長シフト制御部５２の冗長ファンクション設定保持部７６に出力する。
　なお、試験装置９２は、例えば半導体集積回路、より詳しくは、ＡＳＩＣ（Application　Specific　Integrated　Circuit）等で実現することも可能である。また、試験装置９２の機能を、半導体メモリ１０が設けられる半導体集積回路１２に合わせ持たすことも可能である。
　以下に、本実施形態の作用として、半導体メモリ１０に対するメモリ試験及びメモリ試験に基づいた冗長設定処理を説明する。半導体集積回路１２では、製造過程において試験により良否の判定が行われる。半導体メモリ１０を含む半導体集積回路１２に対する試験は、半導体メモリ１０を除くロジック回路などに対する試験と別に、半導体メモリ１０に対するメモリ試験などの試験が行われる。
　また、本実施形態に係る半導体メモリ１０には、冗長ビット［Ｒｄｎ］が設定されており、メモリセルアレイ１４に不良なビットセル３０が検出された場合に、不良なビットセル３０を含むビットに替えて、冗長ビット［Ｒｄｎ］を用いる。これにより、半導体メモリ１０は、不良なビットセル３０が検出された場合でも、救済されて良品と判定されるようにしている。
　試験装置９２は、検査対象とする半導体メモリ１０が接続されることで、メモリ試験を含む検査処理を実行する。なお、検査処理としては、以下に説明に限らず、不良なビットセル３０を検出する一般的構成を適用することができる。
　試験装置９２が実行する半導体メモリ１０に対するメモリ試験は、例えば、メモリセルアレイ１４へデータを書込むスキャンイン、及びメモリセルからデータを読み出すスキャンアウトを行う（データスキャン）。メモリセルアレイ１４へのスキャンインは、予め設定したパターンのデータが用いられる。また、試験装置９２は、データスキャンにより読み出したデータと期待値とを比較することで、不良なビットセル３０の有無を検出する。
　図１２には、半導体メモリ１０に対するメモリ試験の概略を示す。このフローチャートでは、最初のステップ１４８において半導体メモリ１０のメモリセルアレイ１４へのデータの書込み試験（スキャンイン）を行う。また、ステップ１５０では、メモリセルアレイ１４からのデータの読出し試験を行う（スキャンアウト）。次のステップ１５２では、読み出したデータと期待値とが一致するか否かを確認する。ここで、試験装置９２は、メモリセルアレイ１４から読み出したデータと期待値とが一致した場合、ステップ１５２で肯定判定してステップ１５４へ移行し、対象の半導体メモリ１０に対して、メモリ試験において良品と判定する。
　半導体メモリ１０は、メモリ試験において良品と判定された場合、ビットセルシフト回路４８のマルチプレクサ５４及びラッチシフト回路５０のマルチプレクサ５６が、通常状態となる。すなわち、図１４に示すように、ビットセルシフト回路４８の各マルチプレクサ５４は、自身の対応するビットのビットセル３０のデータを、自身の対応するビットのラッチ回路４６Ａへ出力する。また、ラッチシフト回路５０のマルチプレクサ５６は、自身の対応するビットのラッチ回路４６から読み出したデータを、自身の対応するビット位置の読出しデータＲＤとして出力する。
　これにより、ビット［Ｍ］のビットセル３０のデータＭは、ビット［Ｍ］のマルチプレクサ５４により、ビット［Ｍ］のラッチ回路４６Ａに一時的に保持される。また、ビット［Ｍ］のラッチ回路４６Ａに保持されたデータＭは、ビット［Ｍ］のマルチプレクサ５６により、ビット［Ｍ］の読出しデータＲＤとして出力される。
　一方、図１２において、試験装置９２は、ステップ１５２で否定判定すると、ステップ１５６へ移行し、不良が１ビットか否かを確認する。本実施形態に係る半導体メモリ１０では、一例として一つのメモリセルアレイ１４に対して１ビット分の冗長ビット［Ｒｄｎ］を設けており、ステップ１５６では、救済可能な不良であるか否かを確認する。
　ここで、不良なビットが１ビットを超えている場合、本実施形態では、ステップ１５６で否定判定して、ステップ１５８へ移行し、検査対象の半導体メモリ１０を不良品とする。なお、複数の冗長ビット［Ｒｄｎ］が形成されている場合、不良なビットが冗長ビット［Ｒｄｎ］の数以下が否かを確認すれば良い。
　これに対して、不良なビットが１ビットであると、試験装置９２は、ステップ１５６で肯定判定して、ステップ１６０へ移行する。このステップ１６０では、検査対象の半導体メモリ１０に対する冗長設定処理を実行する。なお、以下に示す冗長設定処理の説明では、データのスキャンイン（データ書込み試験）及びデータのスキャンアウト（データ読出し試験を含めてデータ読出し試験（データスキャン）として説明する。
　図１３には、本実施形態に係る冗長設定処理の一例を示す。このフローチャートは、図１２においてステップ１６０へ移行するなどして、冗長設定処理が指示されることにより実行される。試験装置９２は、先ず、ビット冗長プロセス１２２を実行するため、最初のステップ１７０において、ビット冗長に設定する。試験装置９２は、ビット冗長に設定すると、ビット冗長に対応するファンクション設定データＤltを、半導体メモリア１０の冗長ファンクション設定保持部７６へ出力する。また、試験装置９２は、冗長対象のビット［Ｍ］に対応する冗長ビットデータＤrtを半導体メモリ１０の冗長ビット設定保持部７４へ出力する。
　これにより、半導体メモリ１０の読出し制御回路２６には、冗長ビット設定保持部７４に冗長ビットデータＤrtが格納され、冗長ファンクション設定保持部７６に、ビット冗長に対応するファンクション設定データＤlt（図９参照）が格納される。
　試験装置９２は、次のステップ１７２で半導体メモリ１０のメモリセルアレイ１４に対してデータスキャン（データ読出し試験）を行う。データスキャンは、予め設定したパターンのデータをメモリセルアレイ１４に書き込み、メモリセルアレイ１４に格納したデータを読出し、読み出したデータが期待値と一致するか否かを検査する。
　この後、試験装置９２は、ステップ１７４へ移行し、読み出したデータが期待値と一致したか否かを確認する。ここで、ビット冗長によりメモリセルアレイ１４の不良が解消された場合、読み出したデータが期待値と一致する。これにより、試験装置９２は、ステップ１７４で肯定判定してステップ１７６へ移行する。このステップ１７６では、検査対象の半導体メモリ１０を良品と判定して、冗長設定処理を終了する。
　半導体メモリ１０は、冗長処理が終了することにより、冗長ビット設定保持部７４がビット冗長設定に対応する冗長ビットデータＤrtを保持し、冗長ファンクション設定保持部７６がビット冗長に対応するファンクション設定データＤltを保持する。これにより、読出し制御回路２６は、冗長ビットデータＤrt及びファンクション設定データＤltによりビットセルシフト回路４８の各マルチプレクサ５４、及びラッチシフト回路５０のマルチプレクサ５６がビット冗長を行うように動作する。
　半導体メモリ１０は、ビット冗長に設定されることにより良品と判定された場合、冗長対象のビット［Ｍ］及び冗長対象のビット［Ｍ］より下位の各ビットに対応するマルチプレクサ５６に対するラッチ選択信号ＬＳがディスエーブルとなる。
　図１５Ａに示すように、読出し制御回路２６は、ビット［Ｍ－１］からビット［０］の各々のマルチプレクサ５６がデータのアップシフトを行う。ビット［Ｍ－１］～［０］のビットセル３０のデータは、ビットセルシフト回路４８のビット［Ｍ－１］～［０］の各々マルチプレクサ５４により、ビット［Ｍ－１］～［０］の各々ラッチ回路４６Ａに格納される。また、冗長ビット［Ｒｄｎ］のビットセル３０Ｒのデータは、ビットセルシフト回路４８の冗長ビット［Ｒｄｎ］のマルチプレクサ５４Ｒにより、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒに格納される。さらに、ビット［Ｍ－１］～［０］の各々ラッチ回路４６Ａのデータは、ラッチシフト回路５０のビット［Ｍ］～［１］のマルチプレクサ５６により、ビット［Ｍ］～［１］の読出しデータＲＤとして出力される。また、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒのデータは、ラッチシフト回路５０のビット［０］のマルチプレクサ５６により、ビット［０］の読出しデータＲＤとして出力される。
　ビット冗長に設定された半導体メモリ１０は、書込み制御回路２４が、メモリセルアレイ１４のビット［Ｍ－１］～ビット［Ｒｄｎ］の各々のビットセル３０、３０Ｒに、ビット［Ｍ］～［０］に対応するデータの各々を格納する。このとき、半導体メモリ１０は、図１５Ａに斜線で示すビット［Ｍ］のビットセル３０及びラッチ回路４６Ａを用いることなく、ビット［Ｍ］～［０］に対応するデータを読出しデータＲＤとして出力することができる。従って、半導体メモリ１０は、ビット［Ｍ］のビットセル３０及びラッチ回路４６Ａ少なくとも一方が不良であっても、Ｎビットの半導体記憶装置として機能する。
　図１５Ｂには、半導体メモリ２００の読出し制御回路２１０を示す。半導体メモリ２００は、図１５Ｂに斜線で示すビット［Ｍ］のビットセル２０２及びラッチ回路２１４を用いることなく、ビット［Ｍ］～［０］に対応する読出しデータＲＤとして出力することができる。
　一方、図１３において、試験装置９２は、ステップ１７４で否定判定すると、ビット冗長プロセス１２２を終了し、ビットセル冗長プロセス１２４を実行する。試験装置９２は、ステップ１７８において、ビットセル冗長に対応するファンクション設定データＤltを、半導体メモリ１０の冗長ファンクション設定保持部７６へ出力する。これにより、半導体メモリ１０の読出し制御回路２６には、冗長ファンクション設定保持部７６にビットセル冗長に対応するファンクション設定データＤltが格納され、読出し制御回路２６は、ビットセル冗長で動作するように設定される。なお、半導体メモリ１０の冗長ビット設定保持部７４には、冗長対象のビット［Ｍ］に対応する冗長ビットデータＤrtが保持されている。
　試験装置９２は、次のステップ１８０で半導体メモリ１０のメモリセルアレイ１４からデータの読出し試験（データスキャン）を行い、ステップ１８２において、読み出したデータが期待値と一致したか否かを確認する。なお、ステップ１８０、１８２は、前記したステップ１７２、１７４の処理を行う。
　半導体メモリ１０は、読出し制御回路２６が、ビットセル冗長により動作したときに、メモリセルアレイ１４の不良が解消されると、読み出したデータが期待値と一致する。試験装置９２は、読み出したデータが期待値と一致すると、ステップ１８２で肯定判定してステップ１７６へ移行する。これにより、半導体メモリ１０は、冗長ビットデータＤrt及びファンクション設定データＤltによりビットセルシフト回路４８の各マルチプレクサ５４、及びラッチシフト回路５０のマルチプレクサ５６がビットセル冗長で動作するように保持される。
　半導体メモリ１０に設けた読出し制御回路２６は、ビットセル冗長に設定されることにより冗長対象のビット［Ｍ］及びビット［Ｍ］より下位の各ビットに対応するビットセル選択信号ＢＳ１がイネーブルとなる。これにより、図１６Ａに示すように、読出し制御回路２６では、ビット［Ｍ－１］からビット［Ｒｄｎ］の各々のマルチプレクサ５４、５４Ｒがデータのアップシフトを行う。
　読出し制御回路２６は、ビット［Ｍ－１］～［０］のビットセル３０のデータを、ビットセルシフト回路４８のビット［Ｍ］～［１］の各々マルチプレクサ５４により、ビット［Ｍ］～［１］の各々ラッチ回路４６Ａに保持させる。また、冗長ビット［Ｒｄｎ」のビットセル３０Ｒのデータは、ビット［０］のマルチプレクサ５４により、ビット［０］のラッチ回路４６Ａに格納される。読出し制御回路２６は、ビットセル冗長に設定されると、ラッチシフト回路５０のマルチプレクサ５６に対するラッチ選択信号ＬＳがイネーブルとなる。マルチプレクサ５６は、ラッチ選択信号ＬＳがイネーブルとなることにより、自身が対応するラッチ回路４６Ａのデータを、自身が対応するビットの読出しデータＲＤとして出力する。
　従って、読出し制御回路２６は、例えば、ビット［Ｍ－１］のビットセル３０にデータＭが格納されていると、このデータＭが、ビット［Ｍ］のマルチプレクサ５４により、ビット［Ｍ］のラッチ回路４６Ａに保持される。また、読出し制御回路２６は、ビット［Ｍ］のラッチ回路４６Ａに保持されたデータＭを、ビット［Ｍ］のマルチプレクサ５６により、ビット［Ｍ］の読出しデータＲＤとして出力する。
　このように、読出し制御回路２６は、ビットセル冗長に設定されることにより、ビット［Ｍ］のビットセル３０を用いることなく、ビット［Ｎ－１］～［０］までのＮビットの読出しデータＲＤを出力することができる。このとき、読出し制御回路２６は、ビット［Ｍ］のラッチ回路４６Ａを用いるが、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒを用いない。これにより、読出し制御回路２６は、ビット［Ｍ］のビットセル３０が不良の場合のみでなく、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒに不良が生じた場合でも、半導体メモリ１０をＮビットの半導体記憶装置として機能させる。
　一方、図１６Ｂに示すように、半導体メモリ２００の読出し制御回路２１０は、ビット［Ｍ］のビットセル２０２が不良であっても、Ｎビットの半導体記憶装置の機能を保持することができる。しかし、読出し制御回路２１０は、冗長ビット［Ｒｄｎ］のラッチ回路２１４Ｒが不良であると、ビット［０］に対応する読出しデータＲＤが出力されなくなり、不良品と判定されてしまう。
　これに対して、図１６Ａに示すように、半導体メモリ１０の読出し制御回路２６は、ビットセル冗長に設定されることにより、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒを使用せずに読出しデータＲＤを出力する。従って、読出し制御回路２６は、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒに不良が生じても、半導体メモリ１０をＮビットの半導体記憶装置として機能させ、半導体メモリ１０及び半導体メモリ１０が設けられた半導体集積回路１２は、良品と判定される。
　一方、読み出したデータが期待値と一致しない場合、試験装置９２は、ステップ１８２において否定判定し、ビットセル冗長プロセス１２４を終了し、ラッチ冗長プロセス１２６を実行する。試験装置９２は、ステップ１８４において、ラッチ冗長に対応するファンクション設定データＤltを、半導体メモリアレイ１０の冗長ファンクション設定保持部７６へ出力する。これにより、試験装置９２は、半導体メモリ１０の読出し制御回路２６が、ラッチ冗長で動作するように設定する。なお、半導体メモリ１０の冗長ビット設定保持部７４には、冗長対象のビット［Ｍ］に対応する冗長ビットデータＤrtが保持されている。
　試験装置９２は、次のステップ１８６でデータスキャンを行うことにより、半導体メモリ１０のメモリセルアレイ１４からデータの読出し試験を行い、ステップ１８８において、読み出したデータが期待値と一致したか否かを確認する。なお、ステップ１８６、１８８は、前記したステップ１７２、１７４の処理を行う。
　ここで、半導体メモリ１０は、読出し制御回路２６がラッチ冗長により動作することでメモリセルアレイ１４の不良が解消されると、読み出したデータが期待値と一致する。試験装置９２は、読み出したデータが期待値と一致すると、ステップ１８８で肯定判定してステップ１７６へ移行する。これにより、半導体メモリ１０は、読出し制御回路２６に、ラッチ冗長に対応した冗長ビットデータＤrt及びファンクション設定データＤltが保持され、読出し制御回路２６がラッチ冗長で動作するように保持される。
　読出し制御回路２６は、ラッチ冗長に設定されることにより冗長対象のビット［Ｍ］及びビット［Ｍ］より下位の各ビットに対応するビットセル選択信号ＢＳ２をイネーブルとする。また、読出し制御回路２６は、ラッチ冗長に設定されることにより冗長対象のビット［Ｍ］及びビット［Ｍ］より下位の各ビットに対応するラッチ選択信号ＬＳをディスエーブルとする。
　図１７Ａに示すように、読出し制御回路２６は、ラッチ冗長に設定されることにより、ビット［Ｍ］からビット［０］の各々のマルチプレクサ５４がデータをダウンシフトする。これにより、ビット［Ｍ］～［０］のビットセル３０のデータは、ビットセルシフト回路４８のビット［Ｍ－１］～［０］の各々マルチプレクサ５４により、ビット［Ｍ－１］～［Ｒｄｎ］の各々ラッチ回路４６Ａ、４６Ｒに格納される。また、読出し制御回路２６は、ラッチ冗長に設定されることにより、ビット［Ｍ］～［０］に対応するラッチシフト回路５０のマルチプレクサ５６がデータをアップシフトする。これにより、ビット［Ｍ－１］～［Ｒｄｎ］の各ラッチ回路４６Ａ、ラッチ回路４６Ｒのデータが、ビット［Ｍ］～［０］の読出しデータＲＤとして出力される。
　従って、読出し制御回路２６は、例えば、ビット［Ｎ－１］～［０］の各ビットセル３０に格納されたデータを、ビット［Ｎ－１］～［０］の読出しデータＲＤとして出力する。このとき、読出し制御回路２６は、ビット［Ｍ］のラッチ回路４６Ａを使用せずに、Ｎビットの読出しデータＲＤを出力する。従って、読出し制御回路２６は、ビット［Ｍ］のラッチ回路４６Ａに不良が生じていても、半導体メモリ１０をＮビットの半導体記憶装置として機能させることができる。
　一方、図１７Ｂに示すように、半導体メモリ２００の読出し制御回路２１０は、ビット［Ｍ］のラッチ回路２１４が不良であっても、Ｎビットの半導体記憶装置の機能を保持することができる。しかし、読出し制御回路２１０は、冗長ビット［Ｒｄｎ］のビットセル２０２Ｒに不良が生じると、ビット［０］に対応する読出しデータＲＤが出力されなくなり、Ｎビットの半導体記憶装置の機能を保持することができなくなる。
　これに対して、図１７Ａに示すように、読出し制御回路２６は、ラッチ冗長に設定されることにより、冗長ビット［Ｒｄｎ］のラッチ回路４６Ｒを用いるが、冗長ビット［Ｒｄｎ］のビットセル３０Ｒを使用しない。これにより、読出し制御回路２６は、ビット［Ｍ］のラッチ回路４６Ａに加えて、冗長ビット［Ｒｄｎ］のビットセル３０に不良が生じていても、半導体メモリ１０をＮビットの半導体記憶装置として機能させることができる。
　このように、読出し制御回路２６は、ビットセルシフト回路４８及びラッチシフト回路５０を含み、ビットセル３０から読み出したデータのアップシフト、ダウンシフト、及びラッチ回路４６から出力するデータのアップシフトを行うことができる。従って、読出し制御回路２６は、ビットセル３０及びラッチ回路４６Ａの少なくとも一方に不良が生じた場合でも、半導体メモリ１０及び半導体メモリ１０が設けられている半導体集積回路１２を良品となるように救済することができる。
　また、読出し制御回路２６は、冗長ビット［Ｒｄｎ］に対応するラッチ回路４６Ｒに不良が生じていても、半導体メモリ１０及び半導体メモリ１０が設けられている半導体集積回路１２が良品と判定されるように救済することができる。さらに、読出し制御回路２６は、ラッチ回路４６Ａ及び冗長ビット［Ｒｄｎ］のビットセル３０Ｒに不良が生じている場合であっても、半導体メモリ１０及び半導体メモリ１０が設けられている半導体集積回路１２を確実に救済することができる。
　従って、半導体メモリ１０及び半導体メモリ１０が設けられている半導体集積回路１２は、読出し制御回路２６が設けられることで、製造時における歩留まりの向上が図られる。なお、読出し制御回路２６は、メモリセルアレイ１４のビット線３４の不良、読出し部４０の読出し回路４０Ａの不良を、対応するビットのビットセル３０の不良として対処することができる。
　以上説明した本実施形態では、最下位のビット［０］の下位側に１つの冗長ビット［Ｒｄｎ］を設けたが、２つ以上の冗長ビット［Ｒｄｎ］を設けても良い。２つの冗長ビット［Ｒｄｎ］を設けた場合、ビットセルシフト回路４８は、上位側及び下位側に２段までデータをシフトするマルチプレクサを備え、ラッチシフト回路５０は、上位側に２段までデータをシフトするマルチプレクサを備えれば良い。
　また、冗長ビット［Ｒｄｎ］は、最上位のビット［Ｎ－１］より上位側に設けても良い。この場合、ラッチシフト回路５０は、下位側にデータをシフトするマルチプレクサを備えれば良い。
　開示の技術において、冗長ビット［Ｒｄｎ］は、任意の位置及び任意の数とすることができる。第１の選択部及び第２の選択部は、冗長ビット［Ｒｄｎ］の位置及び数に応じて、データのシフト方向及びシフト可能段数を設定されるものであれば良い。
　開示の技術は、上記実施の形態に記載に限らず、各部分が目的とする機能を含む形態であれば良い。また、本明細書に記載された全ての特許出願及び特許出願に開示される技術文献は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に、参照により取り込まれる。

Claims (16)

  1. 　Ｎビットのビットセル及び冗長ビットのビットセルを有するメモリセルアレイと、
    　前記Ｎビットのビットセル及び冗長ビットのビットセルに対応して設けられ、各ビットセルから読み出されたデータを保持可能な複数のラッチ回路と、
    　読み出されたデータが前記ラッチ回路に保持されるビットセルを前記ラッチ回路毎に選択する第１選択部と、
    　保持しているデータをＮビットの出力データとして出力させる前記ラッチ回路を、前記出力データのビット位置毎に選択する第２の選択部と、
    　前記ビットセルから読み出されたデータの前記複数のラッチ回路への保持に際し、所定のビットセルを除いたビットセルから読み出されたデータが複数の前記ラッチ回路に保持されるように前記第１の選択部を制御し、前記出力データの出力に際し、所定のラッチ回路を除いたラッチ回路から出力されるように前記第２の選択部を制御する選択制御部と、
    　を含む半導体集積回路。
  2. 　前記第１の選択部は、前記ラッチ回路に対応するビットの前記ビットセル、上位側のビットのビットセル又は下位側のビットのビットセルの何れかを選択し、
    　前記第２の選択部は、前記第１の選択部の選択に応じて、前記ビット位置に対応する前記ラッチ回路、上位側の前記ラッチ回路又は下位側の前記ラッチ回路の何れかを選択する、
    　請求項１記載の半導体集積回路。
  3. 　前記第１の選択部は、前記Ｎビットのうちの何れかの前記ビットセルを除き、
    　前記第２の選択部は、前記冗長ビットの前記ラッチ回路を除く、
    　請求項１又は請求項２記載の半導体集積回路。
  4. 　前記第１の選択部は、前記冗長ビットの前記ビットセルを除き、
    　前記第２の選択部は、前記Ｎビットのうちの何れかの前記ラッチ回路を除く、
    　請求項１又は請求項２記載の半導体集積回路。
  5. 　前記第１の選択部は、前記ラッチ回路毎に設けられ、前記選択制御部から入力される制御信号に応じて、前記ラッチ回路に対応する前記ビットセル、上位側の前記ビットセル又は下位側の前記ビットセルの何れかを選択することで前記ビットセルのデータをシフトさせる第１のマルチプレクサを含み、
    　前記第２の選択部は、前記ビット位置毎に設けられ、前記選択制御部から入力される制御信号に応じて、前記ビット位置に対応する前記ラッチ回路、又は下位側の前記ラッチ回路の何れかを選択する前記ラッチ回路のデータをシフトさせる第２のマルチプレクサを含む、
    　請求項１から請求項４の何れか１項記載の半導体集積回路。
  6. 　前記選択制御部は、
    　前記所定の前記ビットセル又は前記ラッチ回路を特定する第１の設定データ、及び前記第１及び第２の選択部によるデータのシフト方向を特定する第２の設定データを保持する保持部と、
    　前記第１及び第２の設定データに基づいて、前記第１のマルチプレクサの各々、及び前記第２のマルチプレクサの各々に対する前記制御信号を生成する信号生成回路と、
    　を含む請求項５記載の半導体集積回路。
  7. 　Ｎビットのビットセル及び冗長ビットのビットセルを有するメモリセルアレイと、
    　前記Ｎビットのビットセル及び冗長ビットのビットセルに対応して設けられ、各ビットセルから読み出されたデータを保持可能な複数のラッチ回路と、
    　読み出されたデータが前記ラッチ回路に保持されるビットセルを前記ラッチ回路毎に選択する第１選択部と、
    　保持しているデータをＮビットの出力データとして出力させる前記ラッチ回路を、前記出力データのビット位置毎に選択する第２の選択部と、
    　前記ビットセルから読み出されたデータの前記複数のラッチ回路への保持に際し、所定のビットセルを除いたビットセルから読み出されたデータが複数の前記ラッチ回路に保持されるように前記第１の選択部を制御し、前記出力データの出力に際し、所定のラッチ回路を除いたラッチ回路から出力されるように前記第２の選択部を制御する選択制御部と、
    　を含む半導体記憶装置。
  8. 　前記第１の選択部は、前記ラッチ回路に対応するビットの前記ビットセル、上位側のビットのビットセル又は下位側のビットのビットセルの何れかを選択し、
    　前記第２の選択部は、前記第１の選択部の選択に応じて、前記ビット位置に対応する前記ラッチ回路、上位側の前記ラッチ回路又は下位側の前記ラッチ回路の何れかを選択する、
    　請求項７記載の半導体記憶装置。
  9. 　前記第１の選択部は、前記Ｎビットのうちの何れかの前記ビットセルを除き、
    　前記第２の選択部は、前記冗長ビットの前記ラッチ回路を除く、
    　請求項７又は請求項８記載の半導体記憶装置。
  10. 　前記第１の選択部は、前記冗長ビットの前記ビットセルを除き、
    　前記第２の選択部は、前記Ｎビットのうちの何れかの前記ラッチ回路を除く、
    　請求項７又は請求項８記載の半導体記憶装置。
  11. 　前記第１の選択部は、前記ラッチ回路毎に設けられ、前記選択制御部から入力される制御信号に応じて、前記ラッチ回路に対応する前記ビットセル、上位側の前記ビットセル又は下位側の前記ビットセルの何れかを選択することで前記ビットセルのデータをシフトさせる第１のマルチプレクサを含み、
    　前記第２の選択部は、前記ビット位置毎に設けられ、前記選択制御部から入力される制御信号に応じて、前記ビット位置に対応する前記ラッチ回路、又は下位側の前記ラッチ回路の何れかを選択する前記ラッチ回路のデータをシフトさせる第２のマルチプレクサを含む、
    　請求項７から請求項１０の何れか１項記載の半導体記憶装置。
  12. 　前記選択制御部は、
    　前記所定の前記ビットセル又は前記ラッチ回路を特定する第２の設定データ、及び前記第１及び第２の選択部によるデータのシフト方向を特定する第２の設定データを保持する保持部と、
    　前記第１及び第２の設定データに基づいて、前記第１のマルチプレクサの各々、及び前記第２のマルチプレクサの各々に対する前記制御信号を生成する信号生成回路と、
    　を含む請求項１１記載の半導体記憶装置。
  13. 　Ｎビットのビットセル及び冗長ビットのビットセルを有するメモリセルアレイ、及び前記Ｎビットのビットセル及び冗長ビットのビットセルに対応して設けられ、各ビットセルから読み出されたデータを保持可能な複数のラッチ回路を含む半導体記憶装置において、
    　前記ビットセルから読み出されたＮビットのデータの前記複数のラッチ回路への保持に際し、前記ラッチ回路毎に読み出されたデータを保持する前記ビットセルを選択する第１選択部が、所定のラッチ回路を除くラッチ回路の各々について所定のビットセルを除いたビットセルを選択するように制御し、
    　前記Ｎビットの出力データの出力に際し、前記Ｎビットの出力データのビット位置毎にデータを出力させる前記ラッチ回路を選択する第２の選択部が、前記所定のラッチ回路を除いて前記ビット位置毎にラッチ回路を選択するように制御する、
    　ことを含む半導体記憶装置の制御方法。
  14. 　前記第１の選択部が、前記ラッチ回路に対応するビットの前記ビットセル、上位側のビットのビットセル又は下位側のビットのビットセルの何れかを選択するように制御し、
    　前記第２の選択部が、前記第１の選択部の選択に応じて、前記ビット位置に対応する前記ラッチ回路、又は下位側の前記ラッチ回路の何れかを選択するように制御する、
    　ことを含む請求項１３記載の半導体記憶装置の制御方法。
  15. 　前記第１の選択部が、前記Ｎビットのうちの何れかの前記ビットセルを除き、前記第２の選択部が、前記冗長ビットの前記ラッチ回路を除くように制御する、ことを含む請求項１３又は請求項１４記載の半導体記憶装置の制御方法。
  16. 　前記第１の選択部が、前記冗長ビットの前記ビットセルを除き、前記第２の選択部が、前記Ｎビットのうちの何れかの前記ラッチ回路を除くように制御する、ことを含む請求項１３又は請求項１４記載の半導体記憶装置の制御方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214500A (ja) * 1990-01-18 1991-09-19 Sony Corp メモリ装置
JPH088344A (ja) * 1994-06-22 1996-01-12 Fujitsu Ltd 冗長回路
JP2001006389A (ja) * 1999-06-17 2001-01-12 Fujitsu Ltd 半導体記憶装置
JP2001325794A (ja) * 2000-05-16 2001-11-22 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214500A (ja) * 1990-01-18 1991-09-19 Sony Corp メモリ装置
JPH088344A (ja) * 1994-06-22 1996-01-12 Fujitsu Ltd 冗長回路
JP2001006389A (ja) * 1999-06-17 2001-01-12 Fujitsu Ltd 半導体記憶装置
JP2001325794A (ja) * 2000-05-16 2001-11-22 Mitsubishi Electric Corp 半導体記憶装置

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