JP2007505439A - Ｒａｍアドレス・デコーダの抵抗オープン故障のテスティング - Google Patents

Abstract

条件によってはメモリを正常に動作しないようにさせる論理的なおよびシーケンシャルな遅延動作を結果として生じさせる、例えばアドレス・デコーダおよび電圧供給源のような論理ゲートの基礎的な欠陥である。これらのタイプの欠陥に関する集積回路をテストする方法および装置は、論理的に隣接する行と列との２つのセルが相補的な論理データによって書き込まれるように提案される。読み出し動作が完全に同一であるべき２つのセルにおけるデータを明らかにする場合、基礎的な欠陥の存在とその位置は、論証される。読み出しおよび書き込み動作のそれぞれは、クロックパルスの結果として発生すると共に；この方法は、前記第１のセルが遅い立ち下がり［slow-to-fall］動作を論証している場合、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまった後に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定するステップと、および／または、前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定するステップと、を含んでいる。

Description

本発明は、半導体メモリ・アドレス・デコーダやランダム論理回路などの集積回路をテストする方法および装置に関し、より詳細には、その様な回路のオープン故障の存在をテストする方法および装置に関する。

電子回路、特に、集積回路の系統的な自動テストは、ますます重要になってきている。各世代の回路は、より高いコンポーネント密度およびより多くのシステム機能を備える傾向にある。個々の回路は、網羅的で費用のかかるテストによらなければ、プロセス故障を検出し、その位置を突き止めることができないほど複雑になってきた。隠れた故障が稼動中にしか明らかにならず、それによって、例えば、生命維持装置や航空機制御システムの信頼性を低下させるような回路製品を顧客が受け入れるはずがないことが理解されるであろう。したがって、テストを実施して回路製品の完璧な動作を保証することは、メーカーと顧客の両方にとって最も重要なことになる。

ランダム・アクセス・メモリ（ＳＲＡＭ、ＤＲＡＭ）は、マイクロエレクトロニクス産業において戦略的な位置を占める。ＲＡＭのテストは、多くの面で従来の論理回路のテストと異なるものである。ＲＡＭは最大でかつ最高密度の回路製品になる傾向があり、その小さなフィーチャ・サイズと巨大なチップ・サイズにより、故障が生じやすい巨大な危険領域がもたらされる。複雑度が高く、高い故障検出能力が必要なため、ＲＡＭのテスト費用が極端に押し上げられることになり、この問題についての様々な解決策が提案されてきた。

ランダム・アクセス・メモリは通常マーチ・テスト［March test］および／またはデータ保持テスト［Data Retention test］にかけられる。マーチ・テストでは、個々のマーチ要素が、すべてのＲＡＭアドレスにわたって、指定された組合せの読出しおよび書込み動作を実施する。例えば、代表的なマーチ要素は、最初に各ＲＡＭアドレス位置を読み出し、次いで、予想されるデータ値の補数を書き戻す。同時に、すべてのマーチ要素により、所与のＲＡＭに起こり得る故障のすべてをカバーしなければならない。

起こり得る故障をＲＡＭ故障モデルに集約した後で、テスト技術者はそのモデルを対象とするテスト・アルゴリズムを作成する。所与のＲＡＭアドレスに対して、すべてのマーチ要素によって実施されるメモリ動作の総数により、テスト・アルゴリズム全体の複雑さが決まる。各マーチ・テスト・アルゴリズムの複雑さは、アドレス空間に関して線形になり、したがって、それらのアルゴリズムは線形アルゴリズムとも呼ばれる。

従来から、ＲＡＭデコーダ故障は、ＲＡＭアレイ故障としてマップすることができるので、ＲＡＭアレイをテストすることによって検出できると言われてきた。その結果、これまではアドレス・デコーダなどの回路は特別なテストを必要としないものと見なされてきた。しかし、その後、ＲＡＭアドレス・デコーダなどの回路では、マーチ・テストでは検出できないある種のオープン故障が生じ得ることが判明した。

オープン故障、またはスタックオープン・トランジスタ故障は、ＣＭＯＳ回路のシーケンシャル動作を引き起こすので、それらの検出のためには２パターンのテスト・シーケンスが必要になる。ＲＡＭマトリクスのオープン故障は、セル読出し障害、行／列読出し障害、またはセル・スタックアット（ＳＡ―縮退―）故障の形で現れ、それらはすべてマーチ・テストによって検出可能である。しかし、マーチ・テストでは、アドレス・デコーダなどの回路における、ある種のオープン故障は検出することができない。

一般的に、製造プロセスにおける、欠損したコンタクト、より薄い金属、より多数のバイアス、多数の破損箇所、装置の尺度の変更や複雑さの増加は全て、結果としてＣＭＯＳ技術における増大された数のオープン故障を生じさせる。オープン故障の発生確率は（ＣＭＯＳ１２からおよびそれ以下の）より低い技術におけるアルミニウムから銅への変更にともなってさらに増大する。

図面の図１を参照すると、オープン故障は以下の２つの種類に分類できる。

− ゲート間故障は、アドレス・デコーダの様々なゲート間で生ずるものであり、スタックアット動作または論理遅延動作を生じさせる傾向がある。スタックアット動作は、通常は、従来のマーチ・テストによって検出できるが、論理遅延動作は検出できない。

− ゲート内故障はアドレス・デコーダの様々なゲート内部で生ずるものであり、シーケンシャル動作またはシーケンシャル遅延動作を生じさせる傾向がある。この種の故障は、従来のマーチ・テストでは完全にはカバーすることができないため、特別な複数のテスト・パターン・シーケンスが必要になる。

メモリ・アドレス・デコーダをテストする方法は、欧州特許第０７３８４１８号に開示されている。この明細書に開示されている方法は、２つの論理的に隣接した行または列の２つのそれぞれのセルに相補的な論理データを書き込むことを含む。それに続くＲｅａｄ動作で、その２つのセルのデータが同一であった場合は、デコーダ中のハードオープン故障の存在および位置が明らかにされたことになる。より詳細には、欧州特許第０７３８４１８号に開示されている方法では、第１の論理状態が第１のセルに書き込まれ、次いで、第１の論理状態に対して相補的な、第２の論理状態が第２のセルに書き込まれる。第２のセルで実施されるＷｒｉｔｅ動作の書込み動作が完了した後で第１のセルを読み出したとき、デコード手段が正しく機能している場合は、第１のセルは第１の論理状態を維持していることが示されるはずである。しかし、第１のセルが第２の論理状態になっていると見なせることが判明した場合は、第１のセルは、第２のセルのＷｒｉｔｅ動作中に上書きされたことになり、デコード手段の故障を検出し、その位置を定めることが可能になる。

欧州特許第０７３８４１８号に記載のテスト方法を用いると、シーケンシャル動作につながる抵抗オープン故障を検出することができる。しかし、以下でより詳細に説明するように、シーケンシャル遅延動作につながる種類の抵抗オープン故障はカバーされない。

したがって、マーチ・テストはゲート内部の抵抗オープン故障をカバーしない。なぜならば、この種のアルゴリズムは、アドレス昇順とアドレス降順のアドレスを生成することに基づいているからである。また、線形アルゴリズムによってその様なオープン故障を漏れなくカバーすることは不可能である。ゲート内部のオープン故障には、オープン故障のカバー範囲を広げるためにマーチ・テストに追加しなければならない特別なテスト・パターン・シーケンスを使用する必要がある。さらに、論理およびシーケンシャル遅延動作につながる抵抗オープン故障は、依然として完全にはカバーされないまま残る。

図２ａおよび２ｂを参照すると、論理およびシーケンシャル遅延動作は、セルの論理状態が、時間をかけて最大値から徐々に降下する「遅い立ち下がり［slow-to-fall］」動作（図２ａ）と、時間をかけて徐々に最大論理状態に到達する「遅い立ち上がり［slow-to-rise］」動作（図２ｂ）とに分類される。

この種の故障は、顧客からの大量の返品や重大な信頼性上の問題を生じることになる。したがって、本発明者らは改善された仕組みを考案した。

本発明の第１の態様によれば、論理データを受け入れる複数のセルを含む電子回路をテストする方法であって：
− 第１の論理状態を前記複数のセルの第１のセルに書き込み；
− 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
− 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを備える方法において、
前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち下がり［slow-to-fall］動作を論証している場合に、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまう前に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定するステップを備えることを特徴とする方法が提供される。

また、本発明の第１の態様によれば、論理データを受け入れる複数のセルを含む電子回路をテストする装置であって：
− 第１の論理状態を前記複数のセルの第１のセルに書き込み；
− 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
− 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを実行する手段を備える装置において、
前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち下がり［slow-to-fall］動作を論証している場合に、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまう前に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定する手段を備えることを特徴とする装置が提供されている。

本発明の第２の態様によれば、論理データを受け入れる複数のセルを含む電子回路をテストする方法であって：
− 第１の論理状態を前記複数のセルの第１のセルに書き込み；
− 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
− 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを備える方法において、
前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合に、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定するステップを備えることを特徴とする方法が提供される。

また、本発明の第２の態様によれば、論理データを受け入れる複数のセルを含む電子回路をテストする装置であって：
− 第１の論理状態を前記複数のセルの第１のセルに書き込み；
− 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
− 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを実行する手段を備える装置において、
前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合に、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定する手段を備えることを特徴とする装置が提供されている。

さらにまた、本発明によれば、論理データを受け入れる複数のセルを含む電子回路をテストする方法であって：
− 第１の論理状態を前記複数のセルの第１のセルに書き込み；
− 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
− 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを備える方法において、
前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち下がり［slow-to-fall］動作を論証する場合に、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまった後に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定するステップと、前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合に、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定するステップと、を備えることを特徴とする方法が提供される。

本発明の一実施形態において、前記複数のセルは、複数の行と、複数の列とに配置されても良いし、また、前記電子回路が、アドレスを受け入れるのに適切な入力手段と、この入力手段と前記複数のセルとの間で複数のアドレスに基づいて前記セルをアドレスするのに適切である復号化手段であっても良く、複数の行デコーダを備える前記復号化手段とを備えるものにおいて、前記行のそれぞれの行を表示する前記第１のアドレスと前記第２のアドレスとを有することにより、前記行デコーダの第１および第２のデコーダをテストすることを可能にするようにしても良い。

代替的で例示的な実施形態において、前記複数のセルは、複数の行と、複数の列とに配置されても良いし、前記電子回路が、アドレスを受け入れるのに適切な入力手段と、この入力手段と前記複数のセルとの間で複数のアドレスに基づいて前記セルをアドレスするのに適切である復号化手段であって、複数の列デコーダを備える前記復号化手段とを備えていても良く、この構成において、前記行のそれぞれの行を表示する前記第１のアドレスと前記第２のアドレスとを有することにより、前記列デコーダの第１および第２のデコーダをテストすることを可能にするようにしても良い。

本発明のこれらおよび他の態様は、以下で説明する諸実施形態から明らかになり、またそれらを参照することで解明されるであろう。

次に、単なる例示としての本発明の諸実施形態について添付の図面を参照しながら説明する。

図面の図３を参照すると、ＮＭＯＳおよびＣＭＯＳ論理の実施を用いる典型的なアドレス・デコーダが示されている。ＮＭＯＳゲートは、デプレッション・モードＮＭＯＳ負荷トランジスタと、スイッチング・エンハンスメント・モードのトランジスタを用いる。これに対して、完全なスタティックＣＭＯＳ論理ゲートは、同数のエンハンスメント・モードのＰＭＯＳおよびＮＭＯＳトランジスタを備えている。

アドレス・デコーダは、入力アドレスにしたがってワード線を選択する。これは、アドレス・デコーダ内の論理ゲート出力が特有の入力アドレスに関してアクティブであり、残りの入力アドレスに関して非アクティブであることを必要とする。例えば、図３におけるＮＡＮＤゲートに関し、もしも全てのゲート入力がハイであるときのみ、その出力はアクティブ（論理０）であり、この場合の残りの出力は非アクティブ（論理１）である。

ＮＭＯＳ技術においては、デプレッション・モード負荷トランジスタは、入力がゲートを活性化させないときに、非アクティブ状態への出力を掃引［pull up］する。ＮＭＯＳ論理ゲートのスイッチング・トランジスタにおけるオープン欠陥は、そのトランジスタがアクティブ（活性化）にされるべきときにゲートを非アクティブのままにさせる。換言すれば、このような欠陥は、アドレス・デコーダがアドレスされたセルにアクセスすることを妨げる。他方で、負荷トランジスタ内にオープン欠陥があるときには、論理ゲートはアクティブのままであり、結果として多数のアクセス故障となる。

アドレス・デコーダ内のＣＭＯＳ論理ゲートは、同様のやり方によりアクティブ状態となる。しかしながら、このゲートは、入力アドレスにより選択された（ファン・インに依存する）幾つかの並列パスにより非アクティブ状態となる。活性化に至るこれらの並列パスにおけるオープン欠陥は、特に問題となる。

既に述べているように、従来のマーチ・テストは、全てのオープン抵抗欠陥を効果的に検出していない。したがって、ＥＰ−Ｂ−０７３８４１８に開示されると共に以下でより詳細に説明するように、追加のテスト用ループがマーチ・テストに負荷可能である。ｍがワード線デコーダのビット線の数であると仮定すると、ワード線の数は２^ｍである。行復号化論理をテストするために、何れかの任意の列アドレスが読み出しおよび書き込み動作のために選択可能である。検出困難な［hard-to-detect］オープン用のテストのため、復号化論理における各ＮＡＮＤゲートは、連続的にテストされる。各ＮＡＮＤゲートのために、対応するワード線は、選択されたセルに論理０を書き込む。ワード線アドレスは、その後、１つのアドレス・ビットのみが変わるようにして変更される。これは、ＮＡＮＤゲートにおける特にｐチャネル・トランジスタにＮＡＮＤゲートを動かなくさせて、その後論理１が新たなアドレスの位置に書き込まれる。ｐチャネル・トランジスタがオープン欠陥を有しているとき、第１のセルが依然として動作可能であり、第２のセルに対する書き込み動作もまた、第１のセルの内容［content］を書き重ねる［overwrite］ことを可能にしている。第１のセルに関する次の読み出し動作は、読み出しの失敗を検出するであろうし、それゆえに、オープン欠陥をも検出するであろう。この手順は、ＮＡＮＤゲートの全てのアドレス・ビットのために、また、全てのＮＡＮＤゲートのために繰り返される。

しかしながら、上述したように、この追加のテスティングでさえ、ワード線に遅い立ち下がりまたは遅い立ち上がり動作を論証させるかもしれないオープン抵抗欠陥を必ずしも検出していない。図４（ａ）に示されるように、ワード線ＷＬ２は、遅い立ち下がりとして動作している。したがって、クロックサイクル１に応答して、論理０がワード線ＷＬ２に書き込まれ、続くクロックサイクル２に応答して、論理１がワード線ＷＬ０に書き込まれる。たとえ、ワード線ＷＬ２が遅い立ち下がりで動作したとしても、ワード線ＷＬ０に関する書き込み動作の後に実行される読み出し動作は正しく行なわれ、その理由は２つのクロックサイクル間の時間がワード線ＷＬ２の論理値を０まで立ち下げさせるのに充分であるからである。しかしながら、この発明の第１のアスペクトによれば、クロック期間はおよそ半分と言えるところまで低減され（図４（ｂ）参照）、クロックサイクル２が発生してＷＬ０に関する書き込み動作が実行されたときに、ＷＬ２はＷＬ０に関する書き込み動作が行なわれているときは依然として動作可能であり、これは２つのメモリの位置への同時のアクセスを導き、その状況は相対的に容易に検出される。

図面の図５（ａ）を参照すると、ＷＬ２は遅い立ち上がり動作を示している。クロックサイクル１への応答では、論理１がＷＬ２に書き込まれ、この論理状態はクロックサイクル１のパルス幅の間だけその最大値にまで緩やかに立ち上がる。この時間にクロックサイクル１が完了することにより、ＷＬ２の論理状態はその最大値にまで立ち上げられ、遅い立ち上がり動作が検出されなくなるくらいの長い時間の間だけそのままの状態にある。しかしながら、この発明の第２のアスペクトによれば、クロックサイクルのパルス幅がおよそ半分と言えるまで低減されたときに（図５（ｂ）参照）、ＷＬ２の書き込み動作のために提供された時間は、ＷＬ２の遅い立ち上がり論理状態を立ち上がらせるのには不十分であり、これは、（メモリの設計に依存する）メモリ出力におけるスタックアット［stuck-at―縮退―］０または１を導き、これは容易に検出される。

一般的に、デューティサイクルは、クロックサイクルの５０％である。
遅い立ち上がりの抵抗オープン欠陥を検出するため、デューティサイクルはクロックサイクルの２５％〜５０％の間であることが好ましく、このことは、パルス幅は遅い立ち上がりの検出のし易さを少なくすることを意味している。デューティサイクルが５０％から２５％にまで減少させられると、遅い立ち上がり遅延欠陥タイプ用の欠陥の集中が増加させられる。

遅い立ち下がりの抵抗オープン欠陥を検出するため、デューティサイクルはクロック期間の５０％と７５％との間であることが好ましく、このことは、パルス幅は遅い立ち下がりの検出のし易さを大きくする（これは、図４（ｂ）には特に示されてはいないが）ことを意味している。デューティサイクルが５０％から７５％にまで増加させられると、遅い立ち下がり遅延欠陥タイプ用の欠陥の集中が増加させられる。

したがって、この発明は、抵抗オープン欠陥の集中を増加させるために、テスティング回路のクロック構成を設定することを含んでいる。この解決方法は、遅い立ち下がり動作をもたらす欠陥の種類をカバーするために（従来の方法に関連して）クロック期間の短縮と、遅い立ち上がりとして動作する欠陥の種類をカバーするために（再び、従来の方法に関連して）クロック幅の減少とを含んでいる。この発明は、抵抗オープン欠陥の検出を増加させ、それゆえに、顧客からの返品を顕著に減少させる。この発明においては、従来の方法とは対照的に、抵抗オープン欠陥に関する欠陥の集中は、テストパターンばかりでなく、クロック構成にも依存している。メモリ・アドレス・デコーダに関連してこの発明の例示的な実施が上記のように述べられているが、提案された方法および装置は、例えば、ランダム論理回路を含むオープン抵抗欠陥に関する多くの異なるタイプの電子回路をテストするために用いられることができることは、正しく理解されるであろう。

ここまでこの発明の実施形態について説明してきたが、これは単に例示のためだけのものである。したがって、当業者にとっては、添付の特許請求の範囲に規定された本発明の範囲を逸脱することなく、記載の実施形態に対する修正形態や変形形態を実施し得ることは明らかであろう。さらに、本明細書で使用される「含む［comprise］」という用語が他の要素やステップを除外するものではないこと、「ある［a または an］」という用語が複数を除外しないこと、本特許請求の範囲に記載のいくつかの手段についての諸機能を単一のプロセッサまたは他の装置で実施できることが理解されるであろう。

ゲート間およびゲート内オープン故障を示す従来のアドレス・デコーダの回路構成図である。 メモリ・セルによって示される可能性がある正しい動作（上図）および遅い立ち下がり動作（下図）のグラフ表示を示す図である。 メモリ・セルによって示される可能性がある正しい動作（上図）および遅い立ち上がり動作（下図）のグラフ表示を示す図である。 「Ｐhix」はタイミング（またはクロック）信号、「Ａ」はアドレス・ビット、「ＷＬ」はワード・ラインである、ＮＭＯＳ（ａ）とＣＭＯＳ（ｂ）５入力ＮＡＮＤゲートの実施形態による典型的なアドレス・デコーダの概略回路図である。 先行技術による遅い立ち下がりの動作および検出結果を示す概略特性図である。 本発明の一例示的実施形態による遅い立ち下がりの動作および検出結果を示す概略特性図である。 先行技術による遅い立ち上がりの動作および検出結果を示す概略特性図である。 本発明の一例示的実施形態による遅い立ち上がりの動作および検出結果を示す概略特性図である。

Claims (7)

1. 論理データを受け入れる複数のセルを含む電子回路をテストする方法であって：
   − 第１の論理状態を前記複数のセルの第１のセルに書き込み；
   − 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
   − 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを備える方法において、
   前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち下がり［slow-to-fall］動作を論証している場合に、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまう前に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定するステップを備えることを特徴とする方法。
2. 論理データを受け入れる複数のセルを含む電子回路をテストする方法であって：
   − 第１の論理状態を前記複数のセルの第１のセルに書き込み；
   − 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
   − 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを備える方法において、
   前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合に、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定するステップを備えることを特徴とする方法。
3. 論理データを受け入れる複数のセルを含む電子回路をテストする方法であって：
   − 第１の論理状態を前記複数のセルの第１のセルに書き込み；
   − 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
   − 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを備える方法において、
   前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち下がり［slow-to-fall］動作を論証する場合に、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまった後に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定するステップと、前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合に、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定するステップと、を備えることを特徴とする方法。
4. 前記複数のセルは、複数の行と、複数の列とに配置され、前記電子回路が、アドレスを受け入れるのに適切な入力手段と、この入力手段と前記複数のセルとの間で複数のアドレスに基づいて前記セルをアドレスするのに適切である復号化手段であって、複数の行デコーダを備える前記復号化手段とを備えるものにおいて、前記行のそれぞれの行を表示する前記第１のアドレスと前記第２のアドレスとを有することにより、前記行デコーダの第１および第２のデコーダをテストすることを可能にする、請求項１ないし３の何れかに記載の方法。
5. 前記複数のセルは、複数の行と、複数の列とに配置され、前記電子回路が、アドレスを受け入れるのに適切な入力手段と、この入力手段と前記複数のセルとの間で複数のアドレスに基づいて前記セルをアドレスするのに適切である復号化手段であって、複数の列デコーダを備える前記復号化手段とを備えるものにおいて、前記行のそれぞれの行を表示する前記第１のアドレスと前記第２のアドレスとを有することにより、前記列デコーダの第１および第２のデコーダをテストすることを可能にする、請求項１ないし３の何れかに記載の方法。
6. 論理データを受け入れる複数のセルを含む電子回路をテストする装置であって：
   − 第１の論理状態を前記複数のセルの第１のセルに書き込み；
   − 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
   − 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを実行する手段を備える装置において、
   前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立下り［slow-to-fall］動作を論証している場合に、前記第１のセルの論理状態がその最小レベルへと立ち下がってしまう前に、読み出しサイクルが実行させられるようにして、クロックサイクルを設定する手段を備えることを特徴とする装置。
7. 論理データを受け入れる複数のセルを含む電子回路をテストする装置であって：
   − 第１の論理状態を前記複数のセルの第１のセルに書き込み；
   − 前記第１の論理状態を相補する第２の論理状態を、前記第１のセルに論理的に隣接する第２のセルに書き込み；
   − 前記第２の論理状態が前記第２のセルに書き込まれてしまった後に、前記第１のセルを読み出す；というサイクルのシーケンスを含む一連の連続するステージを実行する手段を備える装置において、
   前記サイクルのそれぞれは、クロックパルスの結果として発生すると共に；前記第１のセルが遅い立ち上がり［slow-to-rise］動作を論証している場合に、前記第１のセルの論理状態がその最大レベルへと立ち上がってしまう前に、読み出しサイクルが実行させられるようにして、クロックパルスの幅を設定する手段を備えることを特徴とする装置。

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