JP6097775B2 - 半導体記憶装置及び半導体集積回路装置 - Google Patents
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Description
互いに交差する複数のワード線及びビット線にそれぞれ接続され、上記ビット線から入力されるデータを格納する複数のメモリセルと、
上記各ワード線を指定するロウアドレス及び上記各ビット線を指定するカラムアドレスを含むアドレスに基づいて、上記ロウアドレス及びカラムアドレスによって指定されるワード線及びビット線に接続されたメモリセルから、格納されたデータを読み出す動作を制御するメモリ制御回路と、
上記アドレスが特定のメモリセルに接続されたワード線又はビット線を指定する冗長アドレスを含むとき、上記複数のメモリセルにおいて所定のワード線又はビット線に接続された冗長メモリセルを、上記特定のメモリセルに代えて動作させる冗長デコーダと、
上記冗長アドレスをそれぞれ保持するとともに、上記メモリ制御回路から入力されるリセット信号に基づいて、保持した冗長アドレスを消去する複数の冗長アドレスラッチ回路とを備えたことを特徴とする。
上記各冗長アドレスラッチ回路は、個別に入力されるイネーブル信号に基づいて上記冗長アドレスをそれぞれ保持することを特徴とする。
上記冗長アドレスを不揮発で記憶するためのヒューズを備えるヒューズ回路と、
上記冗長アドレスラッチ回路に保持された冗長アドレスと上記ヒューズ回路に記憶された冗長アドレスとを選択的に切り替えて、上記冗長デコーダに出力するスイッチ回路とをさらに備え、
上記冗長デコーダは、上記アドレスが上記スイッチ回路からの冗長アドレスを含むとき、上記冗長メモリセルを、上記特定のメモリセルに代えて動作させることを特徴とする。
上記ヒューズ回路が上記冗長アドレスを記憶しているとき、上記スイッチ回路に、上記冗長アドレスラッチ回路に保持された冗長アドレスよりも、上記ヒューズ回路に記憶された冗長アドレスを優先して選択させる第1の優先制御回路をさらに備えることを特徴とする。
上記複数の冗長アドレスラッチ回路は、
特定のメモリセルに接続されたワード線を指定する冗長ロウアドレスを保持する少なくとも1つの第1の冗長アドレスラッチ回路と、
特定のメモリセルに接続されたビット線を指定する冗長カラムアドレスを保持する少なくとも1つの第2の冗長アドレスラッチ回路とを含み、
上記半導体記憶装置は、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択し、上記冗長ロウアドレス又は上記冗長カラムアドレスを、選択した冗長アドレスラッチ回路に書き込むように制御する第2の優先制御回路をさらに備えることを特徴とする。
上記冗長ロウアドレスを保持する上記第1の冗長アドレスラッチ回路及び上記冗長カラムアドレスを保持する上記第2の冗長アドレスラッチ回路の個数を計数するカウンタをさらに備えることを特徴とする。
上記半導体記憶装置の温度または供給電圧を検知するセンサをさらに備え、
上記第2の優先制御回路は、上記センサによって検知された温度または供給電圧に応じて、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択することを特徴とする。
上記各冗長アドレスラッチ回路は、揮発性記憶回路で構成されることを特徴とする。
図1は、本発明の実施形態1に係るメモリ回路1の構成をメモリテスタ2とともに示すブロック図である。図1において、メモリ回路1は、メモリ制御回路10と、メモリアレイ及び周辺回路11と、冗長アドレスラッチ回路12−1〜12−4と、冗長デコーダ13−1〜13−4と、オア(OR)ゲート14,15とを備えて構成される。メモリアレイ及び周辺回路11は、メモリアレイ5と、Xデコーダ6と、ワードドライバ7と、データバッファ8と、センスアンプ及びYデコーダ9とを備える。
図5は、本発明の実施形態2に係る半導体集積回路装置の構成を示すブロック図である。実施形態2に係る半導体集積回路装置は、メモリ回路1Aと、BIST回路2Aとを備える。実施形態2に係るメモリ回路1Aは、実施形態1に係るメモリ回路1に比較して、冗長アドレスを不揮発で記憶するヒューズ回路22−1〜22−4と、揮発性又は不揮発性の冗長アドレスを選択的に切り替えるスイッチ回路23−1〜23−4とをさらに備えることを特徴とする。この相違点について、以下説明する。
図11は、実施形態2の変形例におけるヒューズ部22A,冗長アドレスラッチ部12,及びスイッチ部23の構成を示すブロック図である。実施形態2の変形例では、実施形態2に比較して、さらに各ヒューズ回路22−1〜22−4に不揮発で記憶された冗長アドレスを優先するようにスイッチ回路23−1〜23−4を制御する優先制御回路30−1〜30−4をさらに備える。この相違点について、以下説明する。
図12は、本発明の実施形態3に係るメモリ回路1Bの構成を示すブロック図である。実施形態3に係るメモリ回路1Bは、実施形態1に係るメモリ回路1に比較して、冗長ロウ又は冗長カラムを優先して、冗長アドレスラッチ回路12−1〜12−4を順次、書き込み可能に制御する冗長アドレス書込優先制御回路28を備えることを特徴とする。この相違点について、以下説明する。
(K1)隣接するメモリセルとは無関係に散在する単一メモリセルの不良;
(K2)特定のワード線上に不良セルが発見されるロウ関連の不良;
(K3)特定のビット線対上に不良セルが発見されるカラム関連の不良;及び
(K4)特定の領域に集中して、不良セルが発見される破損領域の不良。
図18は、実施形態3の変形例1における冗長アドレス書込優先制御回路28Aの構成を示す回路図である。図19は、図18の冗長アドレス書込優先制御回路28Aによる冗長アドレス取込動作を示す各信号のタイミングチャートである。実施形態3の変形例1における冗長アドレス書込優先制御回路28Aは、実施形態3における冗長アドレス書込優先制御回路28に比較して、カウンタ29をさらに備えることを特徴とする。
図20は、実施形態3の変形例2に係るメモリ回路1Cの構成を示すブロック図である。図21は、図20のメモリ回路1Cにおけるセンサ18及び冗長アドレス書込優先制御回路28の構成を示す回路図である。実施形態3の変形例1に係るメモリ回路1Cは、実施形態3に係るメモリ回路1Bに比較して、センサ18をさらに備えることを特徴とする。
上記各実施形態に係るメモリ回路1,1A,1B,1Cは、SRAMで構成されたが、これに限らず、DRAMやSDRAMなどの揮発性ランダムアクセスメモリで構成されてもよいし、MRAMやFeRAMなどの不揮発性ランダムアクセスメモリで構成されてもよい。さらに、ランダムアクセスメモリに限らず、ROM、PROM、EEPROMなどで構成されてもよい。
10…メモリ制御回路、
12−1〜12−4…冗長アドレスラッチ回路、
13−1〜13−4…冗長デコーダ、
5…メモリアレイ、
50…メモリセル、
WL…ワード線、
RWL1,RWL2…冗長ワード線、
BL…ビット線、
RBL1,RBL2…冗長ビット線、
RCc、RCd、RC11…冗長メモリセル、
22−1〜22−4…ヒューズ回路、
23−1〜23−4…スイッチ回路。
Claims (4)
- 互いに交差する複数のワード線及びビット線にそれぞれ接続され、上記ビット線から入力されるデータを格納する複数のメモリセルと、
上記各ワード線を指定するロウアドレス及び上記各ビット線を指定するカラムアドレスを含むアドレスに基づいて、上記ロウアドレス及びカラムアドレスによって指定されるワード線及びビット線に接続されたメモリセルから、格納されたデータを読み出す動作を制御するメモリ制御回路と、
上記アドレスが特定のメモリセルに接続されたワード線又はビット線を指定する冗長アドレスを含むとき、上記複数のメモリセルにおいて所定のワード線又はビット線に接続された冗長メモリセルを、上記特定のメモリセルに代えて動作させる冗長デコーダと、
上記冗長アドレスをそれぞれ保持するとともに、上記メモリ制御回路から入力されるリセット信号に基づいて、保持した冗長アドレスを消去する複数の冗長アドレスラッチ回路とを備えた半導体記憶装置であって、
上記複数の冗長アドレスラッチ回路は、
特定のメモリセルに接続されたワード線を指定する冗長ロウアドレスを保持する少なくとも1つの第1の冗長アドレスラッチ回路と、
特定のメモリセルに接続されたビット線を指定する冗長カラムアドレスを保持する少なくとも1つの第2の冗長アドレスラッチ回路とを含み、
さらに、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択し、上記冗長ロウアドレス又は上記冗長カラムアドレスを、選択した冗長アドレスラッチ回路に書き込むように制御する第2の優先制御回路と、
上記冗長ロウアドレスを保持する上記第1の冗長アドレスラッチ回路及び上記冗長カラムアドレスを保持する上記第2の冗長アドレスラッチ回路の個数を計数するカウンタとを備えることを特徴とする半導体記憶装置。 - 上記半導体記憶装置の温度または供給電圧を検知するセンサをさらに備え、
上記第2の優先制御回路は、上記センサによって検知された温度または供給電圧に応じて、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択することを特徴とする請求項1に記載の半導体記憶装置。 - 上記各冗長アドレスラッチ回路は、揮発性記憶回路で構成されることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 請求項1〜3のいずれか1つに記載の半導体記憶装置を備えることを特徴とする半導体集積回路装置。
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