JP6097775B2 - 半導体記憶装置及び半導体集積回路装置 - Google Patents

半導体記憶装置及び半導体集積回路装置 Download PDF

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Description

本発明は、例えばSRAM(静的ランダムアクセスメモリ)やDRAM(動的ランダムアクセスメモリ)などの半導体記憶装置及びそれを備えた半導体集積回路装置に関する。
半導体記憶装置には、一般に、歩留まり低下の主要因であるメモリセルの不良を救済するための冗長救済機能を実現する冗長回路が設けられている。特許文献1では、メモリセルをマトリクス状に配置したメモリアレイ内に、不良メモリセルを回路的に置換できる予備的なメモリセルを有する冗長ロウや冗長カラムを配置し、ヒューズ素子の切断によって冗長アドレスを不揮発で記憶する冗長回路構成を採用している。
図22は、従来技術に係るメモリ回路100の構成を示すブロック図である。図22に示すメモリ回路100において、不良メモリセルのアドレスは、冗長ロウや冗長カラムに置換するための冗長アドレスとして、冗長ヒューズ回路4−1〜4−4に不揮発で記憶される。冗長ヒューズ回路4−1〜4−4には、レーザで溶断する金属やポリシリコンのヒューズ素子や、トランジスタに過剰ゲート電圧を印加して導通するアンチヒューズ、OTP(ワンタイムプログラマブル読み出し専用メモリ)セルやフラッシュメモリセルなどを用いることもあり、種々の回路構成が知られている。
図23〜図26は、従来技術に係る半導体集積回路装置の構成を示すブロック図である。SOC(システムオンチップ)やASIC(特定用途向け集積回路)の半導体集積回路装置においては、図23〜図26に示すように、メモリ回路100A〜100Dとは別の領域に、冗長アドレスを格納する方式も知られている。図23において、冗長ヒューズ回路4−1〜4−4はメモリ回路100Aの外部領域220に配置されて冗長アドレスを格納し、冗長ヒューズ回路4−1〜4−4からの冗長アドレスは、電源投入時に冗長アドレス記憶回路41−1〜41−4に記憶される。
図24〜図26に示す半導体集積回路装置では、物理的な冗長ヒューズ回路を使用せず、チップ上でメモリ回路100B〜100Dの外部領域200Aに配置されたフラッシュメモリ215等に、冗長アドレスをあらかじめ格納する方式を採用している。図24において、フラッシュメモリ215に格納された冗長アドレスは、電源投入時にメモリ回路100Bの冗長アドレス記憶回路41−1〜41−4に記憶される。図25において、CPU210はフラッシュメモリ215に格納された冗長アドレスに基づいて、メモリ回路100Cの冗長デコーダ13−1〜13−4を活性化する。図26において、CPU210はフラッシュメモリ215に格納された冗長アドレスに基づいて、通常のアドレスと冗長アドレスを分離して、それぞれメモリ回路100DのXデコーダ6及びYデコーダ9と、冗長デコーダ13−1〜13−4とに出力する。
米国特許第4228528号明細書 米国特許出願公開第2008/0037341号明細書
以上のように、従来技術に係る半導体記憶装置の不良メモリセルを救済するための冗長救済機能において、冗長アドレスを不揮発で記憶する冗長ヒューズ回路には、種々の回路構成が知られている。さらに、物理的な冗長ヒューズ回路を使用せず、フラッシュメモリなど冗長ヒューズ回路の代替手段を採用することもある。半導体記憶装置の開発段階において、これらの全ての形式をサポートするように開発を行うことは、開発費用及び開発期間の観点から合理的でない。しかしながら、何らかの冗長ヒューズ回路を設定しなければ、半導体記憶装置における冗長救済機能のテスト評価を行うことができない。そのため、従来技術では、半導体記憶装置の開発段階において、不良メモリセルの救済のためのテストを効率的に行えないという問題点があった。
本発明の目的は従来技術に比較して、半導体記憶装置の開発段階において、不良メモリセルの救済のためのテストを高効率に行うことができる半導体記憶装置を提供することにある。
本発明の第1の態様に係る半導体記憶装置は、
互いに交差する複数のワード線及びビット線にそれぞれ接続され、上記ビット線から入力されるデータを格納する複数のメモリセルと、
上記各ワード線を指定するロウアドレス及び上記各ビット線を指定するカラムアドレスを含むアドレスに基づいて、上記ロウアドレス及びカラムアドレスによって指定されるワード線及びビット線に接続されたメモリセルから、格納されたデータを読み出す動作を制御するメモリ制御回路と、
上記アドレスが特定のメモリセルに接続されたワード線又はビット線を指定する冗長アドレスを含むとき、上記複数のメモリセルにおいて所定のワード線又はビット線に接続された冗長メモリセルを、上記特定のメモリセルに代えて動作させる冗長デコーダと、
上記冗長アドレスをそれぞれ保持するとともに、上記メモリ制御回路から入力されるリセット信号に基づいて、保持した冗長アドレスを消去する複数の冗長アドレスラッチ回路とを備えたことを特徴とする。
本発明の第2の態様に係る半導体記憶装置は、第1の態様に係る半導体記憶装置において、
上記各冗長アドレスラッチ回路は、個別に入力されるイネーブル信号に基づいて上記冗長アドレスをそれぞれ保持することを特徴とする。
本発明の第3の態様に係る半導体記憶装置は、第1又は第2の態様に係る半導体記憶装置において、
上記冗長アドレスを不揮発で記憶するためのヒューズを備えるヒューズ回路と、
上記冗長アドレスラッチ回路に保持された冗長アドレスと上記ヒューズ回路に記憶された冗長アドレスとを選択的に切り替えて、上記冗長デコーダに出力するスイッチ回路とをさらに備え、
上記冗長デコーダは、上記アドレスが上記スイッチ回路からの冗長アドレスを含むとき、上記冗長メモリセルを、上記特定のメモリセルに代えて動作させることを特徴とする。
本発明の第4の態様に係る半導体記憶装置は、第3の態様に係る半導体記憶装置において、
上記ヒューズ回路が上記冗長アドレスを記憶しているとき、上記スイッチ回路に、上記冗長アドレスラッチ回路に保持された冗長アドレスよりも、上記ヒューズ回路に記憶された冗長アドレスを優先して選択させる第1の優先制御回路をさらに備えることを特徴とする。
本発明の第5の態様に係る半導体記憶装置は、第1〜第4の態様に係る半導体記憶装置において、
上記複数の冗長アドレスラッチ回路は、
特定のメモリセルに接続されたワード線を指定する冗長ロウアドレスを保持する少なくとも1つの第1の冗長アドレスラッチ回路と、
特定のメモリセルに接続されたビット線を指定する冗長カラムアドレスを保持する少なくとも1つの第2の冗長アドレスラッチ回路とを含み、
上記半導体記憶装置は、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択し、上記冗長ロウアドレス又は上記冗長カラムアドレスを、選択した冗長アドレスラッチ回路に書き込むように制御する第2の優先制御回路をさらに備えることを特徴とする。
本発明の第6の態様に係る半導体記憶装置は、第5の態様に係る半導体記憶装置において、
上記冗長ロウアドレスを保持する上記第1の冗長アドレスラッチ回路及び上記冗長カラムアドレスを保持する上記第2の冗長アドレスラッチ回路の個数を計数するカウンタをさらに備えることを特徴とする。
本発明の第7の態様に係る半導体記憶装置は、第6の態様に係る半導体記憶装置において、
上記半導体記憶装置の温度または供給電圧を検知するセンサをさらに備え、
上記第2の優先制御回路は、上記センサによって検知された温度または供給電圧に応じて、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択することを特徴とする。
本発明の第8の態様に係る半導体記憶装置は、第1〜第7の態様に係る半導体記憶装置において、
上記各冗長アドレスラッチ回路は、揮発性記憶回路で構成されることを特徴とする。
本発明の第9の態様に係る半導体集積回路装置は、第1〜第8の態様に係る半導体記憶装置を備えることを特徴とする。
本発明に係る半導体記憶装置によれば、従来技術に比較して、開発段階において、不良メモリセルの救済のためのテストを高効率に行うことができる。
本発明の実施形態1に係るメモリ回路1の構成をメモリテスタ2とともに示すブロック図である。 図1のメモリ回路1におけるメモリアレイ及び周辺回路11の構成を示す回路図である。 図1のメモリ回路1の読み出し動作を示す各信号のタイミングチャートである。 図1のメモリ回路1による不良データに対する冗長アドレスの設定動作を示す各信号のタイミングチャートである。 本発明の実施形態2に係る半導体集積回路装置の構成を示すブロック図である。 図5のメモリ回路1Aにおけるヒューズ部22,冗長アドレスラッチ部12,及びスイッチ部23の構成を示すブロック図である。 図6のヒューズ部22の構成を示す回路図である。 図6の冗長アドレスラッチ部12の構成を示す回路図である。 図6のスイッチ部23の構成を示す回路図である。 図5のメモリ回路1Aにおける冗長アドレスラッチ部12とヒューズ部22の切替え動作を示す各信号のタイミングチャートである。 実施形態2の変形例におけるヒューズ部22A,冗長アドレスラッチ部12,及びスイッチ部23の構成を示すブロック図である。 本発明の実施形態3に係るメモリ回路1Bの構成を示すブロック図である。 図12のメモリ回路1Bにおける冗長アドレス書込優先制御回路28の構成を示す回路図である。 図12のメモリ回路1Bにおけるロウ優先冗長アドレス取込動作を示す各信号のタイミングチャートである。 図12のメモリ回路1Bにおけるカラム優先冗長アドレス取込動作を示す各信号のタイミングチャートである。 図12のメモリ回路1Bにおいて不良ワードドライバによる不良を救済する様子を示す回路図である。 図12のメモリ回路1Bにおいて不良センスアンプによる不良を救済する様子を示す回路図である。 実施形態3の変形例1における冗長アドレス書込優先制御回路28Aの構成を示す回路図である。 図18の冗長アドレス書込優先制御回路28Aによる冗長アドレス取込動作を示す各信号のタイミングチャートである。 実施形態3の変形例2に係るメモリ回路1Cの構成を示すブロック図である。 図20のメモリ回路1Cにおけるセンサ18及び冗長アドレス書込優先制御回路28の構成を示す回路図である。 従来技術に係るメモリ回路100の構成を示すブロック図である。 従来技術に係るメモリ回路100Aの構成を示すブロック図である。 従来技術に係るメモリ回路100Bの構成を示すブロック図である。 従来技術に係るメモリ回路100Cの構成を示すブロック図である。 従来技術に係るメモリ回路100Dの構成を示すブロック図である。 図22のメモリ回路100において不良ワードドライバによる不良を救済する様子を示す回路図である。 図22のメモリ回路100において不良センスアンプによる不良を救済する様子を示す回路図である。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施形態1.
図1は、本発明の実施形態1に係るメモリ回路1の構成をメモリテスタ2とともに示すブロック図である。図1において、メモリ回路1は、メモリ制御回路10と、メモリアレイ及び周辺回路11と、冗長アドレスラッチ回路12−1〜12−4と、冗長デコーダ13−1〜13−4と、オア(OR)ゲート14,15とを備えて構成される。メモリアレイ及び周辺回路11は、メモリアレイ5と、Xデコーダ6と、ワードドライバ7と、データバッファ8と、センスアンプ及びYデコーダ9とを備える。
図1において、メモリ回路1は、例えばSRAMなどの揮発性半導体記憶装置で構成され、外部のメモリテスタ2によってテストされる。メモリテスタ2は、クロック信号CLK、チップ選択信号CS、出力イネーブル信号OE及び書込イネーブル信号WEをメモリ制御回路10に出力する。また、メモリテスタ2は、ロウアドレスAx及びカラムアドレスAyを含むアドレスAdressをXデコーダ6、Yデコーダ9、冗長アドレスラッチ回路12−1〜12−4及び冗長デコーダ13−1〜13−4に出力する。さらに、メモリテスタ2は冗長アドレス書込イネーブル信号RAL1〜RAL4を冗長アドレスラッチ回路12−1〜12−4にそれぞれ出力する。
メモリ制御回路10は、チップ選択信号CSがハイレベルである場合に、クロック信号CLKに同期してメモリ回路1の動作を制御する。メモリ制御回路10は、出力イネーブル信号OEや書込イネーブル信号WEに基づいて、ワードドライバ活性化信号XEを生成してワードドライバ7を活性化するとともに、Yデコーダ活性化信号YEを生成してYデコーダ7を活性化する。さらに、メモリ制御回路10は冗長アドレスラッチ回路12−1〜12−4をリセットするためのリセット信号RSを生成して各冗長アドレスラッチ回路12−1〜12−4に出力する。
冗長アドレスラッチ回路12−1〜12−4は、例えばSRAMで構成される。冗長アドレスラッチ回路12−1,12−2は、それぞれ冗長アドレス書込イネーブル信号RAL1,RAL2がハイレベルのときにアドレスAdressのロウアドレスAxを冗長ロウアドレスP1,P2として取り込み、冗長アドレスラッチ回路12−3,12−4は、それぞれ冗長アドレス書込イネーブル信号RAL3,RAL4がハイレベルのときにアドレスAdressのカラムアドレスAyを冗長カラムアドレスP3,P4として取り込む。冗長アドレスラッチ回路12−1〜12−4は、冗長アドレス書込イネーブル信号RAL1〜RAL4がローレベルのときに、それぞれ取り込んだ冗長アドレスを保持し、ハイレベルのリセット信号RSに基づいて、保持した冗長アドレスを消去する。冗長アドレスラッチ回路12−1〜12−4は、保持した冗長アドレスP1〜P4をそれぞれ冗長デコーダ13−1〜13−4に出力するとともに、冗長アドレスを保持しているか否かを示す冗長アドレス使用フラグ信号RU1〜RU4をそれぞれ冗長デコーダ13−1〜13−4に出力する。
冗長デコーダ13−1,13−2は、それぞれ冗長アドレス使用フラグ信号RU1,RU2に基づいてアドレスAdressのロウアドレスAxをデコードし、デコードしたロウアドレスAxと冗長ロウアドレスP1,P2とが一致するか否かを判定する。冗長デコーダ13−1,13−2は、それぞれロウアドレスAxと冗長ロウアドレスP1,P2とが一致すると判定した場合、ハイレベルを有する冗長使用判定信号RX1,RX2を生成し、一致しないと判定した場合、ローレベルを有する冗長使用判定信号RX1,RX2を生成する。冗長デコーダ13−1,13−2は、それぞれ冗長使用判定信号RX1,RX2をオアゲート14及びワードドライバ7に出力する。
冗長デコーダ13−3,13−4は、それぞれ冗長アドレス使用フラグ信号RU3,RU4に基づいてアドレスAdressのカラムアドレスAyをデコードし、デコードしたカラムアドレスAyと冗長カラムアドレスP3,P4とが一致するか否かを判定する。冗長デコーダ13−3,13−4は、それぞれカラムアドレスAyと冗長カラムアドレスP3,P4とが一致すると判定した場合、ハイレベルを有する冗長使用判定信号RX3,RX4を生成し、一致しないと判定した場合、ローレベルを有する冗長使用判定信号RX3,RX4を生成する。冗長デコーダ13−3,13−4は、それぞれ冗長使用判定信号RX3,RX4をオアゲート15及びYデコーダ9に出力する。
オアゲート14は、冗長使用判定信号RX1,RX2の論理和を演算し、演算結果を示すXデコーダ非活性化信号STPXを生成してXデコーダ6に出力する。オアゲート15は、冗長使用判定信号RX3,RX4の論理和を演算し、演算結果を示すYデコーダ非活性化信号STPYを生成してYデコーダ9に出力する。
なお、本実施形態では、説明を簡単するために、2つの冗長ロウ及び2つの冗長カラムに適用可能に冗長アドレスラッチ回路12−1〜12−4及び冗長デコーダ13−1,13−2を備えてメモリ回路1を構成している。しかし、本発明はこれに限らず、任意の個数の冗長ロウ及び冗長カラムに適用可能である。
Xデコーダ6は、Xデコーダ非活性化信号STPXがローレベルのときに、アドレスAdressのロウアドレスAxをデコードしてワードドライバ7に出力し、Xデコーダ非活性化信号STPXがハイレベルのときに動作を停止する。
図2は、図1のメモリ回路1におけるメモリアレイ及び周辺回路11の構成を示す回路図である。以下、図1及び図2を用いて、メモリアレイ及び周辺回路11の構成を説明する。
図2において、ワードドライバ7は、複数M本のワード線WLにそれぞれ接続されるワードドライバ部7−1〜7−Mと、冗長ワード線RWL1,RWL2にそれぞれ接続される冗長ワードドライバ部7−R1,7−R2とを備える。ワードドライバ部7−m(m=1,2,…,M)及び冗長ワードドライバ部7−R1,7−R2は、それぞれナンド(NAND)ゲート71と、インバータ72とを備える。図1に示すようにワードドライバ7において、ロウアドレスAxaによって指定されるワード線WLaのワードドライバ部7−mは、ワード線WLaを駆動する。また、冗長ワードドライバ部7−R1,7−R2は、それぞれ冗長使用判定信号RX1,RX2に基づいて、冗長ワード線RWL1,RWL2を駆動する。
メモリアレイ5は、複数のメモリセル50をマトリクス状に配置して構成される。メモリセル50は、互いに接続される1対のインバータ51,52と、トランジスタ53,54とを備える。メモリアレイ5において、複数N対のビット線対BL1,BL1/〜BLN,BLN/にそれぞれ接続されるメモリセル50はカラム部BB1〜BBNを構成し、各カラム部BBn(n=1,2,…,N)のメモリセル50は、それぞれワード線WL1〜WLM又は冗長ワード線RWL1,RWL2に接続される。冗長ビット線対RBL1,RBL1/,RBL2,RBL2/にそれぞれ接続されるメモリセル50は冗長カラム部RB1,RB2を構成し、冗長カラム部RB1,RB2のメモリセル50は、それぞれワード線WL1〜WLM又は冗長ワード線RWL1,RWL2に接続される。
センスアンプ及びYデコーダ9は、ビット線対BL1,BL1/〜BLN,BLN/にそれぞれ接続されるYデコーダ部9−1〜9−Nと、冗長ビット線対RBL1,RBL1,RBL2,RBL2/にそれぞれ接続される冗長Yデコーダ部9−R1,9−R2とを備える。Yデコーダ部9−1〜9−Nは、それぞれアドレスAdressのカラムアドレスAyをデコードするYデコーダ91と、ナンドゲート92と、インバータ93と、トランジスタ94と、メモリセル50のデータを増幅するセンスアンプ95とを備える。冗長Yデコーダ部9−R1,9−R2は、それぞれナンドゲート92と、インバータ93と、トランジスタ94と、センスアンプ95とを備える。
Yデコーダ非活性化信号STPYがローレベルのときに、カラムアドレスAyaによって指定されるビット線対BLc、BLc/に接続されたYデコーダ部9−nは、データバスDbusを介してデータバッファ8との間でデータの転送を行う。また、Yデコーダ非活性化信号STPYがハイレベルのときに、冗長Yデコーダ部9−R1,9−R2は、それぞれ冗長使用判定信号RY1,RY2に基づいて、データバスDbusを介してデータバッファ8との間でデータの転送を行う。
図3は、図1のメモリ回路1の読み出し動作を示す各信号のタイミングチャートである。図1及び図3を用いて、冗長アドレスラッチ回路を用いてデータの読み出しを行う動作について説明する。以下、説明を簡単にするために、冗長アドレスラッチ回路12−1を用いて冗長ロウアドレスが設定される場合について説明するが、冗長カラムアドレスが設定される場合についても、冗長ロウの場合と同様に行える。
図3において、まず、時刻t1においてハイレベルを有するチップ選択信号CSはメモリ制御回路10に入力され、メモリ制御回路10はハイレベルを有するリセット信号RSを生成して各冗長アドレスラッチ回路12−1〜12−4に出力する。すると、冗長アドレスラッチ回路12−1〜12−4はリセットされて、冗長アドレスP1〜P4は全て「00…0」となる。
次いで、時刻t2において、メモリテスタ2はロウアドレスAxa及びカラムアドレスAyaを含むアドレスAddressをメモリ回路1に入力するとともに、ハイレベルを有する冗長アドレス書込イネーブル信号RAL1を冗長アドレスラッチ回路12−1に入力する。冗長アドレス書込イネーブル信号RAL2〜RAL4はローレベルであるため、ロウアドレスAxaのみが、クロック信号CLKの立ち上がりエッジにおいて冗長アドレスラッチ回路12−1に書き込まれて保持される。
このとき、冗長アドレスラッチ回路12−1はハイレベルを有する冗長アドレス使用フラグ信号RU1を生成して冗長デコーダ13−1に出力し、冗長デコーダ13−1は活性化される。一方、冗長アドレス使用フラグ信号RU2〜RU4はローレベルで維持され、冗長デコーダ13−2〜13−4は活性化されない。つまり、リセット信号RSによるリセット後において、各冗長アドレスラッチ回路12−1〜12−4がそれぞれ冗長アドレス書込イネーブル信号RAL1〜RAL4によって選択されて冗長アドレスをラッチしない限り、各冗長デコーダ13−1〜13−4は使用できない。
次いで、時刻t3において、ハイレベルを有するチップ選択信号CSはメモリ制御回路10に入力されるとともに、クロック信号CLKの立ち上がりエッジにおいてアドレスAddressはメモリ回路1に入力される。ここで、冗長アドレスラッチ回路12−1に保持された冗長ロウアドレスP1は、入力されたアドレスAddressのロウアドレスAxaに一致している。そのため、冗長デコーダ13−1はハイレベルを有する冗長使用判定信号RX1を生成してオアゲート14とワードドライバ7に出力し、オアゲート14はハイレベルを有するXデコーダ非活性化信号STPXを生成してXデコーダ6に出力し、Xデコーダ6は動作を停止する。
次いで、時刻t4において、メモリ制御回路10はハイレベルを有するワードドライバ活性化信号XEを生成してワードドライバ7に出力し、ワードドライバ7は冗長ワード線RWL1を選択する。選択された冗長ワード線RWL1はハイレベルとなり、冗長メモリセルRCcに格納されたデータはカラム部BBcにおけるビット線対BLc,BLc/に転送され、ビット線対BLc,BLc/に接続されたセンスアンプ95によって増幅される(図2参照)。冗長メモリセルRCcと同様にして、冗長ワード線RWL1に接続された複数のメモリセル50はそれぞれ格納したデータをビット線対BL,BL/に転送し、転送されたデータは各ビット線対BL,BL/に接続されたセンスアンプ95によってそれぞれ増幅される。一方、ロウアドレスAxaが入力されているにも関わらず、ワード線WLaは、Xデコーダ非活性化信号STPXによるXデコーダ6の停止によって選択されないこととなる。
次いで、時刻t5において、メモリ制御回路10はハイレベルを有するYデコーダ活性化信号YEを生成してYデコーダ9に出力する。この場合において、冗長カラムは用いられていないため、通常のカラム機能が達成される。つまり、時刻t5におけるハイレベルのYデコーダ活性化信号YEに応答して、時刻t3において入力されたカラムアドレスAyaに対応するYデコーダ部9−nは、センスアンプ95によって増幅されたデータをデータバスDbusに転送する。次いで、時刻t6におけるクロック信号CLKの立ち上がりにおいて、データバスDbusに転送されたデータは、データバッファ8を介してデータDQとして出力される。
図4は、図1のメモリ回路1による不良データに対する冗長アドレスの設定動作を示す各信号のタイミングチャートである。図1及び図4を用いて、通常の読み出し動作において読み出されたデータが不良である場合に、その読み出し動作に引き続き、不良データに対する冗長アドレスの設定を行う動作について説明する。以下、図3と同様に、説明を簡単にするために冗長アドレスラッチ回路12−1を用いて冗長ロウアドレスが設定される場合について説明する。
図4において、まず、時刻t11においてハイレベルのチップ選択信号CSはメモリ制御回路10に入力され、メモリ制御回路10はハイレベルのリセット信号RSを生成して各冗長アドレスラッチ回路12−1〜12−4に出力する。すると、冗長アドレスラッチ回路12−1〜12−4はリセットされて、冗長アドレスP1〜P4は全て「00…0」となる。リセット信号RSによるリセットの後にいずれの冗長アドレスラッチ回路12−1〜12−4もアクセスされていないので、冗長アドレス使用フラグ信号RU1〜RU4は全てローレベルである。つまり、時刻t11において、いずれの冗長アドレスラッチ回路12−1〜12−4も使用不可能の状態にある。
次いで、時刻t12において、チップ選択信号CSはハイレベルであり、ロウアドレスAxa及びカラムアドレスAyaを含むアドレスAddressは、メモリ回路1に入力され、クロック信号CLKの立ち上がりエッジにラッチされる。
次いで、時刻t13において、メモリ制御回路10はハイレベルのワードドライバ活性化信号XEを生成してワードドライバ7に出力し、時刻t12にラッチされたロウアドレスAxaに対応するワード線WLaが選択される。選択されたワード線WLaはハイレベルとなり、メモリセルCcに格納されたデータはカラム部BBcにおけるビット線対BLc,BLc/に転送される。転送されたデータは、ビット線対BLc,BLc/に接続されたセンスアンプ95によって増幅される。メモリセルCcと同様にして、ワード線WLaに接続された複数のメモリセル50は格納したデータをそれぞれビット線対BL,BL/に転送し、転送されたデータは各ビット線対BL,BL/に接続されたセンスアンプ95によってそれぞれ増幅される。
次いで、時刻t14において、メモリ制御回路10はハイレベルを有するYデコーダ活性化信号YEを生成してYデコーダ9に出力する。時刻t13にカラムアドレスAyaがラッチされているので、カラムアドレスAyaに対応するYデコーダ部9−nは、時刻t14におけるハイレベルのYデコーダ活性化信号YEに応答して、センスアンプ95によって増幅されたデータをデータバスDbusに転送する。
次いで、時刻t15におけるクロック信号CLKの立ち上がりにおいて、データバスDbusに転送されたデータは、データバッファ8を介してデータDQとして読み出される。読み出されたデータDQが誤っており、メモリセルCcが不良である場合、メモリセルCcに接続されるワード線WLaを冗長ワード線RWL1,RWL2に置き換えることが望まれる。読み出されたデータDQが誤っているか否かは、例えばメモリテスタ2によって判断することができる。例えばメモリテスタ2は、時刻t15においてメモリセルCcから読み出したデータDQの不良を検出して、ハイレベルの冗長アドレス書込イネーブル信号RAL1を生成してメモリ回路1の冗長アドレスラッチ回路12−1に出力する。すると、冗長アドレスラッチ回路12−1は時刻t16において、ロウアドレスAxaをラッチする。
以上のようにして、本実施形態に係るメモリ回路1では、不良メモリセルを検出すると、電源をオフすることなく引き続くサイクルから冗長メモリセルによる不良箇所の置換を行うことができる。冗長ワード線RWL1は、続くサイクルから電源が立ち上がっている間中、選択されたワード線WL1に置き換えられることとなり、例えばメモリセルCcに代えて冗長メモリセルRCcが動作する。なお、冗長アドレス書込イネーブル信号RAL1に代えて冗長アドレス書込イネーブル信号RAL2をハイレベルにすることにより、冗長ワード線RWL1に代えて冗長ワード線RWL2を使用することもできる。また、冗長アドレス書込イネーブル信号RAL1,RAL2と同様に、冗長アドレス書込イネーブル信号RAL3,RAL4を用いることにより、電源を再度オンすることなくビット線と冗長ビット線の置き換えを行うこともできる。このとき、例えばメモリセルCcに代えて、冗長ビット線対RBL1,RBL1/に接続された冗長メモリセルRCd,RC11が動作する。
以上のように構成されたメモリ回路1によると、複数のメモリセル50と、メモリ制御回路10と、冗長デコーダ13−1〜13−4と、冗長アドレスラッチ回路12−1〜12−4とを備える。複数のメモリセル50は、互いに交差する複数のワード線WL及びビット線BLにそれぞれ接続され、ビット線BLから入力されるデータを格納する。メモリ制御回路10は、各ワード線WLを指定するロウアドレスAx及び各ビット線BLを指定するカラムアドレスAyを含むアドレスAdressに基づいて、ロウアドレスAx及びカラムアドレスAyによって指定されるワード線WL及びビット線BLに接続されたメモリセル50から、格納されたデータを読み出す動作を制御する。冗長デコーダ13−1〜13−4は、アドレスAdressが特定のメモリセルCcに接続されたワード線WLa又はビット線BLcを指定する冗長アドレスP1〜P4を含むとき、複数のメモリセル50において所定の冗長ワード線RWL1,RWL2又は冗長ビット線RBL1,RBL2に接続された冗長メモリセルRCcを、特定のメモリセルCcに代えて動作させる。冗長アドレスラッチ回路12−1〜12−4は、冗長アドレスP1〜P4をそれぞれ保持するとともに、メモリ制御回路10から入力されるリセット信号RSに基づいて、保持した冗長アドレスP1〜P4を消去する。
メモリ回路1におけるリセット信号RSにより、データの格納及び読み出し動作中に、メモリ制御回路10は冗長アドレスラッチ回路12−1〜12−4をリセットして冗長アドレスを再設定できるので、メモリセルの救済のためのテストを高効率に行うことができる。
また、メモリ回路1によると、各冗長アドレスラッチ回路12−1〜12−4は、個別に入力される冗長アドレス書込イネーブル信号RAL1〜RAL4に基づいて冗長アドレスP1〜P4をそれぞれ保持する。冗長アドレス書込イネーブル信号RAL1〜RAL4により、各冗長アドレスラッチ回路12−1〜12−4に個別のタイミングでそれぞれ冗長アドレスP1〜P4を設定できるので、テストにおける利便性をより向上できる。
メモリ回路1は、例えばASICやSOCにおけるチップの一部の領域にメモリマクロとして配置して構成されてもよい。メモリマクロやメモリマクロのテストチップを開発する開発段階において、メモリマクロの冗長救済機能のために別途配置されることとなる種々のヒューズ素子や、ヒューズ素子を用いずに構成される代替手段などの全ての形式をサポートするように開発を行うことは、開発費用及び開発期間の観点から合理的でない。しかしながら、従来技術では、何らかのヒューズ回路を設定しなければ、メモリマクロにおける冗長救済機能のテスト評価を行うことができないという事態が生じる。これに対して、本実施形態に係るメモリ回路1によると、冗長救済機能のための種々のヒューズ素子やヒューズ素子の代替手段に普遍的に適用可能であるメモリマクロを提供できる。
また、メモリ回路1によると、メモリマクロのテストチップとして使用される場合に、外部のメモリテスタやBIST(内蔵自己試験機能)回路などから冗長ロウや冗長カラムの設定を自由に選択することができるので、テストチップの開発を容易化できる。特に、メモリの生産業者にとって、開発中のメモリをテストし、冗長ロウや冗長カラムの設定のいずれを選択するかによって生産量を増大できるのかを評価するために有用である。また、リセット信号RSによって設定した冗長アドレスをリセットできるので、ユーザは何時で何度でも冗長アドレスを設定でき、あらゆる組み合わせ冗長救済機能の検査を行うことができ、メモリのウエハテストや機能性テストなどの種々のテストにおける利便性を向上できる。
実施形態2.
図5は、本発明の実施形態2に係る半導体集積回路装置の構成を示すブロック図である。実施形態2に係る半導体集積回路装置は、メモリ回路1Aと、BIST回路2Aとを備える。実施形態2に係るメモリ回路1Aは、実施形態1に係るメモリ回路1に比較して、冗長アドレスを不揮発で記憶するヒューズ回路22−1〜22−4と、揮発性又は不揮発性の冗長アドレスを選択的に切り替えるスイッチ回路23−1〜23−4とをさらに備えることを特徴とする。この相違点について、以下説明する。
図5において、半導体集積回路装置は、例えばSOCやASICなどの半導体チップで構成される。BIST回路2Aは、例えばSOCなどにおいてメモリ回路1Aを配置した領域とは別の領域に配置され、図1のメモリテスタ2と同様に、種々の信号を生成してメモリ回路1Aに出力する。ヒューズ回路22−1〜22−4は、メモリ制御回路10からの制御信号TRFに基づいて、不揮発で記憶した冗長アドレスを示すヒューズアドレスFdd1〜Fdd4及び冗長アドレスを記憶したか否かを示すヒューズ使用フラグ信号FU1〜FU4を生成してスイッチ回路23−1〜23−4に出力する。一方、冗長アドレスラッチ回路12−1〜12−4は、それぞれ冗長アドレスQ1〜Q4及び冗長アドレス使用フラグ信号AU1〜AU4をスイッチ回路23−1〜23−4に出力する。
スイッチ回路23−1〜23−4は、メモリ制御回路10からの切替え信号SWに基づいて、それぞれヒューズアドレスFdd1〜Fdd4とヒューズ使用フラグ信号FU1〜FU4の組、又は冗長アドレスQ1〜Q4と冗長アドレス使用フラグ信号AU1〜AU4の組を選択的に切り替える。選択された信号の組は、それぞれ冗長アドレスP1〜P4及び冗長アドレス使用フラグ信号RU1〜RU4として冗長デコーダ13−1〜13−4に出力される。
実施形態2に係るメモリ回路1Aでは、実施形態1に係るメモリ回路1の開発評価における利便性の利点を維持しつつ、不揮発性のヒューズ回路の利点を取り入れることができる。ここで、一般のヒューズ回路において、レーザヒューズには、広汎に使用されていて、簡単に冗長メモリセルへの置換を行うことができるという利点がある。しかしながら、これらは不揮発性であり、一度冗長ヒューズが切断されると、対応する冗長メモリセルは別の不良メモリセルのために再度利用することができない。またパッケージ封入後に使用できず、チップ上に未使用の冗長メモリセルがあっても、パッケージ封入後に不良メモリセルの救済は行えない。
一方、アンチヒューズには、パッケージ封入後に使用できるという利点がある。例えばSRAMマクロやDRAMマクロを用いることを検討するSOCベンダーにとって、アンチヒューズはパッケージ封入後に冗長救済を行えるという多大な利点を有する。しかしながら、パッケージ封入後には、アンチヒューズは専用のアンチヒューズ切断機器又はアンチヒューズを切断可能である高価なメモリテスタなしでは切断できない。一般に、SOCは高価なチップであって、メモリセルの不良のためだけにSOCが製品とならないことは許容されない。
また、アンチヒューズは現在、レーザヒューズに比べて未成熟の技術であり、切断されているのか否かについての特別なテストを行う必要があるなど、信頼性に問題がある。また、追加のテスト期間が必要となり、現在、メモリに対してアンチヒューズを使用する半導体供給業者は少数派である。また、アンチヒューズはヒューズ素子、制御回路及び過剰電圧生成回路を含む広大な回路面積を要する。以上の問題に鑑みて、本実施形態に係るメモリ回路1Aは、不揮発性のヒューズ回路の利点を有するとともに、その問題点を冗長アドレスラッチ回路12−1〜12−4によって解決できることを特徴とする。
図6は、図5のメモリ回路1Aにおけるヒューズ部22,冗長アドレスラッチ部12,及びスイッチ部23の構成を示すブロック図である。図6において、ヒューズ部22はヒューズ回路22−1〜22−4で構成され、冗長アドレスラッチ部12は冗長アドレスラッチ12−1〜12−4で構成され,及びスイッチ部23は22−1〜22−4で構成される。以下、ヒューズ部22、冗長アドレスラッチ部12及びスイッチ部23の特定の回路構成の一例について、それぞれ図7〜9を参照して説明する。
図7は、図6のヒューズ部22の構成を示す回路図である。図7において、ヒューズ回路22−1は、ヒューズアドレス保持回路26と、ヒューズ使用フラグ保持回路27とを備えて構成される。ヒューズ使用フラグ保持回路27は、ヒューズ270と、抵抗271と、トライステートインバータ272と、互いに接続されるインバータ対からなるラッチ回路273とを備える。ヒューズアドレス保持回路26は、複数のヒューズ60−k(k=1.2,…,K)と、各ヒューズ60−1〜60−Kに接続される複数の抵抗261と、複数のトライステートインバータ262と、インバータ対からなる複数のラッチ回路263とを備える。ヒューズ回路22−2〜22−4は、ヒューズ回路22−1と同様に構成される。
ヒューズ回路22−1のヒューズ使用フラグ保持回路27において、ヒューズ270は例えばメタルワイヤ、ポリワイヤなどの物理的なヒューズ素子で構成され、ヒューズ回路22−1が使用済みであることを示すために切断される。電源電圧VDDは抵抗271を介してヒューズ270に供給されて接地され、ヒューズ270と抵抗271との間の電圧は、トライステートインバータ272に入力され、ヒューズ270の切断によってローレベルからハイレベルに変化する。
図5に示すメモリ制御回路10は、例えばヒューズ270の切断を示すヒューズデータの転送時にハイレベルの制御信号TRFを生成して、トライステートインバータ272に入力信号を反転させ、トライステートインバータ272からの反転信号はラッチ回路273に保持される。メモリ制御回路10は、ローレベルの制御信号TRFによりトライステートインバータ272の出力端子をハイインピーダンス状態に制御し、ラッチ回路273は保持した信号をヒューズ使用フラグ信号FU1としてスイッチ回路23−1に出力する。
ヒューズ回路22−1のヒューズアドレス保持回路26において、各ヒューズ60−1〜60−Kは、例えばメタルワイヤ、ポリワイヤなどの物理的なヒューズ素子で構成され、特定の冗長アドレスを不揮発で記憶するためにそれぞれ切断される。ヒューズ60−1〜60−Kの切断によって不揮発で記憶されるヒューズアドレスFdd1−1〜Fdd1−Kは、ヒューズ使用フラグ信号FU1と同様に、制御信号TRFに基づいて複数のラッチ回路263にそれぞれ保持され、ヒューズアドレスFddとしてスイッチ回路23−1に出力される。なお、ヒューズ回路22−1〜22−4は、メタルワイヤ、ポリワイヤなどのヒューズ素子に代えて、アンチヒューズやOTPセル、フラッシュメモリを備えて構成されてもよい。
図8は、図6の冗長アドレスラッチ部12の構成を示す回路図である。図8において、冗長アドレスラッチ回路12−1は、冗長アドレス保持回路24と、冗長アドレス使用フラグ保持回路25とを備えて構成される。冗長アドレス使用フラグ保持回路25は、インバータ対からなるラッチ回路250と、トライステートインバータ251と、インバータ252と、トランスファゲート253とを備える。冗長アドレス保持回路24は、インバータ対からなる複数のラッチ回路40−1〜40−Kと、各ラッチ回路40−1〜40−Kに接続される複数のインバータ241と、トライステートインバータ242と、トランスファゲート243とを備える。冗長アドレスラッチ回路12−2〜12−4は、冗長アドレスラッチ回路12−1と同様に構成される。
冗長アドレスラッチ回路12−1の冗長アドレス使用フラグ保持回路25において、接されたトライステートインバータ251は、冗長アドレス書込イネーブル信号RAL1がハイレベルである場合に入力信号を反転し、ローレベルである場合に、その出力端子がハイインピーダンス状態となる。ラッチ回路250は、冗長アドレス書込イネーブル信号RAL1がハイレベルであるときにトライステートインバータ251からの反転信号を取り込み保持する。電源信号PORは、電源投入時にハイレベルとなり、トランスファゲート253をオンしてラッチ回路250をリセットする。ラッチ回路250に保持された信号は、インバータ252を介して冗長アドレス使用フラグ信号AU1としてスイッチ回路23−1に出力される。
冗長アドレスラッチ回路12−1の冗長アドレス保持回路24において、例えばアドレスAdressのロウアドレスの各ビットを示すアドレスビット信号A−1〜A−Kは、それぞれインバータ241を介してトライステートインバータ242に入力される。各トライステートインバータ242は、冗長アドレス書込イネーブル信号RAL1がハイレベルである場合に入力信号を反転し、ローレベルである場合に、その出力端子がハイインピーダンス状態となる。各ラッチ回路40−1〜40−Kは、冗長アドレス書込イネーブル信号RAL1がハイレベルであるときにトライステートインバータ242からの反転信号を取り込み、それぞれ冗長アドレスビット信号Q1−1〜Q1−Kとして保持する。リセット信号RSは、トランスファゲート223をオンしてラッチ回路40−1〜40−Kをリセットする。冗長アドレスビット信号Q1−1〜Q1−Kは、冗長アドレスQ1としてスイッチ回路23−1に出力される。
図9は、図6のスイッチ部23の構成を示す回路図である。図9において、スイッチ回路23−1は、インバータ231と、複数のトライステートインバータ232,233と、インバータ対からなる複数のラッチ回路230,30−1〜10−Nと、複数のインバータ234とを備える。スイッチ回路23−2〜23−4は、スイッチ回路23−1と同様に構成される。
スイッチ回路23−1において、切替え信号SWがハイレベルである場合、トライステートインバータ232が活性化される一方、トライステートインバータ233は非活性化され、ラッチ回路230,30−1〜10−Nはそれぞれヒューズ回路22−1からのヒューズ使用フラグ信号FU1及びヒューズアドレスFdd1−1〜Fdd1−Kを取り込んで保持する。一方、切替え信号SWがローレベルである場合、トライステートインバータ233が活性化される一方、トライステートインバータ232は非活性化され、ラッチ回路230,30−1〜30−Kはそれぞれ冗長アドレスラッチ回路12−1からの冗長アドレス使用フラグ信号Q1及び冗長アドレスビット信号Q1−1〜Q1−Kを取り込んで保持する。ラッチ回路230,30−1〜30−Kは、それぞれ保持した信号を、インバータ234を介して冗長アドレス使用フラグ信号RU1及び冗長アドレスビット信号P1−1〜P1〜Kとして冗長デコーダ13−1に出力する。
以上のように構成されたメモリ回路1Aにおいて、揮発性又は不揮発性の冗長アドレスを選択的に切り替える動作を以下説明する。
図10は、図5のメモリ回路1Aにおける冗長アドレスラッチ部12とヒューズ部22の切替え動作を示す各信号のタイミングチャートである。図10に示す切替え動作の開始前に、ヒューズ回路22−1にはあらかじめロウアドレスAxaとは異なるロウアドレスが記憶されており、ヒューズ回路22−4にはあらかじめカラムアドレスAyaが記憶されていることとする。
図10において、まず時刻t21において、チップ選択信号CSはハイレベルとなり、メモリ制御回路10はハイレベルのリセット信号RSを生成して各冗長アドレスラッチ回路12−1〜12−4に出力する。すると、冗長アドレスラッチ回路12−1〜12−4はリセットされて、冗長アドレスQ1〜Q4は全て「00…0」となる。一方、冗長アドレス使用フラグ信号AU1〜AU4は、電源投入時にリセットされてローレベルになっている。また、時刻t21において、メモリ制御回路10はローレベルの切替え信号SW1を生成してスイッチ回路23−1〜23−4に出力しており、そのため、冗長アドレスQ1〜Q4は冗長アドレスP1〜P4となり、冗長アドレス使用フラグ信号AU1〜AU4は冗長アドレス使用フラグ信号RU1〜RU4となっている。
次いで、時刻t22において、ロウアドレスAxa及びロウアドレスAyaを含むアドレスAddress、及びハイレベルの冗長アドレス書込イネーブル信号RAL1がメモリ回路1Aに入力される。冗長アドレス書込イネーブル信号RAL2〜RAL4はローレベルであるため、ロウアドレスAxaのみが、クロック信号CLKの立ち上がりエッジにおいて冗長アドレスラッチ回路12−1にラッチされる。すると、冗長アドレスラッチ回路12−1はハイレベルの冗長アドレス使用フラグ信号AU1を生成し、スイッチ回路23−1を介して冗長アドレス使用フラグ信号RU1として冗長デコーダ13−1に出力し、これによって冗長デコーダ13−1は活性化される。一方、冗長アドレス使用フラグ信号RU2〜RU4はローレベルで維持され、冗長デコーダ13−2〜13−4は活性化されない。リセット信号RSによるリセット後において、各冗長アドレスラッチ回路12−1〜12−4がそれぞれ冗長アドレス書込イネーブル信号RAL1〜RAL4によって選択されない限り、各冗長デコーダ13−1〜13−4は使用されない。
次いで、時刻t23において、チップ選択信号CSはハイレベルとなり、アドレスAddressはクロック信号CLKの立ち上がりエッジにおいてメモリ回路1Aに入力される。冗長アドレスP1が、入力されたアドレスAddressのロウアドレスAxaに一致しているため、冗長デコーダ13−1はハイレベルの冗長使用判定信号RX1を生成して出力する。これにより、Xデコーダ非活性化信号STPXはハイレベルとなり、Xデコーダ6は動作を停止する。
次いで、時刻t24において、メモリ制御回路10はハイレベルのワードドライバ活性化信号XEをワードドライバ7に出力し、ワードドライバ7は冗長ワード線RWL1を選択する。選択された冗長ワード線RWL1に接続された冗長メモリセルRCcに格納されたデータはカラム部BBcにおけるビット線対BLc,BLc/に転送され、ビット線対BLc,BLc/に接続されたセンスアンプ95によって増幅される(図2参照)。冗長メモリセルRCcと同様にして、冗長ワード線RWL1に接続された複数のメモリセル50は格納したデータをそれぞれビット線対BL,BL/に転送し、転送されたデータは各ビット線対BL,BL/に接続されたセンスアンプ95によってそれぞれ増幅される。一方、ロウアドレスAxaが入力されているにも関わらず、ワード線WLaは、Xデコーダ非活性化信号STPXによるXデコーダ6の停止によって選択されないこととなる。
次いで、時刻t25において、メモリ制御回路10はハイレベルのYデコーダ活性化信号YEをYデコーダ9に出力する。この場合において、冗長カラムは用いられていないため、通常のカラム機能として、時刻t29におけるハイレベルのYデコーダ活性化信号YEに応答して、時刻t23において入力されたカラムアドレスAyaに対応するYデコーダ部9−nは、センスアンプ95によって増幅されたデータをデータバスDbusに転送する。時刻t30におけるクロック信号CLKの立ち上がりにおいて、データバスDbusに転送されたデータは、データバッファ8を介してデータDQとして出力される。
次いで、時刻t26において、メモリ制御回路10はハイレベルの切替え信号SW1を生成してスイッチ回路23−1〜23−4に出力する。スイッチ回路23−1〜23−4は、冗長アドレスラッチ回路12−1〜12−4からヒューズ回路22−1〜22−4に切替えて冗長デコーダ13−1〜13−4に接続する。そのため、冗長アドレスP1〜P4は、冗長アドレスQ1〜Q4からヒューズアドレスFdd1〜Fdd4に切り替わり、冗長アドレス使用フラグ信号RU1〜RU4は、冗長アドレス使用フラグ信号AU1〜AU4からヒューズ使用フラグ信号FU1〜FU4に切り替わる。
時刻t27の切替え動作により、冗長アドレスP4は、ヒューズ回路22−4のヒューズを切断して設定されたヒューズアドレスFdd4の値、つまりカラムアドレスAyaとなる。また、冗長アドレス使用フラグ信号RU4はローレベルからハイレベルに変化する。冗長アドレスP1は、ヒューズ回路22−1のヒューズを切断して設定されたヒューズアドレスFdd1の値となり、ロウアドレスAxaではなくなる。
次いで、時刻t28において、チップ選択信号CSはハイレベルとなり、ロウアドレスAxa及びカラムアドレスAyaを含むアドレスAddressはクロック信号CLKの立ち上がりエッジにおいてメモリ回路1Aに入力される。入力されたアドレスAddressのカラムアドレスAyaが冗長アドレスP4に、すなわちヒューズアドレスFdd4に一致しているため、冗長デコーダ13−4はハイレベルの冗長アドレス使用フラグ信号RY2を生成して出力する。これにより、Yデコーダ非活性化信号STPYはハイレベルとなり、Yデコーダ9は動作を停止する。
次いで、時刻t29において、切替え信号SWはハイレベルであって、かつロウアドレスAxaはいずれのヒューズ回路22−1〜22−4にも割り当てられていないため、ワードドライバ7はハイレベルのワードドライバ活性化信号XEに応答して、ロウアドレスAxaに対応する通常のワード線WLaを選択する。選択されたワード線RWLaはハイレベルとなり、カラムアドレスAyaに対応するカラム部BBcにおけるメモリセルCcに格納されたデータは、ビット線対BLc,BLc/に転送される。メモリセルCcと同様にして、カラム部RBB1においてワード線WLaに接続されたメモリセルRCdに格納されたデータも、冗長ビット線対RBL1,RBL1/に転送される。
この場合において、切替え信号SWがハイレベルであって、かつ冗長アドレス使用フラグ信号RY2がハイレベルであるため、冗長Yデコーダ部9−R2が活性化されてカラム部RBB2におけるデータが選択されることとなる。冗長Yデコーダ部9−R2は、時刻t30において、ハイレベルのYデコーダ活性化信号に応答して、ビット線対BLc,BLc/からのデータを増幅して、データバスDbusに転送する。データバスDbusに転送されたデータは、時刻t31におけるクロック信号CLKの立ち上がりにおいて、データバッファ8を介してデータDQとして出力される。
以上のように構成されたメモリ回路1Aによると、ヒューズ回路22−1〜22−4と、スイッチ回路23−1〜23−4とをさらに備える。ヒューズ回路22−1〜22−4は、ヒューズ回路22−1〜22−4は、冗長アドレスを不揮発で記憶するためのヒューズ60−1〜60−Kを備える。ヒューズ回路22−1〜22−4は、冗長アドレスラッチ回路12−1〜12−4に保持された冗長アドレスQ1〜Q4とヒューズ回路22−1〜22−4に記憶されたヒューズアドレスFdd1〜Fdd4とを選択的に切り替えて、冗長デコーダ13−1〜13−4に出力する。冗長デコーダ13−1〜13−4は、アドレスAdressがスイッチ回路23−1〜23−4からの冗長アドレスP1〜P4を含むとき、冗長メモリセルRCcを、特定のメモリセルCcに代えて動作させる。
メモリ回路1Aによると、SOCにおけるBIST及びメモリマクロを所有するSOC供給業者に、アンチヒューズを用いずに簡単に不良チップを救済することを可能にする。例えば、仕様の限界又はわずかに規格外の電圧又は温度環境下でSOCを使用することが要求された場合に、不良セルを生じてSOCの使用を放棄しなければならない自体が起こることがある。このように、不良セルが生じた場合に、切替え信号SWを切り替えるだけで、SOCユーザは自身で不良箇所を冗長セルに置き換えて救済することができる。これによりSOCの製造費用増大を抑制できる。さらに、不良箇所のアドレスが判明した後に、SOCユーザはSOC上のフラッシュメモリ等にその冗長アドレスを記憶させることで、SOCの電源投入後にメモリ回路1Aに冗長アドレスを取り込むことができる。
また、メモリ回路1Aによると、アンチヒューズのユーザにとっても、幾つかの利点を提供する。まず、一般にSOC供給業者はアンチヒューズの切断のための専用機械を所持していないことが多く、アンチヒューズの切断は一般のSOC顧客には実際上不可能であるので、上述と同様の利点は、アンチヒューズのユーザにとっても成立する。
また、メモリセルの不良検出において、回路のマージンによる不良箇所の検出は容易でなく、長期のテスト期間を要することがある。複雑なテストパターンを要求する多種のテストだけでなく、内部電圧や電源電圧、温度などの種々のパラメータを変更して行う多くのテストも要求される。上述のように、アンチヒューズは基本的に、通常のヒューズよりも長期間のテスト期間を必要とするが、SOCとして用いられる場合には、メモリのテストにそれ程長い期間を費やすことはできない。
これに対して、チップ上にフラッシュメモリを有するSOCにメモリ回路1Aを適用する場合、マージンによる不良はパッケージ封入後に冗長アドレスラッチ回路によって置き換えることができる。この場合において、より大きな割合を占める製造プロセス由来の故障は、SOC供給業者に出荷する前に、アンチヒューズによって置き換えておくことにより、メモリ供給業者のテスト費用、及びSOC供給業者の費用も大幅に削減することができる。
実施形態2の変形例.
図11は、実施形態2の変形例におけるヒューズ部22A,冗長アドレスラッチ部12,及びスイッチ部23の構成を示すブロック図である。実施形態2の変形例では、実施形態2に比較して、さらに各ヒューズ回路22−1〜22−4に不揮発で記憶された冗長アドレスを優先するようにスイッチ回路23−1〜23−4を制御する優先制御回路30−1〜30−4をさらに備える。この相違点について、以下説明する。
図11において、優先制御回路30−1〜30−4は、それぞれ、メモリ制御回路10からの優先制御活性化信号PRIOに基づいて活性化され、ヒューズ使用フラグ信号FU1〜FU4がハイレベルであるか否かを判定する。各優先制御回路30−1〜30−4は、それぞれヒューズ使用フラグ信号FU1〜FU4がハイレベルであると判定した場合、スイッチ回路23−1〜23−4を、切替え信号SWに関わらずヒューズアドレスFdd1〜Fdd4とヒューズ使用フラグ信号FU1〜FU4の組を選択するように制御する。
優先制御回路30−1〜30−4により、切替え信号SWがローレベルであっても、ヒューズ回路22−1〜22−4において記憶された冗長アドレスが対応する冗長デコーダに設定される。このとき、ヒューズ回路22−1〜22−4において冗長アドレスを記憶していないヒューズ回路があれば、対応する冗長デコーダには、冗長アドレスラッチ回路に保持された冗長アドレスが設定される。そのため、一度不良箇所を検出して冗長アドレスをヒューズ回路に設定した後に、さらに他の不良箇所を検出して冗長アドレスを冗長アドレスラッチ回路に書き込む場合に、ヒューズ回路に記憶した冗長アドレスと冗長アドレスラッチ回路に書き込んだ冗長アドレスとを同時に使用でき、冗長救済における設定の利便性を向上できる。
実施形態3.
図12は、本発明の実施形態3に係るメモリ回路1Bの構成を示すブロック図である。実施形態3に係るメモリ回路1Bは、実施形態1に係るメモリ回路1に比較して、冗長ロウ又は冗長カラムを優先して、冗長アドレスラッチ回路12−1〜12−4を順次、書き込み可能に制御する冗長アドレス書込優先制御回路28を備えることを特徴とする。この相違点について、以下説明する。
図12において、冗長アドレス書込優先制御回路28は、メモリ制御回路10に制御され、冗長ロウアドレスを書き込むための冗長アドレス書込イネーブル信号RRAL1,RRAL2を順次、生成してそれぞれ冗長アドレスラッチ回路12−1,12−2に出力する。同様に、冗長アドレス書込優先制御回路28は、冗長カラムアドレスを書き込むための冗長アドレス書込イネーブル信号CRAL1,CRAL2を順次、生成してそれぞれ冗長アドレスラッチ回路12−3,12−4に出力する。
一般的に、メモリセルの不良には、以下の4つの類型K1〜K4がある。
(K1)隣接するメモリセルとは無関係に散在する単一メモリセルの不良;
(K2)特定のワード線上に不良セルが発見されるロウ関連の不良;
(K3)特定のビット線対上に不良セルが発見されるカラム関連の不良;及び
(K4)特定の領域に集中して、不良セルが発見される破損領域の不良。
類型K1の不良は半導体のプロセスばらつき等によって生じる。プロセスばらつきには通常、幅広い範囲がある。統計的に、きわめて大きいマージンを有するセルの個数は少なく、大部分は通常レベルのマージンを有するセルであり、少量のマージンを有するセル(以下、限界マージンのセルという。)が少数個あり、不良セルが幾つか存在する。種々のテストを行うことにより、不良セルや限界マージンのセルを冗長メモリセルに置き換えることができる。しかしながら、実際には、テストのための費用の制限により、少数個の限界マージンのセルは良品と判定されて、冗長メモリセルに置換されないことがある。このような場合、限界マージンのセルは次第に、不良セルに変化することがある。
類型K2の不良は、Xデコーダやワード線の問題によって生じる。例えば、特定のワード線が異常な抵抗を有する場合に、ワード線のハイレベル電位が下がり、ワード線の立ち上がりは遅延する。このような場合に、高抵抗のワード線に接続されたメモリセルに格納されたデータは正確に読み出されず、関連するメモリセルは不良セルであると判定される。ここで、高抵抗のワード線に接続されていても、上述の類型K1において説明したように、良好なマージンを有するメモリセルや限界マージンのメモリセルが存在する。これらのメモリセルは、マージン検査製造テストにおいては良品と判定される。
類型K3の不良は、センスアンプ関連の問題によって生じる。例えば、センスアンプのトランジスタのパラメータの不均衡やセンスアンプにおけるコンタクトが高抵抗を有する場合に、センスアンプは十分良好に機能しない。このような不良のセンスアンプに接続されていても、上述の類型K1,K2において説明したように、良好なマージンを有するメモリセルや限界マージンのメモリセルが存在する。これらのメモリセルは、マージン検査製造テストにおいては良品と判定される。
類型K4の不良は、製造プロセスの問題や、元々のウエハ材料の問題によって生じる。上述の類型K1〜K3の場合には、メモリセルは冗長メモリセルによって置換できる。類型K4の場合には、冗長メモリセルによって置換できる場合もあるが、不良メモリセルの領域がより大きくて置換できない場合もある。
類型K1において、冗長ロウと冗長カラムのいずれを用いても不良セルは漏れなく救済できる。しかしながら、上述の類型K2の場合においては、詳細後述するようにワードドライバの不良によって不良メモリセルが増大することがあるので、不良セルだけでなく限界マージンのセルを救済するように、冗長ロウを用いる必要がある。上述の類型K3の場合においても同様に、不良セルだけでなく限界マージンのセルを救済するように、冗長カラムを用いられる必要がある。特許文献2によると、BIST回路による冗長救済において、冗長ロウと冗長カラムのいずれで不良メモリセルを救済するのかの冗長スキームは固定されてしまう。従来技術においては、一度冗長スキームを選択すると、製造過程における特定のプロセスに応じた不良の類型に合わせて冗長スキームを変更することができなかった。
類型K2において、ワードドライバ7−mによりワード線WLmの立ち上がりに遅延が生じている場合を図27に示す。この場合において、ワード線WLmの立ち上がりの遅延はメモリセルの劣性を増長する。ここで、メモリテストによって、ワードドライバ7−mに接続されたカラム部BB1のメモリセル50が不良と判定され(これを「NG」で図示する。)、カラム部BBnや冗長カラム部RB1,RB2のメモリセル50が、限界マージンではあるが良品と判定されたとする(これを「JUST OK」で図示する。)。
特許文献2のメモリテスト方法が使用される場合、カラム部BB1に不良メモリセルが存在するので、カラム部BB1を冗長カラム部RB1に置換するように、不良メモリセルの救済を行うことがある。すると、置換された冗長カラム部RB1において、ワードドライバ7−mに接続されたメモリセル50は、限界マージンを有し、例えば供給電圧の低下や温度の上昇によって不良セルとなってしまう。このように、ワード線関連の故障の場合に冗長カラムを用いると、環境変化によって置換した冗長メモリセルの不良化を生じてしまう。
類型K3において、Yデコーダ部9−nのセンスアンプ95は不良を有し、そのためこのセンスアンプ95の機能が低下している場合を図28に示す。この場合において、センスアンプ95の機能の低下は、カラム部BBnにおけるメモリセルの劣性を増長する。ここで、メモリテストによって、カラム部BBnにおいて、ワードドライバ7−mに接続されたメモリセル50が不良と判定され、一方で冗長ワードドライバ7−R1,7−R2に接続されたメモリセル50が、限界マージンではあるが良品と判定されたとする。
特許文献2のメモリテスト方法によると、ワードドライバ7−mに接続された各メモリセル50をそれぞれ冗長ワードドライバ7−R2に接続されたメモリセル50に置換するように、不良メモリセルの救済を行うことがある。すると、カラム部BBnにおいて、置換された冗長ワードドライバ7−R2に接続されたメモリセル50は、限界マージンを有し、例えば供給電圧の低下や温度の上昇によって不良セルとなってしまう。このように、カラム関連の故障の場合に冗長ロウを用いることも、環境による不良化の観点から好ましくない。
そこで、本実施形態に係るメモリ回路1Bでは、冗長アドレス書込優先制御回路28により、冗長アドレスの書込順序を、冗長ロウ又は冗長カラムを先行するように設定する。これにより、不良の類型に合わせて適切に不良セルの冗長救済を行うことができる。
図13は、図12のメモリ回路1Bにおける冗長アドレス書込優先制御回路28の構成を示す回路図である。図13において、冗長アドレス書込優先制御回路28は、ロウ冗長シフトレジスタ20と、カラム冗長シフトレジスタ21とを備えて構成される。ロウ冗長シフトレジスタ20は、レジスタ20−1〜20−Iと、複数のインバータ201と、複数のノア(NOR)ゲート202と、トランジスタ203とを備える。カラム冗長シフトレジスタ21は、レジスタ21−1〜21−Jと、複数のインバータ211と、複数のノアゲート212と、トランジスタ213とを備える。
図13において、内部クロック信号CKS及び優先制御リセット信号RSSは、図12に示すメモリ制御回路10からロウ冗長シフトレジスタ20の各レジスタ20−i(i=1,2,…,I)及びカラム冗長シフトレジスタ21のレジスタ21−j(j=1,2,…,J)に供給される。なお、図12に示すメモリ回路1BはI=2及びJ=2を有するが、本発明はこれに限らず、任意の自然数I,Jであってもよい。メモリ制御回路10は、ロウ冗長書込開始信号RRSI及びカラム冗長書込開始信号CRSIを生成して、それぞれPMOSトランジスタ203,213のゲートに出力し、PMOSトランジスタ203,213をオン/オフ制御する。メモリ制御回路10は、転送イネーブル信号TSREを生成してノアゲート202に出力する。
ロウ冗長シフトレジスタ20において、PMOSトランジスタ203はレジスタ20−1に接続され、レジスタ20−1〜20−Iは互いに直列に接続されてシフトレジスタを構成する。各レジスタ20−iは、内部クロック信号CKSに同期して信号を保持し、保持した信号を、インバータ201を介してノアゲート202に出力する。各ノアゲート202は、それぞれ否定論理和を演算して冗長アドレス書込イネーブル信号RRALiを生成する。レジスタ20−Iは、信号線RLASTによってカラム冗長シフトレジスタ21のレジスタ21−1に接続される。
カラム冗長シフトレジスタ21において、PMOSトランジスタ213はレジスタ21−1に接続され、レジスタ21−1〜21−Jは互いに直列に接続されてシフトレジスタを構成する。各レジスタ21−jは、内部クロック信号CKSに同期して信号を保持し、保持した信号を、インバータ211を介してノアゲート212に出力する。各ノアゲート212は、それぞれ否定論理和を演算して冗長アドレス書込イネーブル信号CRALiを生成する。レジスタ21−Jは、接続線CLASTによってロウ冗長シフトレジスタ20のレジスタ20−1に接続される。
以上のように構成されたメモリ回路1Bにおいて、冗長ロウ又は冗長カラムを優先して冗長アドレスを設定する動作について以下説明する。
図14は、図12のメモリ回路1Bにおけるロウ優先冗長アドレス取込動作を示す各信号のタイミングチャートである。図12〜図14を参照して、冗長ロウアドレスを優先して冗長アドレスラッチ回路に設定する動作を説明する。
図14において、メモリ制御回路10は、まず時刻t41において、ハイレベルの優先制御リセット信号RSSを生成して冗長アドレス書込優先制御回路28に出力し、冗長アドレス書込優先制御回路28において、ロウ冗長シフトレジスタ20及びカラム冗長シフトレジスタ21はリセットされる。さらに、メモリ制御回路10は、ローレベルの転送イネーブル信号TSREを生成して冗長アドレス書込優先制御回路28に出力する。
次いで、時刻t42において、メモリ制御回路10は、ローレベルのロウ冗長書込開始信号RRSIを生成してロウ冗長シフトレジスタ20におけるPMOSトランジスタ203のゲートに出力する。これにより、PMOSトランジスタ203はオンされ、データ「1」がロウ冗長シフトレジスタ20のレジスタ20−1に入力される。
ロウ冗長シフトレジスタ20において、各レジスタ20−iは、内部クロック信号CKSに同期して、レジスタ20−1から入力されたデータ「1」を後段のレジスタに出力するとともに、インバータ201を介してノアゲート202に出力する。そのため、冗長アドレス書込優先制御回路28は時刻t43において、内部クロック信号CKSの立ち上がりエッジに同期して、ハイレベルの冗長アドレス書込イネーブル信号RRAL1を生成し、冗長アドレスラッチ回路12−1を活性化する。これに続いて、時刻t44〜t46において、内部クロック信号CKSの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号RRAL2〜RRALIが順次、生成される。
ロウ冗長シフトレジスタ20におけるレジスタ20−Iは、信号線RLASTによってカラム冗長シフトレジスタ21におけるレジスタ21−1に接続されている。そのため、時刻t47において、内部クロック信号CKSの立ち上がりエッジに同期して、冗長アドレス書込イネーブル信号CRAL1がハイレベルとなる。
カラム冗長シフトレジスタ21における各レジスタ21−j(i=1,2,…,J)は、ロウ冗長シフトレジスタ20における各レジスタ20−iと同様に、内部クロック信号CKSに同期して動作する。そのため、時刻t48〜t50において、内部クロック信号CKSの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号CRAL2〜CRALJが順次、生成される。
図15は、図12のメモリ回路1Bにおけるカラム優先冗長アドレス取込動作を示す各信号のタイミングチャートである。図12及び図15を参照して、冗長カラムアドレスを優先して冗長アドレスラッチ回路に設定する動作について、以下説明する。
図15において、メモリ制御回路10は、まず時刻t51において、ハイレベルの優先制御リセット信号RSSを生成して冗長アドレス書込優先制御回路28に出力し、ロウ冗長シフトレジスタ20及びカラム冗長シフトレジスタ21をリセットする。さらに、メモリ制御回路10は、ローレベルの転送イネーブル信号TSREを生成して冗長アドレス書込優先制御回路28に出力する。
次いで、時刻t52において、メモリ制御回路10は、ローレベルのカラム冗長書込開始信号CRSIを生成してカラム冗長シフトレジスタ21に出力する。これにより、データ「1」がカラム冗長シフトレジスタ21のレジスタ21−1に入力される。
カラム冗長シフトレジスタ21において、各レジスタ21−jは、内部クロック信号CKSに同期して、レジスタ21−1から入力されたデータ「1」を後段のレジスタに出力するとともに、インバータ211を介してノアゲート212に出力する。そのため、冗長アドレス書込優先制御回路28は時刻t53において、内部クロック信号CKSの立ち上がりエッジに同期して、ハイレベルの冗長アドレス書込イネーブル信号CRAL1を生成し、冗長アドレスラッチ回路12−3を活性化する。これに続いて、時刻t54〜t56において、内部クロック信号CKSの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号CRAL2〜CRALJが順次、生成される。
カラム冗長シフトレジスタ21におけるレジスタ21−Jは、信号線CLASTによってロウ冗長シフトレジスタ20におけるレジスタ20−1に接続されている。そのため、時刻t57において、内部クロック信号CKSの立ち上がりエッジに同期して、冗長アドレス書込イネーブル信号RRAL1がハイレベルとなる。
ロウ冗長シフトレジスタ20における各レジスタ20−iは、カラム冗長シフトレジスタ21における各レジスタ21−jと同様に、内部クロック信号CKSに同期して動作する。そのため、時刻t58〜t60において、内部クロック信号CKSの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号RRAL2〜RRALIが順次、生成される。
図16は、図12のメモリ回路1Bにおいて不良ワードドライバによる不良を救済する様子を示す回路図である。図17は、図12のメモリ回路1Bにおいて不良センスアンプによる不良を救済する様子を示す回路図である。以上のように構成されたメモリ回路1Bによると、以下ように冗長アドレス書込優先制御回路28により、製造過程における特定のプロセスに応じた不良の類型に合わせて冗長スキームを変更することができる。
図16において、図27に示す場合と同様に、不良を有するワードドライバ7−mにより、ワード線WLmの立ち上がりが遅延している。本実施形態に係るメモリ回路1Bでは、ロウ冗長書込開始信号RRSIを冗長アドレス書込優先制御回路28に入力することで、冗長カラムアドレスよりも冗長ロウアドレスを先行して設定する冗長ロウ先行スキームを選択できる。そのため、ワードドライバ7−mに接続された各メモリセル50をそれぞれ冗長ワードドライバ7−R2に接続されたメモリセル50に置換するように、不良メモリセルの救済を行うことができる。これにより、不良セルとともにワードドライバ7−mに接続された限界マージンのセルを合わせて救済することができる。
図17において、図28に示す場合と同様に、Yデコーダ部9−nのセンスアンプ95は不良を有し、そのためこのセンスアンプ95の機能が低下している。本実施形態に係るメモリ回路1Bでは、カラム冗長書込開始信号CRSIを冗長アドレス書込優先制御回路28に入力することで、冗長ロウアドレスよりも冗長カラムアドレスを先行して設定する冗長カラム先行スキームを選択できる。そのため、カラム部BBnを冗長カラム部RB1に置換するように、不良メモリセルの救済を行うことができる。これにより、不良セルとともにカラム部BBnにおける限界マージンのセルを合わせて救済することができる。
以上のように構成されたメモリ回路1Bによると、冗長アドレスラッチ回路12−1〜12−4は、特定のメモリセルCcに接続されたワード線WLaを指定する冗長ロウアドレスP1,P2を保持する冗長アドレスラッチ回路12−1,12−2と、ビット線BLcを指定する冗長カラムアドレスP3,P4を保持する冗長アドレスラッチ回路12−3,12−4とを含む。メモリ回路1Bは、冗長アドレスラッチ回路12−1,12−2及び冗長アドレスラッチ回路12−3,12−4のいずれかを優先して選択し、冗長ロウアドレスP1,P2又は冗長カラムアドレスP3,P4を、選択した冗長アドレスラッチ回路に書き込むように制御する冗長アドレス書込優先制御回路28をさらに備える。
メモリ回路1Bによると、冗長アドレス書込優先制御回路28によって冗長アドレス書込イネーブル信号を自動的に生成できる。さらに、例えば製造プロセスにおいて生じる問題の状況に応じて、冗長ロウ先行スキームと冗長カラム先行スキームのいずれを採用するのかを選択でき、市場におけるメモリ製品の信頼性を高めることができる。例えば、各ウエハにおける代表のチップを取り出して、そのチップにおける全てのメモリセルをテストした後に、特定のウエハロットの不良セルの特性が判明した場合に、センスアンプの不良がそのロットにおいて支配的であることが判明したとする。そのとき、例えばテストエンジニアは冗長カラム先行スキームを選択することができる。
不良の類型がカラム関連である場合に冗長カラム先行スキームを選択することで、置換した冗長カラム部に限界マージンのメモリセルが現れる危険性を低減することができる。また、不良の類型がロウ関連である場合に、冗長ロウ先行スキームを選択することで、置換した冗長ワード線に限界マージンのメモリセルが現れる危険性を低減することができる。
また、冗長アドレス書込優先制御回路28はシフトレジスタで構成され、複雑な回路よりも小さい回路面積を有するため、レイアウトパターンの広大な領域を伴わず、追加費用を低減できる。
実施形態3の変形例1.
図18は、実施形態3の変形例1における冗長アドレス書込優先制御回路28Aの構成を示す回路図である。図19は、図18の冗長アドレス書込優先制御回路28Aによる冗長アドレス取込動作を示す各信号のタイミングチャートである。実施形態3の変形例1における冗長アドレス書込優先制御回路28Aは、実施形態3における冗長アドレス書込優先制御回路28に比較して、カウンタ29をさらに備えることを特徴とする。
図18において、カウンタ29は、内部クロック信号CKSのパルス数を計数し、内部クロック信号CKSの計数結果は優先制御リセット信号RSSによってリセットされる。カウンタ29は、内部クロック信号CKSの計数結果が、ロウ冗長シフトレジスタ20のレジスタ20−1〜20−I及びカラム冗長シフトレジスタ21のレジスタ21−1〜21−Jの総数(I+J)に到達したとき、図19に示すようにハイレベルのフラフ信号Fullを生成する。
メモリ回路1Cをメモリテスタ2やBIST回路2Aでテストする場合、冗長アドレスが冗長アドレスラッチ回路に既に設定されているか否かを把握する必要がある。冗長アドレス書込優先制御回路28Aによると、カウンタ29のフラグ信号Fullにより、全ての冗長アドレスラッチ回路に冗長アドレスが設定された場合に、全ての冗長アドレスラッチ回路が使用済みであることを判定することができる。そのため、冗長アドレスの上書きを予防でき、冗長アドレスラッチ回路のリセットを行うか否かを判断することができる。
実施形態3の変形例2.
図20は、実施形態3の変形例2に係るメモリ回路1Cの構成を示すブロック図である。図21は、図20のメモリ回路1Cにおけるセンサ18及び冗長アドレス書込優先制御回路28の構成を示す回路図である。実施形態3の変形例1に係るメモリ回路1Cは、実施形態3に係るメモリ回路1Bに比較して、センサ18をさらに備えることを特徴とする。
図20において、センサ18は、メモリ回路1Cの温度又は供給電圧を感知し、メモリ制御回路10からの選択信号SELに応答して、ローアクティブのロウ冗長書込開始信号RRSI又はカラム冗長書込開始信号CRSIを生成して冗長アドレス書込優先制御回路28に出力する。図21において、センサ18は、基準電圧生成回路81と、比較器82と、インバータ83,84,87,88と、ノアゲート85,86とを備えて構成される。センサ18は、例えば、感知した電圧又は温度が基準電圧Vrefによって設定される所定のしきい値以上である場合にローレベルのロウ冗長書込開始信号RRSIを生成してカラム冗長シフトレジスタ21を動作させ、しきい値未満である場合にローレベルのカラム冗長書込開始信号CRSIを生成してロウ冗長シフトレジスタ20を動作させる。
半導体メモリは、低温環境下で使用される場合、高温環境下よりもセンスアンプの故障が生じやすい。そのため、テストエンジニアは、半導体メモリが高温環境下のみで使用され、低温環境下でしかセンスアンプ系の故障を生じないことを把握した場合に、ロウ冗長先行スキームを選択することが好ましい。なぜならば、一般的に冗長ロウの個数は冗長カラムの個数よりも多く設定され、カラム冗長よりも大きい自由度を得られるからである。センサ18によって電圧や温度を感知することにより、外部環境に応じて冗長スキームを選択的に切り替えることで、故障の救済効率を簡単に向上することができる。
他の実施形態.
上記各実施形態に係るメモリ回路1,1A,1B,1Cは、SRAMで構成されたが、これに限らず、DRAMやSDRAMなどの揮発性ランダムアクセスメモリで構成されてもよいし、MRAMやFeRAMなどの不揮発性ランダムアクセスメモリで構成されてもよい。さらに、ランダムアクセスメモリに限らず、ROM、PROM、EEPROMなどで構成されてもよい。
また、上記各実施形態に係る冗長アドレスラッチ回路12−1〜12−4は、SRAMで構成されたが、これに限らず、揮発性メモリで構成されてもよい。
また、実施形態2に係る半導体集積回路装置は、メモリ回路1Aを備えて構成されたが、これに限らず、各実施形態に係るメモリ回路1,1B,1Cを備えて構成されてもよい。
1,1A,1B,1C…メモリ回路、
10…メモリ制御回路、
12−1〜12−4…冗長アドレスラッチ回路、
13−1〜13−4…冗長デコーダ、
5…メモリアレイ、
50…メモリセル、
WL…ワード線、
RWL1,RWL2…冗長ワード線、
BL…ビット線、
RBL1,RBL2…冗長ビット線、
RCc、RCd、RC11…冗長メモリセル、
22−1〜22−4…ヒューズ回路、
23−1〜23−4…スイッチ回路。

Claims (4)

  1. 互いに交差する複数のワード線及びビット線にそれぞれ接続され、上記ビット線から入力されるデータを格納する複数のメモリセルと、
    上記各ワード線を指定するロウアドレス及び上記各ビット線を指定するカラムアドレスを含むアドレスに基づいて、上記ロウアドレス及びカラムアドレスによって指定されるワード線及びビット線に接続されたメモリセルから、格納されたデータを読み出す動作を制御するメモリ制御回路と、
    上記アドレスが特定のメモリセルに接続されたワード線又はビット線を指定する冗長アドレスを含むとき、上記複数のメモリセルにおいて所定のワード線又はビット線に接続された冗長メモリセルを、上記特定のメモリセルに代えて動作させる冗長デコーダと、
    上記冗長アドレスをそれぞれ保持するとともに、上記メモリ制御回路から入力されるリセット信号に基づいて、保持した冗長アドレスを消去する複数の冗長アドレスラッチ回路とを備えた半導体記憶装置であって、
    上記複数の冗長アドレスラッチ回路は、
    特定のメモリセルに接続されたワード線を指定する冗長ロウアドレスを保持する少なくとも1つの第1の冗長アドレスラッチ回路と、
    特定のメモリセルに接続されたビット線を指定する冗長カラムアドレスを保持する少なくとも1つの第2の冗長アドレスラッチ回路とを含み、
    さらに、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択し、上記冗長ロウアドレス又は上記冗長カラムアドレスを、選択した冗長アドレスラッチ回路に書き込むように制御する第2の優先制御回路と、
    上記冗長ロウアドレスを保持する上記第1の冗長アドレスラッチ回路及び上記冗長カラムアドレスを保持する上記第2の冗長アドレスラッチ回路の個数を計数するカウンタとを備えることを特徴とする半導体記憶装置。
  2. 上記半導体記憶装置の温度または供給電圧を検知するセンサをさらに備え、
    上記第2の優先制御回路は、上記センサによって検知された温度または供給電圧に応じて、上記第1及び第2の冗長アドレスラッチ回路のいずれかを優先して選択することを特徴とする請求項に記載の半導体記憶装置。
  3. 上記各冗長アドレスラッチ回路は、揮発性記憶回路で構成されることを特徴とする請求項1又は2に記載の半導体記憶装置。
  4. 請求項1〜のいずれか1つに記載の半導体記憶装置を備えることを特徴とする半導体集積回路装置。
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