CN105895164A - 半导体记忆装置及半导体集成电路装置 - Google Patents

半导体记忆装置及半导体集成电路装置 Download PDF

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Abstract

半导体记忆装置及半导体集成电路装置。本发明高效率地在开发阶段进行不良记忆胞元修复的测试。存储器控制电路10基于包含行地址Ax及列地址Ay的地址Address，从与字线WL及位线BL连接的记忆胞元50读出所保存的数据。冗余解码器13-1～13-4在地址Address包含指定与特定的记忆胞元Cc连接的字线WLa或位线BLc的冗余地址P1～P4时，使与冗余字线RWL1、RWL2或冗余位线RBL1、RBL2连接的冗余记忆胞元RCc取代特定的记忆胞元Cc。冗余地址锁存电路12-1～12-4分别保持冗余地址P1～P4，并且基于从存储器控制电路10输入的重置信号RS来抹除所保持的冗余地址P1～P4。

Description

半导体记忆装置及半导体集成电路装置
技术领域
本发明涉及一种例如静态随机存取存储器(Static Random AccessMemory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等的半导体记忆装置、及具备该半导体记忆装置的半导体集成电路装置。
背景技术
在半导体记忆装置，一般而言，设置有实现冗余修复功能的冗余电路，所述冗余修复功能用于对良率下降的主要原因即记忆胞元(memory cell)的不良进行修复。专利文献1中，采用如下所述的冗余电路结构，即，在将记忆胞元配置成矩阵(matrix)状的存储器阵列(memory array)内配置冗余行(row)及冗余列(column)，该冗余行及冗余列具有可在电路上取代不良记忆胞元的预备性的记忆胞元，藉由熔丝(fuse)元件的切断来非易失地记忆冗余地址(address)。
图22是表示现有技术的存储器电路100的结构的方块图。在图22所示的存储器电路100中，不良记忆胞元的地址是作为用于取代为冗余行或冗余列的冗余地址，而非易失地记忆于冗余熔丝电路4-1～4-4。对于冗余熔丝电路4-1～4-4，亦有时会使用以激光(laser)来熔断的金属或多晶硅(poly silicon)的熔丝元件、或者对晶体管(transistor)施加过剩栅极(gate)电压而导通的反熔丝(antifuse)、一次可编程只读存储器(One Time Programmable，OTP)胞元或快闪存储器(flash memory)胞元等，且已知有各种电路结构。
图23～图26是表示现有技术的半导体集成电路装置的结构的方块图。在系统级芯片(System On Chip，SOC)或特殊用途集成电路(ApplicationSpecific Integrated Circuit，ASIC)的半导体集成电路装置，亦已知有下述方式，即，如图23～图26所示，在与存储器电路100A～100D不同的区域保持冗余地址。在图23，冗余熔丝电路4-1～4-4配置于存储器电路100A的外部区域220以保存冗余地址，来自冗余熔丝电路4-1～4-4的冗余地址在电源接通时被记忆至冗余地址记忆电路41-1～41-4。
在图24～图26所示的半导体集成电路装置，不使用物理的冗余熔丝电路，而采用下述方式，即，在芯片上将冗余地址预先保存于配置于存储器电路100B～100D的外部区域200A的快闪存储器215等。在图24，被保存于快闪存储器215的冗余地址在电源接通时被记忆于存储器电路100B的冗余地址记忆电路41-1～41-4。在图25，中央处理单元(Central Processing Unit，CPU)210基于保存于快闪存储器215的冗余地址，来激活存储器电路100C的冗余解码器(decoder)13-1～13-4。在图26，CPU 210基于保存于快闪存储器215的冗余地址，将通常的地址与冗余地址予以分离，并分别输出至存储器电路100D的X解码器6及Y解码器9与冗余解码器13-1～13-4。
现有技术文献
专利文献
专利文献1：美国专利第4228528号说明书
专利文献2：美国专利申请案公开第2008/0037341号说明书
发明内容
[发明所欲解决的课题]
如上所述，在现有技术的用于对半导体记忆装置的不良记忆胞元进行修复的冗余修复功能中，对于非易失地记忆冗余地址的冗余熔丝电路，已知有各种电路结构。进而，亦有时不使用物理的冗余熔丝电路，而采用快闪存储器等冗余熔丝电路的替代手段。在半导体记忆装置的开发阶段，基于开发费用及开发期间的观点，以支持(support)上述所有形式的方式来进行开发的做法是不合理的。然而，若不设定任何冗余熔丝电路，则无法进行半导体记忆装置中的冗余修复功能的测试评价。因此，现有技术中，在半导体记忆装置的开发阶段，存在无法有效率地进行用于不良记忆胞元修复的测试的问题。
本发明的目的在于提供一种半导体记忆装置，与现有技术相比较，可在半导体记忆装置的开发阶段高效率地进行用于不良记忆胞元修复的测试。
[解决课题的手段]
本发明的第1形态的半导体记忆装置的特征在于包括：
多个记忆胞元，分别连接于彼此交叉的多条字线(word line)及位线(bitline)，保存从所述位线输入的数据(data)；
存储器控制电路，控制基于包含指定所述各字线的行地址及指定所述各位线的列地址的地址，而从与由所述行地址及列地址所指定的字线及位线连接的记忆胞元读出所保存的数据的动作；
冗余解码器，当所述地址包含指定与特定的记忆胞元连接的字线或位线的冗余地址时，进行使所述多个记忆胞元中与规定的字线或位线连接的冗余记忆胞元取代所述特定的记忆胞元的动作；以及
多个冗余地址锁存(latch)电路，分别保持所述冗余地址，并且基于从所述存储器控制电路输入的重置(reset)信号来抹除所保持的冗余地址。
本发明的第2形态的半导体记忆装置是在第1形态的半导体记忆装置中，
所述各冗余地址锁存电路基于各别地输入的致能信号来分别保持所述冗余地址。
本发明的第3形态的半导体记忆装置是在第1形态或第2形态的半导体记忆装置中，还包括：
熔丝电路，具备用于非易失地记忆所述冗余地址的熔丝；以及
开关电路，选择性地切换由所述冗余地址锁存电路所保持的冗余地址与由所述熔丝电路所记忆的冗余地址，并输出至所述冗余解码器，
所述冗余解码器在所述地址包含来自所述开关电路的冗余地址时，使所述冗余记忆胞元取代所述特定的记忆胞元而动作。
本发明的第4形态的半导体记忆装置是在第3形态的半导体记忆装置中，还包括：
第1优先控制电路，当所述熔丝电路记忆有所述冗余地址时，使所述开关电路较所述冗余地址锁存电路所保持的冗余地址优先地选择由所述熔丝电路所记忆的冗余地址。
本发明的第5形态的半导体记忆装置是在第1形态～第4形态的半导体记忆装置中，
所述多个冗余地址锁存电路包括：
至少1个第1冗余地址锁存电路，保持指定与特定的记忆胞元连接的字线的冗余行地址；以及
至少1个第2冗余地址锁存电路，保持指定与特定的记忆胞元连接的位线的冗余列地址，
所述半导体记忆装置还包括：第2优先控制电路，进行优先选择所述第1及第2冗余地址锁存电路中的任一个，并将所述冗余行地址或所述冗余列地址写入至所选择的冗余地址锁存电路的控制。
本发明的第6形态的半导体记忆装置是在第5形态的半导体记忆装置中，还包括：
计数器，对保持所述冗余行地址的所述第1冗余地址锁存电路及保持所述冗余列地址的所述第2冗余地址锁存电路的个数进行计数。
本发明的第7形态的半导体记忆装置是在第6形态的半导体记忆装置中，还包括：
传感器，检测所述半导体记忆装置的温度或供给电压，
所述第2优先控制电路根据由所述传感器所检测出的温度或供给电压，来优先选择所述第1及第2冗余地址锁存电路中的任一个。
本发明的第8形态的半导体记忆装置是在第1形态～第7形态的半导体记忆装置中，
所述各冗余地址锁存电路包含易失性记忆电路。
本发明的第9形态的半导体集成电路装置的特征在于包括第1形态～第8形态的半导体记忆装置。
(发明的效果)
根据本发明的半导体记忆装置，与现有技术相比较，可在开发阶段高效率地进行用于不良记忆胞元修复的测试。
附图说明
图1是将本发明的实施形态1的存储器电路1的结构与存储器测试器(tester)2一同表示的方块图。
图2是表示图1的存储器电路1中的存储器阵列及外围电路11的结构的电路图。
图3是表示图1的存储器电路1的读出动作的各信号的时序图。
图4是表示图1的存储器电路1对不良数据的冗余地址设定动作的各信号的时序图。
图5是表示本发明的实施形态2的半导体集成电路装置的结构的方块图。
图6是表示图5的存储器电路1A中的熔丝部22、冗余地址锁存部12、及开关部23的结构的方块图。
图7是表示图6的熔丝部22的结构的电路图。
图8是表示图6的冗余地址锁存部12的结构的电路图。
图9是表示图6的开关部23的结构的电路图。
图10是表示图5的存储器电路1A中的冗余地址锁存部12与熔丝部22的切换动作的各信号的时序图。
图11是表示实施形态2的变形例中的熔丝部22A、冗余地址锁存部12、及开关部23的结构的方块图。
图12是表示本发明的实施形态3的存储器电路1B的结构的方块图。
图13是表示图12的存储器电路1B中的冗余地址写入优先控制电路28的结构的电路图。
图14是表示图12的存储器电路1B中的行优先冗余地址提取动作的各信号的时序图。
图15是表示图12的存储器电路1B中的列优先冗余地址提取动作的各信号的时序图。
图16是表示在图12的存储器电路1B中对不良字驱动器(word driver)的不良进行修复的情况的电路图。
图17是表示在图12的存储器电路1B中对不良感测放大器(senseamplifier)的不良进行修复的情况的电路图。
图18是表示实施形态3的变形例1中的冗余地址写入优先控制电路28A的结构的电路图。
图19是表示图18的冗余地址写入优先控制电路28A的冗余地址提取动作的各信号的时序图。
图20是表示实施形态3的变形例2的存储器电路1C的结构的方块图。
图21是表示图20的存储器电路1C中的传感器18及冗余地址写入优先控制电路28的结构的电路图。
图22是表示现有技术的存储器电路100的结构的方块图。
图23是表示现有技术的存储器电路100A的结构的方块图。
图24是表示现有技术的存储器电路100B的结构的方块图。
图25是表示现有技术的存储器电路100C的结构的方块图。
图26是表示现有技术的存储器电路100D的结构的方块图。
图27是表示在图22的存储器电路100中对不良字驱动器的不良进行修复的情况的电路图。
图28是表示在图22的存储器电路100中对不良感测放大器的不良进行修复的情况的电路图。
【符号说明】
1、1A、1B、1C、100、100A、100B、100C、100D：存储器电路
2：存储器测试器
2A：BIST电路
4-1～4-4：冗余熔丝电路
5：存储器阵列
6：X解码器
7：字驱动器
7-1～7-M：字驱动器部
7-R1、7-R2：冗余字驱动器部
8：数据缓冲器
9：感测放大器及Y解码器
9-1～9-N：Y解码器部
9-R1、9-R2：冗余Y解码器部
10：存储器控制电路
11：存储器阵列及外围电路
12：冗余地址锁存部
12-1～12-4：冗余地址锁存电路
13-1～13-4：冗余解码器
14、15：或门
18：传感器
20：行冗余移位寄存器
20-1～20-I、21-1～20-J：寄存器
21：列冗余移位寄存器
22、22A：熔丝部
22-1～22-4：熔丝电路
23：开关部
23-1～23-4：开关电路
24：冗余地址保持电路
25：冗余地址使用标志保持电路
26：熔丝地址保持电路
27：熔丝使用标志保持电路
28、28A：冗余地址写入优先控制电路
29：计数器
32-1～32-4：优先控制电路
30-1～30-K、40-1～40-K、230、250、263、273：锁存电路
41-1～41-4：冗余地址记忆电路
50：记忆胞元
51、52、72、83、84、87、88、93、201、211、231、234、241、252：反相器
53、54、94、203、213：晶体管
60-1～60-K、270：熔丝
81：基准电压产生电路
82：比较器
85、86、202、212：或非门
91：Y解码器
71、92：与非门
95：感测放大器
200A、220：外部区域
210：CPU
215：快闪存储器
232、233、242、251、262、272：三态反相器
243、253：传输门
261、271：电阻
A-1～A-K：地址位信号
Address：地址
Ax、Axa：行地址
Ay、Aya：列地址
AU1～AU4：冗余地址使用标志信号
BB1～BBN：列部
BL、BL/、BLc、BLc/、BL1、BL1/～BLN、BLN/：位线
Cc：特定的记忆胞元
CKS：内部时钟信号
CLAST：连接线
CLK：时钟信号
CRAL1～CRALJ、RAL1～RAL4、RRAL1～RRALI：冗余地址写入致能信号
CRSI：列冗余写入开始信号
CS：芯片选择信号
DQ：数据
Dbus：数据总线
Fdd1～Fdd4、Fdd1-1～Fdd1-K：熔丝地址
FU1～FU4：熔丝使用标志信号
FULL、RU1～RU4：标志信号
OE：输出致能信号
P1～P4、Q1～Q4：冗余地址
P1-1～P1-K、Q1-1～Q1-K：冗余地址位信号
POR：电源信号
PRIO：优先控制激活信号
RB1、RB2：冗余列部
RBL1、RBL1/、RBL2、RBL2/：冗余位线
RCc、RCd、RC11：冗余记忆胞元
RLAST：信号线
RWL1、RWL2：冗余字线
RRSI：行冗余写入开始信号
RS：重置信号
RSS：优先控制重置信号
RX1、RX2、RX3、RX4、RY1、RY2：冗余使用判定信号
SEL：选择信号
STPX：X解码器停用信号
STPY：Y解码器停用信号
SW：切换信号
t1～t6、t11～t16、t21～t31、t41～t50、t51～t60：时刻
TRF：控制信号
TSRE：传输致能信号
VDD：电源电压
Vref：基准电压
WE：写入致能信号
WL、WL1～WLM、WLa：字线
XE：字驱动器激活信号
YE：Y解码器激活信号
具体实施方式
以下，参照图式来说明本发明的实施形态。另外，在以下的各实施形态，对于同样的结构元件标注有相同的符号。
实施形态1.
图1是将本发明的实施形态1的存储器电路1的结构与存储器测试器2一同表示的方块图。在图1，存储器电路1是具备存储器控制电路10、存储器阵列及外围电路11、冗余地址锁存电路12-1～12-4、冗余解码器13-1～13-4以及或(OR)门14、15而构成。存储器阵列及外围电路11具备存储器阵列5、X解码器6、字驱动器7、数据缓冲器(data buffer)8、感测放大器(senseamplifier)及Y解码器9。
在图1，存储器电路1例如包含SRAM等易失性半导体记忆装置，由外部的存储器测试器2进行测试。存储器测试器2将时钟(clock)信号CLK、芯片选择信号CS、输出致能信号OE及写入致能信号WE输出至存储器控制电路10。而且，存储器测试器2将包含行地址Ax及列地址Ay的地址Address输出至X解码器6、Y解码器9、冗余地址锁存电路12-1～12-4及冗余解码器13-1～13-4。进而，存储器测试器2将冗余地址写入致能信号RAL1～RAL4分别输出至冗余地址锁存电路12-1～12-4。
存储器控制电路10在芯片选择信号CS为高电平(high level)的情况下，与时钟信号CLK同步地控制存储器电路1的动作。存储器控制电路10基于输出致能信号OE或写入致能信号WE，产生字驱动器激活信号XE以激活字驱动器7，并且产生Y解码器激活信号YE以激活Y解码器9。进而，存储器控制电路10产生用于重置冗余地址锁存电路12-1～12-4的重置信号RS，并输出至各冗余地址锁存电路12-1～12-4。
冗余地址锁存电路12-1～12-4例如包含SRAM。冗余地址锁存电路12-1、12-2分别在冗余地址写入致能信号RAL1、RAL2为高电平时提取地址Address的行地址Ax以作为冗余行地址P1、P2，冗余地址锁存电路12-3、12-4分别在冗余地址写入致能信号RAL3、RAL4为高电平时提取地址Address的列地址Ay以作为冗余列地址P3、P4。冗余地址锁存电路12-1～12-4在冗余地址写入致能信号RAL1～RAL4为低电平时，分别保持所提取的冗余地址，并基于高电平的重置信号RS来抹除所保持的冗余地址。冗余地址锁存电路12-1～12-4将所保持的冗余地址P1～P4分别输出至冗余解码器13-1～13-4，并且将表示是否保持有冗余地址的冗余地址使用标志(flag)信号RU1～RU4分别输出至冗余解码器13-1～13-4。
冗余解码器13-1、13-2分别基于冗余地址使用标志信号RU1、RU2来对地址Address的行地址Ax进行解码，并判定解码所得的行地址Ax与冗余行地址P1、P2是否一致。冗余解码器13-1、13-2分别在判定为行地址Ax与冗余行地址P1、P2一致的情况下，产生具有高电平的冗余使用判定信号RX1、RX2，而在判定为不一致的情况下，产生具有低电平的冗余使用判定信号RX1、RX2。冗余解码器13-1、13-2分别将冗余使用判定信号RX1、RX2输出至或门14及字驱动器7。
冗余解码器13-3、13-4分别基于冗余地址使用标志信号RU3、RU4来对地址Address的列地址Ay进行解码，并判定解码所得的列地址Ay与冗余列地址P3、P4是否一致。冗余解码器13-3、13-4分别在判定为列地址Ay与冗余列地址P3、P4一致的情况下，产生具有高电平的冗余使用判定信号RX3、RX4，而在判定为不一致的情况下，产生具有低电平的冗余使用判定信号RX3、RX4。冗余解码器13-3、13-4分别将冗余使用判定信号RX3、RX4输出至或门15及Y解码器9。
或门14对冗余使用判定信号RX1、RX2进行逻辑或运算，产生表示运算结果的X解码器停用信号STPX并将其输出至X解码器6。或门15对冗余使用判定信号RX3、RX4进行逻辑或运算，产生表示运算结果的Y解码器停用信号STPY并将其输出至Y解码器9。
另外，在本实施形态，为了简化说明，可适用于2个冗余行及2个冗余列的具备冗余地址锁存电路12-1～12-4及冗余解码器13-1、13-2构成存储器电路1。然而，本发明并不限于此，其可适用于任意个数的冗余行及冗余列。
X解码器6在X解码器停用信号STPX为低电平时，对地址Address的行地址Ax进行解码并输出至字驱动器7，在X解码器停用信号STPX为高电平时停止动作。
图2是表示图1的存储器电路1中的存储器阵列及外围电路11的结构的电路图。以下，使用图1及图2来说明存储器阵列及外围电路11的结构。
在图2，字驱动器7具备：与多条(M条)字线WL分别连接的字驱动器部7-1～7-M；以及与冗余字线RWL1、RWL2分别连接的冗余字驱动器部7-R1、7-R2，其中M为大于等于2的正整数。字驱动器部7-m(m＝1、2、…、M)及冗余字驱动器部7-R1、7-R2分别具备与非(Not AND，NAND)门71与反相器(inverter)72。如图1所示，在字驱动器7，由行地址Axa所指定的字线WLa的字驱动器部7-m驱动字线WLa。而且，冗余字驱动器部7-R1、7-R2分别基于冗余使用判定信号RX1、RX2来驱动冗余字线RWL1、RWL2。
存储器阵列5是将多个记忆胞元50配置成矩阵状而构成。记忆胞元50具备彼此连接的一对反相器51、52与晶体管53、54。在存储器阵列5，与多对(N对)位线对BL1、BL1/～BLN、BLN/分别连接的记忆胞元50构成列部BB1～BBN，各列部BBn(n＝1、2、…、N)的记忆胞元50分别连接于字线WL1～WLM或冗余字线RWL1、RWL2，其中N为大于等于2的正整数。与冗余位线对RBL1、RBL1/、RBL2、RBL2/分别连接的记忆胞元50构成冗余列部RB1、RB2，冗余列部RB1、RB2的记忆胞元50分别连接于字线WL1～WLM或冗余字线RWL1、RWL2。
感测放大器及Y解码器9具备：与位线对BL1、BL1/～BLN、BLN/分别连接的Y解码器部9-1～9-N；以及与冗余位线对RBL1、RBL1/、RBL2、RBL2/分别连接的冗余Y解码器部9-R1、9-R2。Y解码器部9-1～9-N分别具备对地址Address的列地址Ay进行解码的Y解码器91、与非门92、反相器93、晶体管94、以及对记忆胞元50的数据进行放大的感测放大器95。冗余Y解码器部9-R1、9-R2分别具备与非门92、反相器93、晶体管94及感测放大器95。
在Y解码器停用信号STPY为低电平时，与由列地址Aya所指定的位线对BLc、BLc/连接的Y解码器部9-n经由数据总线(data bus)Dbus而在与数据缓冲器8之间进行数据的传输。而且，在Y解码器停用信号STPY为高电平时，冗余Y解码器部9-R1、9-R2分别基于冗余使用判定信号RY1、RY2，经由数据总线Dbus而与数据缓冲器8之间进行数据的传输。
图3是表示图1的存储器电路1的读出动作的各信号的时序图。使用图1及图3，对使用冗余地址锁存电路来进行数据读出的动作进行说明。以下，为了简化说明，对使用冗余地址锁存电路12-1来设定冗余行地址的情况进行说明，但对于设定冗余列地址的情况，亦与冗余行的情况同样地进行。
在图3，首先，在时刻t1，将具有高电平的芯片选择信号CS输入至存储器控制电路10，存储器控制电路10产生具有高电平的重置信号RS并输出至各冗余地址锁存电路12-1～12-4。于是，冗余地址锁存电路12-1～12-4被重置，冗余地址P1～P4全部变为「00…0」。
继而，在时刻t2，存储器测试器2将包含行地址Axa及列地址Aya的地址Address输入至存储器电路1，并且将具有高电平的冗余地址写入致能信号RAL1输入至冗余地址锁存电路12-1。由于冗余地址写入致能信号RAL2～RAL4为低电平，因此在时钟信号CLK的上升边沿，仅行地址Axa被写入至冗余地址锁存电路12-1而被保持。
此时，冗余地址锁存电路12-1产生具有高电平的冗余地址使用标志信号RU1并输出至冗余解码器13-1，冗余解码器13-1被激活。另一方面，冗余地址使用标志信号RU2～RU4被维持为低电平，冗余解码器13-2～13-4未被激活。即，在借助重置信号RS的重置后，只要各冗余地址锁存电路12-1～12-4分别未被冗余地址写入致能信号RAL1～RAL4选择来锁存冗余地址，各冗余解码器13-1～13-4便无法使用。
继而，在时刻t3，将具有高电平的芯片选择信号CS输入至存储器控制电路10，并且在时钟信号CLK的上升边沿，将地址Address输入至存储器电路1。此处，由冗余地址锁存电路12-1所保持的冗余行地址P1与所输入的地址Address的行地址Axa一致。因此，冗余解码器13-1产生具有高电平的冗余使用判定信号RX1并输出至或门14与字驱动器7，或门14产生具有高电平的X解码器停用信号STPX并输出至X解码器6，X解码器6停止动作。
继而，在时刻t4，存储器控制电路10产生具有高电平的字驱动器激活信号XE并输出至字驱动器7，字驱动器7选择冗余字线RWL1。所选择的冗余字线RWL1变成高电平，由冗余记忆胞元RCc所保存的数据被传输至列部BBc中的位线对BLc、BLc/，并由与位线对BLc、BLc/连接的感测放大器95予以放大(参照图2)。与冗余记忆胞元RCc同样地，与冗余字线RWL1连接的多个记忆胞元50分别将所保存的数据传输至位线对BL、BL/，所传输的数据由与各位线对BL、BL/连接的感测放大器95分别予以放大。另一方面，尽管输入行地址Axa，但字线WLa因X解码器停用信号STPX导致X解码器6停止而未被选择。
继而，在时刻t5，存储器控制电路10产生具有高电平的Y解码器激活信号YE并输出至Y解码器9。此时，冗余列未被使用，因此执行通常的列功能。亦即，响应时刻t5时的高电平的Y解码器激活信号YE，与在时刻t3输入的列地址Aya对应的Y解码器部9-R将经感测放大器95放大的数据传输至数据总线Dbus。继而，在时刻t6时的时钟信号CLK的上升时，传输至数据总线Dbus的数据经由数据缓冲器8作为数据DQ而输出。
图4是表示图1的存储器电路1对不良数据的冗余地址设定动作的各信号的时序图。使用图1及图4，对下述动作进行说明，即，当在通常的读出动作中读出的数据为不良时，紧跟着该读出动作，进行针对不良数据的冗余地址设定。以下，与图3同样地，为了简化说明，对使用冗余地址锁存电路12-1来设定冗余行地址的情况进行说明。
在图4，首先，在时刻t11，将高电平的芯片选择信号CS输入至存储器控制电路10，存储器控制电路10产生高电平的重置信号RS并输出至各冗余地址锁存电路12-1～12-4。于是，冗余地址锁存电路12-1～12-4被重置，冗余地址P1～P4全部变为「00…0」。在借助重置信号RS的重置后，任何冗余地址锁存电路12-1～12-4均未受到存取(access)，因此冗余地址使用标志信号RU1～RU4全部为低电平。即，在时刻t11，任何冗余地址锁存电路12-1～12-4均处于无法使用的状态。
继而，在时刻t12，芯片选择信号CS为高电平，包含行地址Axa及列地址Aya的地址Address被输入至存储器电路1，且在时钟信号CLK的上升边沿被锁存。
继而，在时刻t13，存储器控制电路10产生高电平的字驱动器激活信号XE并输出至字驱动器7，以选择与在时刻t12被锁存的行地址Axa对应的字线WLa。所选择的字线WLa变为高电平，由记忆胞元Cc所保存的数据被传输至列部BBc中的位线对BLc、BLc/。所传输的数据由与位线对BLc、BLc/连接的感测放大器95予以放大。与记忆胞元Cc同样地，与字线WLa连接的多个记忆胞元50将所保存的数据分别传输至位线对BL、BL/，所传输的数据由与各位线对BL、BL/连接的感测放大器95分别予以放大。
继而，在时刻t14，存储器控制电路10产生具有高电平的Y解码器激活信号YE并输出至Y解码器9。由于在时刻t13时列地址Aya受到锁存，因此与列地址Aya对应的Y解码器部9-n响应时刻t14时高电平的Y解码器激活信号YE，而将经感测放大器95放大的数据传输至数据总线Dbus。
继而，在时刻t15时的时钟信号CLK的上升时，传输至数据总线Dbus的数据经由数据缓冲器8作为数据DQ而被读出。若所读出的数据DQ错误，记忆胞元Cc为不良，则需将与记忆胞元Cc连接的字线WLa替换为冗余字线RWL1、RWL2。所读出的数据DQ是否错误，例如可由存储器测试器2进行判断。例如存储器测试器2对在时刻t15从记忆胞元Cc读出的数据DQ的不良进行检测，产生高电平的冗余地址写入致能信号RAL1并输出至存储器电路1的冗余地址锁存电路12-1。于是，冗余地址锁存电路12-1在时刻t16锁存行地址Axa。
如上所述，在本实施形态的存储器电路1，当检测出不良记忆胞元时，无须将电源断开便可从紧跟着的循环(cycle)进行冗余记忆胞元对不良部位的替换。冗余字线RWL1从紧跟着的循环开始，在电源上升的期间内被替换为所选择的字线WL1，冗余记忆胞元RCc例如取代记忆胞元Cc而动作。另外，藉由取代冗余地址写入致能信号RAL1而将冗余地址写入致能信号RAL2设为高电平，从而也可取代冗余字线RWL1而使用冗余字线RWL2。而且，与冗余地址写入致能信号RAL1、RAL2同样地，藉由使用冗余地址写入致能信号RAL3、RAL4，也可进行位线与冗余位线的替换而无须将电源再度接通。此时，与冗余位线对RBL1、RBL1/连接的冗余记忆胞元RCd、RC11例如取代记忆胞元Cc而动作。
根据以所述方式构成的存储器电路1，具备多个记忆胞元50、存储器控制电路10、冗余解码器13-1～13-4及冗余地址锁存电路12-1～12-4。多个记忆胞元50分别连接于彼此交叉的多条字线WL及位线BL，并保存从位线BL输入的数据。存储器控制电路10控制下述动作，即，基于包含指定各字线WL的行地址Ax及指定各位线BL的列地址Ay的地址Address，从与由行地址Ax及列地址Ay所指定的字线WL及位线BL连接的记忆胞元50读出所保存的数据。冗余解码器13-1～13-4在地址Address包含对与特定的记忆胞元Cc连接的字线WLa或位线BLc进行指定的冗余地址P1～P4时，使多个记忆胞元50中与规定的冗余字线RWL1、RWL2或冗余位线RBL1、RBL2连接的冗余记忆胞元RCc取代特定的记忆胞元Cc而动作。冗余地址锁存电路12-1～12-4分别保持冗余地址P1～P4，并且基于从存储器控制电路10输入的重置信号RS，抹除所保持的冗余地址P1～P4。
藉由存储器电路1中的重置信号RS，在数据的保存及读出动作过程中，存储器控制电路10可重置冗余地址锁存电路12-1～12-4而重新设定冗余地址，因此可高效率地进行用于记忆胞元修复的测试。
而且，根据存储器电路1，各冗余地址锁存电路12-1～12-4基于各别地输入的冗余地址写入致能信号RAL1～RAL4来分别保持冗余地址P1～P4。藉由冗余地址写入致能信号RAL1～RAL4，能以各别的时序来对各冗余地址锁存电路12-1～12-4分别设定冗余地址P1～P4，因此可进一步提高测试时的便利性。
存储器电路1例如也可在ASIC或SOC中的芯片的一部分区域，作为存储器宏集(memory macro)来配置而构成。在开发存储器宏集或存储器宏集的测试芯片的开发阶段，基于开发费用及开发期间的观点，以支持为了存储器宏集的冗余修复功能而要另列配置的各种熔丝元件、或者不使用熔丝元件而构成的替代部件等所有形式的方式来进行开发的做法是不合理的。然而，现有技术中会产生下述状况，即，若不设定任一熔丝电路，便无法进行存储器宏集中的冗余修复功能的测试评价。与此相对，根据本实施形态的存储器电路1，可提供能够普遍适用于用于冗余修复功能的各种熔丝元件或熔丝元件的替代部件的存储器宏集。
而且，根据存储器电路1，当作为存储器宏集的测试芯片而使用时，可从外部的存储器测试器或内建自测试功能(Built In Self Test，BIST)电路等自由地选择冗余行或冗余列的设定，因此可使测试芯片的开发容易化。尤其，对于存储器的生产业者而言，可有效用于测试开发中的存储器，并根据选择冗余行或冗余列设定中的哪一种来评价是否可增大生产量。而且，藉由重置信号RS，可重置所设定的冗余地址，因此使用者(user)可随时多次地设定冗余地址，可进行所有的组合冗余修复功能的检查，可提高存储器的晶圆(wafer)测试或功能性测试等各种测试的便利性。
实施形态2.
图5是表示本发明的实施形态2的半导体集成电路装置的结构的方块图。实施形态2的半导体集成电路装置具备存储器电路1A及BIST电路2A。实施形态2的存储器电路1A与实施形态1的存储器电路1相比较，其特征在于还包括：非易失地记忆冗余地址的熔丝电路22-1～22-4；以及选择性地切换易失性或非易失性的冗余地址的开关电路23-1～23-4。以下说明不同点。
在图5，半导体集成电路装置例如包含SOC或ASIC等半导体芯片。BIST电路2A例如在SOC等中，配置在与配置有存储器电路1A的区域不同的区域，与图1的存储器测试器2同样地，产生各种信号并输出至存储器电路1A。熔丝电路22-1～22-4基于来自存储器控制电路10的控制信号TRF，产生熔丝地址Fdd1～Fdd4及熔丝使用标志信号FU1～FU4并输出至开关电路23-1～23-4，所述熔丝地址Fdd1～Fdd4表示非易失地记忆的冗余地址，所述熔丝使用标志信号FU1～FU4表示是否记忆有冗余地址。另一方面，冗余地址锁存电路12-1～12-4分别将冗余地址Q1～Q4及冗余地址使用标志信号AU1～AU4输出至开关电路23-1～23-4。
开关电路23-1～23-4基于来自存储器控制电路10的切换信号SW，分别选择性地切换熔丝地址Fdd1～Fdd4与熔丝使用标志信号FU1～FU4的组合或者冗余地址Q1～Q4与冗余地址使用标志信号AU1～AU4的组合。所选择的信号的组合分别作为冗余地址P1～P4及冗余地址使用标志信号RU1～RU4而输出至冗余解码器13-1～13-4。
实施形态2的存储器电路1A中，既能维持实施形态1的存储器电路1的开发评价的便利性的优点，又能采用非易失性熔丝电路的优点。对于一般的熔丝电路，激光熔丝被广泛使用，存在可简单地替换成冗余记忆胞元的优点。然而，此些熔丝电路为非易失性的，一旦冗余熔丝被切断，则对应的冗余记忆胞元将无法再次用于其他的不良记忆胞元。而且，在封装封入后无法使用，即使在芯片上存在未使用的冗余记忆胞元，封装封入后亦无法进行不良记忆胞元的修复。
另一方面，反熔丝存在可在封装封入后使用的优点。例如对于研究使用SRAM宏集或DRAM宏集的SOC厂商而言，反熔丝具有可在封装封入后进行冗余修复的巨大优点。然而，在封装封入后，若无专用的反熔丝切断机器或可切断反熔丝的昂贵的存储器测试器，反熔丝便无法切断。一般而言，SOC是昂贵的芯片，不容许仅仅因记忆胞元不良而使SOC无法成为产品的情况。
而且，当前，反熔丝与激光熔丝相比是未成熟的技术，可靠性存在问题，例如对于是否被切断，必须进行特别的测试。而且，追加的测试期间成为必要，当前，对存储器使用反熔丝的半导体供应业者仅为少数。而且，反熔丝需要包含熔丝元件、控制电路及过剩电压产生电路的宽大的电路面积。鉴于是以上问题，本实施形态的存储器电路1A的特征在于，具有非易失性的熔丝电路的优点，并且可藉由冗余地址锁存电路12-1～12-4来解决所述问题点。
图6是表示图5的存储器电路1A中的熔丝部22、冗余地址锁存部12及开关部23的结构的方块图。在图6，熔丝部22包含熔丝电路22-1～22-4，冗余地址锁存部12包含冗余地址锁存12-1～12-4，且开关部23包含开关电路23-1～23-4。以下，对于熔丝部22、冗余地址锁存部12及开关部23的特定的电路结构的一例，分别参照图7～图9来进行说明。
图7是表示图6的熔丝部22的结构的电路图。在图7，熔丝电路22-1是具备熔丝地址保持电路26及熔丝使用标志保持电路27而构成。熔丝使用标志保持电路27具备熔丝270、电阻271、三态(tristate)反相器272以及包含彼此连接的反相器对的锁存电路273。熔丝地址保持电路26具备多个熔丝60-k(k＝1、2、…、K)、与各熔丝60-1～60-K连接的多个电阻261、多个三态反相器262以及包含反相器对的多个锁存电路263。熔丝电路22-2～22-4是与熔丝电路22-1同样地被构成。
在熔丝电路22-1的熔丝使用标志保持电路27，熔丝270，例如包含金属线(metal wire)、聚合线(polywire)等物理的熔丝元件，为了表示熔丝电路22-1已使用而被切断。电源电压VDD经由电阻271而供给至熔丝270并接地，熔丝270与电阻271之间的电压被输入至三态反相器272，根据熔丝270的切断而自低电平变化为高电平。
图5所示的存储器控制电路10例如在表示熔丝270切断的熔丝数据的传输时产生高电平的控制信号TRF，在三态反相器272使输入信号反转，来自三态反相器272的反转信号由锁存电路273予以保持。存储器控制电路10藉由低电平的控制信号TRF，将三态反相器272的输出端子控制为高阻抗(highimpedance)状态，锁存电路273将所保持的信号作为熔丝使用标志信号FU1而输出至开关电路23-1。
在熔丝电路22-1的熔丝地址保持电路26，各熔丝60-1～60-K，例如包含金属线、聚合线等物理的熔丝元件，为了非易失地记忆特定的冗余地址而被分别切断。藉由熔丝60-1～60-K的切断而被非易失地记忆的熔丝地址Fdd1-1～Fdd1-K与熔丝使用标志信号FU1同样地，基于控制信号TRF而由多个锁存电路263分别被保持，并作为熔丝地址Fdd而被输出至开关电路23-1。另外，熔丝电路22-1～22-4也可取代金属线、聚合线等熔丝元件，具备反熔丝或OTP胞元、快闪存储器而构成。
图8是表示图6的冗余地址锁存部12的结构的电路图。在图8，冗余地址锁存电路12-1是具备冗余地址保持电路24及冗余地址使用标志保持电路25而构成。冗余地址使用标志保持电路25具备包含反相器对的锁存电路250、三态反相器251、反相器252以及传输门(transfer gate)253。冗余地址保持电路24具备包含反相器对的多个锁存电路40-1～40-K、与各锁存电路40-1～40-K连接的多个反相器241、三态反相器242以及传输门243。冗余地址锁存电路12-2～12-4是与冗余地址锁存电路12-1同样地被构成。
在冗余地址锁存电路12-1的冗余地址使用标志保持电路25，所连接的三态反相器251在冗余地址写入致能信号RAL1为高电平时使输入信号反转，在低电平时，其输出端子成为高阻抗状态。锁存电路250在冗余地址写入致能信号RAL1为高电平时，提取并保持来自三态反相器251的反转信号。电源信号POR在电源接通时成为高电平，将传输门253导通以重置锁存电路250。由锁存电路250所保持的信号经由反相器252，作为冗余地址使用标志信号AU1而输出至开关电路23-1。
在冗余地址锁存电路12-1的冗余地址保持电路24，例如表示地址Address的行地址的各位的地址位信号A-1～A-K分别经由反相器241而输入至三态反相器242。各三态反相器242在冗余地址写入致能信号RAL1为高电平时使输入信号反转，为低电平时，其输出端子成为高阻抗状态。各锁存电路40-1～40-K在冗余地址写入致能信号RAL1为高电平时，提取来自三态反相器242的反转信号，并分别保持为冗余地址位信号Q1-1～Q1-K。重置信号RS将传输门243导通以重置锁存电路40-1～40-K。冗余地址位信号Q1-1～Q1-K作为冗余地址Q1而输出至开关电路23-1。
图9是表示图6的开关部23的结构的电路图。在图9，开关电路23-1具备反相器231、多个三态反相器232、233、包含反相器对的多个锁存电路230、30-1～30-K以及多个反相器234。开关电路23-2～23-4是与开关电路23-1同样地被构成。
在开关电路23-1，当切换信号SW为高电平时，三态反相器232被激活，另一方面，三态反相器233被停用，锁存电路230、30-1～30-K分别提取并保持来自熔丝电路22-1的熔丝使用标志信号FU1及熔丝地址Fdd1-1～Fdd1-K。另一方面，当切换信号SW为低电平时，三态反相器233被激活，另一方面，三态反相器232被停用，锁存电路230、30-1～30-K分别提取并保持来自冗余地址锁存电路12-1的冗余地址使用标志信号AU1及冗余地址位信号Q1-1～Q1-K。锁存电路230、30-1～30-K分别将所保持的信号经由反相器234，作为冗余地址使用标志信号RU1及冗余地址位信号P1-1～P1-K而输出至冗余解码器13-1。
以下，对在以所述方式构成的存储器电路1A，选择性地切换易失性或非易失性的冗余地址的动作进行说明。
图10是表示图5的存储器电路1A中的冗余地址锁存部12与熔丝部22的切换动作的各信号的时序图。在图10所示的切换动作的开始前，在熔丝电路22-1预先记忆有与行地址Axa不同的行地址，在熔丝电路22-4预先记忆列地址Aya。
在图10，首先在时刻t21，芯片选择信号CS成为高电平，存储器控制电路10产生高电平的重置信号RS并输出至各冗余地址锁存电路12-1～12-4。于是，冗余地址锁存电路12-1～12-4被重置，冗余地址Q1～Q4全部变为「00…0」。另一方面，冗余地址使用标志信号AU1～AU4在电源接通时被重置而成为低电平。而且，在时刻t21，存储器控制电路10产生低电平的切换信号SW1并输出至开关电路23-1～23-4，因此，冗余地址Q1～Q4成为冗余地址P1～P4，冗余地址使用标志信号AU1～AU4成为冗余地址使用标志信号RU1～RU4。
继而，在时刻t22，将包含行地址Axa及列地址Aya的地址Address、及高电平的冗余地址写入致能信号RAL1输入至存储器电路1A。由于冗余地址写入致能信号RAL2～RAL4为低电平，因此在时钟信号CLK的上升边沿仅行地址Axa被锁存至冗余地址锁存电路12-1。于是，冗余地址锁存电路12-1产生高电平的冗余地址使用标志信号AU1，并经由开关电路23-1作为冗余地址使用标志信号RU1而输出至冗余解码器13-1，藉此，冗余解码器13-1被激活。另一方面，冗余地址使用标志信号RU2～RU4被维持为低电平，冗余解码器13-2～13-4未被激活。在借助重置信号RS的重置后，只要各冗余地址锁存电路12-1～12-4分别未被冗余地址写入致能信号RAL1～RAL4选择，各冗余解码器13-1～13-4便不被使用。
继而，在时刻t23，芯片选择信号CS成为高电平，地址Address在时钟信号CLK的上升边沿被输入至存储器电路1A。由于冗余地址P1与所输入的地址Address的行地址Axa一致，因此冗余解码器13-1产生高电平的冗余使用判定信号RX1并输出。藉此，X解码器停用信号STPX成为高电平，X解码器6停止动作。
继而，在时刻t24，存储器控制电路10将高电平的字驱动器激活信号XE输出至字驱动器7，字驱动器7选择冗余字线RWL1。由与所选择的冗余字线RWL1连接的冗余记忆胞元RCc所保存的数据被传输至列部BBc中的位线对BLc、BLc/，并由与位线对BLc、BLc/连接的感测放大器95予以放大(参照图2)。与冗余记忆胞元RCc同样地，与冗余字线RWL1连接的多个记忆胞元50将所保存的数据分别传输至位线对BL、BL/，所传输的数据由与各位线对BL、BL/连接的感测放大器95分别予以放大。另一方面，尽管输入行地址Axa，但字线WLa因X解码器停用信号STPX导致X解码器6停止而未被选择。
继而，在时刻t25，存储器控制电路10将高电平的Y解码器激活信号YE输出至Y解码器9。此时，冗余列未被使用，因此作为通常的列功能，而响应时刻t29时的高电平的Y解码器激活信号YE，与在时刻t23所输入的列地址Aya对应的Y解码器部9-n将经感测放大器95放大的数据传输至数据总线Dbus。在时刻t30时的时钟信号CLK的上升时，传输至数据总线Dbus的数据经由数据缓冲器8作为数据DQ而输出。
继而，在时刻t26，存储器控制电路10产生高电平的切换信号SW1并输出至开关电路23-1～23-4。开关电路23-1～23-4从冗余地址锁存电路12-1～12-4切换为熔丝电路22-1～22-4并连接至冗余解码器13-1～13-4。因此，冗余地址P1～P4从冗余地址Q1～Q4切换为熔丝地址Fdd1～Fdd4，冗余地址使用标志信号RU1～RU4从冗余地址使用标志信号AU1～AU4切换为熔丝使用标志信号FU1～FU4。
藉由时刻t27的切换动作，冗余地址P4成为将熔丝电路22-4的熔丝切断而设定的熔丝地址Fdd4的值、即列地址Aya。而且，冗余地址使用标志信号RU4从低电平变化为高电平。冗余地址P1成为将熔丝电路22-1的熔丝切断而设定的熔丝地址Fdd1的值，而并不成为行地址Axa。
继而，在时刻t28，芯片选择信号CS成为高电平，包含行地址Axa及列地址Aya的地址Address在时钟信号CLK的上升边沿被输入至存储器电路1A。由于所输入的地址Address的列地址Aya与冗余地址P4、即与熔丝地址Fdd4一致，因此冗余解码器13-4产生高电平的冗余地址使用判定信号RY2并输出。藉此，Y解码器停用信号STPY成为高电平，Y解码器9停止动作。
继而，在时刻t29，切换信号SW为高电平，且行地址Axa未被分配给任何熔丝电路22-1～22-4，因此字驱动器7响应高电平的字驱动器激活信号XE，而选择与行地址Axa对应的通常的字线WLa。所选择的字线RWLa成为高电平，由与列地址Aya对应的列部BBc中的记忆胞元Cc所保存的数据被传输至位线对BLc、BLc/。与记忆胞元Cc同样地，由列部RBB1中与字线WLa连接的记忆胞元RCd所保存的数据亦被传输至冗余位线对RBL1、RBL1/。
此时，切换信号SW为高电平且冗余地址使用判定信号RY2为高电平，因此冗余Y解码器部9-R2被激活而选择列部RBB2中的数据。冗余Y解码器部9-R2在时刻t30，响应高电平的Y解码器激活信号YE而放大来自位线对BLc、BLc/的数据，并传输至数据总线Dbus。被传输至数据总线Dbus的数据在时刻t31时的时钟信号CLK的上升中，经由数据缓冲器8作为数据DQ而输出。
根据以所述方式构成的存储器电路1A，更具备熔丝电路22-1～22-4以及开关电路23-1～23-4。熔丝电路22-1～22-4具备用于非易失地记忆冗余地址的熔丝60-1～60-K。熔丝电路22-1～22-4选择性地切换由冗余地址锁存电路12-1～12-4所保持的冗余地址Q1～Q4与由熔丝电路22-1～22-4所记忆的熔丝地址Fdd1～Fdd4，并输出至冗余解码器13-1～13-4。冗余解码器13-1～13-4在地址Address包含来自开关电路23-1～23-4的冗余地址P1～P4时，使冗余记忆胞元RCc取代特定的记忆胞元Cc而动作。
根据存储器电路1A，对于拥有SOC中的BIST及存储器宏集的SOC供应业者，可简单地修复不良芯片而不使用反熔丝。例如，若要求在规格的极限或稍超出规格的电压或温度环境下使用SOC，则有时会引起产生不良胞元而不得不放弃SOC的使用的状况。如此，在产生了不良胞元的情况下，只要对切换信号SW进行切换，SOC用户自身便可将不良部位替换为冗余胞元以进行修复。藉此，可抑制SOC的制造费用增大。进而，在判明不良部位的地址后，SOC用户藉由使该冗余地址记忆于SOC上的快闪存储器等，便可在SOC的电源接通后将冗余地址提取至存储器电路1A。
而且，根据存储器电路1A，对于反熔丝的用户而言，也可提供若干个优点。首先，一般而言，SOC供应业者多不具备用于切断反熔丝的专用机械，反熔丝的切断对于一般的SOC顾客而言，实际上是不可能的，因此与所述同样的优点对于反熔丝的使用者而言亦成立。
而且，在记忆胞元的不良检测时，因电路的容限(margin)造成的不良部位的检测并不容易，有时需要长期的测试期间。不仅要求需要复杂的测试图案的多种测试，还要求变更内部电压或电源电压、温度等各种参数(parameter)来进行的多种测试。如上所述，反熔丝基本上需要比通常的熔丝的测试期间长的测试期间，但在作为SOC而使用的情况下，在存储器的测试时，无法耗费那么长的期间。
与此相对，当对在芯片上具有快闪存储器的SOC适用存储器电路1A时，因容限造成的不良可在封装封入后由冗余地址锁存电路予以替换。此时，占据更大比例的起因于制造工艺(process)的故障，在出货给SOC供应业者之前，预先藉由反熔丝进行替换，如此，存储器供应业者的测试费用及SOC供应业者的费用可大幅缩减。
实施形态2的变形例.
图11是表示实施形态2的变形例中的熔丝部22A、冗余地址锁存部12及开关部23的结构的方块图。在实施形态2的变形例，与实施形态2相比较，进而还包括：优先控制电路32-1～32-4，其控制开关电路23-1～23-4，以使由各熔丝电路22-1～22-4非易失地记忆的冗余地址优先。以下说明此不同点。
在图11，优先控制电路32-1～32-4分别基于来自存储器控制电路10的优先控制激活信号PRIO而被激活，判定熔丝使用标志信号FU1～FU4是否为高电平。各优先控制电路32-1～32-4分别在判定为熔丝使用标志信号FU1～FU4为高电平时，与切换信号SW无关地控制开关电路23-1～23-4选择熔丝地址Fdd1～Fdd4与熔丝使用标志信号FU1～FU4的组合。
藉由优先控制电路32-1～32-4，即使切换信号SW为低电平，在熔丝电路22-1～22-4中记忆的冗余地址所对应的冗余解码器仍被设定。此时，若在熔丝电路22-1～22-4中存在未记忆有冗余地址的熔丝电路，则对于对应的冗余解码器，冗余地址锁存电路所保持的冗余地址被设定。因此，当在一旦检测出不良部位而将冗余地址设定为熔丝电路后，进而检测出其他的不良部位而将冗余地址写入至冗余地址锁存电路时，可同时使用记忆于熔丝电路的冗余地址与写入至冗余地址锁存电路的冗余地址，从而可提高冗余修复时的设定的便利性。
实施形态3.
图12是表示本发明的实施形态3的存储器电路1B的结构的方块图。实施形态3的存储器电路1B与实施形态1的存储器电路1相比较，其特征在于包括：冗余地址写入优先控制电路28，其使冗余行或冗余列优先，可控制依序写入冗余地址锁存电路12-1～12-4。以下说明该不同点。
在图12，冗余地址写入优先控制电路28由存储器控制电路10予以控制，依序产生用于写入冗余行地址的冗余地址写入致能信号RRAL1、RRAL2，并分别输出至冗余地址锁存电路12-1、12-2。同样地，冗余地址写入优先控制电路28依序产生用于写入冗余列地址的冗余地址写入致能信号CRAL1、CRAL2，并分别输出至冗余地址锁存电路12-3、12-4。
一般而言，记忆胞元的不良存在以下的四种类型K1～K4。
(K1)与邻接的记忆胞元无关地散布的单一记忆胞元的不良；
(K2)在特定的字线上发现不良胞元的与行相关的不良；
(K3)在特定的位线对上发现不良胞元的与列相关的不良；及
(K4)集中在特定区域发现不良胞元的破损区域的不良。
类型K1的不良是因半导体的工艺偏差等而产生。工艺偏差通常存在宽泛的范围。根据统计，具有极大容限的胞元的个数少，大部分是具有通常水平(level)的容限的胞元，具有少量容限的胞元(以下称作极限容限的胞元)存在少数个，且存在若干个不良胞元。藉由进行各种测试，可将不良胞元或极限容限的胞元替换为冗余记忆胞元。然而，实际上，由于用于测试的费用的限制，少数个极限容限的胞元有时会被判定为良品而未被替换为冗余记忆胞元。此种情况下，极限容限的胞元有时会逐渐变为不良胞元。
类型K2的不良是因X解码器或字线的问题而产生。例如，当特定的字线具有异常的电阻时，字线的高电平电位会下降，字线的上升会延迟。此种情况下，由与高电阻的字线连接的记忆胞元所保存的数据无法被准确读出，相关的记忆胞元会被判定为不良胞元。此处，即使与高电阻的字线连接，如在所述的类型K1所说明般，亦存在具有良好容限的记忆胞元及极限容限的记忆胞元。这些记忆胞元在容限检查制造测试时会被判定为良品。
类型K3的不良是因与感测放大器相关的问题而产生。例如，在感测放大器的晶体管的参数不均衡或感测放大器中的接点(contact)具有高电阻的情况下，感测放大器无法充分良好地发挥功能。即使与此种不良的感测放大器连接，如在所述的类型K1、类型K2中所说明般，亦存在具有良好容限的记忆胞元及极限容限的记忆胞元。这些记忆胞元在容限检查制造测试时会被判定为良品。
类型K4的不良是因制造工艺的问题或原本的晶圆材料的问题而产生。在所述的类型K1～类型K3的情况下，记忆胞元可由冗余记忆胞元予以替换。在类型K4的情况下，存在可藉由冗余记忆胞元来替换的情况，但亦存在不良记忆胞元的区域更大而无法替换的情况。
在类型K1中，无论使用冗余行与冗余列中的哪种，均可无遗漏地修复不良胞元。然而，在所述类型K2的情况下，如详细后述般，有时会因字驱动器的不良而导致不良记忆胞元增大，因此必须使用冗余行，以便不仅修复不良胞元，亦修复极限容限的胞元。在所述类型K3的情况下，亦同样地必须使用冗余列，以便不仅修复不良胞元，亦修复极限容限的胞元。根据专利文献2，在借助BIST电路的冗余修复时，利用冗余行与冗余列中的哪个来修复不良记忆胞元的冗余方案(scheme)已被固定。在现有技术，一旦选择冗余方案，便无法根据与制造过程中的特定工艺相应的不良类型来变更冗余方案。
图27表示在类型K2中因字驱动器7-m而在字线WLm的上升中产生了延迟的情况。此时，字线WLm的上升延迟导致记忆胞元的劣性的增长。此处，藉由存储器测试，与字驱动器7-m连接的列部BB1的记忆胞元50被判定为不良(将其以「NG」图示)，列部BBn及冗余列部RB1、RB2的记忆胞元50虽为极限容限，但被判定为良品(将其以「尚可(JUST OK)」图示)。
当使用专利文献2的存储器测试方法时，由于在列部BB1中存在不良记忆胞元，因此有时要进行不良记忆胞元的修复，以将列部BB1替换为冗余列部RB1。于是，在被替换的冗余列部RB1中，与字驱动器7-m连接的记忆胞元50具有极限容限，例如会因供给电压的下降或温度的上升而变成不良胞元。如此，在与字线相关的故障的情况下，若使用冗余列，则会因环境变化而导致所替换的冗余记忆胞元产生不良化。
图28表示在类型K3中，Y解码器部9-n的感测放大器95存在不良，因此感测放大器95的功能下降的情况。此时，感测放大器95的功能下降导致列部BBn中的记忆胞元的劣性的增长。此处，藉由存储器测试，在列部BBn中，与字驱动器7-m连接的记忆胞元50被判定为不良，另一方面，与冗余字驱动器部7-R1、7-R2连接的记忆胞元50虽为极限容限，但被判定为良品。
根据专利文献2的存储器测试方法，有时要进行不良记忆胞元的修复，以将与字驱动器7-m连接的各记忆胞元50分别替换为与冗余字驱动器部7-R2连接的记忆胞元50。于是，在列部BBn中，与所替换的冗余字驱动器部7-R2连接的记忆胞元50具有极限容限，例如会因供给电压的下降或温度的上升而变成不良胞元。如此，在与列相关的故障的情况下，基于因环境造成的不良化的观点，即便使用冗余行亦不佳。
因此，在本实施形态的存储器电路1B，藉由冗余地址写入优先控制电路28来设定冗余地址的写入顺序，以使冗余行或冗余列优先。藉此，可根据不良的类型来适当地进行不良胞元的冗余修复。
图13是表示图12的存储器电路1B中的冗余地址写入优先控制电路28的结构的电路图。在图13，冗余地址写入优先控制电路28是具备行冗余移位寄存器20及列冗余移位寄存器21而构成。行冗余移位寄存器20具备寄存器20-1～20-I、多个反相器201、多个或非(Not OR，NOR)门202以及晶体管203。列冗余移位寄存器21具备寄存器21-1～21-J、多个反相器211、多个或非门212以及晶体管213。
在图13，内部时钟信号CKS及优先控制重置信号RSS从图12所示的存储器控制电路10被供给至行冗余移位寄存器20的各寄存器20-i(i＝1、2、…、I)及列冗余移位寄存器21的寄存器21-j(j＝1、2、…、J)。另外，图12所示的存储器电路1B具有I＝2及J＝2，但本发明并不限于此，也可为任意的自然数I、J。存储器控制电路10产生行冗余写入开始信号RRSI及列冗余写入开始信号CRSI，并分别输出至PMOS晶体管203、213的栅极，以对PMOS晶体管203、213进行导通/断开(ON/OFF)控制。存储器控制电路10产生传输致能信号TSRE并输出至或非门202。
在行冗余移位寄存器20中，PMOS晶体管203连接于寄存器20-1，寄存器20-1～20-I彼此串联连接而构成移位寄存器。各寄存器20-i是与内部时钟信号CKS同步地保持信号，并将所保持的信号经由反相器201而输出至或非门202。各或非门202分别进行或非运算，并产生冗余地址写入致能信号RRALi。寄存器20-I藉由信号线RLAST而连接于列冗余移位寄存器21的寄存器21-1。
在列冗余移位寄存器21中，PMOS晶体管213连接于寄存器21-1，寄存器21-1～21-J彼此串联连接而构成移位寄存器。各寄存器21-j是与内部时钟信号CKS同步地保持信号，并将所保持的信号经由反相器211而输出至或非门212。各或非门212分别进行或非运算，并产生冗余地址写入致能信号CRALi。寄存器21-J藉由连接线CLAST而连接于行冗余移位寄存器20的寄存器20-1。
以下，对在以所述方式构成的存储器电路1B中，使冗余行或冗余列优先来设定冗余地址的动作进行说明。
图14是表示图12的存储器电路1B中的行优先冗余地址提取动作的各信号的时序图。参照图12～图14，对使冗余行地址优先而对冗余地址锁存电路设定的动作进行说明。
在图14，存储器控制电路10首先在时刻t41，产生高电平的优先控制重置信号RSS并输出至冗余地址写入优先控制电路28，在冗余地址写入优先控制电路28，行冗余移位寄存器20及列冗余移位寄存器21被重置。进而，存储器控制电路10产生低电平的传输致能信号TSRE并输出至冗余地址写入优先控制电路28。
继而，在时刻t42，存储器控制电路10产生低电平的行冗余写入开始信号RRSI并输出至行冗余移位寄存器20中的PMOS晶体管203的栅极。藉此，PMOS晶体管203被导通，数据「1」被输入至行冗余移位寄存器20的寄存器20-1。
在行冗余移位寄存器20，各寄存器20-i是与内部时钟信号CKS同步地将从寄存器20-1输入的数据「1」输出至后段的寄存器，并且经由反相器201而输出至或非门202。因此，冗余地址写入优先控制电路28在时刻t43，与内部时钟信号CKS的上升边沿同步地产生高电平的冗余地址写入致能信号RRAL1，以激活冗余地址锁存电路12-1。紧跟其后，在时刻t44～时刻t46，与内部时钟信号CKS的上升边沿相应地，依序产生高电平的冗余地址写入致能信号RRAL2～RRALI。
行冗余移位寄存器20中的寄存器20-1藉由信号线RLAST而连接于列冗余移位寄存器21中的寄存器21-1。因此，在时刻t47，与内部时钟信号CKS的上升边沿同步地，冗余地址写入致能信号CRAL1成为高电平。
列冗余移位寄存器21中的各寄存器21-j(j＝1、2、…、J)是与行冗余移位寄存器20中的各寄存器20-i同样地，与内部时钟信号CKS同步地动作。因此，在时刻t48～时刻t50，与内部时钟信号CKS的上升边沿相应地，依序产生高电平的冗余地址写入致能信号CRAL2～CRALJ。
图15是表示图12的存储器电路1B中的列优先冗余地址提取动作的各信号的时序图。以下，参照图12及图15，对使冗余列地址优先而对冗余地址锁存电路设定的动作进行说明。
在图15，存储器控制电路10首先在时刻t51，产生高电平的优先控制重置信号RSS并输出至冗余地址写入优先控制电路28，以将行冗余移位寄存器20及列冗余移位寄存器21重置。进而，存储器控制电路10产生低电平的传输致能信号TSRE并输出至冗余地址写入优先控制电路28。
继而，在时刻t52，存储器控制电路10产生低电平的列冗余写入开始信号CRSI并输出至列冗余移位寄存器21。藉此，数据「1」被输入至列冗余移位寄存器21的寄存器21-1。
在列冗余移位寄存器21，各寄存器21-j是与内部时钟信号CKS同步地，将从寄存器21-1输入的数据「1」输出至后段的寄存器，并且经由反相器211而输出至或非门212。因此，冗余地址写入优先控制电路28在时刻t53，与内部时钟信号CKS的上升边沿同步地产生高电平的冗余地址写入致能信号CRAL1，以激活冗余地址锁存电路12-3。紧跟其后，在时刻t54～时刻t56，与内部时钟信号CKS的上升边沿相应地，依序产生高电平的冗余地址写入致能信号CRAL2～CRALJ。
列冗余移位寄存器21中的寄存器21-J藉由连接线CLAST而连接于行冗余移位寄存器20中的寄存器20-1。因此，在时刻t57，与内部时钟信号CKS的上升边沿同步地，冗余地址写入致能信号RRAL1成为高电平。
行冗余移位寄存器20中的各寄存器20-i是与列冗余移位寄存器21中的各寄存器21-j同样地，与内部时钟信号CKS同步地动作。因此，在时刻t58～时刻t60，与内部时钟信号CKS的上升边沿相应地，依序产生高电平的冗余地址写入致能信号RRAL2～RRALI。
图16是表示在图12的存储器电路1B中对因不良字驱动器造成的不良进行修复的情况的电路图。图17是表示在图12的存储器电路1B中对因不良感测放大器造成的不良进行修复的情况的电路图。根据以所述方式构成的存储器电路1B，如下所述，藉由冗余地址写入优先控制电路28，可根据与制造过程中的特定工艺相应的不良类型来变更冗余方案。
在图16，与图27所示的情况同样地，因存在不良的字驱动器7-m，字线WLm的上升产生了延迟。在本实施形态的存储器电路1B，藉由将行冗余写入开始信号RRSI输入至冗余地址写入优先控制电路28，从而可选择冗余行优先方案，即，较冗余列地址优先地设定冗余行地址。因此，可进行不良记忆胞元的修复，以将与字驱动器7-m连接的各记忆胞元50分别替换为与冗余字驱动器部7-R2连接的记忆胞元50。藉此，可与不良胞元一同修复与字驱动器7-m连接的极限容限的胞元。
在图17，与图28所示的情况同样地，Y解码器部9-n的感测放大器95存在不良，因此该感测放大器95的功能下降。在本实施形态的存储器电路1B，藉由将列冗余写入开始信号CRSI输入至冗余地址写入优先控制电路28，从而可选择冗余列优先方案，即，较冗余行地址优先地设定冗余列地址。因此，可进行不良记忆胞元的修复，以将列部BBn替换为冗余列部RB1。藉此，可与不良胞元一同修复列部BBn中的极限容限的胞元。
根据以所述方式构成的存储器电路1B，冗余地址锁存电路12-1～12-4包括：冗余地址锁存电路12-1、12-2，其保持指定与特定的记忆胞元Cc连接的字线WLa的冗余行地址P1、P2；以及冗余地址锁存电路12-3、12-4，其保持指定位线BLc的冗余列地址P3、P4。存储器电路1B还包括：冗余地址写入优先控制电路28，其进行如，优先选择冗余地址锁存电路12-1、12-2及冗余地址锁存电路12-3、12-4中的任一个，并将冗余行地址P1、P2或冗余列地址P3、P4写入至所选择的冗余地址锁存电路的控制。
根据存储器电路1B，藉由冗余地址写入优先控制电路28，可自动产生冗余地址写入致能信号。进而，例如可根据在制造工艺中产生的问题的状况，来选择采用冗余行优先方案与冗余列优先方案中的哪一种，从而可提高市场中的存储器制品的可靠性。例如，在取出各晶圆中的代表性的芯片并对该芯片中的所有记忆胞元进行测试后，判明了特定晶圆批次(lot)的不良胞元的特性的情况下，认为判明了感测放大器的不良在该批次中为支配性的因素。此时，例如测试工程师可选择冗余列优先方案。
在不良的类型与列相关的情况下，藉由选择冗余列优先方案，从而可降低在所替换的冗余列部中出现极限容限的记忆胞元的危险性。而且，在不良的类型与行相关的情况下，藉由选择冗余行优先方案，从而可降低在所替换的冗余字线中出现极限容限的记忆胞元的危险性。
而且，冗余地址写入优先控制电路28包含移位寄存器，且具有比复杂的电路小的电路面积，因此可降低追加费用，而不会伴有布局图案(layoutpattern)的宽大区域。
实施形态3的变形例1.
图18是表示实施形态3的变形例1中的冗余地址写入优先控制电路28A的结构的电路图。图19是表示图18的冗余地址写入优先控制电路28A对冗余地址提取动作的各信号的时序图。实施形态3的变形例1中的冗余地址写入优先控制电路28A与实施形态3中的冗余地址写入优先控制电路28相比较，其特征在于还包括计数器29。
在图18，计数器29对内部时钟信号CKS的脉冲(pulse)数进行计数，内部时钟信号CKS的计数结果由优先控制重置信号RSS予以重置。计数器29在内部时钟信号CKS的计数结果达到行冗余移位寄存器20的寄存器20-1～20-I及列冗余移位寄存器21的寄存器21-1～21-J的总数(I+J)时，如图19所示般产生高电平的标志信号FULL。
在利用存储器测试器2或BIST电路2A来测试存储器电路1B的情况下，必须掌握是否已对冗余地址锁存电路设定冗余地址。根据冗余地址写入优先控制电路28A，藉由计数器29的标志信号FULL，在已对所有冗余地址锁存电路设定了冗余地址的情况下，可判定为所有的冗余地址锁存电路已被使用。因此，可预防冗余地址的覆写，可判断是否进行冗余地址锁存电路的重置。
实施形态3的变形例2.
图20是表示实施形态3的变形例2的存储器电路1C的结构的方块图。图21是表示图20的存储器电路1C中的传感器18及冗余地址写入优先控制电路28的结构的电路图。实施形态3的变形例1的存储器电路1C与实施形态3的存储器电路1B相比较，其特征在于还包括传感器18。
在图20，传感器18感测存储器电路1C的温度或供给电压，响应来自存储器控制电路10的选择信号SEL，产生低电平的低有效(low active)行冗余写入开始信号RRSI或列冗余写入开始信号CRSI并输出至冗余地址写入优先控制电路28。在图21，传感器18是具备基准电压产生电路81、比较器82、反相器83、反相器84、反相器87、反相器88以及或非门85、或非门86而构成。传感器18例如在所感测出的电压或温度为根据基准电压Vref而设定的规定临限值以上时，产生低电平的行冗余写入开始信号RRSI而使列冗余移位寄存器21进行动作，在小于临限值时，产生低电平的列冗余写入开始信号CRSI而使行冗余移位寄存器20进行动作。
当半导体存储器在低温环境下使用时，比起高温环境下，感测放大器更容易产生故障。因此，测试工程师在掌握了半导体存储器仅在高温环境下使用，且仅在低温环境下才会产生感测放大器系统的故障的情况下，较佳为选择冗余行优先方案。其原因在于，一般而言，冗余行的个数被设定为多于冗余列的个数，从而可获得比列冗余大的自由度。藉由传感器18来感测电压或温度，藉此，根据外部环境来选择性地切换冗余方案，可简单地提高故障的修复效率。
其他实施形态.
所述各实施形态的存储器电路1、1A、1B、1C包含SRAM，但并不限于此，既可包含DRAM或SDRAM等易失性随机存取存储器，也可包含磁性随机存取存储器(Magnetic Random Access Memory，MRAM)或铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM)等非易失性随机存取存储器。进而，并不限于随机存取存储器，也可包含只读存储器(Read OnlyMemory，ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、电可抹除可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory，EEPROM)等。
而且，所述各实施形态的冗余地址锁存电路12-1～12-4包含SRAM，但并不限于此，也可包含易失性存储器。
而且，实施形态2的半导体集成电路装置是具备存储器电路1A而构成，但并不限于此，也可具备各实施形态的存储器电路1、1B、1C而构成。

Claims (9)

1.一种半导体记忆装置，其特征在于包括：
多个记忆胞元，分别连接于彼此交叉的多条字线及位线，保存从所述位线输入的数据；
存储器控制电路，控制基于包含指定所述各字线的行地址及指定所述各位线的列地址的地址，而从与由所述行地址及列地址所指定的字线及位线连接的记忆胞元读出所保存的数据的动作；
冗余解码器，当所述地址包含指定与特定的记忆胞元连接的字线或位线的冗余地址时，进行使所述多个记忆胞元中与规定的字线或位线连接的冗余记忆胞元取代所述特定的记忆胞元的动作；以及
多个冗余地址锁存电路，分别保持所述冗余地址，并且基于从所述存储器控制电路输入的重置信号来抹除所保持的冗余地址。
2.如权利要求1所述的半导体记忆装置，其中
所述各冗余地址锁存电路基于各别地输入的致能信号来分别保持所述冗余地址。
3.如权利要求1所述的半导体记忆装置，还包括：
熔丝电路，具备用于非易失地记忆所述冗余地址的熔丝；以及
开关电路，选择性地切换由所述冗余地址锁存电路所保持的冗余地址与由所述熔丝电路所记忆的冗余地址，并输出至所述冗余解码器，
所述冗余解码器在所述地址包含来自所述开关电路的冗余地址时，使所述冗余记忆胞元取代所述特定的记忆胞元而动作。
4.如权利要求3所述的半导体记忆装置，还包括：
第1优先控制电路，当所述熔丝电路记忆有所述冗余地址时，使所述开关电路较所述冗余地址锁存电路所保持的冗余地址优先地选择由所述熔丝电路所记忆的冗余地址。
5.如权利要求1所述的半导体记忆装置，其中
所述多个冗余地址锁存电路包括：
至少1个第1冗余地址锁存电路，保持指定与特定的记忆胞元连接的字线的冗余行地址；以及
至少1个第2冗余地址锁存电路，保持指定与特定的记忆胞元连接的位线的冗余列地址，
所述半导体记忆装置还包括：第2优先控制电路，进行优先选择所述第1及第2冗余地址锁存电路中的任一个，并将所述冗余行地址或所述冗余列地址写入至所选择的冗余地址锁存电路的控制。
6.如权利要求5所述的半导体记忆装置，还包括：
计数器，对保持所述冗余行地址的所述第1冗余地址锁存电路及保持所述冗余列地址的所述第2冗余地址锁存电路的个数进行计数。
7.如权利要求6所述的半导体记忆装置，还包括：
传感器，检测所述半导体记忆装置的温度或供给电压，
所述第2优先控制电路根据由所述传感器所检测出的温度或供给电压，来优先选择所述第1及第2冗余地址锁存电路中的任一个。
8.如权利要求1所述的半导体记忆装置，其中
所述各冗余地址锁存电路包含易失性记忆电路。
9.一种半导体集成电路装置，其特征在于包括如权利要求1所述的半导体记忆装置。
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