TWI585772B - 半導體記憶裝置及半導體積體電路裝置 - Google Patents

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Description

半導體記憶裝置及半導體積體電路裝置
本發明是有關於一種例如靜態隨機存取記憶體(Static Random Access Memory，SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等的半導體記憶裝置、及具備該半導體記憶裝置的半導體積體電路裝置。
在半導體記憶裝置，一般而言，設置有實現冗餘修復功能的冗餘電路，所述冗餘修復功能用於對良率下降的主要原因即記憶胞元(memory cell)的不良進行修復。專利文獻1中，採用如下所述的冗餘電路結構，即，在將記憶胞元配置成矩陣(matrix)狀的記憶體陣列(memory array)內配置冗餘列(row)及冗餘行(column)，該冗餘列及冗餘行具有可在電路上取代不良記憶胞元的預備性的記憶胞元，藉由熔絲(fuse)元件的切斷來非揮發地記憶冗餘位址(address)。
圖22是表示現有技術的記憶體電路100的結構的方塊圖。在圖22所示的記憶體電路100中，不良記憶胞元的位址是作 為用於取代為冗餘列或冗餘行的冗餘位址，而非揮發地記憶於冗餘熔絲電路4-1~4-4。對於冗餘熔絲電路4-1~4-4，亦有時會使用以雷射(laser)來熔斷的金屬或多晶矽(poly silicon)的熔絲元件、或者對電晶體(transistor)施加過剩閘極(gate)電壓而導通的反熔絲(antifuse)、一次可程式化唯讀記憶體(One TimeProgrammable，OTP)胞元或快閃記憶體(flash memory)胞元等，且已知有各種電路結構。
圖23~圖26是表示現有技術的半導體積體電路裝置的 結構的方塊圖。在系統級晶片(System On Chip，SOC)或特殊用途積體電路(Application Specific Integrated Circuit，ASIC)的半導體積體電路裝置，亦已知有下述方式，即，如圖23~圖26所示，在與記憶體電路100A~100D不同的區域保持冗餘位址。在圖23，冗餘熔絲電路4-1~4-4配置於記憶體電路100A的外部區域220以保存冗餘位址，來自冗餘熔絲電路4-1~4-4的冗餘位址在電源接通時被記憶至冗餘位址記憶電路41-1~41-4。
在圖24~圖26所示的半導體積體電路裝置，不使用物 理的冗餘熔絲電路，而採用下述方式，即，在晶片上將冗餘位址預先保存於配置於記憶體電路100B~100D的外部區域200A的快閃記憶體215等。在圖24，被保存於快閃記憶體215的冗餘位址在電源接通時被記憶於記憶體電路100B的冗餘位址記憶電路41-1~41-4。在圖25，中央處理單元(Central Processing Unit，CPU)210基於保存於快閃記憶體215的冗餘位址，來激活記憶體 電路100C的冗餘解碼器(decoder)13-1~13-4。在圖26，CPU 210基於保存於快閃記憶體215的冗餘位址，將通常的位址與冗餘位址予以分離，並分別輸出至記憶體電路100D的X解碼器6及Y解碼器9與冗餘解碼器13-1~13-4。
現有技術文獻 專利文獻
專利文獻1：美國專利第4228528號說明書
專利文獻2：美國專利申請案公開第2008/0037341號說明書
如上所述，在現有技術的用於對半導體記憶裝置的不良記憶胞元進行修復的冗餘修復功能中，對於非揮發地記憶冗餘位址的冗餘熔絲電路，已知有各種電路結構。進而，亦有時不使用物理的冗餘熔絲電路，而採用快閃記憶體等冗餘熔絲電路的替代手段。在半導體記憶裝置的開發階段，基於開發費用及開發期間的觀點，以支援(support)上述所有形式的方式來進行開發的做法是不合理的。然而，若不設定任何冗餘熔絲電路，則無法進行半導體記憶裝置中的冗餘修復功能的測試評價。因此，現有技術中，在半導體記憶裝置的開發階段，存在無法有效率地進行用於不良記憶胞元修復的測試的問題。
本發明的目的在於提供一種半導體記憶裝置，與現有技 術相比較，可在半導體記憶裝置的開發階段高效率地進行用於不良記憶胞元修復的測試。
本發明的第1形態的半導體記憶裝置的特徵在於包括：多個記憶胞元，分別連接於彼此交叉的多條字元線(word line)及位元線(bit line)，保存從所述位元線輸入的資料(data)；記憶體控制電路，控制基於包含指定所述各字元線的列位址及指定所述各位元線的行位址的位址，而從與由所述列位址及行位址所指定的字元線及位元線連接的記憶胞元讀出所保存的資料的動作；冗餘解碼器，當所述位址包含指定與特定的記憶胞元連接的字元線或位元線的冗餘位址時，進行使所述多個記憶胞元中與規定的字元線或位元線連接的冗餘記憶胞元取代所述特定的記憶胞元的動作；以及多個冗餘位址鎖存(latch)電路，分別保持所述冗餘位址，並且基於從所述記憶體控制電路輸入的重置(reset)訊號來抹除所保持的冗餘位址。
本發明的第2形態的半導體記憶裝置是在第1形態的半導體記憶裝置中，所述各冗餘位址鎖存電路基於各別地輸入的致能訊號來分別保持所述冗餘位址。
本發明的第3形態的半導體記憶裝置是在第1形態或第 2形態的半導體記憶裝置中，更包括：熔絲電路，具備用於非揮發地記憶所述冗餘位址的熔絲；以及開關電路，選擇性地切換由所述冗餘位址鎖存電路所保持的冗餘位址與由所述熔絲電路所記憶的冗餘位址，並輸出至所述冗餘解碼器，所述冗餘解碼器在所述位址包含來自所述開關電路的冗餘位址時，使所述冗餘記憶胞元取代所述特定的記憶胞元而動作。
本發明的第4形態的半導體記憶裝置是在第3形態的半導體記憶裝置中，更包括：第1優先控制電路，當所述熔絲電路記憶有所述冗餘位址時，使所述開關電路較所述冗餘位址鎖存電路所保持的冗餘位址優先地選擇由所述熔絲電路所記憶的冗餘位址。
本發明的第5形態的半導體記憶裝置是在第1形態~第4形態的半導體記憶裝置中，所述多個冗餘位址鎖存電路包括：至少1個第1冗餘位址鎖存電路，保持指定與特定的記憶胞元連接的字元線的冗餘列位址；以及至少1個第2冗餘位址鎖存電路，保持指定與特定的記憶胞元連接的位元線的冗餘行位址，所述半導體記憶裝置更包括：第2優先控制電路，進行優先選擇所述第1及第2冗餘位址鎖存電路中的任一者，並將所述冗 餘列位址或所述冗餘行位址寫入至所選擇的冗餘位址鎖存電路的控制。
本發明的第6形態的半導體記憶裝置是在第5形態的半導體記憶裝置中，更包括：計數器，對保持所述冗餘列位址的所述第1冗餘位址鎖存電路及保持所述冗餘行位址的所述第2冗餘位址鎖存電路的個數進行計數。
本發明的第7形態的半導體記憶裝置是在第6形態的半導體記憶裝置中，更包括：感測器，偵測所述半導體記憶裝置的溫度或供給電壓，所述第2優先控制電路根據由所述感測器所偵測出的溫度或供給電壓，來優先選擇所述第1及第2冗餘位址鎖存電路中的任一者。
本發明的第8形態的半導體記憶裝置是在第1形態~第7形態的半導體記憶裝置中，所述各冗餘位址鎖存電路包含揮發性記憶電路。
本發明的第9形態的半導體積體電路裝置的特徵在於包括第1形態~第8形態的半導體記憶裝置。
根據本發明的半導體記憶裝置，與現有技術相比較，可在開發階段高效率地進行用於不良記憶胞元修復的測試。
1、1A、1B、1C、100、100A、100B、100C、100D‧‧‧記憶體電路
2‧‧‧記憶體測試器
2A‧‧‧BIST電路
4-1~4-4‧‧‧冗餘熔絲電路
5‧‧‧記憶體陣列
6‧‧‧X解碼器
7‧‧‧字驅動器
7-1~7-M‧‧‧字驅動器部
7-R1、7-R2‧‧‧冗餘字驅動器部
8‧‧‧資料緩衝器
9‧‧‧感測放大器及Y解碼器
9-1~9-N‧‧‧Y解碼器部
9-R1、9-R2‧‧‧冗餘Y解碼器部
10‧‧‧記憶體控制電路
11‧‧‧記憶體陣列及週邊電路
12‧‧‧冗餘位址鎖存部
12-1~12-4‧‧‧冗餘位址鎖存電路
13-1~13-4‧‧‧冗餘解碼器
14、15‧‧‧或閘
18‧‧‧感測器
20‧‧‧列冗餘移位暫存器
20-1~20-I、21-1~20-J‧‧‧暫存器
21‧‧‧行冗餘移位暫存器
22、22A‧‧‧熔絲部
22-1~22-4‧‧‧熔絲電路
23‧‧‧開關部
23-1~23-4‧‧‧開關電路
24‧‧‧冗餘位址保持電路
25‧‧‧冗餘位址使用旗標保持電路
26‧‧‧熔絲位址保持電路
27‧‧‧熔絲使用旗標保持電路
28、28A‧‧‧冗餘位址寫入優先控制電路
29‧‧‧計數器
32-1~32-4‧‧‧優先控制電路
30-1~30-K、40-1~40-K、230、250、263、273‧‧‧鎖存電路
41-1~41-4‧‧‧冗餘位址記憶電路
50‧‧‧記憶胞元
51、52、72、83、84、87、88、93、201、211、231、234、241、252‧‧‧反相器
53、54、94、203、213‧‧‧電晶體
60-1~60-K、270‧‧‧熔絲
81‧‧‧基準電壓產生電路
82‧‧‧比較器
85、86、202、212‧‧‧反或閘
91‧‧‧Y解碼器
71、92‧‧‧反及閘
95‧‧‧感測放大器
200A、220‧‧‧外部區域
210‧‧‧CPU
215‧‧‧快閃記憶體
232、233、242、251、262、272‧‧‧三態反相器
243、253‧‧‧傳輸閘
261、271‧‧‧電阻
A-1~A-K‧‧‧位址位元訊號
Address‧‧‧位址
Ax、Axa‧‧‧列位址
Ay、Aya‧‧‧行位址
AU1~AU4‧‧‧冗餘位址使用旗標訊號
BB1~BBN‧‧‧行部
BL、BL/、BLc、BLc/、BL1、BL1/~BLN、BLN/‧‧‧位元線
Cc‧‧‧特定的記憶胞元
CKS‧‧‧內部時脈訊號
CLAST‧‧‧連接線
CLK‧‧‧時脈訊號
CRAL1~CRALJ、RAL1~RAL4、RRAL1~RRALI‧‧‧冗餘位址寫入致能訊號
CRSI‧‧‧行冗餘寫入開始訊號
CS‧‧‧晶片選擇訊號
DQ‧‧‧資料
Dbus‧‧‧資料匯流排
Fdd1~Fdd4、Fdd1-1~Fdd1-K‧‧‧熔絲位址
FU1~FU4‧‧‧熔絲使用旗標訊號
FULL、RU1~RU4‧‧‧旗標訊號
OE‧‧‧輸出致能訊號
P1~P4、Q1~Q4‧‧‧冗餘位址
P1-1~P1-K、Q1-1~Q1-K‧‧‧冗餘位址位元訊號
POR‧‧‧電源訊號
PRIO‧‧‧優先控制激活訊號
RB1、RB2‧‧‧冗餘行部
RBL1、RBL1/、RBL2、RBL2/‧‧‧冗餘位元線
RCc、RCd、RC11‧‧‧冗餘記憶胞元
RLAST‧‧‧訊號線
RWL1、RWL2‧‧‧冗餘字元線
RRSI‧‧‧列冗餘寫入開始訊號
RS‧‧‧重置訊號
RSS‧‧‧優先控制重置訊號
RX1、RX2、RX3、RX4、RY1、RY2‧‧‧冗餘使用判定訊號
SEL‧‧‧選擇訊號
STPX‧‧‧X解碼器停用訊號
STPY‧‧‧Y解碼器停用訊號
SW‧‧‧切換訊號
t1~t6、t11~t16、t21~t31、t41~t50、t51~t60‧‧‧時刻
TRF‧‧‧控制訊號
TSRE‧‧‧傳輸致能訊號
VDD‧‧‧電源電壓
Vref‧‧‧基準電壓
WE‧‧‧寫入致能訊號
WL、WL1~WLM、WLa‧‧‧字元線
XE‧‧‧字驅動器激活訊號
YE‧‧‧Y解碼器激活訊號
圖1是將本發明的實施形態1的記憶體電路1的結構與記憶體測試器(tester)2一同表示的方塊圖。
圖2是表示圖1的記憶體電路1中的記憶體陣列及週邊電路11的結構的電路圖。
圖3是表示圖1的記憶體電路1的讀出動作的各訊號的時序圖。
圖4是表示圖1的記憶體電路1對不良資料的冗餘位址設定動作的各訊號的時序圖。
圖5是表示本發明的實施形態2的半導體積體電路裝置的結構的方塊圖。
圖6是表示圖5的記憶體電路1A中的熔絲部22、冗餘位址鎖存部12、及開關部23的結構的方塊圖。
圖7是表示圖6的熔絲部22的結構的電路圖。
圖8是表示圖6的冗餘位址鎖存部12的結構的電路圖。
圖9是表示圖6的開關部23的結構的電路圖。
圖10是表示圖5的記憶體電路1A中的冗餘位址鎖存部12與熔絲部22的切換動作的各訊號的時序圖。
圖11是表示實施形態2的變形例中的熔絲部22A、冗餘位址鎖存部12、及開關部23的結構的方塊圖。
圖12是表示本發明的實施形態3的記憶體電路1B的結構的 方塊圖。
圖13是表示圖12的記憶體電路1B中的冗餘位址寫入優先控制電路28的結構的電路圖。
圖14是表示圖12的記憶體電路1B中的列優先冗餘位址擷取動作的各訊號的時序圖。
圖15是表示圖12的記憶體電路1B中的行優先冗餘位址擷取動作的各訊號的時序圖。
圖16是表示在圖12的記憶體電路1B中對不良字驅動器(word driver)的不良進行修復的情況的電路圖。
圖17是表示在圖12的記憶體電路1B中對不良感測放大器(sense amplifier)的不良進行修復的情況的電路圖。
圖18是表示實施形態3的變形例1中的冗餘位址寫入優先控制電路28A的結構的電路圖。
圖19是表示圖18的冗餘位址寫入優先控制電路28A的冗餘位址擷取動作的各訊號的時序圖。
圖20是表示實施形態3的變形例2的記憶體電路1C的結構的方塊圖。
圖21是表示圖20的記憶體電路1C中的感測器18及冗餘位址寫入優先控制電路28的結構的電路圖。
圖22是表示現有技術的記憶體電路100的結構的方塊圖。
圖23是表示現有技術的記憶體電路100A的結構的方塊圖。
圖24是表示現有技術的記憶體電路100B的結構的方塊圖。
圖25是表示現有技術的記憶體電路100C的結構的方塊圖。
圖26是表示現有技術的記憶體電路100D的結構的方塊圖。
圖27是表示在圖22的記憶體電路100中對不良字驅動器的不良進行修復的情況的電路圖。
圖28是表示在圖22的記憶體電路100中對不良感測放大器的不良進行修復的情況的電路圖。
以下，參照圖式來說明本發明的實施形態。另外，在以下的各實施形態，對於同樣的結構元件標註有相同的符號。
實施形態1.
圖1是將本發明的實施形態1的記憶體電路1的結構與記憶體測試器2一同表示的方塊圖。在圖1，記憶體電路1是具備記憶體控制電路10、記憶體陣列及週邊電路11、冗餘位址鎖存電路12-1~12-4、冗餘解碼器13-1~13-4以及或(OR)閘14、15而構成。記憶體陣列及週邊電路11具備記憶體陣列5、X解碼器6、字驅動器7、資料緩衝器(data buffer)8、感測放大器(sense amplifier)及Y解碼器9。
在圖1，記憶體電路1例如包含SRAM等揮發性半導體記憶裝置，由外部的記憶體測試器2進行測試。記憶體測試器2將時脈(clock)訊號CLK、晶片選擇訊號CS、輸出致能訊號OE及寫入致能訊號WE輸出至記憶體控制電路10。而且，記憶體測 試器2將包含列位址Ax及行位址Ay的位址Address輸出至X解碼器6、Y解碼器9、冗餘位址鎖存電路12-1~12-4及冗餘解碼器13-1~13-4。進而，記憶體測試器2將冗餘位址寫入致能訊號RAL1~RAL4分別輸出至冗餘位址鎖存電路12-1~12-4。
記憶體控制電路10在晶片選擇訊號CS為高位準(high level)的情況下，與時脈訊號CLK同步地控制記憶體電路1的動作。記憶體控制電路10基於輸出致能訊號OE或寫入致能訊號WE，產生字驅動器激活訊號XE以激活字驅動器7，並且產生Y解碼器激活訊號YE以激活Y解碼器9。進而，記憶體控制電路10產生用於重置冗餘位址鎖存電路12-1~12-4的重置訊號RS，並輸出至各冗餘位址鎖存電路12-1~12-4。
冗餘位址鎖存電路12-1~12-4例如包含SRAM。冗餘位 址鎖存電路12-1、12-2分別在冗餘位址寫入致能訊號RAL1、RAL2為高位準時擷取位址Address的列位址Ax以作為冗餘列位址P1、P2，冗餘位址鎖存電路12-3、12-4分別在冗餘位址寫入致能訊號RAL3、RAL4為高位準時擷取位址Address的行位址Ay以作為冗餘行位址P3、P4。冗餘位址鎖存電路12-1~12-4在冗餘位址寫入致能訊號RAL1~RAL4為低位準時，分別保持所擷取的冗餘位址，並基於高位準的重置訊號RS來抹除所保持的冗餘位址。 冗餘位址鎖存電路12-1~12-4將所保持的冗餘位址P1~P4分別輸出至冗餘解碼器13-1~13-4，並且將表示是否保持有冗餘位址的冗餘位址使用旗標(flag)訊號RU1~RU4分別輸出至冗餘解碼器 13-1~13-4。
冗餘解碼器13-1、13-2分別基於冗餘位址使用旗標訊號 RU1、RU2來對位址Address的列位址Ax進行解碼，並判定解碼所得的列位址Ax與冗餘列位址P1、P2是否一致。冗餘解碼器13-1、13-2分別在判定為列位址Ax與冗餘列位址P1、P2一致的情況下，產生具有高位準的冗餘使用判定訊號RX1、RX2，而在判定為不一致的情況下，產生具有低位準的冗餘使用判定訊號RX1、RX2。冗餘解碼器13-1、13-2分別將冗餘使用判定訊號RX1、RX2輸出至或閘14及字驅動器7。
冗餘解碼器13-3、13-4分別基於冗餘位址使用旗標訊號 RU3、RU4來對位址Address的行位址Ay進行解碼，並判定解碼所得的行位址Ay與冗餘行位址P3、P4是否一致。冗餘解碼器13-3、13-4分別在判定為行位址Ay與冗餘行位址P3、P4一致的情況下，產生具有高位準的冗餘使用判定訊號RX3、RX4，而在判定為不一致的情況下，產生具有低位準的冗餘使用判定訊號RX3、RX4。冗餘解碼器13-3、13-4分別將冗餘使用判定訊號RX3、RX4輸出至或閘15及Y解碼器9。
或閘14對冗餘使用判定訊號RX1、RX2進行邏輯或運 算，產生表示運算結果的X解碼器停用訊號STPX並將其輸出至X解碼器6。或閘15對冗餘使用判定訊號RX3、RX4進行邏輯或運算，產生表示運算結果的Y解碼器停用訊號STPY並將其輸出至Y解碼器9。
另外，在本實施形態，為了簡化說明，可適用於2個冗 餘列及2個冗餘行的具備冗餘位址鎖存電路12-1~12-4及冗餘解碼器13-1、13-2構成記憶體電路1。然而，本發明並不限於此，其可適用於任意個數的冗餘列及冗餘行。
X解碼器6在X解碼器停用訊號STPX為低位準時，對 位址Address的列位址Ax進行解碼並輸出至字驅動器7，在X解碼器停用訊號STPX為高位準時停止動作。
圖2是表示圖1的記憶體電路1中的記憶體陣列及週邊 電路11的結構的電路圖。以下，使用圖1及圖2來說明記憶體陣列及週邊電路11的結構。
在圖2，字驅動器7具備：與多條(M條)字元線WL分 別連接的字驅動器部7-1~7-M；以及與冗餘字元線RWL1、RWL2分別連接的冗餘字驅動器部7-R1、7-R2，其中M為大於等於2的正整數。字驅動器部7-m(m=1、2、...、M)及冗餘字驅動器部7-R1、7-R2分別具備反及(Not AND，NAND)閘71與反相器(inverter)72。如圖1所示，在字驅動器7，由列位址Axa所指定的字元線WLa的字驅動器部7-m驅動字元線WLa。而且，冗餘字驅動器部7-R1、7-R2分別基於冗餘使用判定訊號RX1、RX2來驅動冗餘字元線RWL1、RWL2。
記憶體陣列5是將多個記憶胞元50配置成矩陣狀而構 成。記憶胞元50具備彼此連接的一對反相器51、52與電晶體53、54。在記憶體陣列5，與多對(N對)位元線對BL1、BL1/~BLN、 BLN/分別連接的記憶胞元50構成行部BB1~BBN，各行部BBn(n=1、2、...、N)的記憶胞元50分別連接於字元線WL1~WLM或冗餘字元線RWL1、RWL2，其中N為大於等於2的正整數。與冗餘位元線對RBL1、RBL1/、RBL2、RBL2/分別連接的記憶胞元50構成冗餘行部RB1、RB2，冗餘行部RB1、RB2的記憶胞元50分別連接於字元線WL1~WLM或冗餘字元線RWL1、RWL2。
感測放大器及Y解碼器9具備：與位元線對BL1、BL1/ ~BLN、BLN/分別連接的Y解碼器部9-1~9-N；以及與冗餘位元線對RBL1、RBL1/、RBL2、RBL2/分別連接的冗餘Y解碼器部9-R1、9-R2。Y解碼器部9-1~9-N分別具備對位址Address的行位址Ay進行解碼的Y解碼器91、反及閘92、反相器93、電晶體94、以及對記憶胞元50的資料進行放大的感測放大器95。冗餘Y解碼器部9-R1、9-R2分別具備反及閘92、反相器93、電晶體94及感測放大器95。
在Y解碼器停用訊號STPY為低位準時，與由行位址 Aya所指定的位元線對BLc、BLc/連接的Y解碼器部9-n經由資料匯流排(data bus)Dbus而在與資料緩衝器8之間進行資料的傳輸。 而且，在Y解碼器停用訊號STPY為高位準時，冗餘Y解碼器部9-R1、9-R2分別基於冗餘使用判定訊號RY1、RY2，經由資料匯流排Dbus而與資料緩衝器8之間進行資料的傳輸。
圖3是表示圖1的記憶體電路1的讀出動作的各訊號的 時序圖。使用圖1及圖3，對使用冗餘位址鎖存電路來進行資料讀 出的動作進行說明。以下，為了簡化說明，對使用冗餘位址鎖存電路12-1來設定冗餘列位址的情況進行說明，但對於設定冗餘行位址的情況，亦與冗餘列的情況同樣地進行。
在圖3，首先，在時刻t1，將具有高位準的晶片選擇訊 號CS輸入至記憶體控制電路10，記憶體控制電路10產生具有高位準的重置訊號RS並輸出至各冗餘位址鎖存電路12-1~12-4。於是，冗餘位址鎖存電路12-1~12-4被重置，冗餘位址P1~P4全部變為「00...0」。
繼而，在時刻t2，記憶體測試器2將包含列位址Axa 及行位址Aya的位址Address輸入至記憶體電路1，並且將具有高位準的冗餘位址寫入致能訊號RAL1輸入至冗餘位址鎖存電路12-1。由於冗餘位址寫入致能訊號RAL2~RAL4為低位準，因此在時脈訊號CLK的上升邊緣，僅列位址Axa被寫入至冗餘位址鎖存電路12-1而被保持。
此時，冗餘位址鎖存電路12-1產生具有高位準的冗餘 位址使用旗標訊號RU1並輸出至冗餘解碼器13-1，冗餘解碼器13-1被激活。另一方面，冗餘位址使用旗標訊號RU2~RU4被維持為低位準，冗餘解碼器13-2~13-4未被激活。即，在借助重置訊號RS的重置後，只要各冗餘位址鎖存電路12-1~12-4分別未被冗餘位址寫入致能訊號RAL1~RAL4選擇來鎖存冗餘位址，各冗餘解碼器13-1~13-4便無法使用。
繼而，在時刻t3，將具有高位準的晶片選擇訊號CS輸 入至記憶體控制電路10，並且在時脈訊號CLK的上升邊緣，將位址Address輸入至記憶體電路1。此處，由冗餘位址鎖存電路12-1所保持的冗餘列位址P1與所輸入的位址Address的列位址Axa一致。因此，冗餘解碼器13-1產生具有高位準的冗餘使用判定訊號RX1並輸出至或閘14與字驅動器7，或閘14產生具有高位準的X解碼器停用訊號STPX並輸出至X解碼器6，X解碼器6停止動作。
繼而，在時刻t4，記憶體控制電路10產生具有高位準 的字驅動器激活訊號XE並輸出至字驅動器7，字驅動器7選擇冗餘字元線RWL1。所選擇的冗餘字元線RWL1變成高位準，由冗餘記憶胞元RCc所保存的資料被傳輸至行部BBc中的位元線對BLc、BLc/，並由與位元線對BLc、BLc/連接的感測放大器95予以放大(參照圖2)。與冗餘記憶胞元RCc同樣地，與冗餘字元線RWL1連接的多個記憶胞元50分別將所保存的資料傳輸至位元線對BL、BL/，所傳輸的資料由與各位元線對BL、BL/連接的感測放大器95分別予以放大。另一方面，儘管輸入列位址Axa，但字元線WLa因X解碼器停用訊號STPX導致X解碼器6停止而未被選擇。
繼而，在時刻t5，記憶體控制電路10產生具有高位準 的Y解碼器激活訊號YE並輸出至Y解碼器9。此時，冗餘行未被使用，因此執行通常的行功能。亦即，響應時刻t5時的高位準的Y解碼器激活訊號YE，與在時刻t3輸入的行位址Aya對應的Y解碼器部9-R將經感測放大器95放大的資料傳輸至資料匯流排 Dbus。繼而，在時刻t6時的時脈訊號CLK的上升時，傳輸至資料匯流排Dbus的資料經由資料緩衝器8作為資料DQ而輸出。
圖4是表示圖1的記憶體電路1對不良資料的冗餘位址 設定動作的各訊號的時序圖。使用圖1及圖4，對下述動作進行說明，即，當在通常的讀出動作中讀出的資料為不良時，緊跟著該讀出動作，進行針對不良資料的冗餘位址設定。以下，與圖3同樣地，為了簡化說明，對使用冗餘位址鎖存電路12-1來設定冗餘列位址的情況進行說明。
在圖4，首先，在時刻t11，將高位準的晶片選擇訊號 CS輸入至記憶體控制電路10，記憶體控制電路10產生高位準的重置訊號RS並輸出至各冗餘位址鎖存電路12-1~12-4。於是，冗餘位址鎖存電路12-1~12-4被重置，冗餘位址P1~P4全部變為「00...0」。在借助重置訊號RS的重置後，任何冗餘位址鎖存電路12-1~12-4均未受到存取(access)，因此冗餘位址使用旗標訊號RU1~RU4全部為低位準。即，在時刻t11，任何冗餘位址鎖存電路12-1~12-4均處於無法使用的狀態。
繼而，在時刻t12，晶片選擇訊號CS為高位準，包含列 位址Axa及行位址Aya的位址Address被輸入至記憶體電路1，且在時脈訊號CLK的上升邊緣被鎖存。
繼而，在時刻t13，記憶體控制電路10產生高位準的字 驅動器激活訊號XE並輸出至字驅動器7，以選擇與在時刻t12被鎖存的列位址Axa對應的字元線WLa。所選擇的字元線WLa變為 高位準，由記憶胞元Cc所保存的資料被傳輸至行部BBc中的位元線對BLc、BLc/。所傳輸的資料由與位元線對BLc、BLc/連接的感測放大器95予以放大。與記憶胞元Cc同樣地，與字元線WLa連接的多個記憶胞元50將所保存的資料分別傳輸至位元線對BL、BL/，所傳輸的資料由與各位元線對BL、BL/連接的感測放大器95分別予以放大。
繼而，在時刻t14，記憶體控制電路10產生具有高位準 的Y解碼器激活訊號YE並輸出至Y解碼器9。由於在時刻t13時行位址Aya受到鎖存，因此與行位址Aya對應的Y解碼器部9-n響應時刻t14時高位準的Y解碼器激活訊號YE，而將經感測放大器95放大的資料傳輸至資料匯流排Dbus。
繼而，在時刻t15時的時脈訊號CLK的上升時，傳輸至資料匯流排Dbus的資料經由資料緩衝器8作為資料DQ而被讀出。若所讀出的資料DQ錯誤，記憶胞元Cc為不良，則需將與記憶胞元Cc連接的字元線WLa替換為冗餘字元線RWL1、RWL2。所讀出的資料DQ是否錯誤，例如可由記憶體測試器2進行判斷。例如記憶體測試器2對在時刻t15從記憶胞元Cc讀出的資料DQ的不良進行檢測，產生高位準的冗餘位址寫入致能訊號RAL1並輸出至記憶體電路1的冗餘位址鎖存電路12-1。於是，冗餘位址鎖存電路12-1在時刻t16鎖存列位址Axa。
如上所述，在本實施形態的記憶體電路1，當檢測出不 良記憶胞元時，無須將電源斷開便可從緊跟著的循環(cycle)進 行冗餘記憶胞元對不良部位的替換。冗餘字元線RWL1從緊跟著的循環開始，在電源上升的期間內被替換為所選擇的字元線WL1，冗餘記憶胞元RCc例如取代記憶胞元Cc而動作。另外，藉由取代冗餘位址寫入致能訊號RAL1而將冗餘位址寫入致能訊號RAL2設為高位準，從而亦可取代冗餘字元線RWL1而使用冗餘字元線RWL2。而且，與冗餘位址寫入致能訊號RAL1、RAL2同樣地，藉由使用冗餘位址寫入致能訊號RAL3、RAL4，亦可進行位元線與冗餘位元線的替換而無須將電源再度接通。此時，與冗餘位元線對RBL1、RBL1/連接的冗餘記憶胞元RCd、RC11例如取代記憶胞元Cc而動作。
根據以所述方式構成的記憶體電路1，具備多個記憶胞 元50、記憶體控制電路10、冗餘解碼器13-1~13-4及冗餘位址鎖存電路12-1~12-4。多個記憶胞元50分別連接於彼此交叉的多條字元線WL及位元線BL，並保存從位元線BL輸入的資料。記憶體控制電路10控制下述動作，即，基於包含指定各字元線WL的列位址Ax及指定各位元線BL的行位址Ay的位址Address，從與由列位址Ax及行位址Ay所指定的字元線WL及位元線BL連接的記憶胞元50讀出所保存的資料。冗餘解碼器13-1~13-4在位址Address包含對與特定的記憶胞元Cc連接的字元線WLa或位元線BLc進行指定的冗餘位址P1~P4時，使多個記憶胞元50中與規定的冗餘字元線RWL1、RWL2或冗餘位元線RBL1、RBL2連接的冗餘記憶胞元RCc取代特定的記憶胞元Cc而動作。冗餘位 址鎖存電路12-1~12-4分別保持冗餘位址P1~P4，並且基於從記憶體控制電路10輸入的重置訊號RS，抹除所保持的冗餘位址P1~P4。
藉由記憶體電路1中的重置訊號RS，在資料的保存及 讀出動作過程中，記憶體控制電路10可重置冗餘位址鎖存電路12-1~12-4而重新設定冗餘位址，因此可高效率地進行用於記憶胞元修復的測試。
而且，根據記憶體電路1，各冗餘位址鎖存電路12-1~ 12-4基於各別地輸入的冗餘位址寫入致能訊號RAL1~RAL4來分別保持冗餘位址P1~P4。藉由冗餘位址寫入致能訊號RAL1~RAL4，能以各別的時序來對各冗餘位址鎖存電路12-1~12-4分別設定冗餘位址P1~P4，因此可進一步提高測試時的便利性。
記憶體電路1例如亦可在ASIC或SOC中的晶片的一部 分區域，作為記憶體巨集(memory macro)來配置而構成。在開發記憶體巨集或記憶體巨集的測試晶片的開發階段，基於開發費用及開發期間的觀點，以支援為了記憶體巨集的冗餘修復功能而要另行配置的各種熔絲元件、或者不使用熔絲元件而構成的替代部件等所有形式的方式來進行開發的做法是不合理的。然而，現有技術中會產生下述狀況，即，若不設定任一熔絲電路，便無法進行記憶體巨集中的冗餘修復功能的測試評價。與此相對，根據本實施形態的記憶體電路1，可提供能夠普遍適用於用於冗餘修復功能的各種熔絲元件或熔絲元件的替代部件的記憶體巨集。
而且，根據記憶體電路1，當作為記憶體巨集的測試晶 片而使用時，可從外部的記憶體測試器或內建自測試功能(Built In Self Test，BIST)電路等自由地選擇冗餘列或冗餘行的設定，因此可使測試晶片的開發容易化。尤其，對於記憶體的生產業者而言，可有效用於測試開發中的記憶體，並根據選擇冗餘列或冗餘行設定中的哪一種來評價是否可增大生產量。而且，藉由重置訊號RS，可重置所設定的冗餘位址，因此使用者(user)可隨時多次地設定冗餘位址，可進行所有的組合冗餘修復功能的檢查，可提高記憶體的晶圓(wafer)測試或功能性測試等各種測試的便利性。
實施形態2.
圖5是表示本發明的實施形態2的半導體積體電路裝置的結構的方塊圖。實施形態2的半導體積體電路裝置具備記憶體電路1A及BIST電路2A。實施形態2的記憶體電路1A與實施形態1的記憶體電路1相比較，其特徵在於更包括：非揮發地記憶冗餘位址的熔絲電路22-1~22-4；以及選擇性地切換揮發性或非揮發性的冗餘位址的開關電路23-1~23-4。以下說明不同點。
在圖5，半導體積體電路裝置例如包含SOC或ASIC等半導體晶片。BIST電路2A例如在SOC等中，配置在與配置有記憶體電路1A的區域不同的區域，與圖1的記憶體測試器2同樣地，產生各種訊號並輸出至記憶體電路1A。熔絲電路22-1~22-4基於來自記憶體控制電路10的控制訊號TRF，產生熔絲位址Fdd1~Fdd4及熔絲使用旗標訊號FU1~FU4並輸出至開關電路23-1~ 23-4，所述熔絲位址Fdd1~Fdd4表示非揮發地記憶的冗餘位址，所述熔絲使用旗標訊號FU1~FU4表示是否記憶有冗餘位址。另一方面，冗餘位址鎖存電路12-1~12-4分別將冗餘位址Q1~Q4及冗餘位址使用旗標訊號AU1~AU4輸出至開關電路23-1~23-4。
開關電路23-1~23-4基於來自記憶體控制電路10的切 換訊號SW，分別選擇性地切換熔絲位址Fdd1~Fdd4與熔絲使用旗標訊號FU1~FU4的組合或者冗餘位址Q1~Q4與冗餘位址使用旗標訊號AU1~AU4的組合。所選擇的訊號的組合分別作為冗餘位址P1~P4及冗餘位址使用旗標訊號RU1~RU4而輸出至冗餘解碼器13-1~13-4。
實施形態2的記憶體電路1A中，既能維持實施形態1 的記憶體電路1的開發評價的便利性的優點，又能採用非揮發性熔絲電路的優點。對於一般的熔絲電路，雷射熔絲被廣泛使用，存在可簡單地替換成冗餘記憶胞元的優點。然而，此些熔絲電路為非揮發性的，一旦冗餘熔絲被切斷，則對應的冗餘記憶胞元將無法再次用於其他的不良記憶胞元。而且，在封裝封入後無法使用，即使在晶片上存在未使用的冗餘記憶胞元，封裝封入後亦無法進行不良記憶胞元的修復。
另一方面，反熔絲存在可在封裝封入後使用的優點。例 如對於研究使用SRAM巨集或DRAM巨集的SOC廠商而言，反熔絲具有可在封裝封入後進行冗餘修復的巨大優點。然而，在封 裝封入後，若無專用的反熔絲切斷機器或可切斷反熔絲的昂貴的記憶體測試器，反熔絲便無法切斷。一般而言，SOC是昂貴的晶片，不容許僅僅因記憶胞元不良而使SOC無法成為產品的情況。
而且，當前，反熔絲與雷射熔絲相比是未成熟的技術，可靠性存在問題，例如對於是否被切斷，必須進行特別的測試。而且，追加的測試期間成為必要，當前，對記憶體使用反熔絲的半導體供應業者僅為少數。而且，反熔絲需要包含熔絲元件、控制電路及過剩電壓產生電路的寬大的電路面積。鑒於以上問題，本實施形態的記憶體電路1A的特徵在於，具有非揮發性的熔絲電路的優點，並且可藉由冗餘位址鎖存電路12-1~12-4來解決所述問題點。
圖6是表示圖5的記憶體電路1A中的熔絲部22、冗餘位址鎖存部12及開關部23的結構的方塊圖。在圖6，熔絲部22包含熔絲電路22-1~22-4，冗餘位址鎖存部12包含冗餘位址鎖存12-1~12-4，且開關部23包含開關電路23-1~23-4。以下，對於熔絲部22、冗餘位址鎖存部12及開關部23的特定的電路結構的一例，分別參照圖7~圖9來進行說明。
圖7是表示圖6的熔絲部22的結構的電路圖。在圖7，熔絲電路22-1是具備熔絲位址保持電路26及熔絲使用旗標保持電路27而構成。熔絲使用旗標保持電路27具備熔絲270、電阻271、三態(tristate)反相器272以及包含彼此連接的反相器對的鎖存電路273。熔絲位址保持電路26具備多個熔絲60-k(k=1、 2、...、K)、與各熔絲60-1~60-K連接的多個電阻261、多個三態反相器262以及包含反相器對的多個鎖存電路263。熔絲電路22-2~22-4是與熔絲電路22-1同樣地被構成。
在熔絲電路22-1的熔絲使用旗標保持電路27，熔絲 270，例如包含金屬線(metal wire)、聚合線(polywire)等物理的熔絲元件，為了表示熔絲電路22-1已使用而被切斷。電源電壓VDD經由電阻271而供給至熔絲270並接地，熔絲270與電阻271之間的電壓被輸入至三態反相器272，根據熔絲270的切斷而自低位準變化為高位準。
圖5所示的記憶體控制電路10例如在表示熔絲270切 斷的熔絲資料的傳輸時產生高位準的控制訊號TRF，在三態反相器272使輸入訊號反轉，來自三態反相器272的反轉訊號由鎖存電路273予以保持。記憶體控制電路10藉由低位準的控制訊號TRF，將三態反相器272的輸出端子控制為高阻抗(high impedance)狀態，鎖存電路273將所保持的訊號作為熔絲使用旗標訊號FU1而輸出至開關電路23-1。
在熔絲電路22-1的熔絲位址保持電路26，各熔絲60-1 ~60-K，例如包含金屬線、聚合線等物理的熔絲元件，為了非揮發地記憶特定的冗餘位址而被分別切斷。藉由熔絲60-1~60-K的切斷而被非揮發地記憶的熔絲位址Fdd1-1~Fdd1-K與熔絲使用旗標訊號FU1同樣地，基於控制訊號TRF而由多個鎖存電路263分別被保持，並作為熔絲位址Fdd而被輸出至開關電路23-1。另外， 熔絲電路22-1~22-4亦可取代金屬線、聚合線等熔絲元件，具備反熔絲或OTP胞元、快閃記憶體而構成。
圖8是表示圖6的冗餘位址鎖存部12的結構的電路圖。 在圖8，冗餘位址鎖存電路12-1是具備冗餘位址保持電路24及冗餘位址使用旗標保持電路25而構成。冗餘位址使用旗標保持電路25具備包含反相器對的鎖存電路250、三態反相器251、反相器252以及傳輸閘(transfer gate)253。冗餘位址保持電路24具備包含反相器對的多個鎖存電路40-1~40-K、與各鎖存電路40-1~40-K連接的多個反相器241、三態反相器242以及傳輸閘243。冗餘位址鎖存電路12-2~12-4是與冗餘位址鎖存電路12-1同樣地被構成。
在冗餘位址鎖存電路12-1的冗餘位址使用旗標保持電 路25，所連接的三態反相器251在冗餘位址寫入致能訊號RAL1為高位準時使輸入訊號反轉，在低位準時，其輸出端子成為高阻抗狀態。鎖存電路250在冗餘位址寫入致能訊號RAL1為高位準時，擷取並保持來自三態反相器251的反轉訊號。電源訊號POR在電源接通時成為高位準，將傳輸閘253導通以重置鎖存電路250。由鎖存電路250所保持的訊號經由反相器252，作為冗餘位址使用旗標訊號AU1而輸出至開關電路23-1。
在冗餘位址鎖存電路12-1的冗餘位址保持電路24，例 如表示位址Address的列位址的各位元的位址位元訊號A-1~A-K分別經由反相器241而輸入至三態反相器242。各三態反相器 242在冗餘位址寫入致能訊號RAL1為高位準時使輸入訊號反轉，為低位準時，其輸出端子成為高阻抗狀態。各鎖存電路40-1~40-K在冗餘位址寫入致能訊號RAL1為高位準時，擷取來自三態反相器242的反轉訊號，並分別保持為冗餘位址位元訊號Q1-1~Q1-K。重置訊號RS將傳輸閘243導通以重置鎖存電路40-1~40-K。冗餘位址位元訊號Q1-1~Q1-K作為冗餘位址Q1而輸出至開關電路23-1。
圖9是表示圖6的開關部23的結構的電路圖。在圖9，開關電路23-1具備反相器231、多個三態反相器232、233、包含反相器對的多個鎖存電路230、30-1~30-K以及多個反相器234。開關電路23-2~23-4是與開關電路23-1同樣地被構成。
在開關電路23-1，當切換訊號SW為高位準時，三態反相器232被激活，另一方面，三態反相器233被停用，鎖存電路230、30-1~30-K分別擷取並保持來自熔絲電路22-1的熔絲使用旗標訊號FU1及熔絲位址Fdd1-1~Fdd1-K。另一方面，當切換訊號SW為低位準時，三態反相器233被激活，另一方面，三態反相器232被停用，鎖存電路230、30-1~30-K分別擷取並保持來自冗餘位址鎖存電路12-1的冗餘位址使用旗標訊號AU1及冗餘位址位元訊號Q1-1~Q1-K。鎖存電路230、30-1~30-K分別將所保持的訊號經由反相器234，作為冗餘位址使用旗標訊號RU1及冗餘位址位元訊號P1-1~P1-K而輸出至冗餘解碼器13-1。
以下，對在以所述方式構成的記憶體電路1A，選擇性 地切換揮發性或非揮發性的冗餘位址的動作進行說明。
圖10是表示圖5的記憶體電路1A中的冗餘位址鎖存部 12與熔絲部22的切換動作的各訊號的時序圖。在圖10所示的切換動作的開始前，在熔絲電路22-1預先記憶有與列位址Axa不同的列位址，在熔絲電路22-4預先記憶行位址Aya。
在圖10，首先在時刻t21，晶片選擇訊號CS成為高位 準，記憶體控制電路10產生高位準的重置訊號RS並輸出至各冗餘位址鎖存電路12-1~12-4。於是，冗餘位址鎖存電路12-1~12-4被重置，冗餘位址Q1~Q4全部變為「00...0」。另一方面，冗餘位址使用旗標訊號AU1~AU4在電源接通時被重置而成為低位準。 而且，在時刻t21，記憶體控制電路10產生低位準的切換訊號SW1並輸出至開關電路23-1~23-4，因此，冗餘位址Q1~Q4成為冗餘位址P1~P4，冗餘位址使用旗標訊號AU1~AU4成為冗餘位址使用旗標訊號RU1~RU4。
繼而，在時刻t22，將包含列位址Axa及行位址Aya的 位址Address、及高位準的冗餘位址寫入致能訊號RAL1輸入至記憶體電路1A。由於冗餘位址寫入致能訊號RAL2~RAL4為低位準，因此在時脈訊號CLK的上升邊緣僅列位址Axa被鎖存至冗餘位址鎖存電路12-1。於是，冗餘位址鎖存電路12-1產生高位準的冗餘位址使用旗標訊號AU1，並經由開關電路23-1作為冗餘位址使用旗標訊號RU1而輸出至冗餘解碼器13-1，藉此，冗餘解碼器13-1被激活。另一方面，冗餘位址使用旗標訊號RU2~RU4被維 持為低位準，冗餘解碼器13-2~13-4未被激活。在借助重置訊號RS的重置後，只要各冗餘位址鎖存電路12-1~12-4分別未被冗餘位址寫入致能訊號RAL1~RAL4選擇，各冗餘解碼器13-1~13-4便不被使用。
繼而，在時刻t23，晶片選擇訊號CS成為高位準，位址 Address在時脈訊號CLK的上升邊緣被輸入至記憶體電路1A。由於冗餘位址P1與所輸入的位址Address的列位址Axa一致，因此冗餘解碼器13-1產生高位準的冗餘使用判定訊號RX1並輸出。藉此，X解碼器停用訊號STPX成為高位準，X解碼器6停止動作。
繼而，在時刻t24，記憶體控制電路10將高位準的字驅 動器激活訊號XE輸出至字驅動器7，字驅動器7選擇冗餘字元線RWL1。由與所選擇的冗餘字元線RWL1連接的冗餘記憶胞元RCc所保存的資料被傳輸至行部BBc中的位元線對BLc、BLc/，並由與位元線對BLc、BLc/連接的感測放大器95予以放大(參照圖2)。 與冗餘記憶胞元RCc同樣地，與冗餘字元線RWL1連接的多個記憶胞元50將所保存的資料分別傳輸至位元線對BL、BL/，所傳輸的資料由與各位元線對BL、BL/連接的感測放大器95分別予以放大。另一方面，儘管輸入列位址Axa，但字元線WLa因X解碼器停用訊號STPX導致X解碼器6停止而未被選擇。
繼而，在時刻t25，記憶體控制電路10將高位準的Y解 碼器激活訊號YE輸出至Y解碼器9。此時，冗餘行未被使用，因此作為通常的行功能，而響應時刻t29時的高位準的Y解碼器激 活訊號YE，與在時刻t23所輸入的行位址Aya對應的Y解碼器部9-n將經感測放大器95放大的資料傳輸至資料匯流排Dbus。在時刻t30時的時脈訊號CLK的上升時，傳輸至資料匯流排Dbus的資料經由資料緩衝器8作為資料DQ而輸出。
繼而，在時刻t26，記憶體控制電路10產生高位準的切 換訊號SW1並輸出至開關電路23-1~23-4。開關電路23-1~23-4從冗餘位址鎖存電路12-1~12-4切換為熔絲電路22-1~22-4並連接至冗餘解碼器13-1~13-4。因此，冗餘位址P1~P4從冗餘位址Q1~Q4切換為熔絲位址Fdd1~Fdd4，冗餘位址使用旗標訊號RU1~RU4從冗餘位址使用旗標訊號AU1~AU4切換為熔絲使用旗標訊號FU1~FU4。
藉由時刻t27的切換動作，冗餘位址P4成為將熔絲電 路22-4的熔絲切斷而設定的熔絲位址Fdd4的值、即行位址Aya。 而且，冗餘位址使用旗標訊號RU4從低位準變化為高位準。冗餘位址P1成為將熔絲電路22-1的熔絲切斷而設定的熔絲位址Fdd1的值，而並不成為列位址Axa。
繼而，在時刻t28，晶片選擇訊號CS成為高位準，包含 列位址Axa及行位址Aya的位址Address在時脈訊號CLK的上升邊緣被輸入至記憶體電路1A。由於所輸入的位址Address的行位址Aya與冗餘位址P4、即與熔絲位址Fdd4一致，因此冗餘解碼器13-4產生高位準的冗餘位址使用判定訊號RY2並輸出。藉此，Y解碼器停用訊號STPY成為高位準，Y解碼器9停止動作。
繼而，在時刻t29，切換訊號SW為高位準，且列位址 Axa未被分配給任何熔絲電路22-1~22-4，因此字驅動器7響應高位準的字驅動器激活訊號XE，而選擇與列位址Axa對應的通常的字元線WLa。所選擇的字元線RWLa成為高位準，由與行位址Aya對應的行部BBc中的記憶胞元Cc所保存的資料被傳輸至位元線對BLc、BLc/。與記憶胞元Cc同樣地，由行部RBB1中與字元線WLa連接的記憶胞元RCd所保存的資料亦被傳輸至冗餘位元線對RBL1、RBL1/。
此時，切換訊號SW為高位準且冗餘位址使用判定訊號 RY2為高位準，因此冗餘Y解碼器部9-R2被激活而選擇行部RBB2中的資料。冗餘Y解碼器部9-R2在時刻t30，響應高位準的Y解碼器激活訊號YE而放大來自位元線對BLc、BLc/的資料，並傳輸至資料匯流排Dbus。被傳輸至資料匯流排Dbus的資料在時刻t31時的時脈訊號CLK的上升中，經由資料緩衝器8作為資料DQ而輸出。
根據以所述方式構成的記憶體電路1A，更具備熔絲電 路22-1~22-4以及開關電路23-1~23-4。熔絲電路22-1~22-4具備用於非揮發地記憶冗餘位址的熔絲60-1~60-K。熔絲電路22-1~22-4選擇性地切換由冗餘位址鎖存電路12-1~12-4所保持的冗餘位址Q1~Q4與由熔絲電路22-1~22-4所記憶的熔絲位址Fdd1~Fdd4，並輸出至冗餘解碼器13-1~13-4。冗餘解碼器13-1~13-4在位址Address包含來自開關電路23-1~23-4的冗餘位址P1~P4 時，使冗餘記憶胞元RCc取代特定的記憶胞元Cc而動作。
根據記憶體電路1A，對於擁有SOC中的BIST及記憶 體巨集的SOC供應業者，可簡單地修復不良晶片而不使用反熔絲。例如，若要求在規格的極限或稍超出規格的電壓或溫度環境下使用SOC，則有時會引起產生不良胞元而不得不放棄SOC的使用的狀況。如此，在產生了不良胞元的情況下，只要對切換訊號SW進行切換，SOC用戶自身便可將不良部位替換為冗餘胞元以進行修復。藉此，可抑制SOC的製造費用增大。進而，在判明不良部位的位址後，SOC用戶藉由使該冗餘位址記憶於SOC上的快閃記憶體等，便可在SOC的電源接通後將冗餘位址擷取至記憶體電路1A。
而且，根據記憶體電路1A，對於反熔絲的用戶而言， 亦可提供若干個優點。首先，一般而言，SOC供應業者多不具備用於切斷反熔絲的專用機械，反熔絲的切斷對於一般的SOC顧客而言，實際上是不可能的，因此與所述同樣的優點對於反熔絲的使用者而言亦成立。
而且，在記憶胞元的不良檢測時，因電路的容限(margin) 造成的不良部位的檢測並不容易，有時需要長期的測試期間。不僅要求需要複雜的測試圖案的多種測試，還要求變更內部電壓或電源電壓、溫度等各種參數(parameter)來進行的多種測試。如上所述，反熔絲基本上需要比通常的熔絲的測試期間長的測試期間，但在作為SOC而使用的情況下，在記憶體的測試時，無法耗 費那麼長的期間。
與此相對，當對在晶片上具有快閃記憶體的SOC適用 記憶體電路1A時，因容限造成的不良可在封裝封入後由冗餘位址鎖存電路予以替換。此時，佔據更大比例的起因於製造製程(process)的故障，在出貨給SOC供應業者之前，預先藉由反熔絲進行替換，如此，記憶體供應業者的測試費用及SOC供應業者的費用可大幅縮減。
實施形態2的變形例.
圖11是表示實施形態2的變形例中的熔絲部22A、冗餘位址鎖存部12及開關部23的結構的方塊圖。在實施形態2的變形例，與實施形態2相比較，進而更包括：優先控制電路32-1~32-4，其控制開關電路23-1~23-4，以使由各熔絲電路22-1~22-4非揮發地記憶的冗餘位址優先。以下說明此不同點。
在圖11，優先控制電路32-1~32-4分別基於來自記憶體控制電路10的優先控制激活訊號PRIO而被激活，判定熔絲使用旗標訊號FU1~FU4是否為高位準。各優先控制電路32-1~32-4分別在判定為熔絲使用旗標訊號FU1~FU4為高位準時，與切換訊號SW無關地控制開關電路23-1~23-4選擇熔絲位址Fdd1~Fdd4與熔絲使用旗標訊號FU1~FU4的組合。
藉由優先控制電路32-1~32-4，即使切換訊號SW為低位準，在熔絲電路22-1~22-4中記憶的冗餘位址所對應的冗餘解碼器仍被設定。此時，若在熔絲電路22-1~22-4中存在未記憶有 冗餘位址的熔絲電路，則對於對應的冗餘解碼器，冗餘位址鎖存電路所保持的冗餘位址被設定。因此，當在一旦檢測出不良部位而將冗餘位址設定為熔絲電路後，進而檢測出其他的不良部位而將冗餘位址寫入至冗餘位址鎖存電路時，可同時使用記憶於熔絲電路的冗餘位址與寫入至冗餘位址鎖存電路的冗餘位址，從而可提高冗餘修復時的設定的便利性。
實施形態3.
圖12是表示本發明的實施形態3的記憶體電路1B的結構的方塊圖。實施形態3的記憶體電路1B與實施形態1的記憶體電路1相比較，其特徵在於包括：冗餘位址寫入優先控制電路28，其使冗餘列或冗餘行優先，可控制依序寫入冗餘位址鎖存電路12-1~12-4。以下說明該不同點。
在圖12，冗餘位址寫入優先控制電路28由記憶體控制 電路10予以控制，依序產生用於寫入冗餘列位址的冗餘位址寫入致能訊號RRAL1、RRAL2，並分別輸出至冗餘位址鎖存電路12-1、12-2。同樣地，冗餘位址寫入優先控制電路28依序產生用於寫入冗餘行位址的冗餘位址寫入致能訊號CRAL1、CRAL2，並分別輸出至冗餘位址鎖存電路12-3、12-4。
一般而言，記憶胞元的不良存在以下的四種類型K1~ K4。
(K1)與鄰接的記憶胞元無關地散布的單一記憶胞元的不良；(K2)在特定的字元線上發現不良胞元的與列相關的不良； (K3)在特定的位元線對上發現不良胞元的與行相關的不良；及(K4)集中在特定區域發現不良胞元的破損區域的不良。
類型K1的不良是因半導體的製程偏差等而產生。製程偏差通常存在寬泛的範圍。根據統計，具有極大容限的胞元的個數少，大部分是具有通常水平(level)的容限的胞元，具有少量容限的胞元(以下稱作極限容限的胞元)存在少數個，且存在若干個不良胞元。藉由進行各種測試，可將不良胞元或極限容限的胞元替換為冗餘記憶胞元。然而，實際上，由於用於測試的費用的限制，少數個極限容限的胞元有時會被判定為良品而未被替換為冗餘記憶胞元。此種情況下，極限容限的胞元有時會逐漸變為不良胞元。
類型K2的不良是因X解碼器或字元線的問題而產生。例如，當特定的字元線具有異常的電阻時，字元線的高位準電位會下降，字元線的上升會延遲。此種情況下，由與高電阻的字元線連接的記憶胞元所保存的資料無法被準確讀出，相關的記憶胞元會被判定為不良胞元。此處，即使與高電阻的字元線連接，如在所述的類型K1所說明般，亦存在具有良好容限的記憶胞元及極限容限的記憶胞元。該些記憶胞元在容限檢查製造測試時會被判定為良品。
類型K3的不良是因與感測放大器相關的問題而產生。例如，在感測放大器的電晶體的參數不均衡或感測放大器中的接 點(contact)具有高電阻的情況下，感測放大器無法充分良好地發揮功能。即使與此種不良的感測放大器連接，如在所述的類型K1、類型K2中所說明般，亦存在具有良好容限的記憶胞元及極限容限的記憶胞元。這些記憶胞元在容限檢查製造測試時會被判定為良品。
類型K4的不良是因製造製程的問題或原本的晶圓材料 的問題而產生。在所述的類型K1~類型K3的情況下，記憶胞元可由冗餘記憶胞元予以替換。在類型K4的情況下，存在可藉由冗餘記憶胞元來替換的情況，但亦存在不良記憶胞元的區域更大而無法替換的情況。
在類型K1中，無論使用冗餘列與冗餘行中的哪種，均 可無遺漏地修復不良胞元。然而，在所述類型K2的情況下，如詳細後述般，有時會因字驅動器的不良而導致不良記憶胞元增大，因此必須使用冗餘列，以便不僅修復不良胞元，亦修復極限容限的胞元。在所述類型K3的情況下，亦同樣地必須使用冗餘行，以便不僅修復不良胞元，亦修復極限容限的胞元。根據專利文獻2，在借助BIST電路的冗餘修復時，利用冗餘列與冗餘行中的哪個來修復不良記憶胞元的冗餘方案(scheme)已被固定。在現有技術，一旦選擇冗餘方案，便無法根據與製造過程中的特定製程相應的不良類型來變更冗餘方案。
圖27表示在類型K2中因字驅動器7-m而在字元線 WLm的上升中產生了延遲的情況。此時，字元線WLm的上升延 遲導致記憶胞元的劣性的增長。此處，藉由記憶體測試，與字驅動器7-m連接的行部BB1的記憶胞元50被判定為不良(將其以「NG」圖示)，行部BBn及冗餘行部RB1、RB2的記憶胞元50雖為極限容限，但被判定為良品(將其以「尚可(JUST OK)」圖示)。
當使用專利文獻2的記憶體測試方法時，由於在行部 BB1中存在不良記憶胞元，因此有時要進行不良記憶胞元的修復，以將行部BB1替換為冗餘行部RB1。於是，在被替換的冗餘行部RB1中，與字驅動器7-m連接的記憶胞元50具有極限容限，例如會因供給電壓的下降或溫度的上升而變成不良胞元。如此，在與字元線相關的故障的情況下，若使用冗餘行，則會因環境變化而導致所替換的冗餘記憶胞元產生不良化。
圖28表示在類型K3中，Y解碼器部9-n的感測放大器 95存在不良，因此感測放大器95的功能下降的情況。此時，感測放大器95的功能下降導致行部BBn中的記憶胞元的劣性的增長。 此處，藉由記憶體測試，在行部BBn中，與字驅動器7-m連接的記憶胞元50被判定為不良，另一方面，與冗餘字驅動器部7-R1、7-R2連接的記憶胞元50雖為極限容限，但被判定為良品。
根據專利文獻2的記憶體測試方法，有時要進行不良記 憶胞元的修復，以將與字驅動器7-m連接的各記憶胞元50分別替換為與冗餘字驅動器部7-R2連接的記憶胞元50。於是，在行部BBn中，與所替換的冗餘字驅動器部7-R2連接的記憶胞元50具 有極限容限，例如會因供給電壓的下降或溫度的上升而變成不良胞元。如此，在與行相關的故障的情況下，基於因環境造成的不良化的觀點，即便使用冗餘列亦不佳。
因此，在本實施形態的記憶體電路1B，藉由冗餘位址 寫入優先控制電路28來設定冗餘位址的寫入順序，以使冗餘列或冗餘行優先。藉此，可根據不良的類型來適當地進行不良胞元的冗餘修復。
圖13是表示圖12的記憶體電路1B中的冗餘位址寫入 優先控制電路28的結構的電路圖。在圖13，冗餘位址寫入優先控制電路28是具備列冗餘移位暫存器20及行冗餘移位暫存器21而構成。列冗餘移位暫存器20具備暫存器20-1~20-I、多個反相器201、多個反或(Not OR，NOR)閘202以及電晶體203。行冗餘移位暫存器21具備暫存器21-1~21-J、多個反相器211、多個反或閘212以及電晶體213。
在圖13，內部時脈訊號CKS及優先控制重置訊號RSS 從圖12所示的記憶體控制電路10被供給至列冗餘移位暫存器20的各暫存器20-i(i=1、2、...、I)及行冗餘移位暫存器21的暫存器21-j(j=1、2、...、J)。另外，圖12所示的記憶體電路1B具有I=2及J=2，但本發明並不限於此，亦可為任意的自然數I、J。記憶體控制電路10產生列冗餘寫入開始訊號RRSI及行冗餘寫入開始訊號CRSI，並分別輸出至PMOS電晶體203、213的閘極，以對PMOS電晶體203、213進行導通/斷開(ON/OFF)控制。記憶 體控制電路10產生傳輸致能訊號TSRE並輸出至反或閘202。
在列冗餘移位暫存器20中，PMOS電晶體203連接於暫存器20-1，暫存器20-1~20-I彼此串聯連接而構成移位暫存器。各暫存器20-i是與內部時脈訊號CKS同步地保持訊號，並將所保持的訊號經由反相器201而輸出至反或閘202。各反或閘202分別進行反或運算，並產生冗餘位址寫入致能訊號RRALi。暫存器20-I藉由訊號線RLAST而連接於行冗餘移位暫存器21的暫存器21-1。
在行冗餘移位暫存器21中，PMOS電晶體213連接於暫存器21-1，暫存器21-1~21-J彼此串聯連接而構成移位暫存器。各暫存器21-j是與內部時脈訊號CKS同步地保持訊號，並將所保持的訊號經由反相器211而輸出至反或閘212。各反或閘212分別進行反或運算，並產生冗餘位址寫入致能訊號CRALi。暫存器21-J藉由連接線CLAST而連接於列冗餘移位暫存器20的暫存器20-1。
以下，對在以所述方式構成的記憶體電路1B中，使冗餘列或冗餘行優先來設定冗餘位址的動作進行說明。
圖14是表示圖12的記憶體電路1B中的列優先冗餘位址擷取動作的各訊號的時序圖。參照圖12~圖14，對使冗餘列位址優先而對冗餘位址鎖存電路設定的動作進行說明。
在圖14，記憶體控制電路10首先在時刻t41，產生高位準的優先控制重置訊號RSS並輸出至冗餘位址寫入優先控制電路28，在冗餘位址寫入優先控制電路28，列冗餘移位暫存器20及行冗餘移位暫存器21被重置。進而，記憶體控制電路10產生低位 準的傳輸致能訊號TSRE並輸出至冗餘位址寫入優先控制電路28。
繼而，在時刻t42，記憶體控制電路10產生低位準的列 冗餘寫入開始訊號RRSI並輸出至列冗餘移位暫存器20中的PMOS電晶體203的閘極。藉此，PMOS電晶體203被導通，資料「1」被輸入至列冗餘移位暫存器20的暫存器20-1。
在列冗餘移位暫存器20，各暫存器20-i是與內部時脈 訊號CKS同步地將從暫存器20-1輸入的資料「1」輸出至後段的暫存器，並且經由反相器201而輸出至反或閘202。因此，冗餘位址寫入優先控制電路28在時刻t43，與內部時脈訊號CKS的上升邊緣同步地產生高位準的冗餘位址寫入致能訊號RRAL1，以激活冗餘位址鎖存電路12-1。緊跟其後，在時刻t44~時刻t46，與內部時脈訊號CKS的上升邊緣相應地，依序產生高位準的冗餘位址寫入致能訊號RRAL2~RRALI。
列冗餘移位暫存器20中的暫存器20-1藉由訊號線 RLAST而連接於行冗餘移位暫存器21中的暫存器21-1。因此，在時刻t47，與內部時脈訊號CKS的上升邊緣同步地，冗餘位址寫入致能訊號CRAL1成為高位準。
行冗餘移位暫存器21中的各暫存器21-j(j=1、2、...、 J)是與列冗餘移位暫存器20中的各暫存器20-i同樣地，與內部時脈訊號CKS同步地動作。因此，在時刻t48~時刻t50，與內部時脈訊號CKS的上升邊緣相應地，依序產生高位準的冗餘位址寫入致能訊號CRAL2~CRALJ。
圖15是表示圖12的記憶體電路1B中的行優先冗餘位 址擷取動作的各訊號的時序圖。以下，參照圖12及圖15，對使冗餘行位址優先而對冗餘位址鎖存電路設定的動作進行說明。
在圖15，記憶體控制電路10首先在時刻t51，產生高位 準的優先控制重置訊號RSS並輸出至冗餘位址寫入優先控制電路28，以將列冗餘移位暫存器20及行冗餘移位暫存器21重置。進而，記憶體控制電路10產生低位準的傳輸致能訊號TSRE並輸出至冗餘位址寫入優先控制電路28。
繼而，在時刻t52，記憶體控制電路10產生低位準的行 冗餘寫入開始訊號CRSI並輸出至行冗餘移位暫存器21。藉此，資料「1」被輸入至行冗餘移位暫存器21的暫存器21-1。
在行冗餘移位暫存器21，各暫存器21-j是與內部時脈 訊號CKS同步地，將從暫存器21-1輸入的資料「1」輸出至後段的暫存器，並且經由反相器211而輸出至反或閘212。因此，冗餘位址寫入優先控制電路28在時刻t53，與內部時脈訊號CKS的上升邊緣同步地產生高位準的冗餘位址寫入致能訊號CRAL1，以激活冗餘位址鎖存電路12-3。緊跟其後，在時刻t54~時刻t56，與內部時脈訊號CKS的上升邊緣相應地，依序產生高位準的冗餘位址寫入致能訊號CRAL2~CRALJ。
行冗餘移位暫存器21中的暫存器21-J藉由連接線 CLAST而連接於列冗餘移位暫存器20中的暫存器20-1。因此，在時刻t57，與內部時脈訊號CKS的上升邊緣同步地，冗餘位址 寫入致能訊號RRAL1成為高位準。
列冗餘移位暫存器20中的各暫存器20-i是與行冗餘移 位暫存器21中的各暫存器21-j同樣地，與內部時脈訊號CKS同步地動作。因此，在時刻t58~時刻t60，與內部時脈訊號CKS的上升邊緣相應地，依序產生高位準的冗餘位址寫入致能訊號RRAL2~RRALI。
圖16是表示在圖12的記憶體電路1B中對因不良字驅 動器造成的不良進行修復的情況的電路圖。圖17是表示在圖12的記憶體電路1B中對因不良感測放大器造成的不良進行修復的情況的電路圖。根據以所述方式構成的記憶體電路1B，如下所述，藉由冗餘位址寫入優先控制電路28，可根據與製造過程中的特定製程相應的不良類型來變更冗餘方案。
在圖16，與圖27所示的情況同樣地，因存在不良的字 驅動器7-m，字元線WLm的上升產生了延遲。在本實施形態的記憶體電路1B，藉由將列冗餘寫入開始訊號RRSI輸入至冗餘位址寫入優先控制電路28，從而可選擇冗餘列優先方案，即，較冗餘行位址優先地設定冗餘列位址。因此，可進行不良記憶胞元的修復，以將與字驅動器7-m連接的各記憶胞元50分別替換為與冗餘字驅動器部7-R2連接的記憶胞元50。藉此，可與不良胞元一同修復與字驅動器7-m連接的極限容限的胞元。
在圖17，與圖28所示的情況同樣地，Y解碼器部9-n 的感測放大器95存在不良，因此該感測放大器95的功能下降。 在本實施形態的記憶體電路1B，藉由將行冗餘寫入開始訊號CRSI輸入至冗餘位址寫入優先控制電路28，從而可選擇冗餘行優先方案，即，較冗餘列位址優先地設定冗餘行位址。因此，可進行不良記憶胞元的修復，以將行部BBn替換為冗餘行部RB1。藉此，可與不良胞元一同修復行部BBn中的極限容限的胞元。
根據以所述方式構成的記憶體電路1B，冗餘位址鎖存 電路12-1~12-4包括：冗餘位址鎖存電路12-1、12-2，其保持指定與特定的記憶胞元Cc連接的字元線WLa的冗餘列位址P1、P2；以及冗餘位址鎖存電路12-3、12-4，其保持指定位元線BLc的冗餘行位址P3、P4。記憶體電路1B更包括：冗餘位址寫入優先控制電路28，其進行如，優先選擇冗餘位址鎖存電路12-1、12-2及冗餘位址鎖存電路12-3、12-4中的任一者，並將冗餘列位址P1、P2或冗餘行位址P3、P4寫入至所選擇的冗餘位址鎖存電路的控制。
根據記憶體電路1B，藉由冗餘位址寫入優先控制電路 28，可自動產生冗餘位址寫入致能訊號。進而，例如可根據在製造製程中產生的問題的狀況，來選擇採用冗餘列優先方案與冗餘行優先方案中的哪一種，從而可提高市場中的記憶體製品的可靠性。例如，在取出各晶圓中的代表性的晶片並對該晶片中的所有記憶胞元進行測試後，判明了特定晶圓批次(lot)的不良胞元的特性的情況下，認為判明了感測放大器的不良在該批次中為支配性的因素。此時，例如測試工程師可選擇冗餘行優先方案。
在不良的類型與行相關的情況下，藉由選擇冗餘行優先 方案，從而可降低在所替換的冗餘行部中出現極限容限的記憶胞元的危險性。而且，在不良的類型與列相關的情況下，藉由選擇冗餘列優先方案，從而可降低在所替換的冗餘字元線中出現極限容限的記憶胞元的危險性。
而且，冗餘位址寫入優先控制電路28包含移位暫存器， 且具有比複雜的電路小的電路面積，因此可降低追加費用，而不會伴有布局圖案(layout pattern)的寬大區域。
實施形態3的變形例1.
圖18是表示實施形態3的變形例1中的冗餘位址寫入優先控制電路28A的結構的電路圖。圖19是表示圖18的冗餘位址寫入優先控制電路28A對冗餘位址擷取動作的各訊號的時序圖。實施形態3的變形例1中的冗餘位址寫入優先控制電路28A與實施形態3中的冗餘位址寫入優先控制電路28相比較，其特徵在於更包括計數器29。
在圖18，計數器29對內部時脈訊號CKS的脈波(pulse)數進行計數，內部時脈訊號CKS的計數結果由優先控制重置訊號RSS予以重置。計數器29在內部時脈訊號CKS的計數結果達到列冗餘移位暫存器20的暫存器20-1~20-I及行冗餘移位暫存器21的暫存器21-1~21-J的總數(I+J)時，如圖19所示般產生高位準的旗標訊號FULL。
在利用記憶體測試器2或BIST電路2A來測試記憶體電 路1B的情況下，必須掌握是否已對冗餘位址鎖存電路設定冗餘位址。根據冗餘位址寫入優先控制電路28A，藉由計數器29的旗標訊號FULL，在已對所有冗餘位址鎖存電路設定了冗餘位址的情況下，可判定為所有的冗餘位址鎖存電路已被使用。因此，可預防冗餘位址的覆寫，可判斷是否進行冗餘位址鎖存電路的重置。
實施形態3的變形例2.
圖20是表示實施形態3的變形例2的記憶體電路1C的結構的方塊圖。圖21是表示圖20的記憶體電路1C中的感測器18及冗餘位址寫入優先控制電路28的結構的電路圖。實施形態3的變形例1的記憶體電路1C與實施形態3的記憶體電路1B相比較，其特徵在於更包括感測器18。
在圖20，感測器18感測記憶體電路1C的溫度或供給 電壓，響應來自記憶體控制電路10的選擇訊號SEL，產生低位準的低有效(low active)列冗餘寫入開始訊號RRSI或行冗餘寫入開始訊號CRSI並輸出至冗餘位址寫入優先控制電路28。在圖21，感測器18是具備基準電壓產生電路81、比較器82、反相器83、反相器84、反相器87、反相器88以及反或閘85、反或閘86而構成。感測器18例如在所感測出的電壓或溫度為根據基準電壓Vref而設定的規定臨限值以上時，產生低位準的列冗餘寫入開始訊號RRSI而使行冗餘移位暫存器21進行動作，在小於臨限值時，產生低位準的行冗餘寫入開始訊號CRSI而使列冗餘移位暫存器20進行動作。
當半導體記憶體在低溫環境下使用時，比起高溫環境 下，感測放大器更容易產生故障。因此，測試工程師在掌握了半導體記憶體僅在高溫環境下使用，且僅在低溫環境下才會產生感測放大器系統的故障的情況下，較佳為選擇冗餘列優先方案。其原因在於，一般而言，冗餘列的個數被設定為多於冗餘行的個數，從而可獲得比行冗餘大的自由度。藉由感測器18來感測電壓或溫度，藉此，根據外部環境來選擇性地切換冗餘方案，可簡單地提高故障的修復效率。
其他實施形態.
所述各實施形態的記憶體電路1、1A、1B、1C包含SRAM，但並不限於此，既可包含DRAM或SDRAM等揮發性隨機存取記憶體，亦可包含磁性隨機存取記憶體(Magnetic Random Access Memory，MRAM)或鐵電隨機存取記憶體(Ferroelectric Random Access Memory，FeRAM)等非揮發性隨機存取記憶體。進而，並不限於隨機存取記憶體，亦可包含唯讀記憶體(Read Only Memory，ROM)、可程式化唯讀記憶體(Programmable Read-Only Memory，PROM)、電可抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read-Only Memory，EEPROM)等。
而且，所述各實施形態的冗餘位址鎖存電路12-1~12-4包含SRAM，但並不限於此，亦可包含揮發性記憶體。
而且，實施形態2的半導體積體電路裝置是具備記憶體電路1A而構成，但並不限於此，亦可具備各實施形態的記憶體電 路1、1B、1C而構成。
1‧‧‧記憶體電路
2‧‧‧記憶體測試器
5‧‧‧記憶體陣列
6‧‧‧X解碼器
7‧‧‧字驅動器
7-1~7-M‧‧‧字驅動器部
7-R1、7-R2‧‧‧冗餘字驅動器部
8‧‧‧資料緩衝器
9‧‧‧感測放大器及Y解碼器
9-1~9-N‧‧‧Y解碼器部
9-R1、9-R2‧‧‧冗餘Y解碼器部
10‧‧‧記憶體控制電路
11‧‧‧記憶體陣列及週邊電路
12-1~12-4‧‧‧冗餘位址鎖存電路
13-1~13-4‧‧‧冗餘解碼器
14、15‧‧‧或閘
Address‧‧‧位址
BLc、BLc/‧‧‧位元線
CLK‧‧‧時脈訊號
Cc‧‧‧特定的記憶胞元
CS‧‧‧晶片選擇訊號
DQ‧‧‧資料
OE‧‧‧輸出致能訊號
P1~P4‧‧‧冗餘位址
RAL1~RAL4‧‧‧冗餘位址寫入致能訊號
RBL1、RBL1/、RBL2、RBL2/‧‧‧冗餘位元線
RCc、RCd、RC11‧‧‧冗餘記憶胞元
RS‧‧‧重置訊號
RU1~RU4‧‧‧旗標訊號
RWL1、RWL2‧‧‧冗餘字元線
RX1、RX2、RY1、RY2‧‧‧冗餘使用判定訊號
STPX‧‧‧X解碼器停用訊號
STPY‧‧‧Y解碼器停用訊號
WE‧‧‧寫入致能訊號
WLa‧‧‧字元線
XE‧‧‧字驅動器激活訊號
YE‧‧‧Y解碼器激活訊號

Claims (8)

  1. 一種半導體記憶裝置，其特徵在於包括：多個記憶胞元，分別連接於彼此交叉的多條字元線及位元線，保存從所述位元線輸入的資料；記憶體控制電路，控制基於包含指定所述各字元線的列位址及指定所述各位元線的行位址的位址，而從與由所述列位址及行位址所指定的字元線及位元線連接的記憶胞元讀出所保存的資料的動作；冗餘解碼器，當所述位址包含指定與特定的記憶胞元連接的字元線或位元線的冗餘位址時，進行使所述多個記憶胞元中與規定的字元線或位元線連接的冗餘記憶胞元取代所述特定的記憶胞元的動作；以及多個冗餘位址鎖存電路，分別保持所述冗餘位址，並且基於從所述記憶體控制電路輸入的重置訊號來抹除所保持的冗餘位址，其中所述各冗餘位址鎖存電路基於各別地輸入的致能訊號來分別保持所述冗餘位址。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，更包括：熔絲電路，具備用於非揮發地記憶所述冗餘位址的熔絲；以及開關電路，選擇性地切換由所述冗餘位址鎖存電路所保持的冗餘位址與由所述熔絲電路所記憶的冗餘位址，並輸出至所述冗餘解碼器， 所述冗餘解碼器在所述位址包含來自所述開關電路的冗餘位址時，使所述冗餘記憶胞元取代所述特定的記憶胞元而動作。
  3. 如申請專利範圍第2項所述的半導體記憶裝置，更包括：第1優先控制電路，當所述熔絲電路記憶有所述冗餘位址時，使所述開關電路較所述冗餘位址鎖存電路所保持的冗餘位址優先地選擇由所述熔絲電路所記憶的冗餘位址。
  4. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述多個冗餘位址鎖存電路包括：至少1個第1冗餘位址鎖存電路，保持指定與特定的記憶胞元連接的字元線的冗餘列位址；以及至少1個第2冗餘位址鎖存電路，保持指定與特定的記憶胞元連接的位元線的冗餘行位址，所述半導體記憶裝置更包括：第2優先控制電路，進行優先選擇所述第1及第2冗餘位址鎖存電路中的任一者，並將所述冗餘列位址或所述冗餘行位址寫入至所選擇的冗餘位址鎖存電路的控制。
  5. 如申請專利範圍第4項所述的半導體記憶裝置，更包括：計數器，對保持所述冗餘列位址的所述第1冗餘位址鎖存電路及保持所述冗餘行位址的所述第2冗餘位址鎖存電路的個數進行計數。
  6. 如申請專利範圍第5項所述的半導體記憶裝置，更包括：感測器，偵測所述半導體記憶裝置的溫度或供給電壓， 所述第2優先控制電路根據由所述感測器所偵測出的溫度或供給電壓，來優先選擇所述第1及第2冗餘位址鎖存電路中的任一者。
  7. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述各冗餘位址鎖存電路包含揮發性記憶電路。
  8. 一種半導體積體電路裝置，其特徵在於包括如申請專利範圍第1項所述的半導體記憶裝置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004533B2 (en) 2018-11-09 2021-05-11 Winbond Electronics Corp. Memory device and built-in self test method thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10476680B2 (en) * 2016-02-03 2019-11-12 Ememory Technology Inc. Electronic device with self-protection and anti-cloning capabilities and related method
US10878934B2 (en) 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and electronic device
TWI713044B (zh) * 2018-08-16 2020-12-11 華邦電子股份有限公司 記憶體裝置以及記憶體周邊電路
JP2020035502A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 半導体集積回路
CN111968692B (zh) * 2020-10-22 2021-04-16 深圳市芯天下技术有限公司 一种减小列冗余替换电路面积的电路及芯片
CN114388018A (zh) 2020-12-14 2022-04-22 台湾积体电路制造股份有限公司 存储装置
KR20220094990A (ko) 2020-12-29 2022-07-06 삼성전자주식회사 불량 워드라인의 리페어를 위한 메모리 장치, 메모리 컨트롤러 및 이를 포함하는 스토리지 장치
KR20220114983A (ko) * 2021-02-09 2022-08-17 에스케이하이닉스 주식회사 테스트동작을 수행하는 장치
KR20230021419A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 리페어동작을 제어할 수 있는 반도체장치
TWI807542B (zh) * 2021-12-17 2023-07-01 華邦電子股份有限公司 記憶體系統
US20230395171A1 (en) * 2022-06-06 2023-12-07 Infineon Technologies LLC One-time programmable (rotp) nvm

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552946B2 (en) * 2001-03-30 2003-04-22 Fujitsu Limited Address generating circuit
US6894944B2 (en) * 2000-02-10 2005-05-17 Renesas Technology Corp. Semiconductor integrated circuit device
US20100269018A1 (en) * 2008-11-26 2010-10-21 Arizona Board of Regents, for and behalf of Arizona State University Method for preventing IP address cheating in dynamica address allocation
US20110267876A1 (en) * 2010-04-28 2011-11-03 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228528B2 (en) 1979-02-09 1992-10-06 Memory with redundant rows and columns
JPH10275493A (ja) * 1997-03-31 1998-10-13 Nec Corp 半導体記憶装置
JP3749789B2 (ja) * 1998-06-08 2006-03-01 株式会社東芝 半導体記憶装置
US7304901B2 (en) 2002-12-16 2007-12-04 International Business Machines Corporation Enabling memory redundancy during testing
JP2004288286A (ja) * 2003-03-20 2004-10-14 Toshiba Lsi System Support Kk リダンダンシイフューズ回路
JP2006107583A (ja) * 2004-10-01 2006-04-20 Renesas Technology Corp 半導体記憶装置
JP2008052876A (ja) * 2006-08-28 2008-03-06 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894944B2 (en) * 2000-02-10 2005-05-17 Renesas Technology Corp. Semiconductor integrated circuit device
US6552946B2 (en) * 2001-03-30 2003-04-22 Fujitsu Limited Address generating circuit
US20100269018A1 (en) * 2008-11-26 2010-10-21 Arizona Board of Regents, for and behalf of Arizona State University Method for preventing IP address cheating in dynamica address allocation
US8397130B2 (en) * 2008-11-26 2013-03-12 Arizona Board Of Regents For And On Behalf Of Arizona State University Circuits and methods for detection of soft errors in cache memories
US20110267876A1 (en) * 2010-04-28 2011-11-03 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004533B2 (en) 2018-11-09 2021-05-11 Winbond Electronics Corp. Memory device and built-in self test method thereof

Also Published As

Publication number Publication date
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