CN105006250B - 半导体器件、半导体存储器件和存储系统 - Google Patents

半导体器件、半导体存储器件和存储系统 Download PDF

Info

Publication number
CN105006250B
CN105006250B CN201510007524.8A CN201510007524A CN105006250B CN 105006250 B CN105006250 B CN 105006250B CN 201510007524 A CN201510007524 A CN 201510007524A CN 105006250 B CN105006250 B CN 105006250B
Authority
CN
China
Prior art keywords
signal
data
programming
block
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510007524.8A
Other languages
English (en)
Other versions
CN105006250A (zh
Inventor
沈荣辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105006250A publication Critical patent/CN105006250A/zh
Application granted granted Critical
Publication of CN105006250B publication Critical patent/CN105006250B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/143—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using laser-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种半导体器件包括：非易失性存储区块，其适于基于第一控制信息来输出储存在非易失性存储区块所包括的多个非易失性存储器单元中的数据，以及基于第二控制信息来编程非易失性存储器单元中的数据；控制区块，其适于根据初始化信号来产生第一控制信息，其中，在编程模式被激活时，控制区块顺序地产生第二控制信息和第一控制信息；以及测试控制区块，其适于将非易失性存储区块去激活，并且判断包括在第一控制信息和第二控制信息中的多个控制信号之中的至少一个控制信号在编程模式的测试操作中是否被正常地产生。

Description

半导体器件、半导体存储器件和存储系统
相关申请的交叉引用
本申请要求2014年4月15日提交的申请号为10-2014-0044812的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种半导体器件、半导体存储器件和存储系统。
背景技术
熔丝用于各种半导体器件，例如半导体存储器件。激光熔丝可以输出具有逻辑值根据激光熔丝是否被切断来变化的信号或数据。E熔丝可以输出具有逻辑值根据形成E熔丝的晶体管的栅氧化物是否断裂来变化的信号。
半导体存储器件使用冗余方案，其中具有故障的正常单元(在下文中，被称作为故障单元)用冗余单元来代替以提高制造良率。如果在晶片工艺完成之后在测试过程中检测出故障单元，则故障单元应当用冗余单元来代替。因此，需要储存故障单元的地址。为了储存故障单元的地址，通常使用激光熔丝或E熔丝。如果激光熔丝和E熔丝被编程一次，则数据的逻辑值可以不改变。例如，在激光熔丝被切断之后，不可能将激光熔丝恢复至原始状态；而在E熔丝被切断之后，不可能将E熔丝恢复至原始状态。因而，在数据被编程一次之后，不可以被恢复至原始状态的存储器单元被称作为一次编程单元。
图1是图示说明现有的半导体存储器件的框图。
参见图1，半导体存储器件包括：存储器单元阵列110，其具有多个存储器单元；行电路120，其用于激活由行地址R_ADD选中的字线；以及列电路130，其用于存取(即读取或写入)由列地址C_ADD选中的位线的数据。
行熔丝电路140将与存储器单元阵列110中的故障存储器单元相对应的行地址储存为修复行地址REPAIR_R_ADD。行比较区块150将储存在行熔丝电路140中的修复行地址REPAIR_R_ADD与从半导体存储器件的外部输入的行地址R_ADD进行比较。在修复行地址REPAIR_R_ADD与行地址R_ADD一致时，行比较区块150控制行电路120激活冗余字线来代替由行地址R_ADD指定的字线。即，与储存在行熔丝电路140中的修复行地址REPAIR_R_ADD相对应的行(诸如，正常字线)用冗余行(诸如，冗余字线)来代替。
附图标记ACT表示激活命令，PRE表示预充电命令，RD表示读取命令，以及WT表示写入命令。
行熔丝电路140通常使用激光熔丝。尽管激光熔丝的编程可能仅在晶片状态中，但是在半导体存储器件被封装之后不可能编程激光熔丝。因此，在使用激光熔丝的情况下，在半导体存储器件被封装之后，故障单元可以不被修复。
为了克服这种缺点，使用了E熔丝。E熔丝被形成为晶体管，并且是通过改变栅极与漏极/源极之间的电阻来储存数据的熔丝。
图2是图示具有用于储存修复数据的非易失性存储器的现有的半导体存储器件的框图。
参见图2，可以看出行熔丝电路140从图1中所示的半导体存储器件中去除，并增加了非易失性存储器210和锁存区块220。
非易失性存储器210和锁存区块220代替了行熔丝电路140。与存储器单元阵列110中的故障存储器单元相对应的行地址被储存在非易失性存储器210中作为修复行地址。非易失性存储器210可以是诸如如下的非易失性存储器中的任何一种，诸如E熔丝阵列电路、与非(NAND)快闪存储器、或非(NOR)快闪存储器、磁性随机存取存储器(MRAM)、自旋转移力矩磁性随机存取存储器(STT-MRAM)、阻变随机存取存储器(ReRAM)以及相变随机存取存储器(PCRAM)。
锁存区块220接收并储存储存在非易失性存储器210中的修复数据REPAIR_DATA，诸如故障地址。储存在锁存区块220中的修复数据REPAIR_DATA用于冗余操作中。锁存区块220包括锁存电路，且可以仅在供应电力时储存修复数据REPAIR_DATA。修复数据REPAIR_DATA从非易失性存储器210传送至锁存区块220，并且被储存在锁存区块220中的操作被称作为启动操作。
储存在非易失性存储器210中的修复数据REPAIR_DATA不被直接使用，而被传送至并储存在锁存区块220中，因为在非易失性存储器210被形成阵列类型时，需要预定的时间来调用储存在非易失性存储器210中的数据。由于数据的立即调用是不可能的，所以通过直接使用储存在非易失性存储器210中的数据不可以执行冗余操作。因此，启动操作被执行，其中储存在非易失性存储器210中的修复数据被传送至并且储存在锁存区块220中，以及在执行了启动操作之后，利用储存在锁存区块220中的数据来执行冗余操作。
由于由激光熔丝形成的行熔丝电路140用非易失性存储器210和锁存区块220来代替，所以可以修复在晶片状态之后发生的额外故障。已经对如下的技术进行了研究：即使在制造半导体存储器件之后，例如在产品销售之后，通过存取非易失性存储器210，也能修复在制造半导体存储器件之后发生的故障。
发明内容
各种实施例针对一种半导体器件、以及半导体存储器件和存储系统，其可以测试用于将修复数据储存在非易失性存储器的电路是否正常地操作，而不直接编程非易失性存储区块中的修复数据。
此外，本发明的各种实施例针对一种半导体器件、半导体存储器件和存储系统，其可以简单地执行用于将修复数据储存在非易失性存储区块中的电路的测试。
在本发明的一个实施例中，一种半导体器件可以包括：非易失性存储区块，其适于基于第一控制信息来输出储存在非易失性存储区块所包括的多个非易失性存储器单元中的数据，以及基于第二控制信息来编程非易失性存储器单元中的数据；控制区块，其适于基于初始化信号来产生第一控制信息，其中，在编程模式被激活时，控制区块顺序地产生第二控制信息和第一控制信息；以及测试控制区块，其适于将非易失性存储区块去激活，并且判断包括在第一控制信息和第二控制信息的多个控制信号之中的至少一个控制信号在编程模式的测试操作中是否正常地产生。
在本发明的一个实施例中，一种半导体存储器件可以包括：非易失性存储器，其适于储存修复数据，在初始化操作中传送储存的修复数据，其中，在编程模式被激活时，非易失性存储器通过使用在其中产生的控制信息来储存输入的修复数据，并且传送储存的修复数据；测试控制区块，其适于控制非易失性存储器，并且判断控制信息在编程模式的测试操作中是否被正常地产生，其中，非易失性存储器产生控制信息，但不执行储存和传送修复数据的操作；锁存区块，其适于在初始化操作被执行时，或者编程模式被激活时，储存从非易失性存储器传送的数据；以及存储器单元阵列，其中通过使用储存在锁存区块中的数据来将正常单元用冗余单元代替。
在本发明的一个实施例中，一种存储系统可以包括：存储器件，其包括非易失性存储器和存储器单元阵列，存储器单元阵列执行冗余操作用于通过使用储存在非易失性存储器中的修复数据而将其中的正常单元用其中的冗余单元代替，其中，存储器件输出第一数据，第一数据表示在初始化操作中在非易失性存储器中是否存在未使用的储存空间，存储器件在编程模式被激活时将输入的修复数据储存在非易失性存储器中，并且输出第二数据，第二数据表示用于执行编程模式产生的内部控制信号在编程模式期间的测试操作中是否被正常地产生；以及存储器控制器，其适于在非易失性存储器中存在未使用的储存空间时，基于从存储器件中输出的第一数据和第二数据，通过编程模式将新的修复数据储存在非易失性存储器中，其中，在非易失性存储器中不存在未使用的储存空间时，或在内部控制信号未被正常地产生时，存储器控制器将编程模式去激活。
附图说明
图1是图示现有的半导体存储器件的框图。
图2是图示具有用于储存修复数据的非易失性存储器的现有的半导体存储器件的框图。
图3是用于描述将修复数据储存在半导体存储器件所包括的非易失性存储器中的操作的框图。
图4是图示了根据本发明的一个实施例的半导体器件的框图。
图5是图4中所示的单元阵列单元的详细图。
图6是图4中所示的测试确定单元的详细图。
图7是图示根据本发明的一个实施例的半导体存储器件的框图。
图8A至图8C是用于描述图7中所示半的导体存储器件的操作的波形图。
图9是图示根据本发明的一个实施例的半导体系统的框图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域的技术人员充分地传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施例中表示相似的部分。
在附图中，为了便于图示，与实际的物理厚度和间隔相比，对部件的厚度和长度进行了夸大。在以下描述中，可以省略已知的相关功能和组成的详细解释，以避免不必要地模糊本发明的主题。此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或者经由另一个部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括”或“包括有”表示存在或增加了一个或多个部件、步骤、操作以及元件。
在以下描述中，启动操作可以表示一种输出并传送储存在非易失性存储区块中的数据的操作，而编程操作可以表示一种编程非易失性存储器中的新数据的操作。
图3是用于描述将修复数据储存在半导体存储器件所包括的非易失性存储器中的操作的框图。参见图3，半导体存储器件可以包括在被完全封装的半导体存储器封装体中。
图3中所示的半导体存储器件的配置和操作与图2中所示的半导体存储器件的配置和操作相同，除了非易失性存储器210在编程模式信号PGM_MODE被激活时储存输入修复数据IN_REPAIR_DATA之外。
尽管未示出非易失性存储器210的内部配置，但是非易失性存储器210可以包括多个非易失性存储器单元和用于存取(即，编程或启动)非易失性存储器单元的控制电路(未示出)。控制电路可以产生用于编程操作或启动操作的包括控制电压的各种控制信号。在控制电路未正常地操作时，非易失性存储器210可以不储存或异常地储存输入修复数据IN_REPAIR_DATA，这可导致半导体存储器件的操作错误。因此，需要测试控制电路是否正常地操作。
为了进行测试，可以利用一种用于将新的修复数据储存在非易失性存储器210中、将新的修复数据传送至锁存区块220、以及检查半导体存储器件是否正常地执行冗余操作的方法。然而，这种方法在其处理时是复杂的。在每个非易失性存储器单元是一次编程单元(诸如，E熔丝)时，可产生用于测试的非易失性存储器单元被消耗的问题。
图4是图示根据本发明的一个实施例的半导体器件的框图。
如图4中所示，半导体器件可以包括非易失性存储区块410、控制区块420和测试控制区块430。
以下将参照图4来描述半导体器件的操作。
非易失性存储区块410可以包括多个非易失性存储器单元(在图4中未示出)，并且可以输出储存在非易失性存储器单元中的数据、或者将输入修复数据IN_REPAIR_DATA储存在非易失性存储器单元中。非易失性存储区块410可以包括电压发生单元411和单元阵列单元412。
在第一电力信号PWR1被激活时，电压发生单元411产生用于启动操作的启动电压V_BU，并且将启动电压V_BU传送至单元阵列单元412。在第二电力信号PWR2被激活时，电压发生单元411产生用于编程操作的编程电压V_PGM，并且在第三电力信号PWR3被激活时，将编程电压V_PGM传送至单元阵列单元412。
单元阵列单元412包括非易失性存储器单元，并且在内部启动信号IN_BU被激活时，利用启动电压V_BU来将储存在非易失性存储器单元中的数据作为输出数据OUT_DATA输出。另外，在内部编程信号IN_PGM被激活时，单元阵列单元412根据输入修复信息IN_REPAIR_DATA，利用编程电压V_PGM来编程非易失性存储器单元。每个非易失性存储器单元都可以是诸如如下的非易失性存储器单元中的任意一种，诸如：E熔丝、快闪存储器储器单元、MRAM存储器单元、STT-MRAM存储器单元和PCRAM存储器单元。具体地，每个非易失性存储器单元可以是一次编程单元，其能具有储存其中的数据的逻辑值被改变一次。
单元阵列单元412基于测试信号TEST_EN而被去激活，测试信号TEST_EN在编程模式期间执行测试时被激活。在单元阵列单元412被去激活时，即使内部启动信号IN_BU或内部编程信号IN_PGM被激活时，单元阵列单元412也不输出非易失性存储器单元中的数据，或者不编程非易失性存储器单元。
控制区块420产生用于控制非易失性存储区块410的多个控制信号PWR1至PWR3、AT_BU、OP_BU、IN_BU、AT_PGM、OP_PGM、IN_PGM、ADD1、ADD2、CLK、PGM_END以及BU_END。控制区块420可以包括编程模式控制单元421和控制信号发生单元422。
在编程模式信号PGM_MODE被激活时进入编程模式，而编程模式在进入编程模式、激活命令ACT被激活时被激活。在编程模式被激活时，编程模式控制单元421将编程信号AT_PGM激活，以将非易失性存储区块410中的输入修复信号IN_REPAIR_DATA编程，而在编程完成时，即在编程结束信号PGM_END被激活时，编程模式控制单元421将编程信号AT_PGM去激活。如果在编程完成之后经过预定的时间，则编程模式控制单元421将启动信号AT_BU激活以输出非易失性存储区块410中的数据，而在启动完成时，即在信号BU_END被激活时，编程模式控制单元421将启动信号AT_BU去激活。
编程模式控制单元421接收编程模式的测试结果TEST_RESULT，以及在用于编程模式的控制信号未被正常地产生时不将编程模式激活。即，编程模式控制单元421不将编程信号AT_PGM和启动信号AT_BU激活。
控制信号发生单元422在初始化信号INIT或启动信号AT_BU被激活时将启动操作信号OP_BU激活，以及在启动操作信号OP_BU被激活的时段期间来以预定的周期将内部启动信号IN_BU激活。启动操作信号OP_BU在启动操作时段期间被激活。另外，控制信号发生单元422基于编程信号AT_PGM来将编程操作信号OP_PGM激活，以及在编程操作信号OP_PGM被激活的时段期间将内部编程信号IN_PGM激活。编程操作信号OP_PGM在编程操作时段期间被激活。
控制信号发生单元422可以在启动操作或者编程操作中产生第一地址ADD和第二地址ADD2。第一地址ADD1和第二地址ADD2是用于在单元阵列单元412中分别选择行或列的地址。第一地址ADD1和第二地址ADD2可以是多比特数字信号。第一地址ADD1和第二地址ADD2中的至少一个地址可以是从外部输入的地址。时钟信号CLK可以在启动操作中与单元阵列单元412中的数据一起被输出。
供作参考，第一控制信息可以包括第一电力信号PWR1、启动信号AT_BU、启动操作信号OP_BU以及内部启动信号IN_BU中至少一个信号。第二控制信息可以包括第二电力信号PWR2和第三电力信号PWR3、编程信号AT_PGM、编程操作信号OP_PGM以及内部编程信号IN_PGM中的至少一个信号。此外，除了上述信号之外，第一控制信息可以包括用于执行启动操作的控制信号，并且除了上述信号以外，第二控制信息可以包括用于执行编程操作的控制信号。初始化信号INIT可以在半导体器件被供电时、在断电状态下、或者被复位时而被激活。
测试控制区块430执行用于编程模式是否被正常地执行的测试。测试控制区块430可以包括测试确定单元431和测试结果储存单元432。
在对编程模式进行测试时，即在测试信号TEST_EN被激活时，测试确定单元431接收包括在第一控制信息和第二控制信息中的控制信号之中的至少一个控制信号，以及判断输入的控制信号是否被正常地激活。例如，输入至测试确定单元431的至少一个控制信号可以包括第一电力控制信号PWR1至第三电力控制信号PWR3、启动信号AT_BU、编程信号AT_PGM、启动操作信号OP_BU、编程操作信号OP_PGM、内部启动信号IN_BU以及内部编程信号IN_PGM的全部或部分。在图4中，输入至测试确定单元431的至少一个控制信号是第一电力信号PWR1至第三电力信号PWR3、启动操作信号OP_BU以及编程操作信号OP_PGM。
如果测试信号TEST_EN被激活，则测试确定单元431可以在随着编程模式被激活来执行编程操作时锁存第二电力信号PWR2、第三电力信号PWR3以及编程操作信号OP_PGM的逻辑值，以及可以在执行启动操作时锁存第一电力信号PWR1和启动操作信号OP_BU的逻辑值。此后，如果启动操作完成，则测试确定单元431可以通过将锁存的值组合来判断控制信号是否被正常地激活，以及可以根据确定结果来产生测试结果TEST_RESULT。例如，在所有的控制信号都被正常地激活时，即在编程模式正常地操作时，测试确定单元431将测试结果TEST_RESULT去激活。相反地，在至少一个控制信号未被正常地激活时，即在编程模式未正常地操作时，测试确定单元431将测试结果TEST_RESULT激活。
此外，测试确定单元431用于测试的信号可以不一定与上述实例中所使用的信号相同，并且根据设计，可以包括在编程模式被激活时产生的信号之中的至少一个信号。
测试结果储存单元432在测试操作完成时储存测试结果TEST_RESULT。测试结果储存单元432在测试结果读取命令TEST_READ被激活时将储存的值作为数据DATA输出。
以下将描述半导体器件的操作。
在半导体器件的初始化操作期间，诸如从断电状态或复位起加电，如果初始化信号INIT被激活，则启动操作信号OP_BU被激活，内部启动信号IN_BU在启动操作信号OP_BU被激活的时段期间被循环地激活，以及第一地址ADD1和第二地址ADD2被产生。第一地址ADD1和第二地址ADD2中的至少一个地址的值可以顺序地改变。例如，在每当内部启动信号IN_BU被激活一次而输出一行数据时，第一地址ADD1的值可以被顺序地改变，以这种方式从与第一行相对应的值开始至与最后一行相对应的值，每当内部启动信号IN_BU被激活时改变。因而，第一行的数据至最后一行的数据可以被顺序地作为输出数据OUT_DATA输出。启动电压V_BU用于读取非易失性存储器单元中的数据。
在半导体器件的编程模式被激活时，编程信号AT_PGM首先被激活，然后启动信号AT_BU被激活。如果编程信号AT_PGM被激活，则编程操作信号OP_PGM被激活，内部编程信号IN_PGM在编程操作信号OP_PGM被激活的时段期间被循环地激活，以及第一地址ADD1和第二地址ADD1产生。通过使用编程电压V_PGM，输入修复数据IN_REPAIR_DATA在由第一地址ADD1和第二地址ADD2指定的非易失性存储器单元中被编程。在编程操作完成时，编程结束信号PGM_END被激活。
在编程结束信号PGM_END被激活之后经过预定的时间时，启动信号AT_BU被激活。启动信号AT_BU被激活之后的操作与在以上初始化操作中所述的启动操作相同。如果启动操作完成，则信号BU_END被激活。
为了测试半导体器件的编程模式，在编程模式随着测试信号TEST_EN被激活而被激活时，相应的信号如在上述编程模式中操作。然而，非易失性存储器单元的实际编程和非易失性存储器单元的实际数据输出未被执行。
测试控制区块430在编程操作中锁存第二电力信号PWR2和第三电力信号PWR3以及编程操作信号OP_PGM，在启动操作中锁存第一电力信号PWR1和启动操作信号OP_BU，以及通过使用锁存的值来判断并储存信号PWR1至PWR3、OP_BU以及OP_PGM是否被正常地激活。
尽管已经描述了在编程模式期间的以上测试操作中，测试信号TEST_EN被输入至非易失性存储区块410并且将非易失性存储区块410去激活，但是应当注意的是，可以以如下的方式根据设计来进行控制：测试信号TEST_EN被输入至控制信号发生单元422，并且将信号中用于控制编程模式的部分去激活，由此使得非易失性存储区块410不执行编程操作。例如，在测试信号TEST_EN被输入至控制信号发生单元422时，控制信号发生单元422可以采用与编程操作相同的方式，在测试信号TEST_EN被激活时，在编程模式的测试操作中，将所有的上述控制信号激活，而可以将内部编程信号IN_PGM去激活，使得实际的编程不发生。即，可以使用各种方法，其中相应的控制信号在测试操作中被激活，但实际的编程不发生。
根据本发明的实施例的半导体器件判断相应的控制信号在编程模式中是否被正常地激活和去激活，并且由此测试用于控制编程模式的电路是否正常地操作。由于可以通过读取储存在测试结果储存单元432中的数据来容易地检查测试结果，所以可以采用比现有技术更简单的方式来执行测试。此外，在非易失性存储器单元为一次编程单元时，可不需要消耗用于测试的非易失性存储器单元。
图5是图4所示单元阵列单元412的详细图。
如图5中所示，单元阵列单元412可以包括行电路510、列电路520和单元阵列530。图5示出了每个非易失性存储器单元NMC是E熔丝。
以下将参照图4和图5来描述单元阵列单元412。
单元阵列530可以包括多个行线RL0至RLN，多个电压线VL0至VLN、多个位线BL0至BLM以及多个非易失性存储器单元NMC。每个非易失性存储器单元NMC可以包括选择晶体管S和存储晶体管M，选择晶体管S响应于相应的行线的电压而导通或关断，以及存储晶体管M根据相应的电压线的电压来被编程或者输出数据。
在内部启动信号IN_BU被激活时，行电路510将与第一地址ADD1相对应的行线激活，并且将启动电压V_BU施加至与第一地址ADD1相对应的电压线。另外，在内部编程信号IN_PGM被激活时，行电路510将与第一地址ADD1相对应的行线激活，并且将编程电压V_PGM施加至与第一地址ADD1相对应的电压线。通常，编程电压V_PGM具有比启动电压V_BU更高的电压电平，并且能断裂存储晶体管M的栅氧化物。在测试信号TEST_EN被激活时，行电路510不执行行线的激活操作和施加电压至电压线的操作。
在内部启动信号IN_BU被激活时，列电路520读取与第二地址ADD2相对应的位线的数据。此外，在内部编程信号IN_PGM被激活时，列电路520利用根据要编程的数据的值确定出的电压来驱动与第二地址ADD2相对应的位线。然而，在测试信号TEST_EN被激活时，列电路520不执行对位线的数据的读取操作和位线的驱动操作。
对单元阵列单元412的编程操作如下。在内部编程信号IN_PGM被激活时，与第一地址ADD1相对应的行线(例如，RL0)被激活，使得与行线RL0连接的晶体管S导通，以及编程电压V_PGM被施加至与第一地址ADD1相对应的电压线(例如，VL0)。施加至与第二地址ADD2相对应的位线(例如，BL0)的电压根据选中的非易失性存储器单元NMC是否被编程来变化。在选中的非易失性存储器单元NMC被编程时，即在储存编程数据时，低电压(例如，接地电压)被施加至位线BL0；而在选中的非易失性存储器单元NMC未被编程时，即在储存非编程数据时，高电压被施加至位线BL0。存储晶体管M的栅氧化物在储存编程数据时断裂，而在储存非编程数据时不断裂。编程数据的值可以为高或低，而非编程数据的值可以与编程数据的值相反。剩余的位线BL1至BLM被浮置。
对单元阵列单元412的启动操作如下。在内部启动信号IN_BU被激活时，与第一位置ADD1相对应的行线(例如，RL0)被激活，以及启动电压V_BU被施加至与第一地址ADD1相对应的电压线(例如，VL0)。具有与启动电压V_BU不同的电压电平的电压被施加至与第二地址ADD2相对应的位线(例如，BL0)。如果电流流经选中的位线，则储存在非易失性存储器单元NMC中的数据为编程数据，否则储存在非易失性存储器单元NMC中的数据为非编程数据。读取数据被输出至半导体器件的外部，并且输出数据OUT_DATA可以包括修复数据REPAIR_DATA和数据RESIDUE，数据RESIDUE表示在非易失性存储区块410中是否存在未使用的、即可用的储存空间。
图6是图4中所示的测试确定单元431的框图。
如图6中所示，测试确定单元431可以包括输入信号锁存部610和逻辑电路620。
输入信号锁存部610包括多个锁存器611至615。锁存器611至615中的每个可以与输入至测试确定单元431的信号PWR1至PWR3、OP_BU和OP_PGM之中的一个信号相对应，并且可以在测试信号TEST_EN被激活时锁存相应的信号。在测试信号TEST_EN被激活时，锁存器611至615中的每个输入有、锁存以及输出相应的信号。因此，在相应的信号在测试信号TEST_EN被激活的时段期间被正常地激活时，锁存器611至615将其输出OUT1至OUT5激活，否则将其输出OUT1至OUT5去激活。例如，如果在测试信号TEST_EN被激活时，相应的信号被正常地激活至少一次，则锁存器611可以锁存与激活状态相对应的值，并且可以激活其输出OUT1。
在测试信号TEST_EN被激活时，逻辑电路620接收相应的锁存器611至615的输出OUT1至OUT5，将输出OUT1至OUT5组合，并且判断控制信号在编程模式中是否被正常地激活，以及根据确定结果来将测试结果TEST_RESULT激活或去激活。例如，在锁存器611至615的输出OUT1至OUT5被激活时，逻辑电路620将测试结果TEST_RESULT去激活，否则逻辑电路将测试结果TEST_RESULT激活。
图7是图示根据本发明的一个实施例的半导体存储器件的框图。
如图7中所示，半导体存储器件可以包括：命令输入区块701、地址输入区块702、数据输入区块703、数据输出区块704、命令解码器710、模式设定区块720、非易失性存储器730、测试控制区块740、锁存区块750以及存储器单元阵列760。
以下将参照图4至图7来描述半导体存储器件。
存储器单元阵列760可以包括第一子单元阵列761和第二子单元阵列762，第一子单元阵列761和第二子单元阵列762中的每个包括包含有正常单元和冗余单元(未示出)的多个存储器单元。第一子单元阵列761和第二子单元阵列762可以是包括存储体的配置。第一子单元阵列761可以通过使用储存在第一锁存单元751中的修复数据来执行冗余操作，以及第二子单元阵列762可以通过使用储存在第二锁存单元752中的修复数据来执行冗余操作。存储器单元阵列760可以响应于命令ACT、RD和WT来读取或写入由地址ADDs指定的存储器单元中的数据。
命令输入区块701接收从半导体存储器件的外部输入的命令信号CMDs。地址输入区块702接收从半导体存储器件的外部输入的具有多个比特的地址ADDs。地址ADDs可以包括行地址、列地址以及存储体地址。数据输入区块703接收从半导体存储器件的外部输入的多比特数据，以及数据输出区块704将数据输出至半导体存储器件的外部。例如，要储存在半导体存储器件中的数据通过数据输入区块703输入，以及要从半导体存储器件输出的数据通过数据输出区块704输出。
命令解码器710将通过命令输入区块701输入的命令信号CMDs解码，并且产生命令信号。这些命令信号可以包括：激活命令ACT、预充电命令PRE、读取命令RD、写入命令WT、模式设定命令MODE、模式寄存器读取命令MRS_READ、测试结果读取命令TEST_READ等。在模式设定命令MODE被激活、与读取命令RD相对应的命令信号的组合被输入时，命令解码器710可以将模式寄存器读取命令MRS_READ(而不是读取命令RD)激活，以及在测试信号TEST_EN被激活、与读取命令RD相对应的命令信号的组合被输入时，命令解码器710可以将测试结果读取命令TEST_READ(而不是读取命令RD)激活。
在模式设定命令MODE被激活时，模式设定区块720将通过地址输入区块702输入的地址信号ADDs的部分组合，并且由此执行半导体存储器件的各种设定操作和模式进入操作，以及通过这些操作可以进入编程模式，也被称作为后封装修复模式，因为修复在半导体存储器件制造之后执行。如果进入编程模式，则模式设定区块720可以将编程模式信号PGM_MODE激活。如果进入测试模式，则模式设定区块720可以将测试信号TEST_EN激活。
模式设定区块720可以包括多个模式寄存器721，其用于储存用于模式设定的信息和模式设定的操作结果。在模式寄存器读取命令MRS_READ被激活时，储存在模式寄存器组721中的数据可以经由数据输出区块704被输出至半导体存储器件的外部。模式寄存器721可以储存上述的数据RESIDUE。
非易失性存储器730可以具有包括图4中所示的非易失性存储区块410和控制区块420的配置。在初始化信号INIT被激活的初始化操作中，非易失性存储器730通过启动操作将储存其中的数据传送至锁存区块750，并且时钟信号CLK可以被一起传送。从非易失性存储器730中输出的作为修复数据的输出数据OUT_DATA可以包括在存储器单元阵列760所包括的存储器单元之中已经故障的正常单元的地址REPAIR_DATA。此外，输出数据OUT_DATA可以包括数据RESIDUE。
如果存储器单元阵列760包括至少两个子单元阵列761和762，则非易失性存储器730的储存空间可以被分成与相应的子单元阵列相对应的储存空间，以及在启动操作中，非易失性存储器730可以输出在储存空间中是否存在未使用的、或者可利用的储存空间，作为数据RESIDUE。例如，在存储器单元阵列760包括第一子单元阵列761和第二子单元阵列762时，非易失性存储器730的储存空间被分成两个储存空间，在下文中，被称作为第一储存空间和第二储存空间，其分别与第一子单元阵列761和第二子单元阵列762相对应。在启动操作中，数据RESIDUE可以包括关于在第一储存空间中是否存在未使用的储存空间、和在第二储存空间中是否存在未使用的储存空间的信息。
在进入编程模式之后，在激活命令ACT被激活时，即在编程模式被激活时，非易失性存储器730可以储存输入修复数据IN_REPAIR_DATA，以及可以通过启动操作将储存在其中的数据传送至锁存区块750作为修复数据REPAIR_DATA。输入修复数据IN_REPAIR_DATA可以是通过地址输入区块702或数据输入区块703输入的信号的部分。图7示出了输入修复数据IN_REPAIR_DATA是通过地址输入区块702输入的信号ADDs的一部分。
在执行用于编程模式的测试操作时，即在测试信号TEST_EN被激活时，非易失性存储器730以执行编程操作和启动操作相同的方式，在内部将控制信号PWR1至PWR3、AT_BU、OP_BU、IN_BU、AT_PGM、OP_PGM、IN_PGM、ADD1、ADD2、CLK、PGM_END以及BU_END激活，但不实际地编程非易失性存储器单元，或不将非易失性存储器单元中的数据实际地输出至非易失性存储器730的外部。
在根据测试结果TEST_RESULT确定出编程模式未正常地操作时，非易失性存储器730可以完全地将编程模式去激活，使得半导体存储器件不再使用编程模式。
测试控制区块740可以与图4中所示的半导体器件的测试控制区块430相对应。测试控制区块740接收在非易失性存储器730中产生的至少一个控制信号，例如，如图4的与PWR1至PWR3、OP_BU、OP_PGM相对应的控制信号，并且测试非易失性存储器730在编程模式中是否正常地执行。测试控制区块740可以储存测试结果TEST_RESULT，并且在测试结果读取命令TEST_READ被激活时将储存的值输出至数据输出区块704。
在启动操作中，锁存区块750基于时钟信号CLK来顺序地储存从非易失性存储器730传送的修复数据REPAIR_DATA。锁存区块750可以包括与第一子单元阵列761相对应的第一锁存单元751和与第二子单元阵列762相对应的第二锁存单元752。第一锁存单元751可以接收并储存第一储存空间的数据，以及第二锁存单元752可以接收并储存第二储存空间的数据。在非易失性存储器730顺序地输出第一储存空间的数据、然后顺序地输出第二储存空间的数据时，第一锁存单元751可以在第一储存空间的数据被输出时储存修复数据REPAIR_DATA，而第二锁存单元752可以在第二储存空间的数据被输出时储存修复数据REPAIR_DATA。
以下将基于前述内容来描述半导体器件的整体操作。
在通过半导体存储器件的初始化来执行启动操作时，即从断电状态或复位起的加电期间，储存在非易失性存储器730中的数据之中的修复数据REPAIR_DATA被传送至并储存在锁存区块750中，以及数据RESIDUE被传送至并储存在模式寄存器721中。储存在锁存区块750中的数据用于在半导体存储器件的正常存取操作(即，读取或写入操作)中将故障的正常单元用冗余单元来代替。储存在模式寄存器721中的数据在模式寄存器读取命令MRS_READ被激活时被输出至半导体存储器件的外部。
在半导体器件的编程模式被激活时，由于首先执行编程操作，所以非易失性存储器730储存输入修复数据IN_REPAIR_DATA。如果编程操作完成，则由于新的修复数据被储存在非易失性存储器730中，所以执行启动操作，并且在冗余操作中使用新的修复数据。新储存的修复数据REPAIR_DATA通过启动操作被储存在锁存区块750中。
在测试半导体存储器件的编程模式时，尽管在非易失性存储器730中的控制信号以与在通常的编程模式下的编程操作和启动操作相同的方式被激活，但是数据不被实际地储存在非易失性存储器单元中，或者储存在非易失性存储器730中的数据不被传送至锁存区块750。测试控制区块740通过使用非易失性存储器730中的控制信号来测试非易失性存储器730在编程模式中是否正常地操作，以及储存并输出测试结果TEST_RESULT。在测试结果读取命令TEST_READ被激活时，测试结果TEST_RESULT被输出至半导体存储器件的外部。
根据本发明的实施例的半导体存储器件可以容易地测试非易失性存储器730在编程模式中是否正常地操作。在执行测试时，可以不需要消耗非易失性存储器730的储存空间。
尽管已经在图7中描述了数据RESIDUE和测试结果TEST_RESULT通过数据输出区块704输出，但是应当注意的是，可以使用分开的输出区块来输出数据RESIDUE和测试结果TEST_RESULT。
图8A至图8C是用于描述图7中所示的半导体存储器件的操作的波形图。
图8A是描述图7中所示的半导体存储器件的启动操作的波形图。
在初始化信号INIT被激活的时段期间，半导体存储器件执行启动操作。第一电力信号PWR1和启动操作信号OP_BU在初始化信号INIT被激活的时段期间被激活，修复数据REPAIR_DATA通过输出数据OUT_DATA被传送至锁存区块750，以及数据RESIDUE被传送至模式寄存器721。如果模式寄存器读取命令MRS_READ被激活，则数据RESIDUE通过数据输出区块704被输出至半导体存储器件的外部。
图8B是描述图7中所示的半导体存储器件的编程模式的波形图。
在编程模式信号PGM_MODE在编程模式的操作中被激活之后、激活命令ACT被激活时，编程信号AT_PGM被激活。如果编程信号AT_PGM被激活，则编程操作信号OP_PGM在预定的时段内被激活。在编程操作信号OP_PGM被激活的时段期间，第一电力信号PWR1被激活，而在编程电压V_PGM稳定时，第二电力信号PWR2被激活。输入修复数据IN_REPAIR_DATA通过编程操作被储存在非易失性存储器730中。如果编程操作完成，则编程结束信号PGM_END被激活，以及从此经过预定的时间之后，启动信号AT_BU被激活。如果启动信号AT_BU被激活，则第一电力信号PWR1和启动操作信号OP_BU被激活，修复数据REPAIR_DATA通过输出数据OUT_DATA被传送至锁存区块750，以及数据RESIDUE被传送至模式寄存器721。
图8C是描述图7中所示的半导体存储器件的编程模式的测试操作的波形图。
为了测试编程模式，在编程模式被激活之前进入测试模式，以及测试信号TEST_EN被激活。后续的操作与上述的编程操作相同。然而，根据一个或更多个控制信号PWR1至PWR3、OP_BU和OP_PGM是否被正常地激活来将测试结果TEST_RESULT去激活或激活。在测试结果读取命令TEST_READ被激活时，测试结果TEST_RESULT通过数据输出区块704被输出至半导体存储器件的外部。
图9是图示根据本发明的一个实施例的半导体系统的框图。
如图9中所示，半导体系统可以包括存储器件910和存储器控制器920。存储器件910可以具有与图7中所示的半导体存储器件相同的配置。
以下将参照图7至图9来描述半导体系统。
存储器控制器920通过将命令CMDs和地址ADDs施加至存储器件910来控制存储器件910的操作，以及在读取和写入操作中与存储器件910交换数据DATA。
存储器控制器920通过传送命令CMDs和地址ADDs来设定存储器件910的操作模式。根据命令CMDs和地址ADDs的组合，存储器件910可以被设定成编程模式或测试模式中的至少一种。
在存储器件910的操作模式可以被设定时，存储器控制器920可以通过传送命令CMDs来接收储存在存储器件910的模式寄存器721中的数据RESIDUE。存储器控制器920可以通过在存储器件910进入编程模式之后传送命令CMDs，将存储器件910的编程模式激活，并且可以通过施加故障的存储器单元的地址ADDs来将新的修复数据储存在存储器件910的非易失性存储器730中。
此外，存储器控制器920可以通过在存储器件910进入测试模式之后将编程模式激活，来测试非易失性存储器730是否正常地执行编程模式。另外，存储器控制器920可以通过在测试模式期间传送命令CMDs，来接收储存在测试控制区块740中的测试结果TEST_RESULT。存储器件910可以通过与存储器控制器920交换数据的数据输入/输出焊盘DATA_PAD来输出第一数据RESIDUE和第二数据TEST_RESULT。
在基于数据RESIDUE和测试结果TEST_RESULT确定出在非易失性存储器730中存在未使用的储存空间，并且非易失性存储器730在编程模式中正常地操作时，存储器控制器920可以通过编程模式将新的修复数据储存在非易失性存储器730中。在非易失性存储器730中不存在未使用的储存空间，或者非易失性存储器730在编程模式中未正常地操作时，存储器控制器920可以不使用编程模式。
供作参考，根据图7和图9，在非易失性存储器730未在编程模式中正常地操作时，半导体存储器件可以通过本身完全地将编程模式去激活(见图7)，或者通过使存储器控制器920不使用编程模式来将编程模式去激活(见图9)。
根据本发明的实施例，可以测试用于将修复数据储存在非易失性存储器中的电路是否正常地操作，而不直接将修复数据储存在非易失性存储器中。
因此，可以防止非易失性存储器单元被消耗用于测试，并且简单地执行用于将修复数据储存在非易失性存储器中的电路的测试。
尽管已经出于说明性目的描述了各种实施例，但是对于本领域的技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
非易失性存储区块，其适于基于第一控制信息来输出储存在所述非易失性存储区块所包括的多个非易失性存储器单元中的数据，以及基于第二控制信息来编程所述非易失性存储器单元中的数据；
控制区块，其适于基于初始化信号来产生所述第一控制信息，其中，在编程模式被激活时，所述控制区块顺序地产生所述第二控制信息和所述第一控制信息；以及
测试控制区块，其适于将所述非易失性存储区块去激活，并且判断包括在所述第一控制信息和第二控制信息中的多个控制信号之中的至少一个控制信号在所述编程模式的测试操作中是否正常地产生。
技术方案2.如技术方案1所述的半导体器件，其中，在所述非易失性存储区块被去激活时，即使在所述第一控制信息被输入时，所述非易失性存储区块也不输出储存在所述非易失性存储器单元中的数据，以及即使在所述第二控制数据被输入时，所述非易失性存储区块也不编程所述非易失性存储器单元中的数据。
技术方案3.如技术方案1所述的半导体器件，其中，所述测试控制区块储存并输出所述编程模式的所述测试操作的结果。
技术方案4.如技术方案1所述的半导体器件，其中，所述控制区块从所述测试控制区块中接收所述编程模式的所述测试操作的结果，以及在所述至少一个控制信号未正常地产生时将所述编程模式去激活。
技术方案5.如技术方案1所述的半导体器件，其中，所述非易失性存储区块包括：
电压发生单元，其适于基于第一电力信号来产生启动电压，并且基于第二电力信号和第三电力信号来产生具有比所述启动电压更高的电压电平的编程电压；以及
单元阵列单元，其适于在启动操作信号被激活时，通过使用所述启动电压来输出储存在所述非易失性存储器单元中的数据，以及在编程操作信号被激活时，通过使用所述编程电压来编程所述非易失性存储器单元中的数据。
技术方案6.如技术方案1所述的半导体器件，其中，所述控制区块包括：
编程模式控制单元，其适于在所述编程模式被激活时，顺序地将编程信号和启动信号激活；以及
控制信号发生单元，其适于基于所述初始化信号或所述启动信号来将所述启动操作信号激活，并且基于所述编程信号来将所述编程操作信号激活。
技术方案7.如技术方案6所述的半导体器件，
其中，所述第一控制信息包括所述第一电力信号、所述启动信号和所述启动操作信号之中的至少一个信号，以及
其中，所述第二控制信息包括所述第二电力信号、所述第三电力信号、所述编程信号和所述编程操作信号之中的至少一个信号。
技术方案8.如技术方案7所述的半导体器件，其中，所述测试控制区块包括：
测试确定单元，其适于在所述编程模式的所述测试操作中，接收所述第一电力信号至所述第三电力信号、所述启动信号、所述启动操作信号、所述编程信号以及所述编程操作信号之中的至少一个信号，判断输入的信号是否被正常地激活，以及输出确定结果；以及
测试结果储存单元，其适于储存输出的确定结果。
技术方案9.如技术方案8所述的半导体器件，其中，基于所述测试确定单元的确定结果，在输入至所述测试确定单元的所述至少一个信号未被正常地激活时，所述编程模式控制单元被去激活。
技术方案10.如技术方案8所述的半导体器件，其中，在所述编程模式的所述测试操作中，所述测试确定单元在所述编程模式被激活时锁存输入的信号的逻辑值，并且通过将锁存的值组合来产生所述确定结果。
技术方案11.如技术方案1所述的半导体器件，其中，所述非易失性存储器单元包括一次编程单元，所述一次编程单元中的每个能改变储存在其中的数据的逻辑值一次。
技术方案12.一种半导体存储器件，包括：
非易失性存储器，其适于储存修复数据，在初始化操作中传送储存的修复数据，其中，在编程模式被激活时，所述非易失性存储器通过使用其中产生的控制信息来储存输入的修复数据，并且传送储存的修复数据；
测试控制区块，其适于控制所述非易失性存储器，并且判断所述控制信息在所述编程模式的测试操作中是否被正常地产生，其中，所述非易失性存储器产生所述控制信息，但不执行储存并传送所述修复数据的操作；
锁存区块，其适于在所述初始化操作被执行、或者所述编程模式被激活时，储存从所述非易失性存储器传送的数据；以及
存储器单元阵列，其中的正常单元通过使用储存在所述锁存区块中的数据用冗余单元来代替。
技术方案13.如技术方案12所述的半导体存储器件，其中，所述非易失性存储器输出在所述初始化操作中是否存在未使用的储存空间。
技术方案14.如技术方案13所述的半导体存储器件，其中，所述测试控制区块储存并输出判断所述控制信息是否被正常地产生的结果。
技术方案15.如技术方案13所述的半导体存储器件，其中，在所述控制信息未被正常地产生时，所述测试控制区块将所述非易失性存储器去激活，使得所述非易失性存储器不将所述编程模式激活。
技术方案16.如技术方案13所述的半导体存储器件，其中，在所述初始化操作期间，所述存储器单元阵列包括多个子单元阵列时，所述非易失性存储器包括与相应的子单元阵列相对应的多个储存空间，并且输出在相应的储存空间中是否存在未使用的储存空间。
技术方案17.如技术方案13所述的半导体存储器件，其中，关于在所述非易失性存储器中存在未使用空间的信息、和所述测试控制区块的确定结果被输出至所述半导体存储器件的外部。
技术方案18.一种存储系统，包括：
存储器件，其包括非易失性存储器和存储器单元阵列，所述存储器单元阵列执行冗余操作，用于通过使用储存在所述非易失性存储器中的修复数据来将其中的正常单元用其中的冗余单元代替，其中，所述存储器件输出第一数据，所述第一数据表示在初始化操作期间在所述非易失性存储器中是否存在未使用的储存空间，在编程模式被激活时将输入的修复数据储存在所述非易失性存储器中，以及输出第二数据，所述第二数据表示用于执行所述编程模式产生的内部控制信号在所述编程模式的测试操作中是否被正常地产生；以及
存储器控制器，其适于在所述非易失性存储器中存在未使用的储存空间时，基于从所述存储器件中输出的所述第一数据和所述第二数据，通过所述编程模式将新的修复数据储存在所述非易失性存储器中，其中，在所述非易失性存储器中不存在未使用的储存空间、或者在所述内部控制信号未被正常地产生时，所述存储器控制器将所述编程模式去激活。
技术方案19.如技术方案18所述的存储系统，其中，所述存储器控制器通过将多个命令信号和地址传送至所述存储器件，来控制所述存储器件的所述编程模式。
技术方案20.如技术方案18所述的存储系统，其中，所述存储器件通过数据输入/输出焊盘来输出所述第一数据和所述第二数据。

Claims (20)

1.一种半导体器件，包括：
非易失性存储区块，其适于基于第一控制信息来输出储存在所述非易失性存储区块所包括的多个非易失性存储器单元中的数据，以及基于第二控制信息来编程所述非易失性存储器单元中的数据；
控制区块，其适于基于初始化信号来产生所述第一控制信息，其中，在编程模式被激活时，所述控制区块顺序地产生所述第二控制信息和所述第一控制信息；以及
测试控制区块，其适于：在对所述编程模式的测试操作中，将所述非易失性存储区块去激活，并且判断包括在所述第一控制信息和第二控制信息中的多个控制信号之中的至少一个控制信号是否正常地产生。
2.如权利要求1所述的半导体器件，其中，在所述非易失性存储区块被去激活时，即使在所述第一控制信息被输入时，所述非易失性存储区块也不输出储存在所述非易失性存储器单元中的数据，以及即使在所述第二控制数据被输入时，所述非易失性存储区块也不编程所述非易失性存储器单元中的数据。
3.如权利要求1所述的半导体器件，其中，所述测试控制区块储存并输出对所述编程模式的所述测试操作的结果。
4.如权利要求1所述的半导体器件，其中，所述控制区块从所述测试控制区块中接收对所述编程模式的所述测试操作的结果，以及在所述至少一个控制信号未正常地产生时将所述编程模式去激活。
5.如权利要求1所述的半导体器件，其中，所述非易失性存储区块包括：
电压发生单元，其适于基于第一电力信号来产生启动电压，并且基于第二电力信号和第三电力信号来产生具有比所述启动电压更高的电压电平的编程电压；以及
单元阵列单元，其适于在启动操作信号被激活时，通过使用所述启动电压来输出储存在所述非易失性存储器单元中的数据，以及在编程操作信号被激活时，通过使用所述编程电压来编程所述非易失性存储器单元中的数据。
6.如权利要求5所述的半导体器件，其中，所述控制区块包括：
编程模式控制单元，其适于在所述编程模式被激活时，顺序地将编程信号和启动信号激活；以及
控制信号发生单元，其适于基于所述初始化信号或所述启动信号来将所述启动操作信号激活，并且基于所述编程信号来将所述编程操作信号激活。
7.如权利要求6所述的半导体器件，
其中，所述第一控制信息包括所述第一电力信号、所述启动信号和所述启动操作信号之中的至少一个信号，以及
其中，所述第二控制信息包括所述第二电力信号、所述第三电力信号、所述编程信号和所述编程操作信号之中的至少一个信号。
8.如权利要求7所述的半导体器件，其中，所述测试控制区块包括：
测试确定单元，其适于：在对所述编程模式的所述测试操作中，接收所述第一电力信号至所述第三电力信号、所述启动信号、所述启动操作信号、所述编程信号以及所述编程操作信号之中的至少一个信号，判断输入的信号是否被正常地激活，以及输出确定结果；以及
测试结果储存单元，其适于储存输出的确定结果。
9.如权利要求8所述的半导体器件，其中，基于所述测试确定单元的确定结果，在输入至所述测试确定单元的所述至少一个信号未被正常地激活时，所述编程模式控制单元被去激活。
10.如权利要求8所述的半导体器件，其中，在对所述编程模式的所述测试操作中，所述测试确定单元在所述编程模式被激活时锁存输入的信号的逻辑值，并且通过将锁存的值组合来产生所述确定结果。
11.如权利要求1所述的半导体器件，其中，所述非易失性存储器单元包括一次编程单元，所述一次编程单元中的每个能改变储存在其中的数据的逻辑值一次。
12.一种半导体存储器件，包括：
非易失性存储器，其适于储存修复数据，在初始化操作中传送储存的修复数据，其中，在编程模式被激活时，所述非易失性存储器通过使用其中产生的控制信息来储存输入的修复数据，并且传送储存的修复数据；
测试控制区块，其适于：在对所述编程模式的测试操作中，控制所述非易失性存储器，并且判断所述控制信息是否被正常地产生，其中，所述非易失性存储器产生所述控制信息，但不执行储存并传送所述修复数据的操作；
锁存区块，其适于在所述初始化操作被执行、或者所述编程模式被激活时，储存从所述非易失性存储器传送的数据；以及
存储器单元阵列，其中的正常单元通过使用储存在所述锁存区块中的数据用冗余单元来代替。
13.如权利要求12所述的半导体存储器件，其中，所述非易失性存储器输出在所述初始化操作中是否存在未使用的储存空间。
14.如权利要求13所述的半导体存储器件，其中，所述测试控制区块储存并输出判断所述控制信息是否被正常地产生的结果。
15.如权利要求13所述的半导体存储器件，其中，在所述控制信息未被正常地产生时，所述测试控制区块将所述非易失性存储器去激活，使得所述非易失性存储器不将所述编程模式激活。
16.如权利要求13所述的半导体存储器件，其中，在所述初始化操作期间，所述存储器单元阵列包括多个子单元阵列时，所述非易失性存储器包括与相应的子单元阵列相对应的多个储存空间，并且输出在相应的储存空间中是否存在未使用的储存空间。
17.如权利要求13所述的半导体存储器件，其中，关于在所述非易失性存储器中存在未使用储存空间的信息、和所述测试控制区块的确定结果被输出至所述半导体存储器件的外部。
18.一种存储系统，包括：
存储器件，其包括非易失性存储器和存储器单元阵列，所述存储器单元阵列执行冗余操作，用于通过使用储存在所述非易失性存储器中的修复数据来将其中的正常单元用其中的冗余单元代替，其中，所述存储器件输出第一数据，所述第一数据表示在初始化操作期间在所述非易失性存储器中是否存在未使用的储存空间，在编程模式被激活时将输入的修复数据储存在所述非易失性存储器中，以及在对所述编程模式的测试操作中输出第二数据，所述第二数据表示用于执行所述编程模式产生的内部控制信号是否被正常地产生；以及
存储器控制器，其适于在所述非易失性存储器中存在未使用的储存空间时，基于从所述存储器件中输出的所述第一数据和所述第二数据，通过所述编程模式将新的修复数据储存在所述非易失性存储器中，其中，在所述非易失性存储器中不存在未使用的储存空间、或者在所述内部控制信号未被正常地产生时，所述存储器控制器将所述编程模式去激活。
19.如权利要求18所述的存储系统，其中，所述存储器控制器通过将多个命令信号和地址传送至所述存储器件，来控制所述存储器件的所述编程模式。
20.如权利要求18所述的存储系统，其中，所述存储器件通过数据输入/输出焊盘来输出所述第一数据和所述第二数据。
CN201510007524.8A 2014-04-15 2015-01-07 半导体器件、半导体存储器件和存储系统 Active CN105006250B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0044812 2014-04-15
KR1020140044812A KR20150119547A (ko) 2014-04-15 2014-04-15 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템

Publications (2)

Publication Number Publication Date
CN105006250A CN105006250A (zh) 2015-10-28
CN105006250B true CN105006250B (zh) 2019-11-12

Family

ID=54265629

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510007524.8A Active CN105006250B (zh) 2014-04-15 2015-01-07 半导体器件、半导体存储器件和存储系统

Country Status (4)

Country Link
US (1) US9362004B2 (zh)
KR (1) KR20150119547A (zh)
CN (1) CN105006250B (zh)
TW (1) TWI633546B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10127998B2 (en) * 2013-09-26 2018-11-13 Nxp Usa, Inc. Memory having one time programmable (OTP) elements and a method of programming the memory
KR20160138617A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치 및 방법
KR20160148347A (ko) * 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 셀프 리페어 장치 및 방법
US10126968B2 (en) * 2015-09-24 2018-11-13 International Business Machines Corporation Efficient configuration of memory components
KR102568203B1 (ko) * 2016-02-23 2023-08-21 삼성전자주식회사 비휘발성 메모리 장치
KR102471608B1 (ko) * 2016-06-03 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
US10785301B2 (en) * 2017-08-03 2020-09-22 Toshiba Memory Corporation NVM express over fabrics
KR20190048033A (ko) * 2017-10-30 2019-05-09 에스케이하이닉스 주식회사 반도체 장치의 테스트 모드 설정 회로 및 방법
KR20200066882A (ko) * 2018-12-03 2020-06-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
JP4251717B2 (ja) * 1999-06-03 2009-04-08 富士通マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置
KR20020091581A (ko) * 2001-05-31 2002-12-06 삼성전자 주식회사 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치
US6879530B2 (en) * 2002-07-18 2005-04-12 Micron Technology, Inc. Apparatus for dynamically repairing a semiconductor memory
KR20070082815A (ko) 2006-02-18 2007-08-22 삼성전자주식회사 포스트 패키지 리페어 회로를 구비하는 반도체 메모리 장치및 포스트 패키지 리페어 방법
KR101372434B1 (ko) * 2011-11-04 2014-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 분할 프로그램 제어 회로 및 프로그램 방법
KR101970314B1 (ko) * 2012-04-10 2019-04-18 삼성전자주식회사 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
KR20130123933A (ko) 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 전기적 퓨즈 럽쳐 회로
KR20130127686A (ko) * 2012-05-15 2013-11-25 삼성전자주식회사 비휘발성 메모리 장치의 데이터 프로그래밍 수행 방법 및 장치와 이에 이용되는 데이터 프로그래밍 모드 설정 방법 및 장치
US8913451B2 (en) * 2012-11-08 2014-12-16 SK Hynix Inc. Memory device and test method thereof

Also Published As

Publication number Publication date
TWI633546B (zh) 2018-08-21
US20150294736A1 (en) 2015-10-15
CN105006250A (zh) 2015-10-28
KR20150119547A (ko) 2015-10-26
US9362004B2 (en) 2016-06-07
TW201539444A (zh) 2015-10-16

Similar Documents

Publication Publication Date Title
CN105006250B (zh) 半导体器件、半导体存储器件和存储系统
US20130326295A1 (en) Semiconductor memory device including self-contained test unit and test method thereof
KR102514521B1 (ko) 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
US10839932B2 (en) Semiconductor device and operating method thereof
CN103295648A (zh) 修复存储器单元的设备和方法及包括该设备的存储器系统
CN106356101B (zh) 半导体器件和包括其的半导体系统
US9818491B2 (en) Memory device and operating method thereof
CN105321579B (zh) 存储器件及包括存储器件的存储系统
CN105895164A (zh) 半导体记忆装置及半导体集成电路装置
CN107492392B (zh) 半导体存储器件及其操作方法
US9437274B1 (en) Memory device
CN104733042B (zh) 半导体器件
KR102103415B1 (ko) 반도체 장치, 메모리 장치 및 이를 포함하는 시스템
CN104282343B (zh) 半导体系统及其修复方法
US9036429B2 (en) Nonvolatile memory device and operating method thereof
CN110010188A (zh) 存储器件及其操作方法
US9196376B2 (en) Semiconductor devices and semiconductor systems including the same
JP2009032313A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のテスト方法
CN105261394B (zh) 半导体器件及其操作方法
US9263147B2 (en) Method and apparatus for concurrent test of flash memory cores

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant