CN105261394B - 半导体器件及其操作方法 - Google Patents

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Abstract

本发明涉及一种半导体器件，其包括：锁存电路，其适于存储测试结果；非易失性存储电路，其适于存储用于所述半导体器件的操作的信息；解码单元，其适于通过使用一个或更多个控制信号而生成一个或更多个内部编程命令；以及控制单元，其适于当所述内部编程命令被激活时，响应于存储在所述锁存电路中的所述测试结果而在所述非易失性存储电路中对信息进行编程。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求于2014年6月16日提交的申请号为10-2014-0072892的韩国专利申请的优先权，该韩国专利申请以参阅方式全文并入本申请。
技术领域
本发明的各实施例涉及用于记录操作半导体器件的信息的技术。
背景技术
图1是说明典型的存储器件的修复操作的框图。
参照图1，存储器件包括单元阵列110、行电路120和列电路130。单元阵列110包括多个存储单元。行电路120激活基于行地址R_ADD选择的字线。列电路130访问(读取或写入)基于列地址C_ADD选择的位线的数据。
行熔丝电路140将对应于单元阵列110的故障存储单元的行地址存储为修复行地址REPAIR_R_ADD。行比较电路150将存储在行熔丝电路140中的修复行地址REPAIR_R_ADD与从存储器件的外部(外部源)输入的行地址R_ADD进行比较。当修复行地址REPAIR_R_ADD与行地址R_ADD一致时，行比较电路150控制行电路120以激活冗余字线，而不是由行地址R_ADD指定的字线。
列熔丝电路160将对应于单元阵列110的故障存储单元的列地址存储为修复列地址REPAIR_C_ADD。列比较电路170将存储在列熔丝电路160中的修复列地址REPAIR_C_ADD与从存储器件的外部输入的列地址C_ADD进行比较。当修复列地址REPAIR_C_ADD与列地址C_ADD一致时，列比较电路170控制列电路130以选择冗余位线，而不是由列地址C_ADD指定的位线。
常规熔丝电路140和160通常使用激光熔丝。激光熔丝根据熔丝是否被切断而存储逻辑高电平的数据或逻辑低电平的数据。当激光熔丝在晶片阶段中时，激光熔丝可以被编程。但是，一旦晶片被安装在封装上，熔丝不能再被编程。此外，由于其节距限制，激光熔丝占据大量的芯片面积。
为了克服这些缺陷，美国专利US6940751、US6777757、US6667902、US7173851和US7269047公开了将例如电熔丝阵列电路、NAND闪速存储器、NOR闪速存储器、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、磁阻随机存取存储器(MRAM)等的非易失性存储电路安装在存储器件内以及在非易失性存储电路中存储修复信息的技术。
图2是说明在存储器件中使用的存储修复信息的非易失性存储电路的框图。
参照图2，存储器件包括多个存储库BK0至BK3、修复信息寄存器210_0至210_3、配置信息寄存器210_4、配置电路220和非易失性存储电路201。
修复信息寄存器210_0至210_3被分别用于存储库BK0至BK3，并且存储修复信息。配置信息寄存器210_4存储配置信息。
非易失性存储电路201替代行熔丝电路140和列熔丝电路160。非易失性存储电路201存储修复信息，该修复信息包括对应于所有存储库BK0至BK3的修复地址。另外，非易失性存储电路201存储用于操作存储器件的配置信息。非易失性存储电路201可以是电熔丝阵列电路、NAND闪速存储器、NOR闪速存储器、EPROM、EEPROM、FRAM、MRAM等中的一种。
修复信息寄存器210_0至210_3中的每一个分别为它们相对应的存储库BK0至BK3存储修复信息。修复信息寄存器210_0存储存储库BK0的修复信息，并且修复信息寄存器210_2存储存储库BK2的修复信息，以此类推。配置信息寄存器210_4存储在配置电路220中使用的配置信息。配置电路220可以基于存储在配置信息寄存器210_4中的配置信息来设定用于存储器件的操作的内电压电平和延时。修复信息寄存器210_0至210_3以及配置信息寄存器210_4仅当提供电力时可以存储修复信息。从非易失性存储电路201传送存储在修复信息寄存器210_0至210_3和配置信息寄存器210_4中的修复信息和配置信息。当启动信号BOOTUP被激活时，非易失性存储电路201将修复信息和配置信息传送至修复信息寄存器210_0至210_3和配置信息寄存器210_4。
由于非易失性存储电路201在阵列中，所以读取存储在该电路中的数据需要用预定的时间。简言之，由于存储在非易失性存储电路201中的数据不会被立刻读取，因此不可能通过直接使用存储在非易失性存储电路201中的数据执行修复操作。因此，存储在非易失性存储电路201中的修复信息和配置信息被传送至修复信息寄存器210_0至210_3和配置信息寄存器210_4，并且存储在修复信息寄存器210_0至210_3和配置信息寄存器210_4中，并且存储在修复信息寄存器210_0至210_3和配置信息寄存器210_4中的数据用于存储库BK0至BK3的修复操作以及配置电路220的设置操作。存储在非易失性存储电路201中的修复信息和配置信息被传送至修复信息寄存器210_0至210_3和配置信息寄存器210_4的过程被称为启动操作。当启动操作完成时，存储器件可以只执行正常操作，使得修复信息寄存器210_0至210_3和配置信息寄存器210_4被设置并且准备好以运行。
为了将用于操作在非易失性存储电路201中的存储器件的信息(例如修复信息和不同的配置信息)编程，(1)存储器件必须通过由测试装置执行的测试，并且(2)测试结果必须从存储器件传送至测试装置，并且(3)必须分析测试结果并且基于测试结果生成的信息必须编程在非易失性存储电路201中。这些处理需要大量的时间，并且当成千上万的存储器件被测试时，分析成千上万的存储器件的测试结果并且在成千上万的存储器件中编程不同的信息是复杂且费时的。
发明内容
本发明的实施例涉及用于在半导体器件中的非易失性存储电路中基于半导体器件的测试结果进行信息编程的技术。
根据本发明的实施例，一种半导体器件包括：锁存电路，其适于存储测试结果；非易失性存储电路，其适于存储用于所述半导体器件的操作的信息；解码单元，其适于通过使用一个或更多个控制信号生成一个或更多个内部编程命令；以及控制单元，其适于当所述内部编程命令被激活时，响应于存储在所述锁存电路中的所述测试结果对所述非易失性存储电路中信息进行编程。
所述锁存电路可以存储合格(pass)或故障(failure)信息。所述内部编程命令可以包括合格编程命令和故障编程命令。
当所述合格编程命令被启用并且合格信息存储在所述锁存电路中时，所述控制单元可以对所述非易失性存储电路中从所述半导体器件的所述外部输入的信息进行编程，并且当所述合格编程命令被激活并且故障的信息存储在所述锁存电路中时，所述控制单元可以不对所述非易失性存储电路中从所述半导体的外部输入的信息进行编程。当所述故障编程命令被启用并且故障的信息存储在所述锁存电路中时，所述控制单元可以对所述非易失性存储电路中从所述半导体器件的外部输入的信息进行编程，并且当所述故障编程命令被启用并且合格的信息存储在所述锁存电路中时，所述控制单元可以不对所述非易失性存储电路中从所述半导体器件的外部输入的信息进行编程。
根据本发明的另一实施例，一种半导体器件包括：锁存电路，其适于存储对应于合格或故障的测试结果；非易失性存储电路；以及控制单元，其适于当合格/故障编程命令对应于存储在所述锁存电路中的所述测试结果时，在所述非易失性存储电路中对信息进行选择性地编程。
当合格编程命令被激活并且对应于合格的所述测试结果存储在所述锁存电路中时，所述控制单元对所述非易失性存储电路中的所述信息进行编程，并且当故障命令被激活并且故障的信息存储在所述锁存电路中时，所述控制单元对所述非易失性存储电路中的所述信息进行编程。
根据本发明的又一实施例，一种用于操作半导体器件的方法包括：执行测试以产生测试结果；临时存储所述测试结果；接收编程命令和对应于所述编程命令的信息；以及基于临时存储的测试结果对非易失性存储电路中的所述信息进行编程。
在基于临时存储的测试结果对非易失性存储电路中的所述信息进行编程中，当所述编程命令是合格编程命令且临时存储的测试结果是合格信息时，所述信息在所述非易失性存储电路中被编程，并且当所述编程命令是合格编程命令而临时存储的测试结果是故障信息时，在所述非易失性存储电路中不对所述信息进行编程。在基于临时存储的测试结果在非易失性存储电路中对所述信息进行编程中，当所述编程命令是故障编程命令并且所述临时存储的测试结果是故障信息时，在所述非易失性存储电路中对所述信息进行编程，并且当所述编程命令是故障编程命令并且临时存储的测试结果是合格信息时，在所述非易失性存储电路中不对所述信息进行编程。
根据本发明的又一实施例，一种半导体器件包括：锁存电路，其适于存储测试结果；非易失性存储电路，其适于存储用于所述半导体器件的操作的信息；解码单元，其适于通过使用从所述半导体器件的外部输入的一个或更多个控制信号而生成一个或更多个内部编程命令；以及控制单元，其适于根据测试结果而对从半导体器件的外部输入到非易失性存储电路中的信息进行编程。
测试结果可以不通信至半导体器件的外部。测试结果可以是合格或故障信息。测试结果可以是频率或对应于频率的信息。
根据本发明的又一个实施例，一种用于测试半导体器件的方法包括：执行测试以产生测试结果；临时存储所述测试结果；应用编程命令和对应于所述编程命令的信息；基于临时存储的测试结果对非易失性存储电路中的所述信息进行编程；以及从不将测试结果通信至半导体器件之外。
附图说明
图1是说明典型的存储器件的修复操作的框图。
图2是说明在存储器件中使用的存储修复信息的非易失性存储电路的框图。
图3是描述根据本发明的实施例的半导体器件的操作的流程图。
图4是说明测试装置和由测试装置测试的半导体器件的框图。
图5是说明根据本发明的实施例的半导体器件410的框图。
图6说明将非易失性存储电路530中所要使用的地址ARE_ADD和数据ARE_DATA传送至数据接收单元503的过程。
具体实施方式
下文将参照附图更详细地描述各实施例。但是，本发明可以以不同的形式实现，不应被理解为限制于本文所提出的实施例。而是，提供这些实施例来使本文全面和完整，并且向本领域技术人员完全表达本发明的范围。贯穿全文，相同的附图标记表示本发明各个附图和实施例的相同部件。
图3是描述根据本发明的实施例的半导体器件的操作的流程图。图4是说明测试装置和由测试装置测试的半导体器件的框图。
参照图3，在步骤S310中测试可以对半导体器件410_0至410_3执行操作。测试操作可以通过应用用于使测试装置400对半导体器件410_0至410_3执行测试的一系列控制信号TEST_CTRLS来执行。例如，当半导体器件410_0至410_3是存储器件时，测试装置400可以应用用于使半导体器件410_0至410_3执行写入操作或读取操作的控制信号来检查半导体器件410_0至410_3是否正常操作。由测试操作产生的合格或故障的决定可以由设置在半导体器件410_0至410_3内的测试电路(未示出)给出。
在测试操作之后，测试结果可以在步骤320中临时地存储在半导体器件410_0至410_3内的锁存电路(未示出)中。测试结果可以以合格或故障的形式出现。图4示出了测试结果“合格”临时存储在半导体器件410_0和410_3中并且测试结果“故障”临时存储在半导体器件410_1和410_2中的情况。
在步骤S330中，合格编程命令PASS_PGM和对应于合格编程命令PASS_PGM的数据DATA1可以从测试装置400被传送至半导体器件410_0至410_3。合格编程命令PASS_PGM是用于在测试结果为“合格”的半导体器件410_0和410_3的非易失性存储电路中对数据DATA1进行编程的命令。因此，在步骤S340中，数据DATA1可以在测试结果为“合格”的半导体器件410_0和410_3的非易失性存储电路中被编程。在测试结果为“故障”的半导体器件410_1和410_2中，合格编程命令PASS_PGM和数据DATA1可以被忽视。
在步骤S350中，可以将故障编程命令FAIL_PGM和对应于故障编程命令FAIL_PGM的数据DATA2从测试装置400传送至半导体器件410_0至410_3。故障编程命令FAIL_PGM是在测试结果为“故障”的半导体器件410_1和410_2中的非易失性存储电路中对数据DATA2进行编程的命令。因此，在步骤S360中，数据DATA2可以在测试结果为“故障”的半导体器件410_1和410_2的非易失性存储电路中被编程。在测试结果为“合格”的半导体器件410_0和410_3中，故障编程命令FAIL_PGM和数据DATA2可以被忽视。
步骤S330和S340以及步骤S350和S360可以都被执行；或者可以执行步骤S330和S340或可以执行步骤S350和S360。当执行所有步骤S330、S340、S350和S360时，可以在步骤S350和S360之前执行步骤S330和S340，或可以在步骤S330和S340之前执行步骤S350和S360。可以将用于指定在步骤S330和S350中编程数据的位置(在非易失性存储电路内的位置)的地址从测试装置400传送至半导体器件410_0至410_3。
图3的方法允许在半导体器件410_0至410_3的非易失性存储电路中，将反应测试结果的信息进行编程，而不分析每一个半导体器件410_0至410_3的测试结果。此外，根据图3的方法，可以从不将合格/故障结果通信至半导体器件外。例如，在半导体器件410_0至410_3被测试以查看半导体器件410_0至410_3是否以例如1Ghz的高速操作之后，用于设置测试已经合格的半导体器件410_0至410_3以在例如1Ghz的高速操作的信息在半导体器件410_0和410_3的非易失性存储电路中被编程，并且用于设置测试故障且以例如700Mhz的低速操作的半导体器件410_1和410_2的信息在半导体器件410_1和410_2的非易失性存储电路中被编程，而没有历史管理。
图5是说明根据本发明的实施例的半导体器件410的框图。在图5中，假定半导体器件410是存储器件。
参照图5，半导体器件410可以包括命令接收单元501、地址接收单元502、数据接收单元503、数据传送单元504、解码单元510、控制单元520、非易失性存储电路530、寄存器540_0至540_4、存储库BK0至BK3、配置电路550、测试电路560和锁存电路570。这里，命令接收单元501、地址接收单元502、数据接收单元503和数据传送单元504基于存储库BK0至BK3被命名。例如，尽管存储在存储库BK0至BK3的数据可以通过数据接收单元503被输入，但是地址也可以基于非易失性存储电路530被输入。
命令接收单元501可以接收从半导体器件410的外部输入的命令CMD。命令CMD可以包括芯片选择信号CS、激活信号ACT、行地址选通(RAS)信号RAS、列地址选通(CAS)信号CAS和写启用信号WE。
地址接收单元502可以接收从半导体器件410的外部输入的多位地址ADD。用于选择行的行地址和用于选择列的列地址可以通过相同的焊盘(pad)输入，并且存储器件410可以将与行地址选通信号RAS同步输入的地址ADD识别为行地址。半导体器件410可以将与列地址选通信号CAS同步输入的地址ADD识别为列地址。命令接收单元501和地址接收单元502可以接收命令CMD和地址ADD形式的控制信号TEST_CTRLS、合格编程命令PASS_PGM和故障编程命令FAIL_PGM。
数据接收单元503可以接收从半导体器件410外部输入的多位数据DQ，并且数据传送单元504可以将数据传送至半导体器件410的外部。被写入存储库BK0至BK3的数据可以通过数据接收单元503被接收，并且从存储库BK0至BK3读出的数据可以通过数据传送单元504被输出。
解码单元510通过解码通过命令接收单元501接收的命令CMD生成不同的内部命令。当解码单元510生成内部命令时，不仅可以使用通过命令接收单元501接收的命令CMD，而且可以使用通过地址接收单元502接收的一部分地址ADD。内部有源命令IACT、内部预充电命令IPRE、内部读取命令IRD和内部写入命令IWT在由解码单元510生成的内部命令当中。同时，解码单元510可以生成用于控制半导体器件410的测试操作的内部控制信号ITEST_CTRLS，并且还能生成关于非易失性存储电路530的内部编程命令IPGM、IPASS_PGM和IFAIL_PGM。内部编程命令IPGM、IPASS_PGM和IFAIL_PGM可以是用于对非易失性存储电路530中从半导体器件410的外部输入的信息进行编程(写入)的内部命令。
存储库BK0至BK3可以在解码单元510的控制下，执行读取/写入激活命令、预充电命令和数据的操作。在写入操作期间，通过数据接收单元503从半导体器件410的外部输入的数据可以在存储库BK0至BK3中被编程。在读取操作期间，从存储库BK0至BK3读取的数据可以被输出至半导体器件410的外部。存储库和在读取操作和写入操作期间被访问的存储库中的存储单元可以基于地址ADD被选择。存储库BK0可以基于存储在寄存器540_0中的修复信息被修复，并且存储库BK1可以基于存储在寄存器540_1中的修复信息被修复。同样地，存储库BK2和BK3可以分别基于存储在寄存器540_2和540_3中的修复信息被修复。
配置电路550可以基于存储在寄存器540_4中的配置信息来执行设置用于操作半导体器件410的不同设置值的操作，例如内电压电平和延时。
测试电路560可以基于内部控制信号ITEST_CTRLS执行测试操作，所述内部控制信号ITEST_CTRLS由解码单元510通过解码命令CMD和地址ADD而生成。测试操作可以包括不同的操作来验证半导体器件410是否正常操作。例如，能够验证激活操作、读取操作和/或写入操作是否在存储器件中正常执行。测试电路560的测试结果TEST_RESULT可以以合格或故障的形式出现，并且测试结果TEST_RESULT可以存储在锁存电路570中。
非易失性存储电路530可以存储用于修复存储库BK0至BK3的修复信息(即，故障地址)和用于设置操作的配置信息。将存储在非易失性存储电路530中的信息传送至寄存器540_0至540_4以及将信息存储在寄存器540_0至540_4中的过程被称为启动操作。存储在非易失性存储电路530中的信息不是被立刻使用，而是被传送至寄存器540_0至540_4并且存储在寄存器540_0至540_4中，该信息将在寄存器540_0至540_4中被使用。这是因为非易失性存储电路形成为阵列，并且非易失性存储器通常具有相对低的操作速度。因此，读取存储在非易失性存储电路530中的数据将花费相对长的时间。但是，修复信息和配置信息必须立刻被使用。因此，执行将存储在非易失性存储电路530中的信息BOOTUP_DATA传送至寄存器540_0至540_4的启动操作，并且在启动操作之后，存储在寄存器540_0至540_0中的修复信息和配置信息在存储库BK0至BK3和配置电路550中被使用。非易失性存储电路530可以是例如在美国专利US6940751、US6777757、US6667902、US7173851和US7269047中公开的电熔丝阵列电路、NAND闪速存储器、NOR闪速存储器、磁阻随机存取存储器(MRAM)、自旋转移力矩磁阻随机存取存储器(STT-MRAM)、电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PCRAM)等的非易失性存储电路中的任意一种。由于非易失性存储电路530存储用于操作半导体器件410的信息，非易失性存储电路530的容量可以相对小。例如，当数十亿位的数据存储在存储库BK0至BK3中时、数百万至数千万位的数据可以存储在非易失性存储电路530中。
控制单元520可以控制非易失性存储电路530的编程操作和启动操作，在启动操作中存储在非易失性存储电路530中的数据被传送至寄存器540_0至540_4。
当正常编程命令IPGM被激活时，控制单元520可以激活用于对非易失性存储电路530进行编程的编程信号ARE_PGM，并且将地址ARE_ADD和数据ARE_DATA应用于非易失性存储电路530。当编程信号ARE_PGM被激活时，数据ARE_DATA可以在非易失性存储电路530内由地址ARE_ADD指定的位置中被编程。应用于非易失性存储电路530的地址ARE_ADD和数据ARE_DATA可以通过数据接收单元503被接收。由于非易失性存储电路530具有相对小的容量，能够通过数据接收单元503接收地址ARE_ADD和数据ARE_DATA。控制单元520可以将通过数据接收单元503接收的信号划分为地址ARE_ADD和数据ARE_DATA。例如，当24位信号通过数据接收单元503被接收时，控制单元520将8位信号识别为地址ARE_ADD，将12位信号识别为数据ARE_DATA，并且将其余的4位信号识别为针对地址ARE_ADD和数据ARE_DATA的初步信号。尽管图5示出了通过数据接收单元503接收地址ARE_ADD和数据ARE_DATA的情况，但是对本领域技术人员明显的是可以通过除数据接收单元503之外的接收电路(例如，命令接收单元501或地址接收单元502)接收地址ARE_ADD和数据ARE_DATA。
当合格编程命令IPASS_PGM被激活时，控制单元520能够决定是否基于存储在锁存电路570中合格或故障的测试结果对非易失性存储电路530进行编程。当存储在锁存电路570中的测试结果是“合格”时，控制单元520可以激活用于对非易失性存储电路530编程的编程信号ARE_PGM并且将地址ARE_ADD和数据ARE_DATA应用于非易失性存储电路530。简言之，当存储在锁存电路570中的测试结果为“合格”且合格编程命令IPASS_PGM被激活时，控制单元520可以操作为与正常编程命令IPGM被激活时相同。但是，当存储在锁存电路570中的测试结果为“故障”并且合格编程命令IPASS_PGM被激活时，控制单元520可以忽略合格编程命令IPASS_PGM。
当故障编程命令IFAIL_PGM被激活时，控制单元520能够基于存储在锁存电路570中的合格或故障的测试结果来确定是否对非易失性存储电路530进行编程。当存储在锁存电路570中的测试结果是“故障”时，控制单元520可以激活用于对非易失性存储电路530编程的编程信号ARE_PGM并且将地址ARE_ADD和数据ARE_DATA应用于非易失性存储电路530。简言之，当存储在锁存电路570中的测试结果是“故障”并且故障编程命令IFAIL_PGM被激活时，控制单元520可以操作为与当正常编程命令IPGM被激活时相同。但是，当存储在锁存电路570中的测试结果是“合格”并且故障编程命令IFAIL_PGM被激活时，控制单元520可以忽视故障编程命令IFAIL_PGM。
换句话说，当在内部编程命令IPGM、IPASS_PGM和IFAIL_PGM中的正常编程命令IPGM被激活时，无论测试结果为合格或故障，均执行非易失性存储电路530的编程操作。当合格编程命令IPASS_PGM被激活时，仅当测试结果是“合格”时，可以执行非易失性存储电路530的编程操作。当故障编程命令IFAIL_PGM被激活时，仅当测试结果是“故障”时，可以执行非易失性存储电路530的编程操作。
在启动信号BOOTUP被激活的启动操作期间，控制单元520可以控制非易失性存储电路530以将存储在非易失性存储电路530内的信息传送至寄存器540_0至540_4。控制单元520可以定期地激活读取信号ARE_RD以用于使非易失性存储电路530执行读取操作，并且每当读取信号ARE_RD被激活时，控制单元520以可以读取所有非易失性存储电路530内的数据的方式改变地址ARE_ADD。启动操作通常在半导体器件410的初始化部分中执行。在启动操作期间应用至非易失性存储电路530的地址ARE_ADD可以不是通过数据接收单元503接收的外部地址，而是在控制单元520中通过计数方法生成的内部地址。
尽管上述的实施例公开了存储器件，本发明可以被应用于存储器件以外的各种半导体器件。当半导体器件410不是存储器件时，可以提供用于执行半导体器件而不是存储库BK0至BK3的固有功能的电路，并且用于对非易失性存储电路530编程的命令IPGM、IPASS_PGM和IFAIL_PGM、数据ARE_DATA和地址ARE_ADD可以通过与图5所示的焊盘不同的焊盘输入。
图6说明了将非易失性存储电路530中所使用的地址ARE_ADD和数据ARE_DATA传送至数据接收单元503的过程。
参照图6，当正常编程命令IPGM基于命令被应用时，数据接收单元503可以为非易失性存储电路530接收通过4个数据焊盘DQ0至DQ3输入的24位信号。这里，表示为“A”的信号可以是构成地址ARE_ADD的8位信号，表示为“D”的信号可以是构成数据ARE_DATA的12位信号。表示为“R”的信号是保留信号以应对当地址ARE_ADD和/或数据ARE_DATA的位数增加的情况。
尽管图6示出了在应用正常编程命令IPGM之后，接收地址ARE_ADD和数据ARE_DATA的过程，对本领域技术人员明显地是在应用合格编程命令IPASS_PGM和故障编程命令IFAIL_PGM之后，可以以相同的方式执行接收地址ARE_ADD和数据ARE_DATA的过程。
根据本发明的实施例，基于半导体器件的测试结果生成的信息易于在半导体器件的非易失性存储电路中被编程。
尽管已经参照特定的实施例，描述了本发明，但是对于本领域技术人员明显的是，在不偏离权利要求书限定的本发明精神和范围的情况下，可以进行各种修改和变型。

Claims (11)

1.一种半导体器件，其包括：
锁存电路，其适于存储测试结果；
非易失性存储电路，其适于存储用于所述半导体器件的操作的信息；
解码单元，其适于通过使用一个或更多个控制信号而生成一个或更多个内部编程命令，所述内部编程命令包括合格编程命令和故障编程命令；以及
控制单元，其适于当所述合格编程命令被激活并且合格信息存储在所述锁存电路中时，在所述非易失性存储电路中对从所述半导体器件的外部输入的信息进行编程；并且当所述故障编程命令被激活并且故障信息存储在所述锁存电路中时，在所述非易失性存储电路中对从所述半导体器件的外部输入的所述信息进行编程。
2.根据权利要求1所述的半导体器件，其中所述控制信号和所述信息从所述半导体器件的外部输入。
3.根据权利要求2所述的半导体器件，其中所述锁存电路存储合格或故障的信息。
4.根据权利要求1所述的半导体器件，其中
当所述合格编程命令被激活并且故障的信息存储在所述锁存电路中时，所述控制单元不对所述非易失性存储电路中从所述半导体的外部输入的信息进行编程。
5.根据权利要求1所述的半导体器件，其中
当所述故障编程命令被激活并且合格的信息存储在所述锁存电路中时，所述控制单元不对所述非易失性存储电路中从所述半导体器件的外部输入的信息进行编程。
6.根据权利要求2所述的半导体器件，其中所述半导体器件包括存储器件，并且
配置信息和修复信息中的至少一个存储在所述非易失性存储电路中。
7.一种半导体器件，其包括：
锁存电路，其适于存储对应于合格或故障的测试结果；
非易失性存储电路；以及
控制单元，其适于当所述合格编程命令被激活并且所述测试结果对应于所述合格时，在所述非易失性存储电路中对信息进行编程；并且当所述故障编程命令被激活并且所述测试结果对应于所述故障时，在所述非易失性存储电路中对所述信息进行编程。
8.根据权利要求7所述的半导体器件，其中所述信息从所述半导体器件的外部输入。
9.一种用于操作半导体器件的方法，包括：
执行测试以产生测试结果；
临时存储所述测试结果；
接收编程命令和对应于所述编程命令的信息；以及
基于所述临时存储的测试结果对非易失性存储电路中的所述信息进行编程，
当所述编程命令是合格编程命令并且所述临时存储的测试结果是合格信息时，在所述非易失性存储电路中对所述信息进行编程；并且
当所述编程命令是故障编程命令并且所述临时存储的测试结果是故障信息时，在所述非易失性存储电路中对所述信息进行编程。
10.根据权利要求9所述的方法，其中在基于所述临时存储的测试结果对所述非易失性存储电路中所述信息进行编程中，
当所述编程命令是合格编程命令并且所述临时存储的测试结果是故障信息时，在所述非易失性存储电路中不对所述信息进行编程。
11.根据权利要求9所述的方法，其中在基于所述临时存储的测试结果对所述非易失性存储电路中的所述信息进行编程中，
当所述编程命令是故障编程命令并且所述临时存储的测试结果是合格信息时，在所述非易失性存储电路中不对所述信息进行编程。
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