JP5521114B2 - 検査装置、検査システム及び検査方法 - Google Patents

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Description

本明細書の開示技術は、複数の被検査体を検査する検査装置、検査システム及び検査方法に関する。
例えば半導体ウェハ（以下、「ウェハ」という）上に形成されたデバイスの電気的特性の検査は、例えばプローブ装置に装着されたプローブカードやテスタなどを用いて行われている。プローブカードは、通常、複数のプローブと、当該プローブを支持するコンタクタと、各プローブに検査信号を送信する回路基板などを備えている。また、テスタは、プローブカードに検査信号を送信するためのドライバや、プローブカードからの出力信号と期待値とを比較するためのコンパレータなどを備えている。
かかる場合、デバイスの電気的特性の検査は、複数のプローブをウェハ上に形成されたデバイスの電極に接触させ、テスタのドライバから回路基板、コンタクタ、プローブを通じて、ウェハ上のデバイスに検査信号を送信する。さらに、デバイスからプローブ、コンタクタ、回路基板を通じて、テスタのコンパレータに出力信号が送信される。そして、コンパレータにおいて出力信号と期待値とを比較し、デバイスの電気的特性の検査が行われている。
しかしながら、テスタにドライバとコンパレータが設けられている場合、テスタとプローブカードを接続する配線長が増大する。そうすると、配線の抵抗が大きくなったり、あるいは配線遅延が大きくなるおそれがある。またかかる場合、テスタとプローブカードとの間で信号を適切に送信できないため、デバイスの検査精度が悪化したり、検査速度が低下する。
そこで、従来テスタに設けられていたコンパレータを検査対象であるデバイスの近傍に配置することが提案されている（特許文献１）。
日本国特開平１−２３５３４５号公報
ところで、近年、半導体装置の高性能化が要求され、デバイスの高集積化が進んでいる。これに伴い、デバイスの数が増大すると共に、プローブの数や、ドライバとコンパレータの数も増大している。
かかる場合、特許文献１に記載されたようにコンパレータをデバイスの近傍に配置したとしても、テスタと各プローブとを接続する配線長にばらつきが生じる。このため、デバイスの検査精度が低下する。
また、ドライバの数が増大するので、各ドライバからの検査信号を個別に制御する際、複雑な制御が必要となる。
本明細書の開示技術は、かかる点に鑑みてなされたものであり、複数の被検査体を簡易且つ適切に検査することを目的とする。
前記の目的を達成するため、本明細書の開示技術は、複数の被検査体を検査する検査装置であって、被検査体に対応して設けられた検査セルを複数有し、前記検査セルは、テストパターンを一時的に保持するテストパターンメモリと、前記テストパターンに従って、被検査体に検査信号を送信するドライバと、被検査体からの出力信号と前記テストパターンに対応する期待値とを比較してテスト結果を導出するコンパレータと、前記テスト結果を一時的に保持するテスト結果メモリと、を備え、前記各検査セル間には、被検査体の検査順に上流側の前記検査セルのテストパターンメモリから下流側の前記検査セルのテストパターンメモリに前記テストパターンを送信するためのテストパターン用配線が設けられている。
本明細書の開示技術によれば、検査セルはテストパターンメモリ、ドライバ、コンパレータ及びテスト結果メモリを備えているので、検査セルを被検査体の近傍に配置して、当該被検査体を検査することができる。したがって、検査セルのドライバ及びコンパレータと、被検査体との間で信号を送信する距離が短くなる。このため、被検査体の検査精度を向上させることができると共に、検査速度も向上させることができる。
また、各検査セル間にはテストパターン用配線が設けられているので、一の検査セルのテストパターンメモリに保持されたテストパターンを、当該一の検査セルの下流側にある検査セルのテストパターンメモリに順次送信することができる。すなわち、検査装置の外部（例えばテスタ）から最上流側の検査セルのテストパターンメモリにテストパターンが送信されれば、複数の被検査体を順次検査することができる。したがって、従来のようにテスタから各被検査体に個別に信号を送信する必要がなく、当該信号を送信するための配線長にばらつきが生じない。このため、被検査体の検査精度を向上させることができる。
また、このようにテストパターンを検査セルのテストパターンメモリに順次送信することができるので、テストパターンメモリではテストパターンが順次書き換えられていく。このため、複数のテストパターンで被検査体の検査を行う場合でも、テストパターンメモリは当該検査セルで行われているテストパターンのみを保持していればよい。したがって、複数のテストパターンに従った被検査体の検査を簡易な構成で行うことができる。またこの場合、検査セルを簡易な構成にできるので、当該検査セルをさらに被検査体の近傍に配置することができ、特に被検査体の数が多い場合に有用である。
さらに、検査装置の外部からのテストパターンの制御は、最上流側の検査セルへのテストパターンの制御のみを行えばよいので、従来よりも簡易な制御で被検査体の検査を行うことができる。また、このような簡易な制御のため、被検査体の検査速度をさらに向上させることもできる。以上のように本明細書の開示技術によれば、複数の被検査体を簡易且つ適切に検査することができる。
別な観点による本明細書の開示技術は、複数の被検査体を検査する検査装置を備えた検査システムであって、前記検査装置は、被検査体に対応して設けられた検査セルを複数有し、前記検査セルは、テストパターンを一時的に保持するテストパターンメモリと、前記テストパターンに従って、被検査体に検査信号を送信するドライバと、被検査体からの出力信号と前記テストパターンに対応する期待値とを比較してテスト結果を導出するコンパレータと、前記テスト結果を一時的に保持するテスト結果メモリと、を備え、前記各検査セル間には、被検査体の検査順に上流側の前記検査セルのテストパターンメモリから下流側の前記検査セルのテストパターンメモリに前記テストパターンを送信するためのテストパターン用配線が設けられ、前記検査システムは、前記テストパターンメモリに前記テストパターンを送信し、且つ前記テスト結果メモリから前記テスト結果を受信するテスタと、前記検査装置における被検査体の検査を制御する制御部と、を有する。
また別な観点による本明細書の開示技術は、複数の被検査体を検査する検査方法であって、テストパターンを一時的に保持するテストパターンメモリと、前記テストパターンに従って、被検査体に検査信号を送信するドライバと、被検査体からの出力信号と前記テストパターンに対応する期待値とを比較してテスト結果を導出するコンパレータと、前記テスト結果を一時的に保持するテスト結果メモリと、を備えた検査セルが被検査体に対応して設けられ、一の前記検査セルのテストパターンメモリに保持されたテストパターンを、当該一の検査セルの下流側にある前記検査セルのテストパターンメモリに順次送信し、各検査セルにおいて前記送信されたテストパターンに従って被検査体を検査して、複数の被検査体を順次検査する。
本明細書の開示技術によれば、複数の被検査体を簡易且つ適切に検査することができる。
本実施の形態にかかる検査システムの構成の概略を示す説明図である。 検査システムの構成の概略を示す説明図である。 検査システムで複数のデバイスを検査するタイミングを示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。 他の実施の形態にかかる検査システムで複数のデバイスを検査するタイミングを示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。 他の実施の形態にかかる検査システムで複数のデバイスを検査するタイミングを示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。 他の実施の形態にかかる検査装置の構成の概略を示す説明図である。 他の実施の形態にかかる検査装置の構成の概略を示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。 他の実施の形態にかかる検査システムの構成の概略を示す説明図である。
以下、本明細書の開示技術の実施の形態について説明する。図１は、本実施の形態にかかる検査システム１の構成を示す説明図である。検査システム１は、ウェハＷ上に複数形成された被検査体としてのデバイスＤを検査する。なお、本実施の形態においては、デバイスＤの検査として、デバイスＤの動的特性の検査、例えばデバイスＤの動作や動作速度を検査するファンクションテストを行う場合について説明する。
検査システム１は、例えば図１に示すように検査装置１０とテスタ１１とを有している。テスタ１１は、検査装置１０にテストパターンを送信し、且つ検査装置１０からテスト結果を受信する。また、検査システム１は、例えば複数のデバイスＤの検査を制御すべく、検査装置１０とテスタ１１とを制御する制御部１２を有している。なお、検査システム１には、図示はしないが、ウェハＷを吸着保持するチャックや、当該チャックを鉛直方向及び水平方向に移動させる移動機構なども備えている。
検査装置１０は、複数の検査セルＣを有している。複数の検査セルＣは、例えば支持基板Ｓに支持されている。支持基板Ｓは、例えばウェハＷと同じ材料から成り、またウェハＷと同じ平面形状を有している。各検査セルＣには、デバイスＤの電極と接触するプローブ２０が設けられている。すなわち、検査セルＣとプローブ２０は、１対１の対応で設けられている。なお、支持基板Ｓの材料と形状は、本実施の形態に限定されず、複数の検査セルＣを支持できる基板であれば種々の材料と形状を取り得る。
複数の検査セルＣは、ウェハＷ上の複数のデバイスＤにそれぞれ対応して設けられている。本実施の形態では、説明の便宜上、検査装置１０はｎ個（ｎは２以上の整数）の検査セルＣを有し、各検査セルＣを第１の検査セルＣ１から第ｎの検査セルＣｎと呼ぶ場合がある。同様に、ウェハＷ上に形成される各デバイスＤを第１のデバイスＤ１から第ｎのデバイスＤｎと呼ぶ場合がある。そして、第１の検査セルＣ１から第ｎの検査セルＣｎと第１のデバイスＤ１から第ｎのデバイスＤｎは、それぞれ１対１の対応で設けられている。また、本実施の形態では、第１のデバイスＤ１から第ｎのデバイスＤｎは、第１の検査セルＣ１から第ｎの検査セルＣｎによってそれぞれこの順で検査される。なお、ウェハＷ上における複数のデバイスＤと検査装置１０における複数の検査セルＣは任意に配置できる。
検査セルＣは、図２に示すようにテストパターンメモリ３０と、ドライバ３１と、コンパレータ３２と、テスト結果メモリ３３とを有している。テストパターンメモリ３０は、テスタ１１から送信されたテストパターンを一時的に保持する。なお、後述するようにテスタ１１からのテストパターンを受信するテストパターンメモリ３０は、第１の検査セルＣ１におけるテストパターンメモリ３０のみである。テストパターンメモリ３０に保持されたテストパターン（当該テストパターンに対応する期待値を含む）は、ドライバ３１とコンパレータ３２に送信される。ドライバ３１は、テストパターンメモリ３０からのテストパターンに従って、プローブ２０を介してデバイスＤに検査信号を送信する。コンパレータ３２は、デバイスＤからの出力信号とテストパターンメモリ３０からのテストパターンに対応する期待値とを比較して、テスト結果、すなわち「Ｐａｓｓ」か「Ｆａｉｌ」を導出する。コンパレータ３２において導出されたテスト結果は、テスト結果メモリ３３に送信される。テスト結果メモリ３３は、コンパレータ３２からのテスト結果を一時的に保持する。
なお、ドライバ３１からの検査信号はハイインピーダンスで出力される。このため、本実施の形態では、ドライバ３１とコンパレータ３２を切り替えるスイッチを設けていない。しかしながら、勿論、ドライバ３１及びコンパレータ３２と、プローブ２０との間に、上記スイッチを設けてもよい。
テスタ１１と第１の検査セルＣ１のテストパターンメモリ３０との間には、テストパターン（当該テストパターンに対応する期待値を含む）を送信するための配線４０が設けられている。また、隣り合う検査セルＣ、Ｃ間には、テストパターンを送信するためのテストパターン用配線４１が設けられている。テストパターン用配線４１は、隣り合う検査セルＣ、Ｃにおけるテストパターンメモリ３０、３０を接続している。ここで、隣り合う検査セルＣ、Ｃ間とは、例えば第１の検査セルＣ１と第２の検査セルＣ２との間や、第２の検査セルＣ２と第３の検査セルＣ２との間など、デバイスＤの検査順に上流側の検査セルＣと下流側の検査セルＣとの間をいう。したがって、隣り合う検査セルＣ、Ｃとは、平面視における物理的な配置が隣り合う検査セルＣ、Ｃに限定されない。そして、テスタ１１から最上流側の第１の検査セルＣ１のテストパターンメモリ３０にテストパターンが送信され、さらに第１の検査セルＣ１のテストパターンメモリ３０から最下流側の第ｎの検査セルＣｎのテストパターンメモリ３０にテストパターンが順次送信されるようになっている。
テスタ１１と各検査セルＣのテスト結果メモリ３３との間には、それぞれテスト結果を送信するための配線４２が設けられている。そして、各検査セルＣのテスト結果メモリ３３に保持されたテスト結果は、配線４２を介して個別にテスタ１１に送信される。
各検査セルＣのテストパターンメモリ３０には、クロック信号を送信するクロック用配線５０が接続されている。クロック信号配線５０は、図示しないクロック信号発生部に接続されている。そして、テストパターンメモリ３０では、クロック用配線５０から送信されたクロック信号と同期して、当該テストパターンメモリ３０に保持されたテストパターンが書き換えられるようになっている。
図１に示した制御部１２は、例えばコンピュータであり、プログラム格納部（図示せず）を有している。プログラム格納部には、検査装置１０とテスタ１１における各信号の送受信等を制御して、複数のデバイスＤの検査を制御するプログラムが格納されている。なお、前記プログラムは、例えばコンピュータ読み取り可能なハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、コンパクトディスク（ＣＤ）、マグネットオプティカルデスク（ＭＯ）、メモリーカードなどのコンピュータに読み取り可能な記憶媒体に記録されていたものであって、その記憶媒体から制御部１２にインストールされたものであってもよい。
本実施の形態にかかる検査システム１は以上のように構成されている。次に、その検査システム１で行われる複数のデバイスＤを検査する方法について説明する。図３は、検査システム１で複数のデバイスＤを検査するタイミングを示す説明図である。図３において、クロックの凹凸は、クロック信号のパルスを示している。「ＴＰ」はＴｅｓｔ Ｐａｔｔｅｒｎ（テストパターン）の略である。「ＴＲ」はＴｅｓｔ Ｒｅｓｕｌｔ（テスト結果）の略である。また、「ＴＰ１」や「ＴＲ１」における「１」は１回目の検査を示し、「ＴＰ２」や「ＴＲ２」における「２」は２回目の検査を示している。なお、図３においては、図示の都合上、第１の検査セルＣ１から第３の検査セルＣ３によって第１のデバイスＤ１から第３のデバイスＤ３を順次検査する場合について説明しているが、実際には第１の検査セルＣ１から第ｎの検査セルＣｎによって第１のデバイスＤ１から第ｎのデバイスＤｎが順次検査される。
先ず、検査システム１において、ウェハＷを水平方向に移動させ、当該ウェハＷを検査装置１０に対向して配置する。すなわち、ウェハＷ上の各デバイスＤと検査装置１０の各検査セルＣを対向して配置する。その後、ウェハＷを鉛直方向に移動させ、ウェハＷ上の各デバイスＤの電極に検査装置１０の各プローブ２０を接触させる。
次に、テスタ１１から第１の検査セルＣ１のテストパターンメモリ３０にテストパターンが送信され、当該テストパターンはテストパターンメモリ３０に一時的に保持される。そして、第１の検査セルＣ１では、テストパターンメモリ３０に送信されるクロック信号と同期して、第１のデバイスＤ１の検査が行われる。
第１の検査セルＣ１では、テストパターンメモリ３０に保持されたテストパターン（当該テストパターンに対応する期待値を含む）が、クロック信号と同期してドライバ３１とコンパレータ３２に送信される。そして、テストパターンメモリ３０では、クロック信号と同期してテストパターンが書き換えられる。ドライバ３１では、テストパターンメモリ３０からのテストパターンに従って、プローブ２０を介して第１のデバイスＤ１に検査信号が送信される。この検査信号に基づいて、第１のデバイスＤ１からコンパレータ３２に出力信号が送信される。コンパレータ３２では、第１のデバイスＤ１からの出力信号とテストパターンメモリ３０からのテストパターンに対応する期待値とを比較して、テスト結果が導出される。コンパレータ３２において導出されたテスト結果は、テスト結果メモリ３３に送信される。テスト結果メモリ３３は、コンパレータ３２からのテスト結果を一時的に保持する。テスト結果メモリ３３に保持されたテスト結果は、テスタ１１に送信される。こうして、第１の検査セルＣ１によって第１のデバイスＤ１が検査される。
第１のデバイスＤ１の検査と並行して、すなわちクロック信号と同期して、第１の検査セルＣ１のテストパターンメモリ３０から第２の検査セルＣ２のテストパターンメモリ３０にテストパターンが送信される。このテストパターンは、第２の検査セルＣ２のテストパターンメモリ３０に一時的に保持される。そして、第２の検査セルＣ２では、テストパターンメモリ３０のテストパターンに従って、第２のデバイスＤ２の検査が行われる。なお、この第２のデバイスＤ２の検査は、上述した第１のデバイスＤ１の検査と同様であるので説明を省略する。
このようにテストパターンは、第１の検査セルＣ１のテストパターンメモリ３０から第ｎの検査セルＣｎのテストパターンメモリ３０に順次送信される。そして、各検査セルＣでは、当該検査セルＣのテストパターンメモリ３０に保持されたテストパターンに従ってデバイスＤの検査が行われる。こうして、検査システム１によって、第１のデバイスＤ１から第ｎのデバイスＤｎが順次検査される。
なお、各検査セルＣでは、例えば複数のテストパターンに従って、各デバイスＤを複数回検査する。図３の例においては、各検査セルＣによってデバイスＤの検査を２回行う場合について示しているが、デバイスＤの検査回数は任意に設定することができる。
以上の実施の形態によれば、検査セルＣはテストパターンメモリ３０、ドライバ３１、コンパレータ３２及びテスト結果メモリ３３を備えているので、検査セルＣをデバイスＤの近傍に配置して、当該デバイスＤを検査することができる。したがって、検査セルＣのドライバ３１及びコンパレータ３２と、デバイスＤとの間で信号を送信する距離が短くなる。このように送信距離が短くなれば、信号波形（立上がり及び立下がり）のなまりが抑制され、再現性よく信号が伝達されることになるので、送信周波数を上げることが可能になる。検査セルＣのドライバ３１及びコンパレータ３２と、デバイスＤとの間で行われる信号の送信周波数は、デバイスＤの応答速度に依存するものではあるが、本実施の形態を用いれば、周波数の高い検査システムを容易に設計することできるのである。
また、各検査セルＣ、Ｃ間にはテストパターン用配線４１が設けられているので、テストパターンは、第１の検査セルＣ１のテストパターンメモリ３０から第ｎの検査セルＣｎのテストパターンメモリ３０に順次送信される。すなわち、テスタ１１から最上流側の第１の検査セルＣ１のテストパターンメモリ３０にテストパターンが送信されれば、第１のデバイスＤ１から第ｎのデバイスＤｎを順次検査することができる。したがって、従来のようにテスタから各デバイスに個別に信号を送信する必要がなく、当該信号を送信するための配線長にばらつきが生じない。このため、デバイスＤの検査精度を向上させることができる。
また、このようにテストパターンを検査セルＣのテストパターンメモリ３０に順次送信することができるので、テストパターンメモリ３０ではテストパターンが順次書き換えられていく。このため、複数のテストパターンでデバイスＤの検査を行う場合でも、テストパターンメモリ３０は当該検査セルＣで行われているテストパターンのみを保持していればよい。したがって、複数のテストパターンに従ったデバイスＤの検査を簡易な構成で行うことができる。またこの場合、検査セルＣを簡易な構成にできるので、当該検査セルＣをさらにデバイスＤの近傍に配置することができ、特にウェハＷ上のデバイスＤの数が多い場合に有用である。
さらに、テスタ１１からのテストパターンの制御は、最上流側の第１の検査セルＣ１へのテストパターンの制御のみを行えばよいので、従来よりも簡易な制御でデバイスＤの検査を行うことができる。また、このような簡易な制御のため、デバイスＤの検査速度をさらに向上させることもできる。
また、各検査セルＣのテストパターンメモリ３０では、クロック信号と同期してテストパターンが書き換えられるので、適切なタイミングでデバイスＤを検査することができる。
なお、以上の実施の形態では、例えば各検査セルＣにおいて、テストパターンメモリ３０におけるテストパターンの書き換えと、テスト結果メモリ３３からテスタ１１へのテスト結果の送信は、クロック用配線５０から送信されたクロック信号と同期して行われていたが、これらテストパターンの書き換えとテスト結果の送信を異なるタイミングで行ってもよい。例えばクロック信号の周期と検査セルＣにおけるテスト速度が異なる場合、テストパターンメモリ３０ではクロック信号と同期してテストパターンが書き換えられ、テスト結果メモリ３３ではテスト速度に同期してテスト結果がテスタ１１に送信されるようにしてもよい。具体的には、例えばクロック信号の立ち上がりで、テストパターンメモリ３０におけるテストパターンの書き換えを行い、例えばテスト速度に合わせたタイミングでクロック信号を立ち下げ、テスト結果メモリ３３からテスタ１１にテスト結果を送信してもよい。かかる場合、検査セルＣでは、クロック信号の周期とテスト速度の違いを吸収できるキャッシュを備えることができる。
以上の実施の形態では、テスタ１１と各検査セルＣのテスト結果メモリ３３とは個別の配線４２で接続されていたが、図４に示すようにテスタ１１と各テスト結果メモリ３３は一本の配線６０で接続されていてもよい。そして、第１の検査セルＣ１から第ｎの検査セルＣｎまで、テスト結果メモリ３３からテスタ１１に順次テスト結果が送信される。かかる場合、テスタ１１と検査装置１０との間において、テスト結果を出力する配線を複数設ける必要がないので、検査システム１の構成を簡略化することができる。なお、テスタ１１とテストパターン３０を接続する配線４０と、上記テスタ１１と各テスト結果メモリ３３とを接続する配線６０とを纏めてさらに一本の配線としてもよい。
以上の実施の形態の検査システム１では、デバイスＤの動的特性の検査、例えばファンクションテストを行っていたが、当該検査システム１においてデバイスＤの静的検査、例えばデバイスＤの作動時の電圧や電流を検査するＤＣテストを行うようにしてもよい。デバイスＤのＤＣテストを行うため、図５に示すように各検査セルＣは、スイッチ７０を有している。スイッチ７０とテスタ１１との間には、テスタ１１からＤＣテストを行うための検査信号をデバイスＤに送信し、且つデバイスＤからの出力信号（テスト結果）をテスタ１１に送信するＤＣテスト用配線７１が設けられている。そして、スイッチ７０は、デバイスＤのファンクションテストを行うためのドライバ３１からの検査信号及びコンパレータ３２への出力信号と、デバイスＤのＤＣテストを行うための信号とを切り替えることができる。
かかる場合、検査システム１では、例えば図６に示すタイミングでデバイスＤの検査が行われる。すなわち、各検査セルＣにおいて、先ずデバイスＤのファンクションテストを行う。このファンクションテストについては、上記実施の形態と同様であるので説明を省略する。その後、スイッチ７０をＤＣテスト用配線７１側に切り替えて、テスタ１１からデバイスＤにＤＣテスト用の検査信号が送信される。この検査信号に基づいて、デバイスＤからテスタ１１に出力信号（テスト結果）が送信される。こうして、デバイスＤのＤＣテストが行われる。
また、上記実施の形態と同様に、第１の検査セルＣ１のテストパターンメモリ３０から第ｎの検査セルＣｎのテストパターンメモリ３０にテストパターンが順次送信される。そして、第１のデバイスＤ１から第ｎのデバイスＤｎに対して、ファンクションテストとＤＣテストが順次行われる。
本実施の形態によれば、テストパターンを第１の検査セルＣ１から第ｎの検査セルＣｎに順次送信することで、アットスピードテストが要求されるファンクションテストを適切に行うことができると共に、スイッチ７０を切り替えることによってＤＣテストも行うことができる。このように一の検査システム１でファンクションテストとＤＣテストを両方行うことができるので、デバイスＤの検査を効率よく行うことができる。
以上の実施の形態の検査システム１において、図７に示すように隣り合う検査セルＣ、Ｃ間には、テスト結果を送信するためのテスト結果用配線８０が設けられていてもよい。テスト結果用配線８０は、隣り合う検査セルＣ、Ｃにおけるテスト結果メモリ３３、３３を接続している。ここで、隣り合う検査セルＣ、Ｃ間とは、上述したようにデバイスＤの検査順に上流側の検査セルＣと下流側の検査セルＣとの間をいう。また、テスタ１１と第ｎの検査セルＣｎのテスト結果メモリ３３との間には、テスト結果を送信するための配線８１が設けられている。
かかる場合、検査システム１では、例えば図８に示すタイミングでデバイスＤの検査が行われる。すなわち、各検査セルＣにおいて、デバイスＤのファンクションテストとＤＣテストが行われる。これらデバイスＤのファンクションテストとＤＣテスト自体については、上記実施の形態と同様であるので説明を省略する。ここでは、各検査セルＣにおけるファンクションテスト後、当該検査セルＣのテスト結果メモリ３３に保存されたテスト結果をテスタ１１に送信する方法について説明する。
第１の検査セルＣ１のテスト結果メモリ３３に保持された第１のデバイスＤ１についてのテスト結果は、第２の検査セルＣ２のテスト結果メモリ３３に送信される。このとき、第２の検査セルＣ２では第２のデバイスＤ２の検査が終了し、テスト結果メモリ３３に第２のデバイスＤ２についてのテスト結果が保持されている。そして、第２の検査セルＣ２のテスト結果メモリ３３において、第１のデバイスＤ１のテスト結果と第２のデバイスＤ２のテスト結果が共に「Ｐａｓｓ」であれば、テスト結果は「Ｐａｓｓ」となる。一方、少なくとも第１のデバイスＤ１のテスト結果又は第２のデバイスＤ２のテスト結果が「Ｆａｉｌ」であれば、テスト結果は「Ｆａｉｌ」となる。そして、第１の検査セルＣ１のテスト結果メモリ３３からの第ｎの検査セルＣｎのテスト結果メモリ３３にテスト結果が順次送信される。
そうすると、本実施の形態の検査システム１では、複数のデバイスＤ全体で一つのテスト結果が導出される。すなわち、複数のデバイスＤのテスト結果が全て「Ｐａｓｓ」であれば、第ｎの検査セルＣｎのテスト結果メモリ３３にはテスト結果として「Ｐａｓｓ」が保持される。一方、複数のデバイスＤのテスト結果のうち、いずれか一つでも「Ｆａｉｌ」であれば、テスト結果として「Ｆａｉｌ」が保持される。そして、第ｎの検査セルＣｎのテスト結果メモリ３３に保持されたテスト結果は、配線８１を介してテスタ１１に送信される。
本実施の形態によれば、検査装置１０からのテスト結果は一本の配線８１を介して送信される。したがって、従来のように各デバイスからテスタに個別に信号を送信する必要がなく、当該信号を送信するための配線長にばらつきが生じない。このため、デバイスＤの検査精度をさらに向上させることができる。
また、テスタ１１へのテスト結果の制御は、最下流側の第ｎの検査セルＣｎからのテスト結果の制御のみを行えばよいので、従来よりも簡易な制御でデバイスＤの検査を行うことができる。また、このような簡易な制御のため、デバイスＤの検査速度をさらに向上させることもできる。
なお、以上の実施の形態においても、各検査セルＣのテストパターン３０におけるテストパターンの書き換えと、上流側から下流側の検査セルＣへのテスト結果の送信及び第ｎの検査セルＣｎからテスタ１１へのテスト結果の送信とは、クロック用配線５０から送信されたクロック信号と同期して行われてよいし、異なるタイミングで行われてもよい。すなわち、例えばテストパターンメモリ３０ではクロック信号と同期してテストパターンが書き換えられる。一方、上流側の検査セルＣのテスト結果メモリ３３から下流側の検査セルＣのテスト結果メモリ３３へのテスト結果の送信と、最下流の第ｎの検査セルＣｎのテスト結果メモリ３３からテスタ１１へのテスト結果の送信とは、テスト速度に同期して送信される。
以上の実施の形態では、テスタ１１と検査装置１２との間は、個別の配線４０、８１で接続されていたが、図９に示すように一本の配線９０で接続されていてもよい。かかる場合、テスタ１１から第１の検査セルＣ１へのテストパターンと、第ｎの検査セルＣｎからテスタ１１へのテスト結果とは、一本の配線９０で送信される。かかる場合、配線を一本省略することができるので、検査システム１の構成を簡略化することができる。
以上の実施の形態では、テスタ１１から第１の検査セルＣ１のテストパターンメモリ３０に、テストパターンと当該テストパターンに対応する期待値が順次送信されていたが、テスタ１１から第１の検査セルＣ１のテストパターンメモリ３０に、テストパターンのみを送信する場合にも本明細書の開示技術を適用することができる。
かかる場合、例えば図１０に示すように、第１の検査セルＣ１のテスト結果メモリ３３と第２の検査セルＣ２のテストパターンメモリ３０は、配線１００で接続されている。
そして、複数のデバイスＤを検査する際には、先ず、第１の検査セルＣ１において、テスタ１１から送信されたテストパターンに従って第１のデバイスＤ１に検査信号が送信され、当該第１のデバイスＤ１からの出力信号がテスト結果メモリ３３に出力される。このとき、テスタ１１からはテストパターンに対応する期待値が送信されていないため、コンパレータ３２では、上記実施の形態のように第１のデバイスＤ１からの出力信号とテストパターンに対応する期待値との比較が行われない。そして、この第１のデバイスＤ１からの出力信号が、第１の検査セルＣ１の下流側の検査セルＣ２〜Ｃｎにおいて、テストパターンに対応する期待値となる。
次に、第２の検査セルＣ２のテストパターンメモリ３０に対して、第１の検査セルＣ１のテストパターンメモリ３０からテストパターンが送信されると共に、第１の検査セルＣ１のテスト結果メモリ３３から第１のデバイスＤ１からの出力信号が送信される。
第２の検査セルＣ２では、テストパターンメモリ３０に保持されたテストパターンと第１のデバイスＤ１からの出力信号が、ドライバ３１とコンパレータ３２に送信される。ドライバ３１では、テストパターンメモリ３０からのテストパターンに従って、プローブ２０を介して第２のデバイスＤ２に検査信号が送信される。この検査信号に基づいて、第２のデバイスＤ２からコンパレータ３２に出力信号が送信される。コンパレータ３２では、第２のデバイスＤ２からの出力信号とテストパターンメモリ３０からの第１のデバイスＤ１からの出力信号とを比較して、これらの出力信号が同一か否かのテスト結果が導出される。コンパレータ３２において導出されたテスト結果は、テスト結果メモリ３３に送信される。テスト結果メモリ３３は、コンパレータ３２からのテスト結果を一時的に保持する。テスト結果メモリ３３に保持されたテスト結果は、テスタ１１に送信される。こうして、第２の検査セルＣ２によって第２のデバイスＤ２が検査される。
その後、テストパターンと第１のデバイスＤ１からの出力信号は、第２の検査セルＣ２のテストパターンメモリ３０から第ｎの検査セルＣｎのテストパターンメモリ３０に順次送信される。そして、各検査セルＣでは、当該検査セルＣのテストパターンメモリ３０に保持されたテストパターンと第１のデバイスＤ１からの出力信号に従って、デバイスＤの検査が行われる。こうして、検査システム１によって、第２のデバイスＤ２から第ｎのデバイスＤｎが順次検査される。
以上のように本実施の形態では、第１のデバイスＤ１からの出力信号をテストパターンに対応する期待値と見做して、第２のデバイスＤ２から第ｎのデバイスＤｎが順次検査される。すなわち、第２のデバイスＤ２から第ｎのデバイスＤｎからの出力信号が、第１のデバイスＤ１からの出力信号と一致するかどうかの比較検査が行われる。そうすると、例えばテストパターンに対応する期待値が事前に導出されていない場合であっても、第１のデバイスＤ１から第ｎのデバイスＤｎにおける比較検査を行うことができる。換言すれば、例えばテスタ１１からのテストパターンとしてランダムな信号を第１の検査セルＣ１に送信すれば、本実施の形態の比較検査を行うことができ、不良なデバイスＤを検出することができる。したがって、より簡易な方法で第１のデバイスＤ１から第ｎのデバイスＤｎを検査することができる。
なお、製品の量産段階においては、一般的にデバイスＤの不良率は低い。したがって、本実施の形態のように第１のデバイスＤ１から第ｎのデバイスＤｎを比較検査することは、不良なデバイスＤの検出に有効である。
以上の実施の形態の検査装置１０において、図１１に示すように第１の検査セルＣ１から第ｎの検査セルＣｎまでの一連の検査セルＣが複数セット、例えばｍセット（ｍは２以上の整数）設けられていてもよい。すなわち、例えば第１の検査セルＣ１は複数、例えばｍ個設けられていてもよい。そして、これら複数の第１の検査セルＣ１は第１の検査チップＰ１を構成している。同様に複数の第ｎの検査セルＣｎも第ｎの検査チップＰｎを構成している。これら各検査チップＰは、例えばウェハＷ上の複数のデバイスＤで形成されるチップに対応して設けられている。
各検査チップＰには、当該検査チップＰ内の複数の検査セルＣに対して、例えばクロック用配線５０からのクロック信号を送信するためのドライバ５１が設けられている。ドライバ５１から各検査セルＣまでの配線は、その配線長が同一になるように配置されている。なお、図１１においては、図示の都合上、前記配線長が必ずしも同一になっていない。そして、このように各配線の配線長を同一にすることで、一の検査チップＰ内において複数の検査セルＣに送信されるクロック信号のパルスが同じタイミングとなる。すなわち、一の検査チップＰ内において、複数の検査セルＣによるデバイスＤの検査が同時に行われる。なお、クロック信号のパルスを同じタイミングにするための方法は、本実施の形態のように配線長を同一にする方法に限定されない。例えば検査チップＰ内にクロック信号を一時的に保持するメモリを設けてもよい。
また、これら第１の検査チップＰ１から第ｎの検査チップＰｎは、図１２に示すように支持基板Ｓ上にそれぞれ複数設けられていてもよい。
以上の実施の形態のように、本明細書の開示技術の検査装置１０は、被検査体がデバイス単位やチップ単位など、種々の単位の被検査体を検査する場合にも適用することができる。
また、以上の実施の形態では、検査装置１０の複数の検査セルＣとウェハＷ上の複数のデバイスＤは１対１の対応で設けられ、検査システム１はウェハＷ上の複数のデバイスＤを一括して検査していたが、本明細書の開示技術の検査方法はこれに限定されない。例えば検査装置１０の検査セルＣの個数がウェハＷ上のデバイスＤの個数の１／４であって、ウェハＷを１／４面ずつ検査装置１０を移動させて検査してもよい。あるいは、例えば検査装置１０の検査セルＣの個数がウェハＷ上の１つのチップ内のデバイスＤの個数であって、チップ単位で検査装置を移動させて検査してもよい。
以上の実施の形態では、テスタ１１から第１の検査セルＣ１のテストパターンメモリ３０へのテストパターンの送信は、配線４０を介して行われていたが、光を含む無線によって行われてもよい。また、検査セルＣのテスト結果メモリ３３からテスタ１１へのテスト結果の送信も同様に、光を含む無線によって行われてもよい。このように無線によってもテストパターンとテスト結果を適切に送信することができるので、上記実施の形態と同様の効果を享受することができる。
また、これらテストパターンの送信とテスト結果の送信は、いずれか一方のデータの送信のみを無線によって行ってもよい。例えば検査セルＣのテスト結果メモリ３３からテスタ１１へのテスト結果の送信が無線によって行われ、テスタ１１から第１の検査セルＣ１のテストパターンメモリ３０へのテストパターンの送信が配線４０を介して行われてもよい。かかる場合、テスト結果はデジタルデータであるため、検査セルＣのテスト結果メモリ３３からテスタ１１へのテスト結果の送信を無線によって容易に行うことができる。また、このようにテスト結果の送信を無線によって行う場合、配線４２を省略することができる。このため、テスタ１１と各検査セルＣとの間の配線を非常に簡素化することができる。
以上の実施の形態では、テスタ１１と制御部１２が別々に設けられていたが、制御部１２がテスタ１１の機能を有していてもよい。すなわち、制御部１２が、検査装置１０にテストパターンを送信し、且つ検査装置１０からテスト結果を受信してもよい。制御部１２は例えばコンピュータであり、上記機能を発揮することが可能である。かかる場合、当該テスタ１１を省略することができ、検査システム１をさらに簡略化することができる。
以上の実施の形態の検査装置１０はプローブ２０を有していたが、図１３に示すようにプローブ２０を省略してもよい。かかる場合、例えば検査セルＣとデバイスＤの電極を接触させて、当該デバイスＤの検査が行われる。また、図１３では、技術的な理解を容易にするため、支持基板Ｓの厚みに対する検査チップＣ及びデバイスＤの厚みの比率は実際の比率に対応していない。すなわち、実際には検査チップＣとデバイスＤの厚みは極めて薄い。そこで、ウェハＷと支持基板Ｓを貼り合わせて、検査セルＣとデバイスＤの電極を接触させてもよい。いずれにしても、検査セルＣとデバイスＤとを電気的に導通させることでデバイスＤの検査を行うことができる。
以上の実施の形態の検査システム１において、図１４に示すようにクロック用配線５０は各検査セルＣのテスト結果メモリ３３に接続されていてもよい。かかる場合、クロック信号の立ち上がりを利用して、テストパターンメモリ３０におけるテストパターンの書き換えを行い、ドライバ３１を駆動させてデバイスＤに検査信号が送信される。またクロック信号の立ち下がりを利用して、コンパレータ３２を駆動させ、デバイスＤからの出力信号とテストパターンメモリ３０からのテストパターンに対応する期待値とを比較して、テスト結果が導出される。なお、実際には、デバイスＤのセットアップ時間が必要になるため、数クロック後におけるクロック信号の立ち上がりと立ち下がりを利用してもよい。本実施の形態によってもテストパターンとテスト結果を適切に送信することができるので、上記実施の形態と同様の効果を享受することができる。
以上の実施の形態において、検査セルＣのテスト結果メモリ３３は、テスト結果の判定機能を有すると共に、テスト結果を上書き保存できるようにしてもよい。かかる場合、テスト結果メモリ３３には、複数回の検査で一つのテスト結果が保存される。具体的には、例えば一度でもテスト結果が「Ｆａｉｌ」になれば、テスト結果メモリ３３には「Ｆａｉｌ」が保持される。一方、例えば全てのテスト結果が「Ｐａｓｓ」である場合、テスト結果メモリ３３には「Ｐａｓｓ」が保持される。そして、各検査セルＣの検査終了後、全ての検査セルＣのテスト結果メモリ３３をスキャンし、チップとしての良否が判定される。かかる場合、各テスト結果メモリ３３からテスタ１１へのテスト結果の送信を頻繁に行う必要がないので、検査を簡素化することができる。
なお、テスト結果メモリ３３において「Ｆａｉｌ」が保持された場合に、テスト結果メモリ３３にその際の不良なデバイスＤのアドレスを記録してもよい。かかる場合、チップとしての良否が判定されると共に、不良なデバイスＤのアドレスも把握することができる。
以上の実施の形態では、検査システム１がウェハＷ上のデバイスＤを検査する場合について説明したが、本明細書の開示技術の検査システム１が検査できる被検査体はこれに限定されない。例えば複数の被検査体を検査する場合には、本明細書の開示技術の検査システム１を適用することができる。
以上、添付図面を参照しながら本明細書の開示技術の好適な実施の形態について説明したが、本明細書の開示技術はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本明細書の開示技術の技術的範囲に属するものと了解される。本明細書の開示技術はこの例に限らず種々の態様を採りうるものである。本明細書の開示技術は、基板がウェハ以外のＦＰＤ（フラットパネルディスプレイ）、フォトマスク用のマスクレチクルなどの他の基板である場合にも適用できる。
１ 検査システム
１０ 検査装置
１１ テスタ
１２ 制御部
３０ テストパターンメモリ
３１ ドライバ
３２ コンパレータ
３３ テスト結果メモリ
４０ 配線
４１ テストパターン用配線
５０ クロック用配線
５１ ドライバ
６０ 配線
７０ スイッチ
７１ ＤＣテスト用配線
８０ テスト結果用配線
８１ 配線
９０ 配線
Ｃ 検査セル
Ｄ デバイス
Ｐ 検査チップ
Ｓ 支持基板

Claims (23)

  1. 複数の被検査体を検査する検査装置であって、
    被検査体に対応して設けられた検査セルを複数有し、
    前記検査セルは、
    テストパターンを一時的に保持するテストパターンメモリと、
    前記テストパターンに従って、被検査体に検査信号を送信するドライバと、
    被検査体からの出力信号と前記テストパターンに対応する期待値とを比較してテスト結果を導出するコンパレータと、
    前記テスト結果を一時的に保持するテスト結果メモリと、を備え、
    前記各検査セル間には、被検査体の検査順に上流側の前記検査セルのテストパターンメモリから下流側の前記検査セルのテストパターンメモリに前記テストパターンを送信するためのテストパターン用配線が設けられている。
  2. 請求項１に記載の検査装置であって、
    前記テストパターンメモリにおいて、クロック信号と同期して前記テストパターンが書き換えられる。
  3. 請求項１に記載の検査装置であって、
    クロック信号の立ち上がりを利用して、前記テストパターンメモリにおいて前記テストパターンが書き換えられ、且つ前記ドライバを駆動して被検査体に検査信号が送信され、
    クロック信号の立ち下がりを利用して、前記コンパレータを駆動してテスト結果が導出される。
  4. 請求項１に記載の検査装置であって、
    被検査体の動的特性を検査するための前記ドライバからの検査信号及び前記コンパレータへの出力信号と、被検査体の静的特性を検査するための信号とを切り替えるスイッチを、前記検査セルは有する。
  5. 請求項１に記載の検査装置であって、
    前記各検査セル間には、被検査体の検査順に上流側の前記検査セルのテスト結果メモリから下流側の前記検査セルのテスト結果メモリに前記テスト結果を送信するためのテスト結果用配線が設けられている。
  6. 請求項１に記載の検査装置であって、
    被検査体の検査順に上流側の前記検査セルにおける被検査体からの出力信号を、当該上流側の検査セルの下流側の検査セルにおける前記テストパターンに対応する期待値とする。
  7. 請求項６に記載の検査装置であって、
    少なくとも３つ以上ある被検査体の検査順に最上流の前記検査セルにおける被検査体からの出力信号を、当該最上流の検査セルの下流側の検査セルにおける前記テストパターンに対応する期待値とする。
  8. 請求項１に記載の検査装置であって、
    前記テストパターン用配線で接続された一連の検査セルが複数セット設けられている。
  9. 請求項１に記載の検査装置であって、
    前記テスト結果メモリは、テスト結果を判定し、当該テスト結果を上書き保持できる。
  10. 複数の被検査体を検査する検査装置を備えた検査システムであって、
    前記検査装置は、被検査体に対応して設けられた検査セルを複数有し、
    前記検査セルは、テストパターンを一時的に保持するテストパターンメモリと、前記テストパターンに従って、被検査体に検査信号を送信するドライバと、被検査体からの出力信号と前記テストパターンに対応する期待値とを比較してテスト結果を導出するコンパレータと、前記テスト結果を一時的に保持するテスト結果メモリと、を備え、
    前記各検査セル間には、被検査体の検査順に上流側の前記検査セルのテストパターンメモリから下流側の前記検査セルのテストパターンメモリに前記テストパターンを送信するためのテストパターン用配線が設けられ、
    前記検査システムは、
    前記テストパターンメモリに前記テストパターンを送信し、且つ前記テスト結果メモリから前記テスト結果を受信するテスタと、
    前記検査装置における被検査体の検査を制御する制御部と、を有する。
  11. 請求項１０に記載の検査システムであって、
    前記テスタと前記検査セルとの間において、前記テストパターンと前記テスト結果は一本の配線で送信される。
  12. 請求項１０に記載の検査システムであって、
    前記テスタと前記検査セルとの間において、少なくとも前記テストパターン又は前記テスト結果は無線で送信される。
  13. 複数の被検査体を検査する検査方法であって、
    テストパターンを一時的に保持するテストパターンメモリと、
    前記テストパターンに従って、被検査体に検査信号を送信するドライバと、
    被検査体からの出力信号と前記テストパターンに対応する期待値とを比較してテスト結果を導出するコンパレータと、
    前記テスト結果を一時的に保持するテスト結果メモリと、
    を備えた検査セルが被検査体に対応して設けられ、
    一の前記検査セルのテストパターンメモリに保持されたテストパターンを、当該一の検査セルの下流側にある前記検査セルのテストパターンメモリに順次送信し、各検査セルにおいて前記送信されたテストパターンに従って被検査体を検査して、複数の被検査体を順次検査する。
  14. 請求項１３に記載の検査方法であって、
    前記テストパターンメモリにおいて、クロック信号と同期して前記テストパターンが書き換えられる。
  15. 請求項１３に記載の検査方法であって、
    クロック信号の立ち上がりを利用して、前記テストパターンメモリにおいて前記テストパターンが書き換えられ、且つ前記ドライバを駆動して被検査体に検査信号が送信され、
    クロック信号の立ち下がりを利用して、前記コンパレータを駆動してテスト結果が導出される。
  16. 請求項１３に記載の検査方法であって、
    被検査体の動的特性を検査するための前記ドライバからの検査信号及び前記コンパレータへの出力信号と、被検査体の静的特性を検査するための信号とを切り替えるスイッチを、前記検査セルは有し、
    前記スイッチを切り替えることによって、被検査体の動的特性と静的特性を両方検査する。
  17. 請求項１３に記載の検査方法であって、
    一の前記検査セルのテスト結果メモリに保持されたテスト結果を、当該一の検査セルの下流側にある前記検査セルのテスト結果メモリに順次送信し、複数の被検査体全体で一つのテスト結果を導出する。
  18. 請求項１３に記載の検査方法であって、
    被検査体の検査順に上流側の前記検査セルにおける被検査体からの出力信号を、当該上流側の検査セルの下流側の検査セルにおける前記テストパターンに対応する期待値とする。
  19. 請求項１８に記載の検査方法であって、
    少なくとも３つ以上ある被検査体の検査順に最上流の前記検査セルにおける被検査体からの出力信号を、当該最上流の検査セルの下流側の検査セルにおける前記テストパターンに対応する期待値とする。
  20. 請求項１３に記載の検査方法であって、
    前記テストパターン用配線で接続された一連の検査セルが複数セット設けられ、
    前記一連の検査セルのセットにおいて順次行われる複数の被検査体の検査が、並行して行われる。
  21. 請求項１３に記載の検査方法であって、
    前記テスト結果メモリは、テスト結果を判定し、当該テスト結果を上書き保持できる。
  22. 請求項１３に記載の検査方法であって、
    前記テストパターンはテスタから前記検査セルに送信され、且つ前記テスト結果は前記検査セルから前記テスタに送信され、
    前記テスタと前記検査セルとの間において、前記テストパターンと前記テスト結果は一本の配線で送信される。
  23. 請求項１３に記載の検査方法であって、
    少なくとも前記テストパターンはテスタから前記検査セルに無線で送信され、又は前記テスト結果は前記検査セルから前記テスタに無線で送信される。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6339834B2 (ja) * 2014-03-27 2018-06-06 東京エレクトロン株式会社 基板検査装置
KR102150477B1 (ko) * 2014-06-16 2020-09-01 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102264272B1 (ko) * 2014-12-09 2021-06-14 엘지디스플레이 주식회사 표시 장치 및 그 표시 장치의 불량 검출 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60100064A (ja) * 1983-11-07 1985-06-03 Hitachi Ltd Ｉｃ試験装置
JP2005504970A (ja) * 2001-10-03 2005-02-17 ネクステスト システムズ コーポレイション 積み重ね可能な半導体試験システム及びその操作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60100064A (ja) * 1983-11-07 1985-06-03 Hitachi Ltd Ｉｃ試験装置
JP2005504970A (ja) * 2001-10-03 2005-02-17 ネクステスト システムズ コーポレイション 積み重ね可能な半導体試験システム及びその操作方法

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