JPS60100064A

JPS60100064A - Ｉｃ試験装置

Info

Publication number: JPS60100064A
Application number: JP58207366A
Authority: JP
Inventors: Ikuo Kawaguchi; 川口　郁夫; Masaaki Inadate; 稲舘　昌明; Shuji Kikuchi; 修司菊地; Yoshihiko Hayashi; 良彦林; Shinya Niizaki; 新居崎　信也
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-11-07
Filing date: 1983-11-07
Publication date: 1985-06-03
Anticipated expiration: 2009-04-13
Also published as: JPH0627784B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ＩＣ（半導体集積回路）を試験する際の不使
用ピン（デッドピン）を少なくシ、各ピンごとの機能集
約による高精度、フレキシビリティを得るようにしたＩ
Ｃ試験装置に関するものである。

〔発明の背景〕

従来から、ロジック用のＬＳＩ（大規模集積回路）を対
象として、そのテストパターンを大容量のバッファメモ
リに格納しておき、上記テストパターンの発生順序を制
御するシーケンス制御器により、上記バックアメモリか
ら発生されたテストパターンを被試験ＩＣに印加して試
験するようにしたＩＣ試験装置が知られている。

このような従来のＩＣ試験装置の一例のブロック図を第
１図に示す。

この従来装置は、上記したパターンパンツアメモリとシ
ーケンス制御器とからなるシーケンスパターン発生器３
、ロジック回路内のメモリ部をテストするだめのアルゴ
リズミックパターン発生器２、これらパターン発生器へ
のクロック信号となるレート信号１０Ａと被試験ＩＣへ
の印加波形を生成するフェーズ信号１０Ｂとを発生する
タイミング発生器１、シーケンスパターン発生器３の出
力１２とアルゴリズミックパターン発生器２の出力１１
を選択する選択器４、選択出力されたパターンデータ１
３と上記したフェーズ信号１０Ｂとから被試験ＩＣへの
印加信号波形を生成する波形フォーマツタ５、被試験の
ＩＣへ信号１４を送るためのドライバ６、被試験ＩＣか
らの応答信号波形１５の振幅レベルを判定して論理信号
（１，０）出力１６を発生するアナログ比較器７、論理
レベルに変換された被試験ＩＣの応答出力１６とテスト
パターンとして発生された期待値１３との比較を行ない
応答出力の良否判定を行なう論理比較器８、および期待
値との比較結果として不良（フェイル）となった出力や
、そのときの印加テストパターン等を記憶し、不良の動
作モード解析などに使われるフェイルメモリ９から構成
されている。

このような従来のＩＣ試験装置では、まず、被試験ＩＣ
のピン数分のドライバ６、アナログ比較器７を用意し、
もし被試験ＩＣ内にメモリを含んでいるならば、メモリ
テスト用にアルゴリズミックパターンを印加できるよう
に、アルゴリズミックパターン発生器２が出力しうるド
ライバ６の出力ピンや、メモリ出力データを入力するア
ナログ比較器７を、あらかじめ被試験ＩＣ内のメモリア
クセスピン（アドレス入力、データ入力、データ出力、
読出し／書込み制御入力等）に接続しておく。

被試験ＩＣの残りのピンは、それぞれ、各ドライバ６、
アナログ比較器７に接続されることとなるが、一般には
、試験装置は１ピンごとにドライバ６、アナログ比較器
７を持ち、上記パターン発生器２，３からの信号によっ
て入出力の切換えを可能とした、いわゆるＩ１０ピン構
造となっていることか多い。

被試験ＩＣは上記のように試験装置と接続され、テスト
開始後、シーケンスパターン発生器３またはアルゴリズ
ミックパターン発生器２からのテストパターンについて
タイミング発生器１からの７工−ズ信号１０Ｂで波形整
形されたテスト信号１４が被試験ＩＣに外ツれ、その応
答信号１５がアナログ比較器７を介して良否判定用の論
理比較器８に送られ、その結果がフェイルメモリ９に記
憶される。

ここで、メモリを内蔵したゲートアレーを被試験ＩＣと
して考えてみる。

第２図は、代表的なゲートアレーのピン構成図であって
、メモリ部を内蔵し、その周囲にロジック部を持った２
８ピンのゲートアレーに対するものを示す。第２図（ａ
）、　（ｂ）の各ゲートアレーは、ピン数は同一である
が、メモリの置かれた位置や、ロジック部の回路構成に
より、ピン構成は全く異なるものとなっている。したが
って、第１図に示した従来のＩＣ試験装置では、ピン構
成において極めて多品種少量となるゲートアレーを試験
対象トシた場合、アルゴリズミックパターン出力ピンの
割付けが決まっているので、被試験ＩＣを搭載して被試
験ＩＣに対する結線を行なうだめのパフォーマンスポー
ドを被試験ＩＣの品種数に応じて極めて多く用意しなけ
ればならない。そのために、段取りの時間や手間が増加
し、試験装置としてのトータルスループットが低下する
こととなる。

一方、１組の上記パターン発生器２，３は、試験装置の
持っているピンごとの各ドライバを同時にアクセスする
。したがって、試験装置が持っているピン数以下の被試
験ＩＣを試験する場合には、被試験ＩＣへ接続しない残
りのピンは、デッドピンとなって利用されないままとな
る。

たとえば、２００ピン分のチャネル（ドライバとアナロ
グ比較器が１組となった、いわゆるＩ１０チャネルと呼
ばれるもの）を有する試験装置では、１２０ピンの被試
験丁Ｃを試験するときには、残りの８０チヤネルはデッ
ドチャネル（デッドピン）となり、ピン利用率は１２０
／２００＝　０．６（６ｏ％）となる。つまシ、試験装
置の４０％は遊んでいることとなる。

近年のＬＳＩ１個当りの多ピン化傾向は、試験装置にも
多ピン（多チャネル）の構成を要求しており、またＬＳ
Ｉのピン数も多種にわたってきていることからもピン利
用率を高く維持することは困難となっている。

そこで、ピン利用率を向上させるだめの試験装置の使用
方法として、同品種を複数個同時に試験するという方法
がある。すなわち、試験装置が２００チヤネルで５０ビ
ンの被試験ＩＣであれば４個まで同時に試験可能となる
べきことが容易に考えられる。しかし、ロジック用のＬ
ＳＩ、特にワンチップマイコンと俗称されているクロッ
ク内蔵形のＬＳＩを対象としたときには、被試験ＩＣか
ら出力されるクロックに試験装置を同期させて動作させ
ることが必要となる。従来の試験装置の構成では、同期
関係の制御を行なうタイミング発生器が１つだけである
ので、ピン数については満足されても、上記のような４
個の同時試験を行なうことができず、２００ピンのうち
１５０ビンがデッドピンとなってしまうことが分る。

以上、ロジック内のメモリを試験するためのピン割付け
とピン利用率に関する問題の２点について述べたが、メ
モリ内蔵のロジック用のＬＳＩの多数個同時試験などと
上記２点の問題点とを複合した形での問題点も発生する
ことは必要である。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくシ、任
意のピン数を持ったメモリ・ロジック混在のＬＳＩの試
験、まだはメモリＬ　Ｓ　Ｉ　、ロジックＬＳＩの同時
試験が行ないうるとともに、その不使用ピンの発生を防
ぎ、まだピン数の任意設定が容易でピン利用率を向上し
うるＩＣ試験装置を提供することにある。

〔発明の概要〕

本発明に係るＩＣ試験装置は、所望数の被試験ＩＣに応
じたデータ・制御信号を発生するシーケンス制御手段と
、そのデータ・制御信号出力を、任意のピンごとに機能
を集約したテストユニットに割当てることができる信号
選択手段とを具備するようにしたもので、本試験装置が
有しているピン数の範囲内で異なった品種（ピン数１機
能において異なるもの）のＩＣ複数個を同時に試験しう
るようにすることにより、デッドピンの発生を最少限に
してピンの利用率向上を図ったものである。

〔発明の実施例〕

以下、本発明の実施例を図に基づいて説明する。

まず、第３図は、本発明に係るＩＣ試験装置の一実施例
のブロック図である。

ここで、２１は制御部、２２−１〜２２−３はシーケン
ス制御手段に係るタイミング発生器（レート発生器）、
２３−１〜２３−３は同じくシーケンス制御器、２４は
レジスタ、２５は信号選択手段、２６−１〜２６−〇は
信号選択信号を構成するマルチプレクサ、２７−１〜２
７−ｎはテストユニット、２８〜３４は上記の各装置に
関する各種の信号である。

この実施例は、複数Ｍｉ（第３図では３組）のタイミン
グ発生器（レート発生器）２２−１．２２−２．２２−
３およびテストパターン発生のだめのシーケンス制御器
２３−１．２３−２．２３−３を具備し、その出力デー
タおよび制御信号を、信号選択手段２５を介してテスト
ユニット２７−１〜２７−ｎ（ｎは試験用のピン数）に
対し、入力しうるようにしたものであり、ピン数９機能
の異なった３個の被試験ＩＣ＋　、ＩＣ２、ＩＣｓ　を
同時に試験しうるものである。

しかして、各テストユニツ）２７−１〜２７−（１１）ｎは、試験用の各ピンごと独立に、テストパターンバッ
ファメモリ、波形整形を行なうのに必要となる７工−ズ
発生器、アルゴリズミックにパターンを発生させるだめ
の演算ユニットおよびドライバ、アナログ比較器などを
内蔵したモジュールである。

一方、シーケンス制御器２３−１．３２−２゜２３−３
は、それぞれ、マイクロプログラムで記述された内容に
従ってテストパターンの読出し制御を、タイミング（レ
ート）発生器２２−１゜２１２．２２−３からのテスト
レ−１・信号２８−１．２８−２．２８−３に同期して
実行するものであり、テストユニットのパターンバッファメモリ、演算実行制御メモリのアド
レスを出力することから、ベクタ発生器とも呼ばれるも
のである。

信号選択手段２５は、テストユッｌ−２７−１〜２７−
ｎの入力部として設けられており、各テストユニツ）２
７−１〜２７−ｎに対応して設けられたマルチプレクサ
２６−１〜２６−ｎによって（１２）構成されている。

マルチプレクサ２６−１〜２６−ｎは、シーケンス制御
器２３−１．２３−２．’２３−３からのデータ、制御
信号２９−１．２９−２．２９−３のいずれか１つを選
択するものである。その選択信号３１は、どのシーケン
ス制御器出力を、どのテストユニツ）２７−１〜２７−
ｎに接続するかを試験前に、または必要に応じて試験途
中で、試験装置全体を制御する制御部２１からの制御信
号３０を記憶するレジスタ２４の出力信号として与えら
れるものである。これにより、複数の被試験ＩＣＩ〜Ｉ
Ｃ３に対し、複数のシーケンス制御器２３−１〜２３−
３で制御されたテストユニット２７−１〜２７−ｎが任
意に割付は可能となる。

次に、第４図は、第３図におけるテストユニットの一実
施例のブロック図であって、−例として第３図中のテス
トユニット２７−２について示したものである。

ここで、３５は７工−ズ発生器、３６はパターンバッフ
ァメモリ、３７はコンディションセット（１３）メモリ、３８は演算部、３９はセレクタ、４・０は、ド
ライバ、４１はアナログ比較器、４２は判定器、４３は
フェイル記憶メモリ、４４はコントローラ、４５〜５３
．５３Ａ、５４〜５９は上記の各装置に関する信号であ
る。

第３図に示した信号選択手段２５の中のマルチプレクサ
２６−２からの選択出力３２−２には、シーケンス制御
器２３−１．２３−２．２３−３（すべて同一構成）か
らの制御信号として、タイミング発生器（レート発生器
）２２−１〜２２−ｎからのレート信号を始めとし、パ
ターンバッファメモリ３６のアドレス４６、アルゴリズ
ミックパターン発生を行なうだめの演算部３８内の演算
実行命令メモリアドレス４８、メモリ内蔵ロジック用の
ＩＣを試験する際にメモリ周辺のロジック条件を設定す
るだめのデータを格納したコンディションセットメモリ
３７へのアドレス４７、およびパターンデータに対して
タイミング的な波形整形を行なう波形フォーマツタへの
制御信号を発生するフェース発生器３５に対する制御信
号４５等（１４）がある。

１ピンごとに機能集約をした本実施例のテストユニット
２７−２には、テストパターンの発生源として」二記し
たように、シ〜ケンシャルパターンを発生するためのパ
ターンバッファメモリ３６、アルゴリズミックパターン
を発生するだめの演算部３８、およびメモリ、ロジック
混在の被試験ＩＣにおけるメモリテスト条件パターンの
発生を行なうコンディションセットメモリ３７が設けら
れており、そのパターンユニットとしての役割りに応じ
て、上記３装置うらどれか１つがセレクタ２９によって
選択される。なお、そのパターン発生の選択は、試験開
始前に行なわれるだけの場合もあれば、試験中にリアル
タイムで切り換えられる場合もある。

この切換えは、制御部２１からの制御信号３０に基づい
て本テストユニット内のコントローラ４４からの制御信
号５９の一つを用いて行なわれる場合や、／−ケンス制
御器からの制御出力３２−２を用いて行なわれる場合が
ちシ、特に後者は（１５）リアルタイム切換えのために用いられる。

セレクタ３９は、パターンデータの選択機能のほか、フ
ェーズ発生器３５からのフェーズ信号４９を受けて選択
されたパターンデータの波形整形（波形フォーマット）
を行なう波形フォーマツタを内蔵している。

上記波形フォーマツタからのテストパターン信号は、０
Ｎ１０ＦＦ　（接／断）可能なドライノ（４０を通じて
被試験ＩＣへ印加信号５５（３４−２）として送られる
が、もし、このピンが被試験ＩＣからの応答信号を受け
る入力ピンであれば、ドライバ４０は、波形フォーマツ
タからのドライバ０Ｎ１０ＦＦ’信号５４によってＯＩ
ｉ”Ｆ’となり、その応答信号３４−２は、アナログ比
較器４１に入力されて論理信号５６に変換される。

ここで、良否判定を行なう判定器４２は、論理信号５６
と他のテストユニットから与えられだ印加信号（本ユニ
ットでセレクタ３９内のフォーマツタからの出力５３に
相当するもの）とに対し、被試験ＩＣ１からの応答信号
が戻ってくるまでの（１６）遅延時間を考慮して与えられる期待値データ５３Ａとを
比較し、良否判定結果（一般的にフェイル結果）５７を
出力する。

そして、このフェイルデータ５７は、フェイル記憶メモ
リ４３に格納され、本試験装置の制御部２１によって不
良解析が々される。

この場合、このテストレート）２７−２が、被試験ＩＣ
＋　とじてメモリ（またけメモリ部）からの応答データ
であるときは、フェイル記憶メモリ４３への記憶データ
５７は被試験Ｉ（、＋に与えられているメモリアドレス
と対応したアドレスへ格納されることが望まれるため、
このテストレート）２７−２だけではなく、被試験ＩＣ
１のメモリ（まだはメモリ部）に対しアドレスを供給し
ている他のテストユニットからフェイル記憶メモリ４３
に対してアドレス５８を入力するようになっている。な
お、本テストユニツ）２７−２が被試験ＩＣ＋のメモリ
（またはメモリ部）に対するアドレスの供給源となった
場合のため、そのアドレスデータとして前記の期待値デ
ータ５３Ａを外部（１７）に出力しうるようになっている。

以上、述べたように、テストユニットは、それ自体で機
能集約がされたものであり、その内部制御や外部とのデ
ータ受渡しを制御する手段としたコントローラ４４は、
マイクロプロセッサまたはマイクロプログラムにより制
御されるマイクロ／−ケンサを用いることができる。

また、タイミング精度の向上を目的とし、テストユニッ
トごとに内蔵したフェーズ発生器により、各ピンごとの
タイミングスキューの調整を可能としている。すなわら
、ドライバ４０から送出するパターンデータの各テスト
ユニット間のスキュー。

各種波形フォーマットの違いによるスキュー、ドライバ
４０の０Ｎ１０ＦＦによって発生するスキューや、被試
験ＩＣ＋からの応答信号についてアナログ比較器４１で
論理レベルへの変換を行なう際に発生するスキューなど
に対し、従来ではプログラマブルな遅延回路を必要な各
箇所に配置していたが、本実施例では各テストレートご
とに前もって測定しておいたスキュー補正を加味したフ
エ（１８） −ズ信号を発生しうるようにするものである。

更に、良否判定器４２からの判定出力５７をフェーズ発
生器３５に与えるようにし、スキューの測定時や、被試
験ＩＣ＋のディレィ測定時などのタイミング測定時にフ
ェース信号の発生を制御できるようにしている。

この良否判定結果及びそのフェイル数は、自該被試験Ｉ
Ｃの良否判定情報として、特に図示はしていないが、判
定器４２またはフェイル記憶メモリ４３から、自己のテ
ストユニットを管理しているシーケンス制御器２３−１
〜２３−３にもフィードバックされてシーケンス制御に
用いられることも可能である。もちろん、このフィード
バックは、コントローラ４４を介して行なうことも可能
である。

なお、１ピンごとにアルゴリズミックパターンを発生す
る演算部３８は、本テストユニット２７−２に対して上
位または下位となる他のテストユニット（例えば２７−
１４だけ２７−３）との間でキャリー受渡し信号３３−
１．３３−２の送受（１９）をも行う。この信号は、データとしてのメモリアドレス
のように、各ビットに重み付けがなされ、１つのまと１
つだものとして処理される。

最後に、第５図は、第４図における演算部の一実施例の
ブロック図である。

ここで、６０はコントローラ、６１は制御メモリ、６２
．６３はデータ格納レジスタ、６４゜６５はマルチプレ
クサ、６６．６７は演算ユニット、６８．６９はレジス
タ、７０はマルチプレクサ、７１〜８１は上記の各装置
に関する各種信号である。

この演算部３８は、シーケンス制御５２３−１〜２３−
３からの制御信号４８を受けて演算制御を指示する制御
メモリ６１と、制御メモリ６１から与えられるデータを
格納するデータ格納レジスタ６２．６３と、このレジス
タ６２．６３からのデータと制御メモリ６１からの直接
データとの切換えを行うマルチプレクサ６４．６５と、
演算ユニット６６．６７と、その出力データを格納する
レジスタ６８．６９と、このレジスタ６８．６９（２０
）からの出力データ７９．８０を選択するマルチプレクサ
７０と、演算ユニッ）６６．６７を始めとして各レジス
タ、マルチプレクサの制御を行なうコントローラ６０と
からなっている。なお、コントローラ６０は、他のテス
トユニットとのキャリー受渡し信号３３−１．３３−２
の受渡し制御を行なうものである。また、マルチプレク
サ７０からの出力データ５２は、第４図で説明したセレ
クタ（フォーマツタ）３９に入力される。

本実施例では、演算ユニツ）６６．６７を中心として２
組の演算部分が並列的に構成されているが、それぞれ、
アドレス、データ用として使い分けることができる。す
なわら、ダイナミックメモリを対象とした場合のような
アドレスマルチプレクスを行なうときには、第５図にお
ける上記演算部の部分の左右が個々にＸアドレス、Ｘア
ドレスの演算用に用いられ、また、ある種のマイクロプ
ロセッサのようにアドレス、データのマルチプレクサを
行なうときには、左右が個々にアドレス。

データの演算に用いられる。

（２１）以上、機能集約を図ったテストユニットの構成について
述べたが、本発明の目的を達成する上では、フェーズ発
生器３５やアルゴリズミックパターン発生のだめの演算
部３８は、それぞれ、レート発生器、シーケンス制御器
と一体となった構成によっても実現が可能である。

また、第３図に示した実施例においては、シーケンス制
御手段として、タイミング発生器２２−１〜２２−３及
びシーケンス制御器２３−１〜２３−３を各３個備えた
３組のものを例示したが、１個のタイミング発生器に複
数個、例えば３個のシーケンス制御器を従属させたり、
また、複数個のタイミング発生器それぞれに複数個例え
ば２個ずつのシーケンス制御器を従属させたりして、複
数個のシーケンス制御器を１個のタイミング発生器で統
合制御するようになしても、上述した本発明の実施例と
同様の試験が実行できることは勿論である。さらに、シ
ーケンス制御器同士を、同期をとりながら協調制御する
ことも可能である。かかる構成によれば、上述した複数
組の７−ケンス（２２）制御手段による複数個の被試験ＩＣの試験実行のほかに
、マルチチップデバイスと称される１個のデバイスの中
に複数個のチップを備えたＴ、ＳＩの当該各チップを、
個々のシーケンス制御器で試験したり、また、１チツプ
デバイスであってモｆＬｔば第２図に図示したゲートア
レーのメモリ部とロジック部を個々のシーケンス制御器
で試験したり、更には多数個の同−ＬＳＩを１組のシー
ケンス制御手段で並行して試験実行することが可能とな
る。

以上のように、１組まだは複数組のタイミング発生器、
シーケンス制御器（アルゴリズミックパターン発生器を
含んでもよい。）からの信号の組合せが、ピン対応のテ
ストユニットに任意に分配しうるので、次のような効果
が得られる。

（１）　デッドピンの発生を最少限に押さえることがで
きる。

（２）同一品種のＩＣ，あるいはテストレート、テスト
パターンの異なるメモリ、ロジックなどの異品種ＩＣや
メモリ／ロジック複合ＩＣなどを複数個同時に試験する
ことが可能となる。

（２３）（３）　これによシ、１台の試験装置で複数台の試験装
置としての働きを行なわせることができ、極めて高い投
資効率が得られる。タイミング発生器、シーケンス制御
器の組合せ１式の価格は、フルシステムの試験装置１式
の価格に比べ、はるかに安価なものとなるからである。

（４）ＩＣ内部からのクロックに試験装置を同期させる
テスト方式においても、複数個のＩＣを同時に試験する
ことが可能となり、いわゆるワンチップマイコンなどの
テストスルーグツトが向上する。

（５）　ゲートアレーのような多品種ＩＣに対しても、
パフォーマンスボードを共通化しうる。

（６）　ピンごとの機能集約化により、ピンの拡張性や
、拡張によってもタイミング精度を損なうことがなく、
標準化により試験装置のコスト低減を図りうる。

（７）　多品種ＩＣの同時試験が可能となることにより
、１台の試験装置をエンジニアリング用と生産用とに共
用化が可能となる。

（２４）（８）冗長テストユニットを持たせ、テストユニットご
とに内部のコントローラ４４で自己診断を行ない、異常
検出時に試験装置の制御部２１を用いてテストユニット
の接続換えを行なうことにより、ダウンタイムを短かく
することが可能となる。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば、任意の
ピン数を持ったメモリ・ロジック混在のＬＳＩ、まだは
メモリ、ロジック用のＬＳＩの同時試験を可能とし、デ
ッドピンの発生を防止し、またピンの利用率を向上しう
る経済的なＩＣ試験装置を実現することができるので、
試験設備の経済化とともに、ＬＳ１．ＩＣの試験の効率
向上。

高精度化、融通性向上に顕著な効果が得られる。

【図面の簡単な説明】

第１図は、従来のＩＣ試験装置の一例のブロック図、第
２図は、代表的なゲートアレーのピン構成図、第３図は
、本発明に係るＩＣ試験装置の一実施例のブロック図、
第４図は、第３図における（２５）テストユニットの一実施例のブロック図、第５図は、第
４図における演算部の一実施例のブロック図である。２１・・・制御部、２２−１〜２２−３・・・タイミン
グ発生器、２３〜１〜２３−３・・・シーケンス制御器
、２４・・・レジスタ、２５・・・信号選択手段、２６
−１〜２６−ｎ・・・マルチプレクサ、２７−１〜２７
−ｎ・・・テストユニット、２８〜３４・・・各種信号
、３５・・・フェース発生器、３６・・・パターンバッ
ファメモリ、３７・・・コンディションセットメモリ、
３８・・・演算部、３９・・・セレクタ、４０・・・ド
ライバ、４１・・・アナログ比較器、４２・・・判定器
、４３・・・フェイル記憶メモ１バ　４４・・・コント
ローラ、４５〜５９・・・各種信号、６０・・・コント
ローラ、６１・・・制御メモ１バ　６２，６３・・・デ
ータ格納メモリ、６４゜６５・・・マルチプレクサ、６
６．６７・・・演算ユニツ）、６８．６９・・・レジス
タ、７０・・・マルチプレク（２６）寮１０窮２０（久）（ｂ）

Claims

【特許請求の範囲】１、被試験ＩＣの各ピンごとに機能を集約した各テスト
ユニット各テストパターンに係るデータ・制御信号を発生するシ
ーケンス制御手段と、そのデータ・制御信号出力を上記
の各テストユニットに割当て・分配するようにした信号
選択手段とを具備したＩＣ試験装置。２、特許請求の範囲第１項記載のものにおいて、シーケ
ンス制御手段は、所望のテストレート信号を発生する少
なくとも１個のタイミング発生器と、そのテストレート
信号に同期して、テストユニットにおけるテストパター
ン読出しのだめのデータ・制御信号を発生する複数個の
シーケンス制御器とで構成したものであるＩＣ試験装置
。３、特許請求の範囲第１項記載のものにおいて、信号選
択手段は、各シーケンス制御器からのデータ・制御信号
を選択信号に従って各テストユニットごとに分配する各
マルチプレクサで構成したもものであるＩＣ試験装置。４、特許請求の範囲第１項，第２項または第３項記載の
ものにおいて、テストユニットは、対応する被試験ＩＣ
のピンに関する試験内容に応じ、そのテストパターンを
格納するパターンバッファメモリと、同じく、被試験Ｉ
Ｃのロジック条件を設定するだめのデータを格納するコ
ンディションセットメモリと、同じく、アルゴリズミッ
クパターンを発生するだめの演算部と、上記３装置のい
ずれかの出力を選択して試験印加信号として出力すると
ともにフェーズ信号に基づいて期待値データ信号を出力
するセレクタと、その期待値データと上記試験印加信号
に対する応答信号とを比較して良否判定結果を出力する
判定器と、その良否判定結果を格納するフェイル記憶メ
モリとから構成したものであるＩＣ試験装置。５、特許請求の範囲第４項記載のものにおいて、テスト
ユニットの演算部は、制御信号に基づいて演算制御を指
示するための制御メモリと、上記制御メモリから与えら
れるデータを格納するデータ格納レジスタと、そのデー
タと上記制御メモリからのデータとの切換えを行うマル
チプレクサと、その出力データに関する所望の演算を行
う演算ユニットと、その出力データを格納するレジスタ
とから構成したものであるＩＣ試験装置。６、特許請求の範囲第５項記載のものにおいて、演算部
の演算部分を、データ格納レジスタ、マルチプレクサ、
演算ユニットおよびレジスタ各１個からなる複数組のも
のを具備して並列的に構成し、アドレス・データの別、
またはアドレス内区分など所望の用途に応じ、上記レジ
スタからの各出力を選択して使用しうるように構成した
ものであるｉｃ試験装置。