CN102651237A - 非易失性存储器件、包括其的存储器系统及其操作方法 - Google Patents

Abstract

一种非易失性存储器件，包括：非易失性存储器单元阵列，包括多个字线；电压产生器，配置为使用电源电压产生第一高电压以及使用高于电源电压的外部电压产生第二高电压；和字线选择电路。所述字线选择电路被配置为在存储器单元阵列的编程操作期间将第一高电压施加到多个字线中所选择的字线，以及将第二高电压施加到多个字线中未选择的字线。

Description

非易失性存储器件、包括其的存储器系统及其操作方法

相关申请的交叉引用 

本申请要求于2011年4月20日提交的韩国专利申请第10-2011-0036943号和2011年2月28日提交的美国临时专利申请第61/447,133号的优先权，上述专利申请的全部内容通过引用并入于此。 

技术领域

本发明总体构思涉及非易失性存储器件和系统，更具体的，涉及产生在非易失性存储器件和系统中利用的各种电压。 

背景技术

半导体存储器件通常被分类为易失性半导体存储器件或非易失性存储器件。易失性半导体存储器件在电源中断的情况下丢失存储的数据，而非易失性半导体存储器件在电源中断的情况下保留存储的数据。 

非易失性半导体存储器件的示例包括掩膜只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)等等。 

从EEPROM技术开始发展，NAND闪存器件已经变得广泛用于非易失性掩膜数据存储应用。例如，在数不清的不同种类的主机设备中通常采用NAND闪存器件来存储音频、图像和/或视频数据，所述不同种类的主机设备例如计算机、移动电话、个人数字助理(PDA)、数字照相机、便携式摄像机、录音机、MP3播放器、手持个人计算机(PC)、游戏控制台、传真机、扫描仪、打印机等等。 

取决于每个存储器单元存储的位数，诸如NAND闪存器件的非易失性存储器件通常被分类为单层单元(SLC)器件或多层单元(MLC)器件。SLC器件在每个非易失性存储器单元中存储一位数据，而MLC器件在每个非易失性存储器单元中存储2位或更多位数据。 

在行业中存在增加半导体器件(特别是诸如NAND闪存器件的海量存储器件)的集成密度的持续不断的要求。同样，例如，MLC器件在市场中变得更加平常。但是，增加器件集成的努力被许多重要的设计挑战所留意，所述设计挑战包括最小化功耗和保持操作稳定性。 

发明内容

根据本发明构思的一个方面，提供一种非易失性存储器件，其包括：非易失性存储器单元阵列，包括多个字线；电压产生器，配置为使用电源电压产生第一高电压以及使用高于电源电压的外部电压产生第二高电压；和字线选择电路，配置为在存储器单元阵列的编程操作期间将第一高电压施加到多个字线中所选择的字线，以及将第二高电压施加到多个字线中未选择的字线。 

根据本发明构思的另一个方面，提供一种存储器系统，其包括：存储器控制器和配置为由该存储器控制器控制的非易失性存储器件。非易失性存储器件包括：电压产生器，配置为使用电源电压产生第一高电压以及使用高于电源电压的外部电压产生第二高电压；和字线选择电路，配置为在存储器单元阵列的编程操作期间将第一高电压施加到多个字线中所选择的字线，以及将第二高电压施加到多个字线中未选择的字线。 

根据本发明构思的又一个方面，提供一种操作非易失性存储器件的方法，其包括：从电源电压产生第一高电压；从高于电源电压的外部电压产生第二高电压；在非易失性存储器件的编程操作期间，将第一高电压施加到非易失性存储器件的所选择字线，并将所述第二高电压施加到非易失性存储器件的未选择字线。 

附图说明

参考附图，从随后的详细描述，本发明构思的上面和其他方面将变得更易于明白，在附图中： 

图1是根据本发明构思的一个或多个实施例的电子设备的框图； 

图2是根据本发明构思的一个或多个实施例的、图1中所示的存储器控制器的框图； 

图3是根据本发明构思的一个或多个实施例的、图2中所示的非易失性存储器件的框图； 

图4是图3中所示的高电压产生器的示例的框图； 

图5是根据本发明构思的一个或多个实施例的、图3中所示的选择性高电压产生器的框图； 

图6是用于描述提供给图5所示的选择性高电压产生器的分压电路的电压的传递路径的示例的时序图； 

图7是根据本发明构思的一个或多个实施例的图5中所示的分压电路的电路图； 

图8是根据本发明构思的一个或多个实施例的修整码(trim code)产生器的框图； 

图9是根据本发明构思的一个或多个实施例的另一个修整码产生器的框图； 

图10是根据本发明构思的一个或多个实施例的、图7中所示的开关之一的电路图； 

图11是根据本发明构思的一个或多个实施例的、图3中所示的选择性高电压产生器的电路图； 

图12是根据本发明构思的一个或多个实施例的、图3中所示的电压选择开关的框图； 

图13是根据本发明构思的一个或多个实施例的、图3中所示的行解码器和存储器单元阵列的框图； 

图14是根据本发明构思的一个或多个其他实施例的非易失性存储器件的框图； 

图15和16是用于描述图14中所示的电压产生电路的操作示例的图； 

图17是根据本发明构思的一个或多个实施例的、图14中所示的第二低电压产生器的框图； 

图18是根据本发明构思的又一个或多个其他实施例的非易失性存储器件的框图； 

图19是用于描述图1中的存储器系统的操作示例的流程图； 

图20是根据本发明构思的一个或多个其他实施例的电子设备的框图； 

图21是根据本发明构思的又一个或多个其他实施例的电子设备的框图； 

图22是根据本发明构思的一个或多个实施例的、图21中所示的非易失性存储器件的框图； 

图23是用于描述根据本发明构思的一个或多个实施例的、图20中所示的存储器系统的操作示例的流程图； 

图24是用于描述图21和22中所示的支持外部电压模式OVM的非易失性存储器件的操作示例的流程图； 

图25是根据本发明构思的一个或多个实施例的包括存储器系统的固态驱动器的框图； 

图26是根据本发明构思的一个或多个实施例的包括存储器系统的存储卡的框图； 

图27是图示图26所示的存储卡的示例的框图；和 

图28是根据本发明构思的一个或多个实施例的包括闪存器件的电子设备的框图。 

具体实施方式

下面将参考附图更加全面地描述本发明构思，在附图中示出了本发明构思的实施例。但是，本发明构思可以以许多不同的形式具体化，并且不应当被解释为限于此处阐述的实施例。而是，提供这些实施例使得本公开将彻底和完整，并且将向本领域技术人员全面地传达本发明构思的范围。在附图中，为了清楚，层和区域的大小和相对大小可能被放大。相同的参考符号始终指示相同的元件。 

将会理解，尽管术语第一、第二、第三等可以在此处用来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分相区分。因此，下面讨论的第一元件、组件、区域、层或部分可以被称作第二元件、组件、区域、层或部分，而不会背离本发明构思的教导。 

空间相对术语，例如“下方”、“下面”、“下部”、“之下”、“上面”、“上部”等可以在此处用来使描述容易，以描述如图中图示的一个元件或特征相对于另外的一个或多个元件或一个或多个特征的关系。将会理解，除了图中描述的方向之外，空间相对术语意图包含使用或操作的设备的不同的方向。例如，如果在图中的设备被翻转，则描述为在其他元件或特征的“下面”或“下方”或“之下”侧的元件将定向为在所述其他元件或特征“之上”。因此，示例术语“下 面”和“之下”可以包含上面和下面两个方向。设备可以另外地定向(旋转90度或位于其他方向)并且相应地解释此处使用的空间相对描述符。另外，将会理解，当一个层被称为在两个层“之间”时，可以是仅仅该层在两个层之间，或者也可以存在一个或多个中间层。 

此处使用的术语仅仅是用于描述特定实施例的目的而不是意图限制本发明构思。如此处使用的，单数形式“一”和“该(the)”也意图包括复数形式，除非上下文另外明确地指示出。还将理解，当在该说明书中使用术语“包括”时，其指明所声明的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。如此处所使用的，术语“和/或”包括一个或多个相关联的列出项的任意和所有组合。 

将会理解，当一个元件或层被称为在另一个元件或层“上”、或“连接到”、“耦合到”或“邻接于”另一个元件或层时，其可以直接在该另一个元件或层上、或直接连接到、耦合到或邻接于该另一个元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接”在另一个元件或层“上”、或“直接连接到”、“直接耦合到”或“紧接着邻接于”另一个元件或层时，不存在中间元件或层。 

除非另外限定，在此使用的所有术语(包括科技术语)具有由本发明构思所属领域的普通技术人员通常理解的相同含义。还应当明白，诸如在通常使用的词典中所限定的那些术语应当被解释为具有与它们在相关领域和/或本公开的环境中的含义一致的含义，并且将不被解释为理想化的或过度形式的含义，除非在此明确地如此定义。 

如在本发明构思的领域中所惯常的，实施例的元件可以按照以框图形式图示的功能单元来描述。本领域的技术人员将充分理解，这些功能单元是通过具有或不具有软件实现的控制的电子电路物理地实现的。 

随后的实施例采用NAND闪存作为本发明构思的非易失性存储器件的存储器技术。然而，本发明构思不限于此。可应用本发明构思的非易失性存储器件的其他示例包括垂直NAND闪存、NOR闪存、阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。 

图1是根据本发明构思的示例实施例的电子设备的框图。 

参见图1，电子设备1000包括主机1100和存储器系统(或存储器件)1200。该示例的主机1100包括外部电力管理单元1100。该示例的存储器系统1200包括存储器控制器1210、非易失性存储器1220和外部电力开关单元1230。 

主机1100的示例包括诸如个人/手持计算机个人数字助理(PDA)、便携式媒体播放器(PMP)、MP3播放器等的手持电子设备。存储器系统1200的示例是固态盘/驱动器(SSD)。存储器系统1200的其他示例包括个人计算机存储卡国际联合会(PCMCIA)卡、致密闪存(CF)卡、智能媒体卡(SM，SMC)、存储棒、多媒体卡(MMC，RS-MMC，MMC-micro)、安全卡(SD，miniSD，microSD，SDHC)、通用闪存(UFS)器件等。在美国专利公开No.2010-0082890中公开了一种示例性存储器系统1200，所述美国专利公开通过引用合并于此。 

主机1100和存储器系统1200可以使用多种标准化接口中的任意一种操作连接，所述多种标准化接口的示例包括PPN、USB、SCSI、ESDI、SATA、SAS、PCI-express和IDE接口。本发明构思不被主机1100和存储器系统1200之间的接口配置所限制。 

在操作中，存储器系统1200产生施加到非易失性存储器1220的字线的各种不同的操作电压。例如，在编程操作中，产生的字线电压包括施加到非易失性存储器1220的所选择的字线的编程电压和施加到非易失性存储器1220的未选择的字线的通过电压。在读验证操作中(其形成编程操作的一部分并被执行以验证编程结果)，产生的字线电压包括提供到非易失性存储器1220的所选择的字线的读取验证电压和施加到非易失性存储器1220的未选择的字线的验证通过电压。在读取操作中，产生的字线电压包括提供到非易失性存储器1220的所选择的字线的读取电压和施加到非易失性存储器1220的未选择的字线的读取通过电压。注意，验证通过电压的电压电平可以与读取通过电压的电压电平相同。 

在这些各种字线电压中，一些电压的特征在于“高电压”，因为它们在超过电源电压(Vdd)的电压电平产生。例如，上面提到的编程电压、通过电压、验证通过电压和读通过电压都可以超过电源电压Vdd。此处注意，在美国专利第7672170号中公开了使用外部供应的高电压产生字线电压的技术， 该美国专利整体通过引用并入于此。 

仍然参见图1的示例，主机1100的外部电力管理单元1110产生外部高电压Ext_Vpp和外部电力使能信号EPM_en，如后所述，所述高电压和信号在存储器系统1200中使用。在示例性实施例中，外部高电压Ext_Vpp在11V和16V之间并且包括11V和16V的范围内。然而，本发明构思不限于这里的特定电压范围。 

存储器系统1200的存储器控制器1210响应于从主机1100传递的作为控制信号CTRL的请求/命令来控制非易失性存储器1220的读操作、编程操作和擦除操作。 

外部电力开关单元1230从主机1100接收外部高电压Ext_Vpp，并在存储器控制器1210的控制下将外部高电压Ext_Vpp传递到非易失性存储器1220。外部电力开关单元1230可以构成存储器系统1200中分离的电路，或者可以构成存储器控制器1210的一部分和/或在存储器控制器1210中实现。 

图1的示例的非易失性存储器1220包括多个非易失性存储器件1221，1222，1223和1224，其可以由相同类型的非易失性存储器或不同类型的非易失性存储器形成。在本实施例的特定示例中，非易失性存储器件1221～1224中的每一个是NAND闪存芯片。存储器控制器1210经由各个数据输入/输出(I/O)通道与非易失性存储器件1221～1224通信。同样，本发明构思不限于在非易失性存储器1220中提供多个存储器件。也就是说，作为代替，非易失性存储器1220可以包含单个非易失性存储器件。 

根据与图1相关联的实施例，非易失性存储器1220取决于外部电力使能信号EPM_en的状态在至少两个电力模式中操作。第一模式称为正常模式(此处也称为第一电力模式)，以及第二模式称为外部电压模式OVM(此处也称为第二电力模式)。当来自主机1110的外部电力使能信号EPM_en不活动(或断开)时，非易失性存储器1220在正常模式操作。当来自主机1110的外部电力使能信号EPM_en活动(或接通)时，非易失性存储器1220在外部电压模式OVM操作。 

在正常操作模式，非易失性存储器1220从电源电压Vdd产生操作字线电压。例如，可以利用电荷泵从电源电压Vdd产生必须的高电压字线电压。注意，电源电压Vdd可以从主机1100、存储器控制1210或调压器(未示出)供应到非易失性存储器1220。 

在外部电压模式OVM中，存储器控制器1210控制外部电力开关单元1230将外部高电压Ext_Vpp传递到非易失性存储器1220，并且非易失性存储器1220从外部高电压Ext_Vpp产生至少一些操作字线电压。在该情况下，在图1的示例中，非易失性存储器件1221到1224中的至少一个被配置为支持外部电压模式OVM。如果非易失性存储器件1221到1224中的一些未被配置为支持外部电压模式OVM，则这样的器件将在正常模式操作，而支持OVM的器件将在外部电压模式OVM操作。在以下的说明中的至少一部分中，假设图1的第一非易失性存储器1221支持外部电压模式OVM。 

注意，在图1的示例的修改中，省略了外部电力开关单元1230，并且外部高电压Ext_Vpp直接提供到非易失性存储器1220。这一修改和其他修改稍后结合本发明构思的其他实施例进行描述。 

在图1的本示例中，存储器控制器1210根据来自主机1110的外部电力使能信号EPM_en设定非易失性存储器件1221到1224中的每一个的电力模式。然而，本发明构思不限于此。例如，非易失性存储器件1221到1224可以直接接收外部电力使能信号EPM_en，并相应地设定他们各自的电力模式。作为另一个实施例，外部电力使能信号EPM_en可以被省略，并且非易失性存储器件1221到1224可以检测存在还是不存在外部高电压Ext_Vpp，并相应地设定他们各自的电力模式。同样，如上所述，非易失性存储器件1221到1224的设定的电力模式可以彼此相同或彼此不同。 

图2是图示图1中所示的存储器控制器1210和非易失性存储器件1221的框图。如上所述，假设非易失性存储器件1221支持外部电压模式OVM。 

参见图2，该示例的存储器控制器1210包括至少一个CPU 1211、主机接口1212、易失性存储器件1213和非易失性存储器接口1214。 

CPU 1211配置为分析和处理从图1所示的主机1100输入的信号。CPU 1211经由非易失性存储器接口1214控制非易失性存储器件1221。CPU 1211根据为此目的安装的固件控制非易失性存储器件1221的整体操作。 

主机接口1212包括与图1中所示的存储器系统1200耦接的主机1100的数据交换协议。主机接口1212基于主机1100的数据交换协议提供与主机1100的操作接口。 

易失性存储器件1213临时存储从主机1100提供的写数据或从非易失性存储器件1221读取的数据。易失性存储器件1213配置为存储将被存储在非 易失性存储器件1221中的元数据或高速缓存数据。非易失性存储器件1221可以包括DRAM、SRAM等。 

非易失性存储器接口1214提供与非易失性存储器件1221的接口。非易失性存储器接口1214将从易失性存储器件1213提供的输入/输出I/O数据传递到非易失性存储器件1221，并将从非易失性存储器件1221读取的I/O数据传递到易失性存储器件1213。另外，非易失性存储器接口1214响应于CPU 1211的控制向非易失性存储器件1221提供控制信号CTRL，用于控制非易失性存储器件1221的整体操作。 

在本发明构思的示例性实施例中，主机接口1212从主机1100的外部电力管理单元1110接收外部电力使能信号EPM_en。在该情况下，CPU 1211响应于外部电力使能信号EPM_en经由非易失性存储器接口1214向非易失性存储器件1221提供控制信号和输入/输出I/O数据。此外，CPU 1211控制图1中所示的外部电力开关单元1230，从而外部高电压Ext_Vpp被提供至非易失性存储器件1221。 

如上所述，非易失性存储器件1221被选择性地设定到正常模式或外部电压模式OVM。这可以例如响应于从存储器控制器1210提供的控制信号CTRL，通过设定非易失性存储器件1221的设定寄存器1225的值来进行。涉及正常模式或外部电压模式OVM的设定的控制信号CTRL(诸如外部电力使能信号EPM_en)在此被称为“电力控制信息”。例如，在外部电力使能信号EPM_en活动(或接通)的情况中，存储器控制器1210可以控制非易失性存储器件1221在设定寄存器1225中设定对应于外部电压模式OVM的值。这可以通过将电力控制信息发送到稍后结合图3描述的非易失性存储器件1221的控制逻辑160、由此控制逻辑160响应于电力控制信息适当地设定设定寄存器1225的值来进行。 

作为本发明构思的外部电压模式OVM的一个示例，非易失性存储器件1221从外部高电压Ext_Vpp产生一些字线电压，并使用电源电压Vdd产生其他字线电压。例如，在编程操作中，施加到未选择的字线的通过电压Vpass和读验证通过电压Vread可以从外部高电压Ext_Vpp产生，而施加到选择的字线的编程电压Vpgm可以从电源电压Vdd产生。外部电压模式OVM的所述和其他示例将结合后面的实施例进行描述。 

图3是根据本发明构思的一个或多个实施例的图2中所示的非易失性存 储器件1221的框图。 

参见图3，非易失性存储器件1221包括电压产生电路110、行选择电路120、存储器单元阵列130、读和写电路140、数据输入/输出电路150以及控制逻辑160。 

控制逻辑160控制非易失性存储器件1221的整体操作。例如，控制逻辑160响应于图1中所示的存储器控制器1210的编程请求或读请求，并控制非易失性存储器件1221的整体操作以便执行编程操作或读操作。 

这里假设外部高电压Ext_Vpp从图1中的主机1100提供到图1中所示的存储器系统1200，即对应于外部电压模式OVM的值被存储在设定存储器1225中，如上面结合图2描述的。响应于存储在设定寄存器1225中的OVM值，控制逻辑160将外部电压模式信号OVMS提供到电压产生电路110。这样，建立了外部电压模式OVM。 

电压产生电路110产生将被提供到存储器单元阵列130的字线的电压(即，字线电压)。响应于来自控制逻辑160的外部电压模式信号OVMS，根据外部电压模式OVM产生所述电压。 

如图3中所示，该示例的电压产生电路110包括高电压(HV)产生器111和低电压(LV)产生器112。 

高电压产生器111包括正常高电压产生器111_a和选择高电压产生器111_b。正常高电压产生器111_a响应于控制逻辑160的控制，产生将被供应到在编程操作期间所选择的字线的编程电压Vpgm。在该特定实施例中，正常高电压产生器111_a从电源电压Vdd例如通过电源电压Vdd的电荷抽吸而产生编程电压Vpgm。 

选择高电压产生器111_b响应于控制逻辑160的控制，并产生将被供应到在编程操作期间未被选择的字线的通过电压Vpass，或将被供应到在读操作期间未被选择的字线的读通过电压Vread。 

在其中外部高电压Ext_Vpp活动(接通)的情况中，选择高电压产生器111_b根据从控制逻辑160接收的外部电压模式信号OVMS操作。即，在外部电压模式OVM，选择高电压产生器111_b从外部高电压Ext_Vpp例如通过减少外部高电压Ext_Vpp的电压电平而产生通过电压Vpass和读通过电压Vread。 

在其中外部高电压Ext_Vpp不活动(断开)的情况中，选择高电压产生 器111_b根据正常模式操作。即，在正常模式，选择高电压产生器111_b从从电源电压Vdd例如通过电源电压Vdd的电荷抽吸而产生通过电压Vpass和读通过电压Vread。 

在控制逻辑160的控制下，低电压产生器112产生将被提供到在包括在编程操作中的验证读操作期间所选择的字线的验证读电压Vvfy，或将被提供到在读操作期间所选择的字线的读电压Vrd。在本实施例的该示例中，低电压产生器112使用高电压Vpp产生验证读电压Vvfy和读电压Vrd。这里，高电压Vpp可以是由正常高电压产生器111_a或选择高电压产生器111_b产生的高电压。在本实施例的另一示例中，验证读电压Vvfy和/或读电压Vrd低于电源电压Vdd，并且低电压产生器112使用电源电压Vdd产生验证读电压Vvfy和/或读电压Vrd。 

行选择电路120被供应了来自电压产生电路110的字线电压Vpgm，Vpass，Vread，Vvfy和Vrd，响应于行地址RA而将对应的电压提供到特定的字线WL。该示例的行选择电路120包括电压选择开关121以及第一行解码器122和第二行解码器123。 

电压选择开关121响应于行地址RA的地址部分RAi产生将被提供到字线WL的选择信号S<1>到S<n>。 

例如，在编程操作的编程时间段期间，电压选择开关121响应于行地址RAi激活选择信号S<1>到S<n>之一，并去激活剩余的选择信号。电压选择开关121将编程电压Vpgm传递到激活的选择信号上并将通过电压Vpass传递到去激活的选择信号上。 

作为另一个示例，在编程操作的验证读时间段期间，电压选择开关121将验证读电压Vvfy传递到在程序执行时间段被激活的选择信号上并将验证通过电压Vread传递到在程序执行时间段去激活的选择信号上。 

作为另一个示例，在读操作期间，电压选择开关121响应于行地址RAi激活选择信号S<1>到S<n>之一。此时，剩余的选择信号被去激活。电压选择开关121将读电压Vrd传递到激活的选择信号上，并将读通过电压Vread传递到去激活的选择信号上。 

第一行解码器122和第二行解码器123中的每一个响应于选择信号S<1>到S<n>和行地址RA的剩余部分RAj用对应的字线电压驱动字线WL。在本实施例的该示例中，行地址部分RAj是用于选择存储器块131或132(即， 存储器块BLK1或BLK2)的地址。同样，根据该实施例，第一行解码器122响应于行地址RAj选择第一存储块131，第二行解码器123响应于行地址RAj选择第二存储块132。 

第一行解码器122和第二行解码器123中的每一个将经由选择信号S<1>到S<n>供应的字线电压传递到所选择的存储器块的字线WL。在编程操作的程序执行时间段期间，编程电压Vpgm被施加到所选择的字线，通过电压Vpass被施加到未被选择的字线。此外，在读操作期间，读电压被施加到所选择的字线，读通过电压Vread被施加到未被选择的字线。 

存储器单元阵列130经由字线WL连接到行选择电路，如上所述。此外，存储器单元阵列130经由位线BL连接到读和写电路140。如上所述，存储器单元阵列130包括第一存储器块131和第二存储器块132。第一存储器块131和第二存储器块132中的每一个包括多个存储器单元，每个存储器单元存储数据。为了便于描述，在图3中图示了两个存储器块131和132。然而，本发明构思不受存储器单元阵列130中的存储器块的数量的限制。换句话说，存储器单元阵列130可以具有单个存储器块，或两个或多个存储器块。 

本发明构思也不受每个存储器单元中存储的位的数量的限制。例如，存储器单元阵列130的每个存储器单元可以存储数据的单个位，其通常被称为单级单元(SLC)或单个位单元(SBC)。可选择的，存储器单元阵列130的每个存储器单元可以存储数据的两个或多个位，其通常被称为多级单元(MLC)或多个位单元(SBC)。此外，存储器单元阵列130可以包括SLC/SBC存储器单元和MLC/MBC存储器单元两者。 

读和写电路140经由位线BL连接到存储器单元阵列130并经由数据线DL连接到数据输入/输出电路150，并且操作性地响应于控制逻辑160。在编程操作中，读和写电路140从数据输入/输出电路150接收数据以将接收的数据存储在存储器单元阵列130中。在读操作中，读和写电路140从存储器单元阵列130读出数据并将读取的数据传递到数据输入/输出电路150。例如，读和写电路140可以包括组成元件，诸如用于执行数据的读和写的页缓冲器(或页存储器)、选择位线BL的列选择器电路、以及其他组件。 

数据输入/输出电路150经由数据线DL连接到读和写电路140。数据输入/输出电路150操作性地响应于控制逻辑160，并被配置为与外部设备交换数据I/O。在编程操作中，数据输入/输出电路150将从外部设备提供的数据 I/O经由数据线DL传递到读和写电路140。在读操作中，数据输入/输出电路150将经由数据线DL从读和写电路140提供的数据I/O传递到外部设备。 

如上参考图3描述的，非易失性存储器1221支持外部电压模式OVM，并使用外部高电压Ext_Vpp产生提供到未选择的字线的高字线电压(即，通过电压Vpass或读通过电压Vread)。相反，在通过电源电压Vdd的电荷抽吸产生高字线电压的情况下，可能发生过度的瞬时峰值。这会导致产生不稳定的字线电压，其转而会导致非易失性存储器件的操作故障。这一缺陷在上述的实施例中可以被避免，因为电压产生电路110通过降低外部高电压Ext_Vpp产生用于未选择的字线的高字线电压，由此避免瞬时峰值电流。另外，因为从外部高电压Ext_Vpp得到同时施加到许多未选择的字线的高字线电压，因此可以减小非易失性存储器件中的功耗。 

图4是示出可在图3的实施例中利用的正常高电压产生器111_a的示例的框图。具体的，正常高电压产生器111_a如前所述响应于图3的控制逻辑160的控制产生编程电压Vpgm。 

参见图4，正常高电压产生器111_a包括振荡器111_a1、调节器111_a2和电荷泵111_a3。 

振荡器111_a1产生振荡信号OSC。调节器111_a2取决于电荷泵111_a3的输出电压的电平是否高于目标电压TV而将振荡信号OSC作为时钟CLK输出。电荷泵111_a3响应于时钟CLK而执行抽吸操作。电荷泵111_a3通过对与电源电压Vdd串联连接的多个电容器(未示出)充电来抽吸输出电压的电压电平直至编程电压Vpgm的电压电平。 

图5是示出可在图3的实施例中利用的选择高电压产生器111_b的示例的框图，图6是用于描述图5中图示的传递路径的相关电压的时序图。 

如上所述，在编程期间，选择高电压产生器111_b响应于图3中所示的控制逻辑160的控制产生通过电压Vpass。在读期间，选择高电压产生器111_b响应于图3中所示的控制逻辑160的控制产生读通过电压Vread。这些高电压Vpass和Vread被施加到未选择的字线WL。图3图示了产生通过电压Vpass的示例。 

参见图5，选择高电压产生器111_b包括振荡器111_b1、调节器111_b2、电荷泵111_b3、开关电路111_b5和分压电路111_b6。振荡器111_b1、调节器111_b2和电荷泵111_b3与上面结合图4描述的那些基本相同，并且在此 合称为抽吸电路111_b4。 

选择高电压产生器111_b取决于器件在前面描述的正常模式还是在前面描述的外部电压模式OVM中操作而以两种方式之一产生通过电压Vpass。具体的，在外部电压模式OVM，选择高电压产生器111_b使用外部高电压Ext_Vpp产生通过电压Vpass。另一方面，在正常模式，选择高电压产生器111_b使用电源电压Vdd产生通过电压Vpass。 

参见图5和图6，假设外部高电压Ext_Vpp至少在外部电压模式信号OVMS活动(即，逻辑高)的时间段期间被传递到选择高电压产生器111_b。 

在时间t1，外部电压模式信号OVMS例如根据在设定寄存器1225(图2)中设定的值变为活动(即，逻辑高)。结果，开关电路111_b5接通(即，闭合)，以将外部高电压Ext_Vpp沿着第一路径耦合至分压电路111_b6。同时，抽吸电路111_b4的振荡器111_b1被去激活(或关断)，由此关闭抽吸电路111_b4的功能。因此，在第一时间段T1期间，分压电路111_b6沿着第一路径被供应具有Vpp的电压电平的外部高电压Ext_Vpp，并且通过电压Vpass通过外部高电压Ext_Vpp的分压而产生。 

在时间t2，外部电压模式信号OVMS例如根据在设定寄存器1225(图2)中设定的值变为不活动(即，逻辑低)。结果，开关电路111_b5切断(即，打开)，以将外部高电压Ext_Vpp沿着第一路径从分压电路111_b6去耦合。同时，抽吸电路111_b4的振荡器111_b1被激活(或接通)，由此激活抽吸电路111_b4。因此，在第二时间段T2期间，分压电路111_b6沿着第二路径被供应具有Vpp的电压电平的内部高电压Int_Vpp，并且通过电压Vpass通过内部高电压Ixt_Vpp的分压而产生。 

在时间t3，外部电压模式信号OVMS再次变为活动(即，逻辑高)，开关电路111_b5接通(即，闭合)，以将外部高电压Ext_Vpp沿着第一路径耦合至分压电路111_b6，并且抽吸电路111_b4的振荡器111_b1被去激活(或关断)。因此，通过电压Vpass通过外部高电压Ext_Vpp的分压而产生。 

图7是示出图5所示的分压电路111_b6的示例的电路图。参见图7，分压电路111_b6包括电源单元1、分压电源2、偏压电流单元3和比较单元4。 

电源单元1接收经由第一路径或第二路径(参见图5)提供的Vpp电平的电压(即，外部高电压Ext_Vpp或内部高电压Ixt_Vpp)。该示例的电源单元1包括PMOS晶体管PM_L。 

分压单元2连接在输出节点NO_L和比较节点NC_L之间，并输出通过根据修整码TRMi_L分割Vpp电压的通过电压Vpass。 

该示例的分压单元2包括串联连接在输出节点NO_L和比较节点NC_L之间的多个电阻器R2_L到R4_L；分别与对应的电阻器R4_L到R2_L并联连接的晶体管M0_L到M2_L；以及分别连接到对应的晶体管M0_L到M2_L的栅极的开关SW0_L～SW2_L。电阻器R4_L到R2_L中的每一个根据修整码TRM0_L到TRM2_L可以被缩短或断开。在图7中，示例性地图示了能够根据修整码TRM0_L到TRM2_L被缩短的三个电阻器R4_L到R2_L。然而，本发明构思不限于此。即，分压单元2可以包括一个或多个能够根据至少一个修整码被缩短的电阻器。 

开关SW0_L～SW2_L中的每一个接收高电压Vpp以及修整码TRM0_L到TRM2_L中对应的一个，并根据对应的修整码向对应的晶体管的栅极供应高电压Vpp。 

偏压电流单元3连接在比较节点NC_L和接地端子之间，并且在分压电路111_b6被激活时排出恒定电流。本示例的偏压电流单元3包括电阻器R1_L。 

比较单元4通过将比较节点NC_L的电压与对于低电压的参考电压Vref_LV进行比较控制电源单元1的激活。例如，比较单元4在比较节点NC_L的电压与对于低电压的参考电压Vref_LV不相等时继续激活电源单元1。本示例的比较单元4包括接收比较节点NC_L的电压的正输入端子和接收对于低电压的参考电压Vref_LV的负输入端子。 

图8是示出修整码产生器5的示例的框图。修整码产生器5产生施加到图7中的分压电路111_b6的修整码。该示例的修整码产生器5包括第一数据锁存器5_a和第二数据锁存器5_b。 

为了便于说明，假设第一数据锁存器5_a将数据锁存在通过电压Vpass，第二数据锁存器5_b将数据锁存在读通过电压Vread。为了从图7中的分压电路111_b6获得目标通过电压Vpass，第一数据锁存器5_a响应于第一修整码使能信号TEN1输出锁存的数据作为第i个修整码TRMi_L(i是1或更大的整数)。另一方面，为了从图7中的分压电路111_b6获得目标读通过电压Vread，第二数据锁存器5_b响应于第二修整码使能信号TEN2输出锁存的数据作为第i个修整码TRMi_L。 

图9是示出修整码产生器6的另一个示例的框图。修整码产生器6产生施加到图7中的分压电路111_b6的修整码。参见图9，该示例的修整码产生器6包括第一E-fuse 6_a、第二E-fuse 6_b和开关6_c。 

为了便于说明，假设第一E-fuse 6_a包括对应于通过电压Vpass的E-fuse值，第二E-fuse 6_b包括对应于读通过电压Vread的E-fuse值。为了从图7中的分压电路111_b6获得目标通过电压Vpass，开关6_c输出对应于第一E-fuse 6_a的E-fuse值的数据作为第i个修整码TRMi_L(i是1或更大的整数)。另一方面，为了从图7中的分压电路111_b6获得目标读通过电压Vread，开关6_c输出对应于第二E-fuse 6_b的E-fuse值的数据作为第i个修整码TRMi_L。 

图10是示出了图7中所示的开关SW0_L之一的示例的电路图。参见图10，该示例的开关SW0_L包括第一PMOS晶体管PM1和第二PMOS晶体管PM2、第一NMOS晶体管NM1和第二NMOS晶体管NM2、以及第一反相器INV1和第二反相器INV2。开关SW0_L是用于将修整码TRM0_L的电平转换到高电压Vpp的电平的电平移位器。这里，修整码TRM0_L具有电源电压Vdd的电平，其低于高电压Vpp的电平。图7中所示的剩余开关SW1_L和SW2_L可以与图10中所示的基本相同。 

上面结合图5到10描述的选择高电压产生器111_b(图3)仅仅是示例性的，并且可以不背离本发明构思而被修改或重新设计。举例来说，现在将参考图11描述选择高电压产生器111_b的另一个实施例。 

图11是选择高电压产生器111_b’的另一个示例的电路图。显然，图11所示的选择高电压产生器111_b’类似于图5中所示的选择高电压产生器111_b，除了第一路径电压是通过外部高电压Ext_Vpp的分压而获得的Ext_Vpass，并且开关电路111_b5在分别具有Ext_Vpass和Int_Vpass的第一路径和第二路径之间选择。在图11的描述中，与图5中所示的构成元件相同的构成元件由相同的参考数字来表示并且因此省略其操作描述。 

参见图11，选择高电压产生器111_b’包括振荡器111_b1、调节器111_b2、电荷泵111_b3、开关电路111_b5和分压电路111_b6。振荡器111_b1、调节器111_b2和电荷泵111_b3组成抽吸电路111_b4。在该示例中，抽吸电路111_b4可以进一步包括用于在电荷泵111_b3的输出级产生内部通过电压Int_Vpass的分压电路(未示出)。 

在外部电压模式OVM，外部电压模式信号OVMS是活动的，因此开关电路111_b5将输出耦合到第一路径，由此输出Ext_Vpass作为通过电压Vpass。在此期间，振荡器111_b1可以被去激活，由此去激活电荷泵111_b3。在正常模式，外部电压模式信号OVMS是不活动的，因此开关电路111_b5将输出耦合到第二路径，由此输出Int_Vpass作为通过电压Vpass。在此期间，振荡器111_b1被激活，由此激活电荷泵111_b3。 

图12是示出图3中所示的电压选择开关121的示例的框图。参见图12，该示例的电压选择开关121包括解码单元121_a和多个驱动单元121_b1到121_bn。 

解码单元121_a解码行地址RAi以产生解码的行地址DRA_1到DRA_n。解码单元121_a将解码的行地址DRA_1到DRA_n分别传递到多个驱动单元121_b1到121_bn中对应的驱动单元。 

在编程操作的程序执行时间段期间，多个驱动单元121_b1到121_bn从图3中的电压产生电路110接收编程电压Vpgm和通过电压Vpass。多个驱动单元121_b1到121_bn响应于解码的行地址激活选择信号S<1>到S<n>之一。多个驱动单元121_b1到121_bn中对应于激活的选择信号的一个驱动单元用编程电压Vpgm驱动激活的选择信号。剩余的驱动单元用通过电压Vpass分别驱动未被激活的(或剩余的)选择信号。 

在编程操作的验证读操作期间或在读操作期间，多个驱动单元121_b1到121_bn从电压产生电路110接收验证读电压Vvfy、读通过电压Vread、和读电压Vrd。多个驱动单元121_b1到121_bn响应于解码的行地址激活选择信号S<1>到S<n>之一。多个驱动单元121_b1到121_bn中对应于激活的选择信号的一个驱动单元用读电压Vrd或验证读电压Vvfy驱动激活的选择信号。剩余的驱动单元用读通过电压Vpass分别驱动未被激活的(或剩余的)选择信号。 

与此同时，从电压选择开关121产生的选择信号S<1>到S<n>被提供到行解码器122和123。这将参考图13更全面地描述。 

图13是示出图3中所示的行解码器122和存储器单元阵列130的示例的框图。存储器单元阵列130包括多个存储器块。为了便于说明，在图13中示例性地图示了一个存储器块和对应于该一个存储器块的行解码器122。 

参见图13，行解码器122响应于行地址RAj选择存储器块。即，行解码 器122激活对应于行地址RAj的块控制信号BS，并且电压传递晶体管BS0到BSn+1通过块控制信号BS导通或截止。当电压传递晶体管BS0到BSn+1导通时，选择信号线SL1到SLn分别与字线WL1到WLn电连接。因此，选择信号S<1>到S<n>上的电压被分别提供到字线WL1到WLn。 

例如，在编程操作的程序执行时间段期间，激活的选择信号上的编程电压Vpgm被提供到所选择的字线，未激活的选择信号上的通过电压Vpass被提供到未选择的字线。作为另一个示例，在读操作期间或编程操作的验证读操作期间，激活的选择信号上的读电压Vrd或验证读电压Vvfy被提供到所选择的字线，未激活的选择信号上的读通过电压Vread被提供到未选择的字线。 

该示例的存储器单元阵列130的存储器块包括多个串，每个串对应于多个字线BL1到BLm。每个串包括串选择晶体管SST、接地选择晶体管GST、和串联连接在选择晶体管GST和SST之间的存储器单元M1到Mn。每个串中的存储器单元M1到Mn分别与对应的字线WL1到WLn连接。即，同一行中的存储器单元(例如，M1)共同与对应的字线(例如WL1)连接。 

在编程操作的程序执行时间段期间，与所选择的字线连接的存储器单元经由所选择的字线被供应编程电压Vpgm，与未选择的字线连接的存储器单元经由未选择的字线被供应通过电压Vpass。在读操作期间或编程操作的验证读操作期间，与所选择的字线连接的存储器单元经由所选择的字线被供应读电压Vrd或验证读电压Vvfy，与未选择的字线连接的存储器单元经由未选择的字线被供应读通过电压Vread。 

现在将参考图14到图17描述本发明构思的其他实施例。 

图14是根据本发明构思的另一示例性实施例的非易失性存储器件的框图。图14中示出的非易失性存储器件1221’支持外部电压模式OVM，并使用外部高电压Ext_Vpp产生将被供应到所选择的字线的低电压(例如读电压Vrd或验证读电压Vvfy)。 

除了电压产生电路210，图14中示出的非易失性存储器件1221’包括先前描述的图3中示出的相同名称的元件，因此，下面省略那些元件的详细描述以避免说明中的冗余。 

参见图14，非易失性存储器件1221’包括电压产生电路210、行选择电路220、存储器单元阵列230、读和写电路240、数据输入/输出电路250以及控制逻辑260。 

电压产生电路210产生将被提供到存储器单元阵列230的字线WL的电压(即，字线电压)。图14的示例实施例至少部分特征在于电压产生电路210响应于外部电压模式信号OVMS使用外部高电压Ext_Vpp产生将被提供到所选择的字线的读电压Vrd和/或验证读电压Vvfy。电压产生电路210包括高电压产生器211和低电压产生器212。 

高电压产生器211响应于控制逻辑260的控制产生编程电压Vpgm、通过电压Vpass、和读通过电压Vread。在本实施例的该示例中，高电压产生器211使用电源电压Vdd产生编程电压Vpgm、通过电压Vpass和读通过电压Vread，而不管是否供应了外部高电压Ext_Vpp。这可以例如通过电源电压Vdd的电荷抽吸来完成。 

低电压产生器212包括第一低电压产生器212_a和第二低电压产生器212_b。第一低电压产生器212_a和第二低电压产生器212_b中的每一个响应于控制逻辑260的控制产生读电压Vrd或验证读电压Vvfy。 

第一低电压产生器212_a使用电源电压Vdd产生读电压Vrd或验证读电压Vvfy。为了便于说明，假设第一低电压产生器212_a产生第一读电压Vrd1或第一验证读电压Vvfy1。第一读电压Vrd1和第一验证读电压Vvfy1的电平例如与电源电压Vdd相同或低于电源电压Vdd。 

第二低电压产生器212_b响应于控制逻辑260的控制产生读电压Vrd2到Vrdn或验证读电压Vvfy2到Vvfyn，所述电压的电平高于预定电压(例如，电源电压Vdd)。第二低电压产生器212_b通过在外部电压模式中降低外部高电压Ext_Vpp或者通过在正常模式中降低内部高电压Int_Vpp来产生读电压Vrd2到Vrdn或验证读电压Vvfy2到Vvfyn。 

具体的，如果供应外部高电压Ext_Vpp，则第二低电压产生器212_b响应于外部电压模式信号OVMS降低外部高电压Ext_Vpp，以产生将被供应到所选择的字线的读电压Vrd2到Vrdn或验证读电压Vvfy2到Vvfyn。在该情况下，读电压Vrd2到Vrdn或验证读电压Vvfy2到Vvfyn的电平高于电源电压Vdd。 

在未供应外部高电压Ext_Vpp的情形中，第二低电压产生器212_b分割内部高电压Int_Vpp(参见图5)以产生读电压Vrd2到Vrdn或验证读电压Vvfy2到Vvfyn。在该情况下，内部高电压Int_Vpp从高电压产生器211传递，并具有与外部高电压Ext_Vpp相同的Vpp电压电平。用于产生内部高电压 Int_Vpp的高电压产生器211可以与在前面描述的图4中所示的正常高电压产生器111_a和在前面描述的图5中示出的抽吸电路111_b4相同。 

图15和16是用于描述图14中所示的电压产生电路的操作的框图。图15示出了在编程操作中执行的验证读操作期间的验证读电压Vvfy1到Vvfy3的电压电平，图16示出了根据存储器单元的阈值电压分配的读电压Vrd1到Vrd3的电压电平。 

参见图15，图14所示的非易失性存储器件1221’根据增量阶跃脉冲编程(ISPP)技术执行编程操作。示例性地，使用三个验证读电压Vvfy1到Vvfy3执行验证读时间段。然而，验证读电压的数量不限于此，并且可以具体取决于在每个存储器单元中存储的位的数量来不同地设定。 

在使用三个验证读电压Vvfy1到Vvfy3执行验证读时间段的情况中，如图15的示例中图示的，第一验证读电压Vvfy1的电平低于参考电压Vref，第二验证读电压Vvfy2和第三验证读电压Vvfy3的电平高于参考电压Vref。在该示例中，参考电压与电源电压Vdd相同或相似。 

在该情况下，图14中的低电压产生器212使用电源电压Vdd产生低于参考电压Vref的验证读电压Vvfy，并使用外部高电压Ext_Vpp产生高于参考电压Vref的验证读电压Vvfy2和Vvfy3。 

例如，低电压产生器212的第一低电压产生器212_a通过输出电源电压Vdd作为第一验证读电压Vvfy1来产生第一验证读电压Vvfy1。低电压产生器212的第二低电压产生器212_b通过降低外部高电压Ext_Vpp来产生第二验证读电压Vvfy2和第三验证读电压Vvfy3。如果未供应外部高电压Ext_Vpp，则低电压产生器212的第二低电压产生器212_b通过降低内部高电压Int_Vpp来产生第二验证读电压Vvfy2和第三验证读电压Vvfy3。 

参见图16，图4中的存储器单元阵列230的存储器单元具有四个阈值电压分布中的一个。即，存储器单元具有对应于擦除状态ST0、第一编程状态ST1、第二编程状态ST2和第三编程状态ST3中的一个的阈值电压分布。存储器单元的逻辑状态ST0到ST3和逻辑状态ST0到ST3的数据不限于该示例。 

在每个存储器单元存在四个可能的阈值电压分布的情况中，读操作需要三个读电压Vrd1、Vrd2和Vrd3。在该情况中，如图16的示例中图示的，第一读电压Vrd1的电平低于参考电压Vref，第二读电压Vrd2和第三读电压Vrd3的电压高于参考电压Vref。在该示例中，参考电压Vref与电源电压Vdd相同 或相似。 

在该情况下，低电压产生器212以类似于先前描述的产生验证读电压的操作的方式产生读电压。即，低电压产生器212的第一低电压产生器212_a使用电源电压Vdd产生电平低于参考电压Vref的读电压Vrd1。低电压产生器212的第二低电压产生器212_b使用外部高电压Ext_Vpp产生电平高于参考电压Vref的读电压Vrd2和Vrd3。如果未供应外部高电压Ext_Vpp，则低电压产生器212的第二低电压产生器212_b通过降低内部高电压Int_Vpp来产生第二读电压Vrd2和第三读电压Vrd3。 

图17是示出图14中所示的第二低电压产生器212_b的示例的框图。如上面参考图14到16描述的，如果供应了外部高电压Ext_Vpp，则第二低电压产生器212_b使用外部高电压Ext_Vpp产生验证读电压或读电压(其电平高于参考电压Vref)。否则，第二低电压产生器212_b使用内部高电压Int_Vpp产生验证读电压或读电压(其电平高于参考电压Vref)。 

如图17所图示的，该示例的第二低电压产生器212_b包括开关电路212_b1和分压电路212_b2。 

开关电路212_b1经由第一路径接收外部高电压Ext_Vpp，并经由第二路径接收内部高电压Int_Vpp。开关电路212_b1响应于外部电压模式信号OVMS将外部高电压Ext_Vpp和内部高电压Int_Vpp中的任一个传递到分压电路212_b2。 

例如，当外部电压模式信号OVMS活动时，开关电路212_b1经由第一路径接收外部高电压Ext_Vpp，并将其传递到分压电路212_b2。另一方面，当外部电压模式信号OVMS不活动时，开关电路212_b1经由第二路径接收内部高电压Int_Vpp，并将其传递到分压电路212_b2。图17中所示的分压电路212_b2可以与先前结合图7到图10描述的类似，因此此处省略其描述。 

如上所述，内部高电压Int_Vpp可以从图14所示的高电压产生器211提供。高电压产生器211可以与图4中所示的正常高电压产生器111_a和图5中的抽吸电路111_b4类似，因此此处省略其描述。 

在结合图14到17描述的示例中，第一低电压产生器212_a产生一个验证电压Vvfy1和/或一个读电压Vrd1。这被理解为仅仅是示例性的。例如，第一低电压产生器212_a产生的验证读电压或读电压的数量可以根据参考电压Vref的电平来修改。 

图18是根据本发明构思的又一个示例性实施例的非易失性存储器件的框图。图18中示出的非易失性存储器件1221”支持外部电压模式OVM。 

参见图18，该示例的非易失性存储器件1221”包括电压产生电路310、行选择电路320、存储器单元阵列330、读和写电路340、数据输入/输出电路350以及控制逻辑360。除了电压产生电路310，图18中示出的非易失性存储器件1221”包括先前描述的图3中示出的相同名称的元件，因此，下面省略那些元件的详细描述以避免说明中的冗余。 

该示例的电压产生电路310包括高电压产生器311和低电压产生器312。高电压产生器311包括正常高电压产生器311_a和选择高电压产生器311_b，低电压产生器312包括第一低电压产生器312_a和第二低电压产生器312_b。 

在提供了外部高电压Ext_Vpp的情况下，选择高电压产生器311_b使用外部高电压Ext_Vpp产生通过电压Vpass或读通过电压Vread。选择高电压产生器311_b与图3中所示的类似，因此此处省略其描述。同时，正常高电压产生器311_a从电源电压Vdd产生编程电压Vpgm。同样，在提供了外部高电压Ext_Vpp的情况下，第二低电压产生器312_b使用外部高电压Ext_Vpp产生读电压Vrd2到Vrdn或验证读电压Vvfy2到Vvfyn。第二低电压产生器312_b与图14中所示的类似，因此此处省略其描述。同时，第一低电压产生器312_a从电源电压Vdd产生读电压Vrd1或读验证电压Vvfy1。 

在未供应外部高电压Ext_Vpp的情况下，所有产生器311_a，311_b，312_a和312_b从电源电压Vdd产生它们各自的电压。 

图19是用于描述图1中所示的存储器系统1200的操作示例的流程图。 

在操作S110，存储器系统1200从主机1100接收外部电力使能信号EPM_en。 

在操作S120，存储器系统1200的存储器控制器1210向非易失性存储器件(NVM)提供电力控制信息，即用于响应于外部电力使能信号EPM_en设定外部电压模式OVM的控制信号和数据。 

在操作S130，设定到外部电压模式OVM的非易失性存储器件从外部高电压Ext_Vpp产生电压Vx。电压Vx可以例如是在编程操作中将被供应到未选择的字线的通过电压、在读验证操作中将被供应到未选择的字线的读验证通过电压、或在读操作中将被供应到未选择的字线的读通过电压。此外，电压Vx可以是高于电源电压Vdd的读电压或读验证电压。 

在上面描述的示例中，存储器系统1200经由外部电力使能信号EPM_en从主机1100获取有关外部高电压Ext_Vpp的提供的信息。然而，本发明构思不限于此。例如，主机可以支持将外部电力使能信号EPM_en提供到存储器系统的功能。下面描述的实施例适合于这一可能性。 

图20是根据本发明构思的另一示例性实施例的电子设备的框图。参见图20，电子设备2000包括主机2100和存储器系统2200。图20所示的电子设备2000与图1中的类似，下面仅讨论两者之间的不同。 

存储器系统2200包括存储器控制器2210和非易失性存储器部分2220。与图1中所示的主机1100不同，图20所示的主机2100不向存储器系统2200提供外部电力使能信号EPM_en。同样，存储器系统2200配备有用于检测是否接收到外部高电压Ext_Vpp的外部电力检测电路2211。 

存储器系统2200的衬垫2230从主机2100接收外部高电压Ext_Vpp。经由衬垫2230接收的外部高电压Ext_Vpp传递到非易失性存储器件2221到2224。 

外部电力检测电路2211检测是否经由衬垫2230接收到外部高电压Ext_Vpp。例如，如果经由衬垫2230接收到外部高电压Ext_Vpp，则外部电力检测电路2211检测到外部高电压Ext_Vpp的输入，以发送控制信号或数据用于向非易失性存储器件设定外部电压模式OVM。非易失性存储器件类似于结合图3到19描述的那些，因此此处省略其描述。 

在图20，外部电力检测电路2211被示出为包括在存储器控制器2210中。然而，本发明构思不限于此。例如，外部电力检测电路2211可以提供在存储器控制器2210外部或在支持外部电压模式OVM的非易失性存储器件(例如，第一非易失性存储器件2221)内。这一替换将参考图21和22更全面地描述。 

图21是根据本发明构思的又一个示例性实施例的电子设备3000的框图。图22是根据本发明构思的一个示例性实施例的图21中所示的非易失性存储器件3221的框图。在图21和22中，外部电力检测电路3240包括在支持外部电压模式OVM的第一非易失性存储器件3221中。图21中所示的电子设备3000与图1和20中的类似，并且下面讨论了两者之间仅有的不同。此外，除了外部电力检测电路3240之外，图22中所示的非易失性存储器件3221包括先前描述的图3中示出的相同名称的元件，因此，下面省略那些元件的详细描述以避免说明中的冗余。 

参见图21，衬垫3230从主机3100接收外部高电压Ext_Vpp，并且外部高电压Ext_Vpp被提供到第一非易失性存储器件3221中。在这一情况下，第一非易失性存储器件3221支持外部电压模式OVM，并且包括检测外部高电压Ext_Vpp的输入的外部电力检测电路3240。 

参见图22，第一非易失性存储器件3221的外部电力检测电路3240检测是否接收到外部高电压Ext_Vpp。如果检测到外部高电压Ext_Vpp的输入，则外部电力检测电路3240向控制逻辑460提供信号，从而激活外部电压模式OVM。控制逻辑460响应于控制信号将外部电压模式信号OVMS传递到电压产生电路410，并且电压产生电路410使用外部高电压Ext_Vpp产生通过电压Vpass和读通过电压Vread。 

在图22中，电压产生电路410示出为使用外部高电压Ext_Vpp产生通过电压Vpass或读通过电压Vread。然而，本发明构思不限于此。例如，如图14中所图示的，电压产生电路410可以配置为使用外部高电压Ext_Vpp产生验证读电压Vvfy或读电压Vrd。作为另一示例，如图18中所图示的，电压产生电路410可以配置为使用外部高电压Ext_Vpp产生通过电压Vpass、读通过电压Vread、验证读电压Vvfy或读电压Vrd。 

图23是用于描述根据本发明构思的示例性实施例的图20中所示的存储器系统的操作的流程图。 

在操作S310，存储器系统2200的外部电力检测电路2211检测是否经由衬垫2230接收到外部高电压Ext_Vpp。 

在操作S320，如果检测到外部高电压Ext_Vpp的输入，则外部电力检测电路2211激活非易失性存储器件的外部电压模式OVM。同时，经由衬垫2230接收的外部高电压Ext_Vpp被提供到设定到外部电压模式OVM的非易失性存储器件。 

在操作S330，设定到外部电压模式OVM的非易失性存储器件使用外部高电压Ext_Vpp产生字线电压Vx。字线电压Vx在上面结合图19的操作S130进行了讨论。 

图24是用于描述图21和22中支持外部电压模式OVM的非易失性存储器件的操作的流程图。 

在操作S401，非易失性存储器件3221的控制逻辑460从存储器控制器3210接收用于产生字线电压Vx的请求。 

在操作S420，外部电力检测电路3240检测外部高电压Ext_Vpp的输入(S420)。 

在操作S430，如果检测到外部高电压Ext_Vpp，则电压产生电路410基于需要产生字线电压Vx的请求，使用外部高电压Ext_Vpp产生字线电压Vx。 

在操作S440，如果未检测到外部高电压Ext_Vpp，则电压产生电路410根据需要产生字线电压Vx的请求，使用电源电压Vdd产生字线电压Vx。 

在操作S450，字线电压被提供到对应的字线。字线电压Vx在上面结合图19的操作S130进行了讨论。 

如上所述，本发明构思的实施例适用于非易失性存储器件的编程和读两者。非易失性存储器件的编程方法的示例在美国专利第6,335,881号和第7,064,986号中详细公开，所述美国专利整体通过引用并入于此。非易失性存储器件的读方法的示例在美国专利公开第2101/0039861号中详细公开，所述美国专利申请整体通过引用并入于此。 

在上述实施例中，从外部高电压Ext_Vpp产生字线电压。然而，本发明构思还包含从外部高电压Ext_Vpp产生其他电压，诸如提供到存储器单元阵列的串选择线和/或接地选择线的电压。 

根据本发明构思的示例性实施例的非易失性存储器件可以例如使用具有2维(2D)NAND闪存阵列和3维(3D)闪存阵列(也称为垂直NAND闪存VNAND器件)的器件实现。示例性垂直NAND闪存器件在美国专利公开第2009/0306583号，第2010/0078701号，第2010/0117141号，第2010/0140685号，第2010/02135527号，第2010/0224929号，第2010/0315875号，第2010/0322000号，第2011/0013458号和第2011/0018036号中公开，所述美国专利公开整体通过引用并入于此， 

图25是根据本发明构思的示例性实施例的包括存储器系统的固态驱动器SSD的框图。参见图25，SSD系统4000包括主机4100和SSD 4200。SSD 4200经由信号连接器4211与主机4100交换信号，并经由电力连接器4221接收电力。SSD 4200包括多个非易失性存储器件4201到420n、SSD控制器4210和电源4220。 

多个非易失性存储器件4201到420n被用作存储介质。SSD 4200可以主要用闪存实现。可选的，SSD 4200可以用诸如PRAM，MRAM，ReRAM，FRAM等的其他非易失性存储器实现。此外，SSD 4200可以用不同类型的非 易失性存储器实现。 

电源4220向多个非易失性存储器件4201到420n提供电力。此外，当被从主机4100供应了外部高电压Ext_Vpp时，电源4220提供外部高电压Ext_Vpp到一个或多个非易失性存储器件4201到420n。在该情况下，SSD控制器4210根据本发明构思早先的实施例如前所述地将一个或多个非易失性存储器件4201到420n设定到外部电压模式OVM。 

SSD控制器4210经由信号连接器4211向主机4100发送信号SGL以及从主机4100接收信号SGL。这里，信号SGL可以包括命令、地址、数据等。SSD控制器4210基于来自主机4100的命令在对应的存储器件中写数据或从该对应的存储器件读数据。SSD控制器4210可以以与先前结合图2描述的存储器控制器1210相同的方式来配置。 

图26是作为本发明构思的示例性实施例的存储卡的框图。具体的，图26是SD卡的透视图。参见图26，SD卡包括9个插脚。例如，SD卡包括四个数据插脚(例如，1，7，8，9)、一个命令插脚(例如，2)、一个时钟插脚(例如，5)、以及三个电力插脚(例如，3，4，6)。 

此处，命令和响应信号经由命令插脚2进行传递。典型的，命令从主机传递到存储卡，并且响应信号从存储卡传递到主机。根据本发明构思的示例性实施例，三个电力插脚中的至少一个被用于接收前述的外部高电压Ext_Vpp，并且命令插脚2被用于接收前述的外部电力使能信号EPM_en。 

图27是图26中的存储卡的框图。存储卡系统4000包括主机4100和存储卡4200。主机4100包括主机控制器4110和主机连接单元4120。存储卡4200包括卡连接单元4210、卡控制器4200和存储器4230。 

主机连接单元4120和卡连接单元4210由多个插脚形成，所述多个插脚可以包括命令插脚、数据插脚、时钟插脚、电力插脚等。插脚的数量可以取决于存储卡4200的类型而变化。 

主机4100在存储卡4200中写数据或从存储卡4200读数据。主机控制器4110经由主机连接单元4120向存储卡4200提供命令(例如，写命令)、由主机4100中的时钟发生器(未示出)产生的时钟、和数据。 

卡控制器4220响应于经由卡连接单元4210接收的写命令，以与由卡控制器4220中的时钟发生器(未示出)产生的时钟同步地在存储器4230中存储数据。存储器4230存储从主机4100传递的数据。例如，如果主机4100是 数字照相机，则存储器4230存储图像数据。 

这里，存储器4230包括至少一个支持外部电压模式OVM的非易失性存储器件(例如，图3的非易失性存储器件1221)。存储器4230接收外部高电压Ext_Vpp，如结合本发明构思的在先实施例所描述地使用该外部高电压Ext_Vpp产生字线电压。 

图28是根据本发明构思的示例性实施例的包括闪存器件的电子设备5000的框图。电子设备5000可以例如通过个人计算机或诸如笔记本计算机、移动电话、PDA、照相机等的手持电子设备来实现。 

参见图28，电子设备5000包括半导体存储器件5100、电源5200、辅助电源5250、至少一个CPU 5300、RAM 5400和用户接口5500。半导体存储器件5100包括至少一个非易失性存储器5110和存储器控制器5120。 

在图28中，辅助电源5250或电源5200将高电压(即，外部高电压Ext_Vpp)提供到非易失性存储器件5110。非易失性存储器件5110如结合本发明构思的在先实施例所描述地使用外部高电压Ext_Vpp产生字线电压。 

上面公开的主题被认为是示例性的，而不是限定性的，并且所附的权利要求意图覆盖落入实质精神和范围内的所有这样的修改、改进和其他实施例。因此，对于法律所允许的最大程度，范围将由随后的权利要求及其等价物的最宽的允许解释来确定，而不应当被前面的具体描述所约束和限定。 

Claims (45)

1.一种非易失性存储器件，包括：

非易失性存储器单元阵列，包括多个字线；

电压产生器，配置为使用电源电压产生第一高电压以及使用高于电源电压的外部电压产生第二高电压；和

字线选择电路，配置为在存储器单元阵列的编程操作期间将所述第一高电压施加到所述多个字线中所选择的字线，以及将所述第二高电压施加到所述多个字线中未选择的字线。

2.如权利要求1所述的非易失性存储器件，其中所述电压产生器包括电荷泵，该电荷泵由所述电源电压驱动以产生所述第一高电压。

3.如权利要求1所述的非易失性存储器件，其中所述电压产生器包括分压器，该分压器接收所述外部电压并输出所述第二高电压。

4.如权利要求1所述的非易失性存储器件，其中所述第一高电压是编程电压Vpgm，所述第二高电压是通过电压Vpass。

5.如权利要求1所述的非易失性存储器件，其中所述电压产生器在第一电力模式操作以使用所述电源电压产生第一高电压以及使用所述外部电压产生第二高电压，和

其中所述电压产生器还在第二电力模式操作，其中所述第一高电压和所述第二高电压两者都从所述电源电压产生。

6.如权利要求5所述的非易失性存储器件，还包括控制逻辑，其选择所述第一电力模式或所述第二电力模式。

7.如权利要求6所述的非易失性存储器件，其中所述控制逻辑根据接收的电力控制信息选择所述第一电力模式或第二电力模式。

8.如权利要求7所述的非易失性存储器件，还包括模式设定寄存器，用于存储接收的电力控制信息。

9.如权利要求6所述的非易失性存储器件，还包括检测外部电压的外部电力检测电路，其中当所述外部电力检测电路检测到所述外部电压时，所述控制逻辑选择所述第一电力模式，并且当所述外部电力检测电路未检测到所述外部电压时，所述控制逻辑选择所述第二电力模式。

10.如权利要求5所述的非易失性存储器件，其中所述第一高电压是编程电压Vpgm，所述第二高电压是通过电压Vpass。

11.如权利要求10所述的非易失性存储器件，其中所述电压产生器包括：

第一高电压产生器，其产生编程电压Vpgm；和

第二高电压产生器，其产生通过电压Vpass。

12.如权利要求11所述的非易失性存储器件，其中所述第一高电压产生器包括第一电荷泵电路，该第一电荷泵电路由电源电压驱动以输出编程电压Vpgm，并且其中所述第二高电压产生器包括：

分压器，其输出所述通过电压Vpass；

开关电路，其在第一电力模式被使能，以将所述外部电源电压供应到所述分压器的输入；和

第二电荷泵电路，具有连接到所述分压器的输入的输出，其中所述第二电荷泵在第二电力模式中被使能并且由内部电源电压驱动。

13.如权利要求11所述的非易失性存储器件，其中所述第一高电压产生器包括第一电荷泵电路，该第一电荷泵电路由内部电源电压驱动以输出编程电压Vpgm，并且所述第二高电压产生器包括：

分压器，其接收所述外部电源电压并输出外部通过电压；

第二电荷泵电路，其由所述内部电源电压驱动并输出内部通过电压；和

开关电路，其在第一电力模式输出所述外部通过电压作为通过电压Vpass，并且其在第二电力模式输出所述内部通过电压作为通过电压Vpass。

14.如权利要求1所述的非易失性存储器件，还包括低电压产生器，其产生低于所述第一高电压和第二高电压的低电压。

15.如权利要求14所述的非易失性存储器件，其中所述存储器单元阵列包括第一存储器块和第二存储器块，并且其中所述字线选择电路包括：

电压选择开关，其根据行地址信号的第一部分选择性地将所述第一高电压、所述第二高电压和所述低电压传递到多个信号线；和

块解码器，其根据所述行地址信号的第二部分将所述信号线的电压传递到所述第一存储器块和第二存储器块的字线。

16.如权利要求1所述的非易失性存储器件，还包括低电压产生器，配置为选择性地从所述电源电压产生第一低电压和从所述外部电压产生第二低电压，所述第一低电压低于所述第二低电压。

17.如权利要求16所述的非易失性存储器件，其中所述字线选择电路配置为在读操作和读验证操作的至少一个中将由所述低电压产生器产生的所述第一低电压或第二低电压施加到所选择的字线。

18.如权利要求17所述的非易失性存储器件，其中所述第一低电压小于参考电压，所述第二低电压大于参考电压。

19.如权利要求18所述的非易失性存储器件，其中所述参考电压是电源电压。

20.如权利要求16所述的非易失性存储器件，其中所述低电压产生器配置为在第一电力模式中从所述外部电压产生第二低电压，或从由电荷泵使用所述电源电压产生的内部高电压产生第二低电压；以及

其中所述非易失性存储器件还包括控制逻辑，该控制逻辑选择所述第一电力模式或第二电力模式。

21.如权利要求20所述的非易失性存储器件，所述低电压产生器包括开关电路和分压电路，并且

其中所述开关电路响应于所述控制逻辑以在第一电力模式中将第一电压路径连接到所述分压电路的输入，并在第二电力模式中将第二电压路径连接到所述分压电路的输入，所述第一电压路径连接所述外部电压，所述第二电压路径连接到所述内部高电压。

22.如权利要求1所述的非易失性存储器件，其中所述非易失性存储器单元阵列包括2维NAND闪存阵列或3维NAND存储器阵列。

23.一种存储器系统，包括：

存储器控制器和配置为由该存储器控制器控制的非易失性存储器件，

其中所述非易失性存储器件包括：

电压产生器，配置为使用电源电压产生第一高电压以及使用高于电源电压的外部电压产生第二高电压；和

字线选择电路，配置为在存储器单元阵列的编程操作期间将所述第一高电压施加到多个字线中所选择的字线，以及将所述第二高电压施加到多个字线中未选择的字线。

24.如权利要求23所述的存储器系统，其中所述第一高电压是编程电压Vpgm，所述第二高电压是通过电压Vpass。

25.如权利要求23所述的存储器系统，还包括用于从主机设备接收所述外部电压的接线衬垫。

26.如权利要求23所述的存储器系统，其中所述电压产生器在第一电力模式操作以使用电源电压产生所述第一高电压以及使用外部电压产生所述第二高电压，和

其中所述电压产生器还在第二电力模式操作，其中所述第一高电压和所述第二高电压两者都从电源电压产生。

27.如权利要求23所述的存储器系统，其中所述非易失性存储器件还包括控制逻辑，其选择所述第一电力模式或第二电力模式。

28.如权利要求27所述的存储器系统，其中所述控制逻辑响应于电力控制信息选择所述第一电力模式或第二电力模式

29.如权利要求28所述的存储器系统，其中所述存储器控制器将所述电力控制信息供应到所述非易失性存储器件。

30.如权利要求28所述的存储器系统，其中所述电力控制信息在所述非易失性存储器件的内部产生。

31.如权利要求27所述的存储器系统，还包括检测所述外部电压的外部电力检测电路，其中当所述外部电力检测电路检测到外部电压时，所述控制逻辑选择第一电力模式，并且当所述外部电力检测电路未检测到外部电压时，所述控制逻辑选择第二电力模式。

32.如权利要求31所述的存储器系统，其中所述外部电力检测电路包括在所述存储器控制器中。

33.如权利要求31所述的存储器系统，其中所述外部电力检测电路包括在所述非易失性存储器件中。

34.如权利要求23所述的存储器系统，其中所述存储器系统是NAND闪存卡。

35.如权利要求23所述的存储器系统，其中所述存储器系统是固态盘(SSD)设备，并且所述存储器控制器是SSD控制器。

36.如权利要求35所述的存储器系统，还包含电源，其将所述外部电压和电源电压供应到所述非易失性存储器件。

37.一种操作非易失性存储器件的方法，包括：

从电源电压产生第一高电压；

从高于所述电源电压的外部电压产生第二高电压；

在非易失性存储器件的编程操作期间，将所述第一高电压施加到非易失性存储器件的所选择字线，并将所述第二高电压施加到非易失性存储器件的未选择字线。

38.如权利要求37所述的方法，其中所述第一高电压是编程电压Vpgm，所述第二高电压是通过电压Vpass。

39.如权利要求37所述的方法，其中产生第一高电压包括利用所述电源电压驱动电荷泵以产生所述第一高电压。

40.如权利要求39所述的方法，其中产生第二高电压包括将外部电压施加到分压器的输入。

41.如权利要求37所述的方法，其中所述从电源电压产生第一高电压和所述从外部电压产生第二高电压组成第一电力模式中的操作，以及

其中所述方法还包括在第二电力模式中选择性地操作，在所述第二电力模式中，第一高电压和第二高电压都从所述电源电压产生。

42.如权利要求41所述的方法，还包括响应于电力控制信息将模式设定寄存器设定到电力模式，所述电力模式包括所述第一电力模式和所述第二电力模式。

43.如权利要求41所述的方法，还包括检测外部电压当前是否被施加到非易失性存储器件，和

当检测到外部电压当前被施加到非易失性存储器件时，在所述第一电力模式中操作，以及当检测到外部电压当前未被施加到非易失性存储器件时，在所述第二电力模式中操作。

44.如权利要求37所述的方法，还包括从电压电压产生第一低电压以及从外部电压产生第二低电压，所述第一低电压低于所述第二低电压。

45.如权利要求44所述的方法，其中所述第一低电压小于参考电压，所述第二低电压大于所述参考电压。

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