JP3842609B2 - Ｉｃカード用ｌｓｉ，ｉｃカード及びｉｃカードの動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣカードやＳＩＭカード等の低電源電圧状態における誤動作を防止するためのＩＣカード用ＬＳＩ，ＩＣカード及びＩＣカードの動作方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの製造プロセスの微細化（プロセスシュリンク）に伴い、ＬＳＩの低電源電圧化が進行している。ＩＣカードやＳＩＭカード（携帯情報端末で使用されるＩＣカード）では、電源電圧が５Ｖおよび３Ｖの規格に加え、さらに１．８Ｖのものが規格化され始めている。このように、外部電源電圧の低下が進むにつれ、ＩＣカードやＳＩＭカード等に使用されるＬＳＩは、幅広い電源電圧への対応が要求されてきている。
【０００３】
【発明が解決しようとする課題】
しかしながら、５Ｖ、３Ｖ、１．８Ｖ等の複数の電源電圧の規格に対応した従来のＩＣカードやＳＩＭカード等に内蔵されたＬＳＩは、特定の電源電圧に対して設けられた１つのクロック周波数に対して最適動作するように設計されている。しかし、ＬＳＩを構成する半導体論理回路は、一般に電源電圧が低下すれば、その動作速度が遅くなる特性を有している。したがって通常よりも低い電源電圧が外部回路から供給された場合には、ＩＣカードを構成しているＬＳＩの動作速度が低下するのでロジック動作が不安定となり誤動作を生じるという問題があった。
【０００４】
また、電源投入後や低消費電力モード（スリープモード）の復帰後などの電源電圧の立ち上がり時においては、特に、外部電源電圧が低い状態（異常時処理系）においては、ＬＳＩの内部回路が論理不確定となり動作が不安定となるという問題があった。これは、ＬＳＩに集積化されたレギュレータ（一定電圧生成回路）の動作が安定する前に、ＬＳＩ内部の各回路ブロックが同時に動作し始めるため、急に大きな消費電力が必要となり、レギュレータの出力動作が低下するためである。
【０００５】
そこで、本発明は上記問題に鑑みてなされたもので、電源電圧の状態に応じてＩＣの内部回路の動作を安定させることを可能とするＩＣカード用ＬＳＩ，ＩＣカード及びＩＣカードの動作方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の特徴は、外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路、検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路、ステータス信号及び割り込み信号に応じて動作制御信号をシステムコントロール回路に出力するＣＰＵ、原始クロック信号から複数のクロック信号を生成するクロック生成回路、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するクロック選択回路を備えるＩＣカード用ＬＳＩを提供することである。
【０００７】
さらに、本発明の第１の特徴において、ＩＣカード用ＬＳＩのクロック選択回路は、外部リセット信号により複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号としてシステムコントロール回路に出力することが好ましい。
【０００８】
本発明の第１の特徴に係るＩＣカード用ＬＳＩによれば、電源電圧の状態、すなわち、電源電圧が上がった場合又は下がった場合に応じてその電源電圧に対して最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることができる。また、電源電圧に応じて最適なクロック信号でＩＣ内部を動作させることができるので、ＩＣ内部の誤動作を防ぎ、かつ、より低電圧動作を実現することができる。
【０００９】
本発明の第２の特徴は、複数の回路ブロック、正規定電圧より高い第１の外部電源電圧が供給された場合、正規定電圧をレギュレータ出力電圧として出力し、正規定電圧より低い第２の外部電源電圧が供給された場合、第２の外部電源電圧をレギュレータ出力電圧として出力するレギュレータ、第２の外部電源電圧が印加された時に、レギュレータ出力電圧が第２の外部電源電圧よりも低いしきい値電圧を超えるまで論理”０”で、しきい値を超えたとき、論理”１”となる内部リセット信号を出力するパワーオンリセット回路、内部リセット信号と外部リセット信号との論理積を演算し、システムリセット信号として出力する論理回路、システムリセット信号を入力し、低消費電力モード信号を出力するＣＰＵ、内部リセット信号と低消費電力モード信号を入力し、立ち上がりのタイミングの異なる論理”１”のイネーブル信号を順次出力して複数の回路ブロックを順次起動する順次起動回路を備えるＩＣカード用ＬＳＩを提供することである。
【００１０】
また、本発明の第２の特徴において、順次起動回路は、内部リセット信号及び低消費電力モード信号が共に論理”１”の場合にイネーブル信号を順次出力することが好ましい。
【００１１】
さらに、本発明の第２の特徴において、ＩＣカード用ＬＳＩは、レギュレータ出力電圧を検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路、検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路、原始クロック信号から複数のクロック信号を生成するクロック生成回路、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号としてシステムコントロール回路に出力するクロック選択回路とを更に備え、ＣＰＵは更にステータス信号及び割り込み信号に応じて動作制御信号をシステムコントロール回路に出力することが好ましい。そして、クロック選択回路は、外部リセット信号により複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号として出力することが望ましい。
【００１２】
また更に、本発明の第２の特徴において、ＩＣカード用ＬＳＩは、外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路、検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路、原始クロック信号から複数のクロック信号を生成するクロック生成回路、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するクロック選択回路とを更に備え、ＣＰＵは更にステータス信号及び割り込み信号に応じて動作制御信号をシステムコントロール回路に出力することが好ましい。そして、クロック選択回路は、外部リセット信号により複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号として出力することが望ましい。
【００１３】
本発明の第２の特徴に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、内部回路の動作を安定させることができる。
【００１４】
本発明の第３の特徴は、カード基板、このカード基板に搭載された、原始クロック信号から複数のクロック信号を生成する手段、及び複数のクロック信号の中から外部電源電圧の電位レベルに応じて１つのクロック信号を選択する手段とを有するＬＳＩ、このカード基板に搭載された外部端子、この外部端子とＬＳＩチップ上のパッドとを接続するカード基板上に設けられた基板配線、ＬＳＩチップ、カード基板、基板配線及び外部端子の一部を被覆するカバーフィルムを備えるＩＣカードを提供することである。
【００１５】
本発明の第３の特徴に係るＩＣカードによれば、５Ｖ、３Ｖ、１．８Ｖ等の複数の電源電圧の規格に応じて内部回路の動作を安定させることができ、誤動作を回避することが可能となる。
【００１６】
本発明の第４の特徴は、カード基板、このカード基板に搭載された、複数の回路ブロックと、正規定電圧より低い外部電源電圧が供給された場合、出力電圧を時間と共に上昇させるレギュレータと、このレギュレータの出力が外部電源電圧よりも低いしきい値電圧に到達すると立ち上がりのタイミングの異なる論理”１”のイネーブル信号を順次出力して複数の回路ブロックを順次起動する手段とを有するＬＳＩ、このカード基板に搭載された外部端子、この外部端子とＬＳＩチップ上のパッドとを接続するカード基板上に設けられた基板配線、ＬＳＩチップ、カード基板、基板配線及び外部端子の一部を被覆するカバーフィルムを備えるＩＣカードを提供することである。
【００１７】
また、本発明の第４の特徴において、ＩＣカードのＬＳＩは、更に原始クロック信号から複数のクロック信号を生成する手段、及び複数のクロック信号の中から外部電源電圧の電位レベルに応じて１つのクロック信号を選択する手段とを備えることが好ましい。
【００１８】
本発明の第４の特徴に係るＩＣカードによれば、５Ｖ、３Ｖ、１．８Ｖ等の複数の電源電圧の規格に応じて安定した定電圧を内部回路に供給できるので誤動作を回避することが可能となる。
【００１９】
本発明の第５の特徴は、原始クロック信号から複数のクロック信号を生成するステップ、外部回路より供給された外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力するステップ、検知信号を検出し、ステータス信号及び割り込み信号を出力するステップ、ステータス信号及び割り込み信号に応じて動作制御信号を出力するステップ、動作制御信号に応じてクロック選択信号を出力するステップ、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するステップを備えるＩＣカードの動作方法を提供することである。
【００２０】
本発明の第５の特徴に係るＩＣカードの動作方法によれば、電源電圧の状態に応じて最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることができるので、ＩＣ内部の誤動作を防ぎ、かつ、より低消費電力の電圧動作を実現することが可能となる。
【００２１】
本発明の第６の特徴は、外部回路から供給された外部電源電圧を正規定電圧と比較するステップ、正規定電圧より低い外部電源電圧が印加された時に、ＬＳＩチップ上の複数の回路ブロックを駆動するレギュレータ出力を時間と共に増大させるステップ、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧に到達した場合、立ち上がりの異なるイネーブル信号を順次出力して複数の回路ブロックを順次起動するステップを備えるＩＣカードの動作方法を提供することである。
【００２２】
また、本発明の第６の特徴において、ＩＣカードの動作方法は、更に、原始クロック信号から複数のクロック信号を生成するステップ、外部回路より供給された外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力するステップ、検知信号を検出し、ステータス信号及び割り込み信号を出力するステップ、ステータス信号及び割り込み信号に応じて動作制御信号を出力するステップ、動作制御信号に応じてクロック選択信号を出力するステップ、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するステップを備えることが好ましい。
【００２３】
本発明の第６の特徴に係るＩＣカードの動作方法によれば、外部電源電圧が低い場合、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることが可能となる。
【００２４】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分は同一又は類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率等は現実のものとは異なることに留意すべきである。従って、具体的な寸法等は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２５】
（ＩＣカード）
図９は、本発明の実施の形態に係るＩＣカードの一実施例を示す構成図である。 図９に示すように、カード基板５６には、本発明の実施の形態に係るＩＣカード用ＬＳＩチップ５５が搭載されている。ＬＳＩチップ５５の周辺部にはクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が配置されている。これらの各ボンディングパッド１，２，３，４，５は、カード基板５０上に設けられた基板配線５６１，５６２，・・・，５６５に、それぞれボンディングワイヤ５６７，５７２，・・・，５７５を介して接続されている。また、ＬＳＩチップ５５には、クロック生成回路７、クロック選択回路８、電源電圧検出回路９、パワーオンリセット回路１０、順次起動回路１１、レギュレータ１２、論理回路１３、ＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックが集積化されている。なお、ＬＳＩチップ５５内部の各回路の詳細については後述する。カード基板５０には、ＬＳＩチップ５５の各端子パッドに対応して、クロック（ＣＬＯＣＫ）端子５８１、リセット（ＲＥＳＥＴ）端子５８２、電源（ＶＤＤ）端子５８３、接地（ＧＮＤ）端子５８４、入出力（Ｉ／Ｏ）端子５８５がそれぞれ基板配線５６１，５６２，・・・，５６５の終端部に、リード端子として形成されている。このリード端子５８１，５８２，・・・，５８５を外部装置（リーダ・ライタ）６０に直接接触させることによりデータ等の入出力および外部電源電圧の入力などを行う。ＬＳＩチップ５５の各外部端子パッドと基板配線５６１，５６２，・・・，５６５との接続は、ボンディングワイヤ５７１，５７２，・・・，５７５以外の半田ボールやバンプ等の接続に置き換えることができる。
【００２６】
図１０は、図９で説明したＩＣカードの断面図の一例を示す。カード基板５０の一面側には、スペーサ５１が接着されている。スペーサ５１は、ＬＳＩチップ５５の入るくり抜き部を有し、ＬＳＩチップ５５は、このスペーサ５１のくり抜き部の内部においてカード基板５０に接着されている。そして、ＩＣカードは、ＬＳＩチップ５５を搭載したカード基板５０にスペーサ５１を挟んで、その両面側をそれぞれ上部カバーフィルム５２と下部カバーフィルム５３により覆われている。図１０は一例であり、他の構造でも構わないことは勿論である。
【００２７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップ５５の内部の構成を示す図である。図１に示すように、本発明の第１の実施の形態に係るＬＳＩチップ（以下において、単に「ＬＳＩ」と言う）５５は、電源端子パッド３に印加される外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号Ｓ１として出力する電源電圧検出回路９、検知信号Ｓ１を検出し、ステータス信号Ｓ２及び割り込み信号Ｓ３を出力し、動作制御信号Ｓ４に応じてクロック選択信号Ｓ５を出力するシステムコントロール回路２１、ステータス信号Ｓ２及び割り込み信号Ｓ３に応じて動作制御信号Ｓ４を出力するＣＰＵ（中央処理制御回路）２０、原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成するクロック生成回路７、クロック選択信号８に応じて複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの中から１つのクロック信号を選択し、システムクロック信号Ｓ８として出力するクロック選択回路８を少なくとも備えている。
【００２８】
さらに、図１に示すように、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩには、外部装置との接触インターフェースであるクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が備えられている。クロック端子パッド１には外部装置６０から原始クロック信号Ｓ６が供給される。この原始クロック信号Ｓ６は、クロック端子パッド１に接続されたクロック生成回路７に送られる。図１においてリセット端子パッド２からの信号径路を省略しているが、リセット端子パッド２からＬＳＩ内部の各回路ブロック２０，２１，４０，４１，４２，３０，・・・に接続する表面配線が形成されている。リセット端子パッド２を介して各回路ブロック２０，２１，・・・のリセットを行うためのリセット信号が送られる。電源端子パッド３と接地端子パッド４との間には、外部電源１５からの電圧が供給され、ＬＳＩ内部に電源電圧を供給する。入出力端子パッド５への接続関係の図示を省略しているが、入出力端子パッド５を介してＬＳＩ内部の各回路ブロックに対して、外部装置とのデータの入出力などを行う。クロック生成回路７は、クロック端子パッド１から入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成する回路ブロックである。クロック選択回路８は、クロック生成回路７に接続され、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃから１つのクロック信号を選択する回路ブロックである。電源電圧検出回路９は、電源端子パッド３に接続され、外部電源から印加された電圧を検出し、検出した電圧を検知信号Ｓ１として出力する回路ブロックである。電源電圧検出回路９は、１つ又は複数の電圧を検出することが可能である。システムコントロール回路２１は、ＣＰＵ２０、クロック選択回路８、電源電圧検出回路９、アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに接続され、各種信号の制御処理を行う回路ブロックである。アナログ回路３０は、アンプ（増幅器）等のアナログの回路ブロックである。ＲＯＭ３１は、ＣＰＵ２０において実行されるプログラムを格納しているプログラムメモリ等として機能する。ＲＡＭ３２は、ＣＰＵ２０におけるプログラム実行処理中に利用されるデータ等を格納したり、作業領域として利用されるデータメモリ等として機能する。ＣＰＵ２０は、ＬＳＩの処理を実行する処理制御装置であり、ステータス信号Ｓ２により電源電圧の状態（ステータス）を検知することが可能である。また、ＣＰＵ２０は、割り込み信号Ｓ３により進行中の処理を中断し、割り込み処理を行うことが可能である。さらに、割り込み処理により動作制御信号Ｓ４を変更することも可能である。さらに、ＣＰＵ２０は、クロック生成回路７、クロック選択回路８、電源電圧検出回路９、システムコントロール回路２１、アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の入出力をそれぞれ制御する制御手段も備える。
【００２９】
次に、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩ５５の処理動作について説明する。本発明の第１の実施の形態に係るＩＣカード用ＬＳＩ５５においては、電源電圧をＶＤＤとし、基準電圧をＶ１、Ｖ２（Ｖ１＜Ｖ２）として説明する。
【００３０】
（イ）まず、外部装置６０の外部電源１５からの電源電圧ＶＤＤが、ＶＤＤ端子５８３、基板配線５６３，ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され（図９参照）、電源端子パッド３に電源電圧ＶＤＤが印加される。
【００３１】
（ロ）次に、電源電圧検出回路９は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤを基準電圧Ｖ１、Ｖ２と比較し、その比較結果を検知信号Ｓ１としてシステムコントロール回路２１に対して出力する。ここで出力される検知信号Ｓ１は、例えば、Ｖ２＞ＶＤＤ＞Ｖ１であるかを否かを示す信号と、ＶＤＤ＞Ｖ２であるか否かを示す信号である。
【００３２】
（ハ）一方、クロック生成回路７は、クロック端子パッド１より入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成し、そのクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃをクロック選択回路８に対して出力する。ここで、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩにおいては、生成される複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの周波数をそれぞれｆ１、ｆ２、ｆ３とし、周波数の大小関係をｆ１＜ｆ２＜ｆ３とする。クロック選択回路８は、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃ（それぞれ、周波数ｆ１、ｆ２、ｆ３）の中から、システムコントロール回路２１から入力されるクロック選択信号Ｓ５に応じて、１つのクロック信号を選択する。そして、その選択したクロック信号をシステムクロック信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に送り、システムコントロール回路２１を経由して更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。なお、クロック選択回路８は、リセット端子パッド２を介して入力されるリセット信号によりリセットされた場合には最も低い周波数ｆ１のクロック信号Ｓ７ａを選択し、システムクロック信号Ｓ８としてＣＰＵ２０、システムコントロール回路２１に出力し、システムコントロール回路２１は更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００３３】
（ニ）ＣＰＵ２０は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて、動作制御信号Ｓ４をシステムコントロール回路２１に対して出力する。システムコントロール回路は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて処理動作を行う。
【００３４】
（ホ）システムコントロール回路２１は、電源電圧回路回路９から入力される検知信号Ｓ１により電源電圧の状態（ステータス）を検出し、その電源電圧の状態をステータス信号Ｓ２としてＣＰＵ２０に対して出力する。また、システムコントロール回路２１は、ステータスの変化時には、割り込み信号Ｓ３をＣＰＵ２０に対して出力する。
【００３５】
（ヘ）ＣＰＵ２０は、システムコントロール回路２１から入力されるステータス信号Ｓ２により電源電圧の状態を検出すると、その電源電圧の状態に応じて、ＶＤＤ＞Ｖ２である場合には周波数ｆ３のクロック信号Ｓ７ｃを、Ｖ２＞ＶＤＤ＞Ｖ１である場合には周波数ｆ２のクロック信号Ｓ７ｂを、ＶＤＤ＜Ｖ１である場合には周波数ｆ１のクロック信号Ｓ７ａを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。また、ＣＰＵ２０は、システムコントロール回路２１から入力される割り込み信号により電源電圧の変動を検出した場合には、クロック信号Ｓ７ａ（周波数ｆ１）を選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。ここで、電源電圧が安定し、例えば、電源電圧の状態がＶ２＞ＶＤＤ＞Ｖ１になった場合には、ＣＰＵ２０は、周波数ｆ２のクロック信号Ｓ７ｂを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。
【００３６】
（ト）システムコントロール回路２１は、ＣＰＵ２０から入力される動作制御信号Ｓ４に応じて、クロック選択信号Ｓ５をクロック選択回路８に対して出力する。また、システムコントロール回路２１は、動作制御信号Ｓ４に応じて、動作状態制御信号Ｓ９をアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００３７】
（チ）アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、システムコントロール回路２１が出力する動作状態制御信号Ｓ９に応じて処理動作を行う。
【００３８】
上記のような本発明の第１の実施の形態に係るＩＣカード用ＬＳＩによれば、電源電圧の状態、すなわち、電源電圧が上がった場合又は下がった場合に応じてその電源電圧に対して最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることが可能となる。また、電源電圧に応じて最適なクロック周波数でＬＳＩ内部の半導体能動素子を動作させることができるので、ＩＣ内部の誤動作を防ぎ、かつ、より低消費電力の電圧動作を実現することが可能となる。
【００３９】
（第２の実施の形態）
図２に示すように、本発明の第２の実施の形態に係るＩＣカード用ＬＳＩ５５は、第１の実施の形態において説明した図１と比べて、ＩＣカード用ＬＳＩ５５がパワーオンリセット回路１０、順次起動回路１１、レギュレータ１２を備えている点が異なる。一方、図２に示すＩＣカード用ＬＳＩ５５はクロック生成回路７、クロック選択回路８、電源電圧検出回路９を備えていない点が、第１の実施の形態に係るＩＣカード用ＬＳＩとは異なる。
【００４０】
詳細には、図２に示すように、第２の実施の形態に係るＩＣカード用ＬＳＩ５５は、半導体基板５５及び、この半導体基板５５上に配置された複数の回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・とから構成されている。レギュレータ１２は、正規定電圧より高い外部電源電圧が供給された場合、この外部電源電圧から所定の正規定電圧を生成し、レギュレータ出力電圧として出力する。パワーオンリセット回路１０は、正規定電圧より低い外部電源電圧が印加された時に、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧を超えるまで内部リセット信号Ｓ１１を出力する。順次起動回路１１は、レギュレータ出力電圧が所定のしきい値電圧を超えた場合、イネーブル信号を順次出力して回路ブロックを順次起動する。論理回路１３は、内部リセット信号Ｓ１１とリセット端子パッド２から入力される外部リセット信号Ｓ１０との論理積をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に出力する。
【００４１】
さらに、図２に示すように、第２の実施の形態に係るＩＣカード用ＬＳＩ５５には、外部装置６０との信号径路の一部となるクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が備えられている。クロック端子パッド１は、ＬＳＩ内部の各回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・に接続され、クロック信号をＬＳＩ内部の各回路ブロック２０，２１，・・・に供給する。リセット端子パッド２には、論理回路（アンド回路）１３が接続されており、リセットを行うためのシステムリセット信号Ｓ１２を生成する。電源端子パッド３及び接地端子パッド４との間には、外部電源１５からの電圧が供給され（図９参照）、ＬＳＩ内部に電源電圧を供給する。入出力端子パッド５には、ＬＳＩ内部の各回路ブロックが接続されており、外部装置６０とのデータの入出力などを行う。パワーオンリセット回路１０は、レギュレータ１２に接続されており、外部電源電圧を監視して電源電圧が印加された時（電源投入時）、内部リセット信号Ｓ１１を発生する回路ブロックである。順次起動回路１１は、パワーオンリセット回路１０に接続されており、内部にカウンタを有しＬＳＩチップ内部の各回路ブロックの処理動作を制御するロジック回路である。レギュレータ（一定電圧生成回路）１２は、電源端子パッド３に接続されており、電源端子パッド３を介して供給された外部電源電圧をＬＳＩ５５の内部の各回路ブロック２０，２１，３１，３２，・・・への電力供給用の定電圧に変換するための回路である。具体的には、入力された外部電源電圧を５Ｖの正規定電圧、あるいは３Ｖの正規定電圧等の出力電圧に変換し、これを出力する。論理回路（アンド回路）１３は、リセット端子パッド２及びパワーオンリセット回路１０に接続されており、リセット端子パッド３から入力される内部リセット信号Ｓ１１と、パワーオンリセット回路から入力される外部リセット信号Ｓ１０の論理積を生成する回路ブロックである。システムコントロール回路２１は、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、ＣＰＵ（中央処理制御装置）２０、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ（ＥＥＰＲＯＭあるいはＦＲＡＭ等）４２の各回路ブロックに接続され、各種信号の制御処理を行う。アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３は、アンプ（増幅器）等のアナログの回路ブロックである。ＲＯＭ３１は、ＣＰＵ２０において実行されるプログラムを格納しているプログラムメモリ等として機能する。ＲＡＭ３２は、ＣＰＵ２０におけるプログラム実行処理中に利用されるデータ等を格納したり、作業領域として利用されるデータメモリ等として機能する。ＣＰＵ２０は、ＬＳＩの処理を実行する処理制御装置である。ＣＰＵ２０は、パワーオンリセット回路１０、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、システムコントロール回路２１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の入出力をそれぞれ制御する制御手段も備える。
【００４２】
次に、本発明の第２の実施の形態に係るＩＣカード用ＬＳＩ５５の処理動作について説明する。ここでは、レギュレータ１２が外部電源電圧ＶＤＤを受けて３Ｖの正規定電圧を生成する設計になっているという前提のもとで、異なる複数の電位レベルの外部電源電圧ＶＤＤが外部回路から供給された場合について説明する。
【００４３】
図３は、レギュレータ１２にレギュレータ１２の正規定電圧である３Ｖ以上の外部電源電圧５Ｖが供給された場合のレギュレータ特性を示す図である。図３に示すように、レギュレータ１２は、外部電源電圧５Ｖが投入されると、外部電源電圧に追従して（数μｓ以下）レギュレータ出力として正規定電圧（３Ｖ）を生成する。
【００４４】
一方、図４は、レギュレータ１２に正規定電圧の３Ｖ以下の外部電源電圧１．８Ｖが供給された場合のレギュレータ特性を示す図である。図４に示すように、レギュレータ１２は、外部電源電圧１．８Ｖが投入されると、供給された外部電源電圧を外部依存定電圧（１．８Ｖ）として、そのまま出力する。このとき、図４に示すように、レギュレータ出力は時間と共に徐々に増大するが、外部依存定電圧である１．８Ｖの一定値にレギュレータ出力電圧が安定するまで、若干の時間（数１０μｓ〜１ｍｓ）を要する。図３に示す外部電源電圧が正規定電圧（３Ｖ）よりも高い場合に比して、正規定電圧（３Ｖ）より外部電源電圧（１．８Ｖ）が低い場合には、レギュレータ１２の出力の立ち上がりが遅い。
【００４５】
第２の実施の形態では、このように正規定電圧より低い外部電源電圧が供給されたた場合において、電源投入後および低消費電力モード（スリープモード）復帰後の処理動作について以下にそれぞれ説明する。ここで、低消費電力モード（スリープモード）とは、内部回路の動作を停止状態して低消費電力化を図るようにするものである。
【００４６】
（電源投入後の処理動作）
（イ）まず、外部電源１５の電源電圧ＶＤＤがＶＤＤ端子５８３、基板配線５６３、ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され、電源端子パッド３に電源電圧ＶＤＤが印加される。
【００４７】
（ロ）レギュレータ１２は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤから所定の外部依存定電圧を生成するように時間と共に徐々に立ち上がり、レギュレータ出力電圧としてパワーオンリセット回路１０に対して出力する。
【００４８】
（ハ）パワーオンリセット回路１０は、図５に示すように、電源電圧ＶＤＤが所定のしきい値電圧を超えるまで論理”０”の内部リセット信号Ｓ１１を順次起動回路１１及び論理回路（アンド回路）１３に対して出力し、内部リセットを行う。一方、リセット（ＲＥＳＥＴ）端子パッド２からは論理”１”の外部リセット信号Ｓ１０が論理回路１３に対して出力される。
【００４９】
（ニ）論理回路１３は、パワーオンリセット回路１０より出力される内部リセット信号Ｓ１１とリセット（ＲＥＳＥＴ）端子パッド２より出力される外部リセット信号Ｓ１０の論理積を取り、その結果をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に対して出力する。
【００５０】
（ホ）パワーオンリセット回路１０において、レギュレータ１２より出力されるレギュレータ出力電圧が所定のしきい値電圧を超えると、図５に示すように、パワーオンリセット回路１０は、論理”１”の内部リセット信号Ｓ１１を出力する。論理”１”の内部リセット信号Ｓ１１は論理回路１３に入力される。論理回路１３は、論理”１”の外部リセット信号Ｓ１０と論理”１”の内部リセット信号Ｓ１１との論理積を取り、論理”１”のシステムリセット信号Ｓ１２を出力する。論理”１”のシステムリセット信号Ｓ１２は、ＣＰＵ２０およびシステムコントロール回路２１に入力される。ここでは、低消費電力モードではないので、ＣＰＵ２０は、論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に出力する。
【００５１】
（ヘ）順次起動回路１１は、低消費電力モード信号Ｓ１３及び内部リセット信号Ｓ１１を監視することで内部リセットが解除されたことを検出する。そして、順次起動回路１１は、内部カウンタを用いて、図５に示すように、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５を順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等に出力し、各回路ブロックを順に起動していく。この結果、ＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックは、それぞれ異なるタイミングで処理動作を開始し、電力を消費する。
【００５２】
（低消費電力モード（スリープモード）復帰後の処理動作）
（イ）図６に示すように、内部リセット信号Ｓ１１は論理”１”を維持しているものとする。このため、論理回路１３は、論理”１”のシステムリセット信号Ｓ１２をＣＰＵ２０およびシステムコントロール回路２１に出力している。
【００５３】
（ロ）ここで、一定時間の低消費電力モードが解除され、ＣＰＵ２０が論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に対して出力したとする。順次起動回路１１は、低消費電力モード信号Ｓ１３および内部リセット信号Ｓ１１を監視することで低消費電力モードが解除されたことを検出する。
【００５４】
（ハ）そして、順次起動回路１１は、内部カウンタを用いて、図６に示すように、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５の順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックに出力し、各回路ブロックを一定の時間ずつずらしながら順に起動していく。この結果、ＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックは、それぞれ異なるタイミングで処理動作を開始し、電力を消費する。
【００５５】
上記のような本発明の第２の実施の形態に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、一度に大消費電力を消費しないので、レギュレータの起動時の負担を低減できる。この結果、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることが可能となる。
【００５６】
（第３の実施の形態）
図７に示すように、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩ５５は、第１の実施の形態に係るＩＣカード用ＬＳＩ５５と、第２の実施の形態に係るＩＣカード用ＬＳＩ５５との組み合わせから構成される。
【００５７】
詳細には、図７に示すように、第３の実施の形態に係るＩＣカード用ＬＳＩ５５は、半導体基板５５及び、この半導体基板５５上に配置された複数の回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・とから構成されている。レギュレータ１２は、正規定電圧より高い外部電源電圧が供給された場合、この外部電源電圧から所定の正規定電圧を生成し、レギュレータ出力電圧として出力する。電源電圧検出回路９は、レギュレータ出力電圧を検出し、基準電圧との比較結果を検知信号Ｓ１として出力する。パワーオンリセット回路１０は、正規定電圧より低い外部電源電圧が印加された時に、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧を超えるまで内部リセット信号Ｓ１１を出力する。順次起動回路１１は、レギュレータ出力電圧が所定のしきい値電圧を超えた場合、イネーブル信号を順次出力して回路ブロックを順次起動する。論理回路１３は、内部リセット信号Ｓ１１とリセット端子パッド２から入力される外部リセット信号Ｓ１０との論理積をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に出力する。システムコントロール回路２１は、検知信号Ｓ１を検出し、ステータス信号Ｓ２及び割り込み信号Ｓ３を出力し、動作制御信号Ｓ４に応じてクロック選択信号Ｓ５を出力する。ＣＰＵ２０は、ステータス信号Ｓ２及び割り込み信号Ｓ３に応じて動作制御信号Ｓ４を出力する。クロック生成回路７は、原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成する。クロック選択回路８は、クロック選択信号Ｓ５に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号Ｓ８として出力する。
【００５８】
さらに、図７に示すように、第３の実施の形態に係るＩＣカード用ＬＳＩ５５には、外部装置６０との信号径路の一部となるクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が備えられている。クロック端子パッド１には、クロック生成回路７が接続されており、原始クロック信号Ｓ６を生成する。リセット端子パッド２には、論理回路１３が接続されており、リセットを行うための外部リセット信号Ｓ１０を生成する。電源端子パッド３と接地端子パッド４との間には、外部電源１５からの電圧が供給され（図９参照）、ＬＳＩ内部に電源電圧を供給する。入出力端子パッド５への接続関係はの図示を省略しているが、入出力端子パッド５を介してＬＳＩ内部の各回路ブロックに対して、外部装置６０とのデータの入出力などを行う。クロック選択回路８は、クロック生成回路７に接続され、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃから１つのクロック信号を選択する回路ブロックである。電源電圧検出回路９は、レギュレータ１２に接続され、外部電源から印加された電圧を検出し、検出した電圧を検知信号Ｓ１として出力する回路ブロックである。電源電圧検出回路９は、１つ又は複数の電圧を検出することが可能である。パワーオンリセット回路１０は、レギュレータ１０に接続されており、外部電源電圧を監視して電源電圧が印加された時（電源投入時）、内部リセット信号Ｓ１１を発生する回路ブロックである。順次起動回路１１は、パワーオンリセット回路１０及び論理回路（アンド回路）１３に接続されており、内部にカウンタを有しＬＳＩチップ内部の各回路ブロックの処理動作を制御するロジック回路である。レギュレータ（一定電圧生成回路）１２は、電源端子パッド３に接続されており、電源端子パッド３を介して供給された外部電源電圧をＬＳＩ５５の内部の各回路ブロック２０，２１，３１，３２，・・・への電力供給用の定電圧に変換するための回路である。具体的には、入力された外部電源電圧を５Ｖの正規定電圧、あるいは３Ｖの正規定電圧等の一定電圧の出力電圧に変換し、これを出力する。論理回路（アンド回路）１３は、リセット端子パッド２及びパワーオンリセット回路１０に接続されており、リセット端子パッド３から入力される内部リセット信号Ｓ１１と、パワーオンリセット回路から入力される外部リセット信号Ｓ１０の論理積を生成する回路ブロックである。システムコントロール回路２１は、クロック選択回路８、電源電圧検出回路９、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、ＣＰＵ（中央処理制御装置）２０、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ（ＥＥＰＲＯＭあるいはＦＲＡＭ等）４２の各回路ブロックに接続され、各種信号の制御処理を行う回路ブロックである。
【００５９】
アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３は、アンプ（増幅器）等のアナログの回路ブロックである。ＲＯＭ３１は、ＣＰＵ２０において実行されるプログラムを格納しているプログラムメモリ等として機能する。ＲＡＭ３２は、ＣＰＵ２０におけるプログラム実行処理中に利用されるデータ等を格納したり、作業領域として利用されるデータメモリ等として機能する。ＣＰＵ２０は、ＬＳＩの処理を実行する処理制御装置であり、ステータス信号Ｓ２により電源電圧の状態（ステータス）を検知することが可能である。また、ＣＰＵ２０は、割り込み信号Ｓ３により進行中の処理を中断し、割り込み処理を行うことが可能である。さらに、割り込み処理により動作制御信号Ｓ４を変更することも可能である。さらに、ＣＰＵ２０は、クロック生成回路７、クロック選択回路８、電源電圧検出回路９、パワーオンリセット回路１０、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、システムコントロール回路２１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の入出力をそれぞれ制御する制御手段も備える。
【００６０】
以下、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩ５５の処理動作について説明する。本発明の第３の実施の形態に係るＩＣカード用ＬＳＩ５５においては、電源電圧をＶＤＤとし、基準電圧をＶ１、Ｖ２（Ｖ１＜Ｖ２）として説明する。
【００６１】
（イ）まず、外部電源１５の電源電圧ＶＤＤがＶＤＤ端子５８３、基板配線５６３、ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され（図９参照）、電源端子パッド３に電源電圧ＶＤＤが印加される。低消費電力モードの復帰後である場合は、ＣＰＵ２０は、低消費電力モード信号Ｓ１３を順次起動回路１１に対して出力し、順次起動回路１１を起動する。
【００６２】
（ロ）レギュレータ１２は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤから所定の外部依存定電圧を生成するように時間と共に徐々に立ち上がり、レギュレータ出力電圧としてパワーオンリセット回路１０及び電源電圧検出回路９に対して出力する。
【００６３】
（ハ）電源電圧検出回路９は、レギュレータ出力電圧の電位レベルを検出すると、レギュレータ出力電圧を基準電圧Ｖ１、Ｖ２と比較し、その比較結果を検知信号Ｓ１としてシステムコントロール回路２１に対して出力する。
【００６４】
（ニ）一方、パワーオンリセット回路１０は、レギュレータ出力電圧が所定のしきい値電圧を超えるまで論理”０”の内部リセット信号Ｓ１１を順次起動回路１１及び論理回路（アンド回路）１３に対して出力し、内部リセットを行う。一方、リセット（ＲＥＳＥＴ）端子パッド２からは論理”１”の外部リセット信号Ｓ１０が論理回路１３に対して出力される。ここで、論理回路１３は、パワーオンリセット回路１０より出力される内部リセット信号Ｓ１１とリセット（ＲＥＳＥＴ）端子パッド２より出力される外部リセット信号Ｓ１０の論理積を取り、その結果をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に対して出力する。
【００６５】
（ハ）パワーオンリセット回路１０において、レギュレータ１２より出力されるレギュレータ出力電圧が所定のしきい値電圧を超えると、論理”１”の内部リセット信号Ｓ１１を出力する。論理”１”の内部リセット信号Ｓ１１は論理回路１３に入力される。論理回路１３は、論理”１”の外部リセット信号Ｓ１０と論理”１”の内部リセット信号Ｓ１１との論理積を取り、論理”１”のシステムリセット信号Ｓ１２を出力する。論理”１”のシステムリセット信号Ｓ１２は、ＣＰＵ２０およびシステムコントロール回路２１に入力される。ここでは、低消費電力モードではないので、ＣＰＵ２０は、論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に出力する。
【００６６】
（ニ）順次起動回路１１は、低消費電力モード信号Ｓ１３及び内部リセット信号Ｓ１１を監視することで内部リセットが解除されたことを検出する。
【００６７】
そして、順次起動回路１１は、内部カウンタを用いて、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５を順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等に出力し、各回路ブロックを順次起動していく。
【００６８】
（ホ）一方、クロック生成回路は、クロック（ＣＬＯＣＫ）端子パッド１より入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成し、そのクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃをクロック選択回路８に対して出力する。ここで、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩにおいては、生成される複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの周波数をそれぞれｆ１、ｆ２、ｆ３とし、周波数の大小関係をｆ１＜ｆ２＜ｆ３とする。クロック選択回路８は、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃ（それぞれ、周波数ｆ１、ｆ２、ｆ３）の中から、システムコントロール回路２１から入力されるクロック選択信号Ｓ５に応じて、１つのクロック信号を選択する。そして、その選択したクロック信号をシステムクロック信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に送り、システムコントロール回路２１を経由して更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。なお、クロック選択回路８は、リセット端子パッド２を介して入力されるリセット信号によりリセットされた場合には最も低い周波数ｆ１のクロック信号Ｓ７ａを選択し、システムクロック信号Ｓ８としてＣＰＵ２０、システムコントロール回路２１に出力し、システムコントロール回路２１は更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００６９】
（ヘ）ＣＰＵ２０は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて、動作制御信号Ｓ４をシステムコントロール回路２１に対して出力する。システムコントロール回路は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて処理動作を行う。
【００７０】
（ト）システムコントロール回路２１は、電源電圧回路回路９から入力される検知信号Ｓ１により電源電圧の状態（ステータス）を検出し、その電源電圧の状態をステータス信号Ｓ２としてＣＰＵ２０に対して出力する。また、システムコントロール回路２１は、ステータスの変化時には、割り込み信号Ｓ３をＣＰＵ２０に対して出力する。
【００７１】
（チ）ＣＰＵ２０は、システムコントロール回路２１から入力されるステータス信号Ｓ２により電源電圧の状態を検出すると、その電源電圧の状態に応じて、ＶＤＤ＞Ｖ２である場合には周波数ｆ３のクロック信号Ｓ７ｃを、Ｖ２＞ＶＤＤ＞Ｖ１である場合には周波数ｆ２のクロック信号Ｓ７ｂを、ＶＤＤ＜Ｖ１である場合には周波数ｆ１のクロック信号Ｓ７ａを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。また、ＣＰＵ２０は、システムコントロール回路２１から入力される割り込み信号により電源電圧の変動を検出した場合には、クロック信号Ｓ７ａ（周波数ｆ１）を選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。ここで、電源電圧が安定し、例えば、電源電圧の状態がＶ２＞ＶＤＤ＞Ｖ１になった場合には、ＣＰＵ２０は、周波数ｆ２のクロック信号Ｓ７ｂを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。
【００７２】
（リ）システムコントロール回路２１は、ＣＰＵ２０から入力される動作制御信号Ｓ４に応じて、クロック選択信号Ｓ５をクロック選択回路８に対して出力する。また、システムコントロール回路２１は、動作制御信号Ｓ４に応じて、動作状態制御信号Ｓ９をアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００７３】
（ヌ）アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、システムコントロール回路２１が出力する動作状態制御信号Ｓ９に応じて処理動作を行う。
【００７４】
上記のような本発明の第３の実施の形態に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、一度に大消費電力を消費しないので、レギュレータの起動時の負担を低減できる。この結果、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることができ、さらに、電源電圧の状態に応じて最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることが可能となる。
【００７５】
（第４の実施の形態）
図８に示すように、本発明の第４の実施の形態に係るＩＣカード用ＬＳＩ５５は、第３の実施の形態に係るＩＣカード用ＬＳＩにおいて説明した図７と比べて、電源電圧検出回路９が、電源（ＶＤＤ）端子パッド３とレギュレータ１２との間に接続されている点が異なる。
【００７６】
図８に示すように、第４の実施の形態に係るＩＣカード用ＬＳＩ５５は、半導体基板５５、この半導体基板５５上に配置された複数の回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・とから構成されている。電源電圧検出回路９は、電源端子パッド３に印加される外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号Ｓ１として出力する。レギュレータ１２は、正規定電圧より高い外部電源電圧が供給された場合、この外部電源電圧から所定の正規定電圧を生成し、レギュレータ出力電圧として出力する。パワーオンリセット回路１０は、正規定電圧より低い外部電源電圧が印加された時に、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧を超えるまで内部リセット信号Ｓ１１を出力する。順次起動回路１１は、レギュレータ出力電圧が所定のしきい値電圧を超えた場合、イネーブル信号を順次出力して回路ブロックを順次起動する。論理回路１３は、内部リセット信号Ｓ１１とリセット端子パッド２から入力される外部リセット信号Ｓ１０との論理積をシステムリセット信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に出力する。システムコントロール回路２１は、検知信号Ｓ１を検出し、ステータス信号Ｓ２及び割り込み信号Ｓ８を出力し、動作制御信号Ｓ４に応じてクロック選択信号Ｓ５を出力する。ＣＰＵ２０は、ステータス信号Ｓ２及び割り込み信号Ｓ３に応じて動作制御信号Ｓ４を出力する。クロック生成回路７は、原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成する。クロック選択回路５は、クロック選択信号Ｓ５に応じて複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの中から１つのクロック信号を選択し、システムクロック信号Ｓ８として出力する。
【００７７】
以下、本発明の第４の実施の形態に係るＩＣカード用ＬＳＩの処理動作について説明する。本発明の第４の実施の形態に係るＩＣカード用ＬＳＩにおいては、電源電圧をＶＤＤとし、基準電圧をＶ１、Ｖ２（Ｖ１＜Ｖ２）として説明する。
【００７８】
（イ）まず、外部電源１５の電源電圧ＶＤＤがＶＤＤ端子５８３、基板配線５６３、ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され（図９参照）、電源端子パッド３に電源電圧ＶＤＤが印加される。低消費電力モードの復帰後である場合は、ＣＰＵ２０は、低消費電力モード信号Ｓ１３を順次起動回路１１に対して出力し、順次起動回路１１を起動する。
【００７９】
（ロ）次に、電源電圧検出回路９は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤを基準電圧Ｖ１、Ｖ２と比較し、その比較結果を検知信号Ｓ１としてレギュレータ１２を介してシステムコントロール回路２１に対して出力する。ここで出力される検知信号Ｓ１は、例えば、Ｖ２＞ＶＤＤ＞Ｖ１であるかを否かを示す信号と、ＶＤＤ＞Ｖ２であるか否かを示す信号である。
【００８０】
（ハ）レギュレータ１２は、電源電圧ＶＤＤを検出すると、電源電圧ＶＤＤから所定の外部依存定電圧を生成するように時間と共に徐々に立ち上がり、レギュレータ出力電圧としてパワーオンリセット回路１０及び電源電圧検出回路９に対して出力する。
【００８１】
（ニ）一方、パワーオンリセット回路１０は、レギュレータ出力電圧が所定のしきい値電圧を超えるまで論理”０”の内部リセット信号Ｓ１１を順次起動回路１１及び論理回路（アンド回路）１３に対して出力し、内部リセットを行う。一方、リセット（ＲＥＳＥＴ）端子パッド２からは論理”１”の外部リセット信号Ｓ１０が論理回路１３に対して出力される。ここで、論理回路１３は、パワーオンリセット回路１０より出力される内部リセット信号Ｓ１１とリセット（ＲＥＳＥＴ）端子パッド２より出力される外部リセット信号Ｓ１０の論理積を取り、その結果をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に対して出力する。
【００８２】
（ホ）パワーオンリセット回路１０において、レギュレータ１２より出力されるレギュレータ出力電圧が所定のしきい値電圧を超えると、論理”１”の内部リセット信号Ｓ１１を出力する。論理”１”の内部リセット信号Ｓ１１は論理回路１３に入力される。論理回路１３は、論理”１”の外部リセット信号Ｓ１０と論理”１”の内部リセット信号Ｓ１１との論理積を取り、論理”１”のシステムリセット信号Ｓ１２を出力する。論理”１”のシステムリセット信号Ｓ１２は、ＣＰＵ２０およびシステムコントロール回路２１に入力される。ここでは、低消費電力モードではないので、ＣＰＵ２０は、論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に出力する。
【００８３】
（ヘ）順次起動回路１１は、低消費電力モード信号Ｓ１３及び内部リセット信号Ｓ１１を監視することで内部リセットが解除されたことを検出する。そして、順次起動回路１１は、内部カウンタを用いて、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５を順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等に出力し、各回路ブロックを順に起動していく。
【００８４】
（ト）一方、クロック生成回路７は、クロック（ＣＬＯＣＫ）端子パッド１より入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成し、そのクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃをクロック選択回路８に対して出力する。ここで、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩにおいては、生成される複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの周波数をそれぞれｆ１、ｆ２、ｆ３とし、周波数の大小関係をｆ１＜ｆ２＜ｆ３とする。クロック選択回路８は、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃ（それぞれ、周波数ｆ１、ｆ２、ｆ３）の中から、システムコントロール回路２１から入力されるクロック選択信号Ｓ５に応じて、１つのクロック信号を選択する。そして、その選択したクロック信号をシステムクロック信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に送り、システムコントロール回路２１を経由して更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。なお、クロック選択回路８は、リセット端子パッド２を介して入力されるリセット信号によりリセットされた場合には最も低い周波数ｆ１のクロック信号Ｓ７ａを選択し、システムクロック信号Ｓ８としてＣＰＵ２０、システムコントロール回路２１に出力し、システムコントロール回路２１は、アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００８５】
（チ）ＣＰＵ２０は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて、動作制御信号Ｓ４をシステムコントロール回路２１に対して出力する。システムコントロール回路２１及びアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて処理動作を行う。
【００８６】
（リ）システムコントロール回路２１は、電源電圧回路回路９から入力される検知信号Ｓ１により電源電圧の状態（ステータス）を検出し、その電源電圧の状態をステータス信号Ｓ２としてＣＰＵ２０に対して出力する。また、システムコントロール回路２１は、ステータスの変化時には、割り込み信号Ｓ３をＣＰＵ２０に対して出力する。
【００８７】
（ヌ）ＣＰＵ２０は、システムコントロール回路２１から入力されるステータス信号Ｓ２により電源電圧の状態を検出すると、その電源電圧の状態に応じて、ＶＤＤ＞Ｖ２である場合には周波数ｆ３のクロック信号Ｓ７ｃを、Ｖ２＞ＶＤＤ＞Ｖ１である場合には周波数ｆ２のクロック信号Ｓ７ｂを、ＶＤＤ＜Ｖ１である場合には周波数ｆ１のクロック信号Ｓ７ａを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。また、ＣＰＵ２０は、システムコントロール回路２１から入力される割り込み信号により電源電圧の変動を検出した場合には、クロック信号Ｓ７ａ（周波数ｆ１）を選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。ここで、電源電圧が安定し、例えば、電源電圧の状態がＶ２＞ＶＤＤ＞Ｖ１になった場合には、ＣＰＵ２０は、周波数ｆ２のクロック信号Ｓ７ｂを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。
【００８８】
（ル）システムコントロール回路２１は、ＣＰＵ２０から入力される動作制御信号Ｓ４に応じて、クロック選択信号Ｓ５をクロック選択回路８に対して出力する。また、システムコントロール回路２１は、動作制御信号Ｓ４に応じて、動作状態制御信号Ｓ９をアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００８９】
（ヲ）アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、システムコントロール回路２１が出力する動作状態制御信号Ｓ９に応じて処理動作を行う。
【００９０】
上記のような本発明の第４の実施の形態に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、一度に大消費電力を消費しないので、レギュレータの起動時の負担を低減できる。この結果、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることができ、さらに、電源電圧の状態に応じて最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることが可能となる。
【００９１】
【発明の効果】
以上述べてきたように、本発明の実施の形態に係るＩＣカード用ＬＳＩ，ＩＣカード及びＩＣカードの動作方法によれば、電源電圧の状態に応じて内部回路の動作を安定させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図２】本発明の第２の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図３】外部電源電圧５Ｖが供給された場合のレギュレータ特性を示す図である。
【図４】外部電源電圧１．８Ｖが供給された場合のレギュレータ特性を示す図である。
【図５】外部電源電圧１．８Ｖが供給された場合の電源投入後の処理動作を示す図である。
【図６】外部電源電圧１．８Ｖが供給された場合の低消費電力モード復帰後の処理動作を示す図である。
【図７】本発明の第３の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図８】本発明の第４の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図９】本発明の実施の形態に係るＩＣカードの一実施例を示す構成図である。
【図１０】図９で説明したＩＣカードの断面図の一例である。
【符号の説明】
１ クロック（ＣＬＯＣＫ）端子パッド
２ リセット（ＲＥＳＥＴ）端子パッド
３ 電源（ＶＤＤ）端子パッド
４ 接地（ＧＮＤ）端子パッド
５ 入出力（Ｉ／Ｏ）端子パッド
７ クロック生成回路
８ クロック選択回路
９ 電源電圧検出回路
１０ パワーオンリセット回路
１１ 順次起動回路
１２ レギュレータ
１３ 論理回路（アンド回路）
１５ 外部電源
２０ ＣＰＵ（中央処理制御装置）
２１ システムコントロール回路
３０ アナログ回路
３１ アナログ回路Ａ
３２ アナログ回路Ｂ
３３ アナログ回路Ｃ
４０ ＲＯＭ
４１ ＲＡＭ
４２ 不揮発性メモリ
５０ カード基板
５１ スペーサ
５２ 上部カバーフィルム
５３ 下部カバーフィルム
５５ ＬＳＩチップ
６０ 外部装置（リーダ・ライタ）
５８１ クロック（ＣＬＯＣＫ）端子
５８２ リセット（ＲＥＳＥＴ）端子
５８３ 電源（ＶＤＤ）端子
５８４ 接地（ＧＮＤ）端子
５８５ 入出力（Ｉ／Ｏ）端子
５６１，５６２，・・・，５６５ 基板配線
５７１，５７２，・・・，５７５ ボンディングワイヤ
ＥＮ１ イネーブル信号
ＥＮ２ イネーブル信号
ＥＮ３ イネーブル信号
ＥＮ４ イネーブル信号
ＥＮ５ イネーブル信号
Ｓ１ 検知信号
Ｓ２ ステータス信号
Ｓ３ 割り込み信号
Ｓ４ 動作制御信号
Ｓ５ クロック選択信号
Ｓ６ 原始クロック信号
Ｓ７ａ クロック信号
Ｓ７ｂ クロック信号
Ｓ７ｃ クロック信号
Ｓ８ システムクロック信号
Ｓ９ 動作状態制御信号
Ｓ１０ 外部リセット信号
Ｓ１１ 内部リセット信号
Ｓ１２ システムリセット信号
Ｓ１３ 低消費電力モード信号
【発明の属する技術分野】
本発明は、ＩＣカードやＳＩＭカード等の低電源電圧状態における誤動作を防止するためのＩＣカード用ＬＳＩ，ＩＣカード及びＩＣカードの動作方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの製造プロセスの微細化（プロセスシュリンク）に伴い、ＬＳＩの低電源電圧化が進行している。ＩＣカードやＳＩＭカード（携帯情報端末で使用されるＩＣカード）では、電源電圧が５Ｖおよび３Ｖの規格に加え、さらに１．８Ｖのものが規格化され始めている。このように、外部電源電圧の低下が進むにつれ、ＩＣカードやＳＩＭカード等に使用されるＬＳＩは、幅広い電源電圧への対応が要求されてきている。
【０００３】
【発明が解決しようとする課題】
しかしながら、５Ｖ、３Ｖ、１．８Ｖ等の複数の電源電圧の規格に対応した従来のＩＣカードやＳＩＭカード等に内蔵されたＬＳＩは、特定の電源電圧に対して設けられた１つのクロック周波数に対して最適動作するように設計されている。しかし、ＬＳＩを構成する半導体論理回路は、一般に電源電圧が低下すれば、その動作速度が遅くなる特性を有している。したがって通常よりも低い電源電圧が外部回路から供給された場合には、ＩＣカードを構成しているＬＳＩの動作速度が低下するのでロジック動作が不安定となり誤動作を生じるという問題があった。
【０００４】
また、電源投入後や低消費電力モード（スリープモード）の復帰後などの電源電圧の立ち上がり時においては、特に、外部電源電圧が低い状態（異常時処理系）においては、ＬＳＩの内部回路が論理不確定となり動作が不安定となるという問題があった。これは、ＬＳＩに集積化されたレギュレータ（一定電圧生成回路）の動作が安定する前に、ＬＳＩ内部の各回路ブロックが同時に動作し始めるため、急に大きな消費電力が必要となり、レギュレータの出力動作が低下するためである。
【０００５】
そこで、本発明は上記問題に鑑みてなされたもので、電源電圧の状態に応じてＩＣの内部回路の動作を安定させることを可能とするＩＣカード用ＬＳＩ，ＩＣカード及びＩＣカードの動作方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の特徴は、外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路、検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路、ステータス信号及び割り込み信号に応じて動作制御信号をシステムコントロール回路に出力するＣＰＵ、原始クロック信号から複数のクロック信号を生成するクロック生成回路、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するクロック選択回路を備えるＩＣカード用ＬＳＩを提供することである。
【０００７】
さらに、本発明の第１の特徴において、ＩＣカード用ＬＳＩのクロック選択回路は、外部リセット信号により複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号としてシステムコントロール回路に出力することが好ましい。
【０００８】
本発明の第１の特徴に係るＩＣカード用ＬＳＩによれば、電源電圧の状態、すなわち、電源電圧が上がった場合又は下がった場合に応じてその電源電圧に対して最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることができる。また、電源電圧に応じて最適なクロック信号でＩＣ内部を動作させることができるので、ＩＣ内部の誤動作を防ぎ、かつ、より低電圧動作を実現することができる。
【０００９】
本発明の第２の特徴は、複数の回路ブロック、正規定電圧より高い第１の外部電源電圧が供給された場合、正規定電圧をレギュレータ出力電圧として出力し、正規定電圧より低い第２の外部電源電圧が供給された場合、第２の外部電源電圧をレギュレータ出力電圧として出力するレギュレータ、第２の外部電源電圧が印加された時に、レギュレータ出力電圧が第２の外部電源電圧よりも低いしきい値電圧を超えるまで論理”０”で、しきい値を超えたとき、論理”１”となる内部リセット信号を出力するパワーオンリセット回路、内部リセット信号と外部リセット信号との論理積を演算し、システムリセット信号として出力する論理回路、システムリセット信号を入力し、低消費電力モード信号を出力するＣＰＵ、内部リセット信号と低消費電力モード信号を入力し、立ち上がりのタイミングの異なる論理”１”のイネーブル信号を順次出力して複数の回路ブロックを順次起動する順次起動回路を備えるＩＣカード用ＬＳＩを提供することである。
【００１０】
また、本発明の第２の特徴において、順次起動回路は、内部リセット信号及び低消費電力モード信号が共に論理”１”の場合にイネーブル信号を順次出力することが好ましい。
【００１１】
さらに、本発明の第２の特徴において、ＩＣカード用ＬＳＩは、レギュレータ出力電圧を検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路、検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路、原始クロック信号から複数のクロック信号を生成するクロック生成回路、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号としてシステムコントロール回路に出力するクロック選択回路とを更に備え、ＣＰＵは更にステータス信号及び割り込み信号に応じて動作制御信号をシステムコントロール回路に出力することが好ましい。そして、クロック選択回路は、外部リセット信号により複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号として出力することが望ましい。
【００１２】
また更に、本発明の第２の特徴において、ＩＣカード用ＬＳＩは、外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路、検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路、原始クロック信号から複数のクロック信号を生成するクロック生成回路、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するクロック選択回路とを更に備え、ＣＰＵは更にステータス信号及び割り込み信号に応じて動作制御信号をシステムコントロール回路に出力することが好ましい。そして、クロック選択回路は、外部リセット信号により複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号として出力することが望ましい。
【００１３】
本発明の第２の特徴に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、内部回路の動作を安定させることができる。
【００１４】
本発明の第３の特徴は、カード基板、このカード基板に搭載された、原始クロック信号から複数のクロック信号を生成する手段、及び複数のクロック信号の中から外部電源電圧の電位レベルに応じて１つのクロック信号を選択する手段とを有するＬＳＩ、このカード基板に搭載された外部端子、この外部端子とＬＳＩチップ上のパッドとを接続するカード基板上に設けられた基板配線、ＬＳＩチップ、カード基板、基板配線及び外部端子の一部を被覆するカバーフィルムを備えるＩＣカードを提供することである。
【００１５】
本発明の第３の特徴に係るＩＣカードによれば、５Ｖ、３Ｖ、１．８Ｖ等の複数の電源電圧の規格に応じて内部回路の動作を安定させることができ、誤動作を回避することが可能となる。
【００１６】
本発明の第４の特徴は、カード基板、このカード基板に搭載された、複数の回路ブロックと、正規定電圧より低い外部電源電圧が供給された場合、出力電圧を時間と共に上昇させるレギュレータと、このレギュレータの出力が外部電源電圧よりも低いしきい値電圧に到達すると立ち上がりのタイミングの異なる論理”１”のイネーブル信号を順次出力して複数の回路ブロックを順次起動する手段とを有するＬＳＩ、このカード基板に搭載された外部端子、この外部端子とＬＳＩチップ上のパッドとを接続するカード基板上に設けられた基板配線、ＬＳＩチップ、カード基板、基板配線及び外部端子の一部を被覆するカバーフィルムを備えるＩＣカードを提供することである。
【００１７】
また、本発明の第４の特徴において、ＩＣカードのＬＳＩは、更に原始クロック信号から複数のクロック信号を生成する手段、及び複数のクロック信号の中から外部電源電圧の電位レベルに応じて１つのクロック信号を選択する手段とを備えることが好ましい。
【００１８】
本発明の第４の特徴に係るＩＣカードによれば、５Ｖ、３Ｖ、１．８Ｖ等の複数の電源電圧の規格に応じて安定した定電圧を内部回路に供給できるので誤動作を回避することが可能となる。
【００１９】
本発明の第５の特徴は、原始クロック信号から複数のクロック信号を生成するステップ、外部回路より供給された外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力するステップ、検知信号を検出し、ステータス信号及び割り込み信号を出力するステップ、ステータス信号及び割り込み信号に応じて動作制御信号を出力するステップ、動作制御信号に応じてクロック選択信号を出力するステップ、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するステップを備えるＩＣカードの動作方法を提供することである。
【００２０】
本発明の第５の特徴に係るＩＣカードの動作方法によれば、電源電圧の状態に応じて最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることができるので、ＩＣ内部の誤動作を防ぎ、かつ、より低消費電力の電圧動作を実現することが可能となる。
【００２１】
本発明の第６の特徴は、外部回路から供給された外部電源電圧を正規定電圧と比較するステップ、正規定電圧より低い外部電源電圧が印加された時に、ＬＳＩチップ上の複数の回路ブロックを駆動するレギュレータ出力を時間と共に増大させるステップ、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧に到達した場合、立ち上がりの異なるイネーブル信号を順次出力して複数の回路ブロックを順次起動するステップを備えるＩＣカードの動作方法を提供することである。
【００２２】
また、本発明の第６の特徴において、ＩＣカードの動作方法は、更に、原始クロック信号から複数のクロック信号を生成するステップ、外部回路より供給された外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力するステップ、検知信号を検出し、ステータス信号及び割り込み信号を出力するステップ、ステータス信号及び割り込み信号に応じて動作制御信号を出力するステップ、動作制御信号に応じてクロック選択信号を出力するステップ、クロック選択信号に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するステップを備えることが好ましい。
【００２３】
本発明の第６の特徴に係るＩＣカードの動作方法によれば、外部電源電圧が低い場合、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることが可能となる。
【００２４】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分は同一又は類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率等は現実のものとは異なることに留意すべきである。従って、具体的な寸法等は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２５】
（ＩＣカード）
図９は、本発明の実施の形態に係るＩＣカードの一実施例を示す構成図である。 図９に示すように、カード基板５６には、本発明の実施の形態に係るＩＣカード用ＬＳＩチップ５５が搭載されている。ＬＳＩチップ５５の周辺部にはクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が配置されている。これらの各ボンディングパッド１，２，３，４，５は、カード基板５０上に設けられた基板配線５６１，５６２，・・・，５６５に、それぞれボンディングワイヤ５６７，５７２，・・・，５７５を介して接続されている。また、ＬＳＩチップ５５には、クロック生成回路７、クロック選択回路８、電源電圧検出回路９、パワーオンリセット回路１０、順次起動回路１１、レギュレータ１２、論理回路１３、ＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックが集積化されている。なお、ＬＳＩチップ５５内部の各回路の詳細については後述する。カード基板５０には、ＬＳＩチップ５５の各端子パッドに対応して、クロック（ＣＬＯＣＫ）端子５８１、リセット（ＲＥＳＥＴ）端子５８２、電源（ＶＤＤ）端子５８３、接地（ＧＮＤ）端子５８４、入出力（Ｉ／Ｏ）端子５８５がそれぞれ基板配線５６１，５６２，・・・，５６５の終端部に、リード端子として形成されている。このリード端子５８１，５８２，・・・，５８５を外部装置（リーダ・ライタ）６０に直接接触させることによりデータ等の入出力および外部電源電圧の入力などを行う。ＬＳＩチップ５５の各外部端子パッドと基板配線５６１，５６２，・・・，５６５との接続は、ボンディングワイヤ５７１，５７２，・・・，５７５以外の半田ボールやバンプ等の接続に置き換えることができる。
【００２６】
図１０は、図９で説明したＩＣカードの断面図の一例を示す。カード基板５０の一面側には、スペーサ５１が接着されている。スペーサ５１は、ＬＳＩチップ５５の入るくり抜き部を有し、ＬＳＩチップ５５は、このスペーサ５１のくり抜き部の内部においてカード基板５０に接着されている。そして、ＩＣカードは、ＬＳＩチップ５５を搭載したカード基板５０にスペーサ５１を挟んで、その両面側をそれぞれ上部カバーフィルム５２と下部カバーフィルム５３により覆われている。図１０は一例であり、他の構造でも構わないことは勿論である。
【００２７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップ５５の内部の構成を示す図である。図１に示すように、本発明の第１の実施の形態に係るＬＳＩチップ（以下において、単に「ＬＳＩ」と言う）５５は、電源端子パッド３に印加される外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号Ｓ１として出力する電源電圧検出回路９、検知信号Ｓ１を検出し、ステータス信号Ｓ２及び割り込み信号Ｓ３を出力し、動作制御信号Ｓ４に応じてクロック選択信号Ｓ５を出力するシステムコントロール回路２１、ステータス信号Ｓ２及び割り込み信号Ｓ３に応じて動作制御信号Ｓ４を出力するＣＰＵ（中央処理制御回路）２０、原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成するクロック生成回路７、クロック選択信号８に応じて複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの中から１つのクロック信号を選択し、システムクロック信号Ｓ８として出力するクロック選択回路８を少なくとも備えている。
【００２８】
さらに、図１に示すように、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩには、外部装置との接触インターフェースであるクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が備えられている。クロック端子パッド１には外部装置６０から原始クロック信号Ｓ６が供給される。この原始クロック信号Ｓ６は、クロック端子パッド１に接続されたクロック生成回路７に送られる。図１においてリセット端子パッド２からの信号径路を省略しているが、リセット端子パッド２からＬＳＩ内部の各回路ブロック２０，２１，４０，４１，４２，３０，・・・に接続する表面配線が形成されている。リセット端子パッド２を介して各回路ブロック２０，２１，・・・のリセットを行うためのリセット信号が送られる。電源端子パッド３と接地端子パッド４との間には、外部電源１５からの電圧が供給され、ＬＳＩ内部に電源電圧を供給する。入出力端子パッド５への接続関係の図示を省略しているが、入出力端子パッド５を介してＬＳＩ内部の各回路ブロックに対して、外部装置とのデータの入出力などを行う。クロック生成回路７は、クロック端子パッド１から入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成する回路ブロックである。クロック選択回路８は、クロック生成回路７に接続され、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃから１つのクロック信号を選択する回路ブロックである。電源電圧検出回路９は、電源端子パッド３に接続され、外部電源から印加された電圧を検出し、検出した電圧を検知信号Ｓ１として出力する回路ブロックである。電源電圧検出回路９は、１つ又は複数の電圧を検出することが可能である。システムコントロール回路２１は、ＣＰＵ２０、クロック選択回路８、電源電圧検出回路９、アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに接続され、各種信号の制御処理を行う回路ブロックである。アナログ回路３０は、アンプ（増幅器）等のアナログの回路ブロックである。ＲＯＭ３１は、ＣＰＵ２０において実行されるプログラムを格納しているプログラムメモリ等として機能する。ＲＡＭ３２は、ＣＰＵ２０におけるプログラム実行処理中に利用されるデータ等を格納したり、作業領域として利用されるデータメモリ等として機能する。ＣＰＵ２０は、ＬＳＩの処理を実行する処理制御装置であり、ステータス信号Ｓ２により電源電圧の状態（ステータス）を検知することが可能である。また、ＣＰＵ２０は、割り込み信号Ｓ３により進行中の処理を中断し、割り込み処理を行うことが可能である。さらに、割り込み処理により動作制御信号Ｓ４を変更することも可能である。さらに、ＣＰＵ２０は、クロック生成回路７、クロック選択回路８、電源電圧検出回路９、システムコントロール回路２１、アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の入出力をそれぞれ制御する制御手段も備える。
【００２９】
次に、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩ５５の処理動作について説明する。本発明の第１の実施の形態に係るＩＣカード用ＬＳＩ５５においては、電源電圧をＶＤＤとし、基準電圧をＶ１、Ｖ２（Ｖ１＜Ｖ２）として説明する。
【００３０】
（イ）まず、外部装置６０の外部電源１５からの電源電圧ＶＤＤが、ＶＤＤ端子５８３、基板配線５６３，ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され（図９参照）、電源端子パッド３に電源電圧ＶＤＤが印加される。
【００３１】
（ロ）次に、電源電圧検出回路９は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤを基準電圧Ｖ１、Ｖ２と比較し、その比較結果を検知信号Ｓ１としてシステムコントロール回路２１に対して出力する。ここで出力される検知信号Ｓ１は、例えば、Ｖ２＞ＶＤＤ＞Ｖ１であるかを否かを示す信号と、ＶＤＤ＞Ｖ２であるか否かを示す信号である。
【００３２】
（ハ）一方、クロック生成回路７は、クロック端子パッド１より入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成し、そのクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃをクロック選択回路８に対して出力する。ここで、本発明の第１の実施の形態に係るＩＣカード用ＬＳＩにおいては、生成される複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの周波数をそれぞれｆ１、ｆ２、ｆ３とし、周波数の大小関係をｆ１＜ｆ２＜ｆ３とする。クロック選択回路８は、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃ（それぞれ、周波数ｆ１、ｆ２、ｆ３）の中から、システムコントロール回路２１から入力されるクロック選択信号Ｓ５に応じて、１つのクロック信号を選択する。そして、その選択したクロック信号をシステムクロック信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に送り、システムコントロール回路２１を経由して更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。なお、クロック選択回路８は、リセット端子パッド２を介して入力されるリセット信号によりリセットされた場合には最も低い周波数ｆ１のクロック信号Ｓ７ａを選択し、システムクロック信号Ｓ８としてＣＰＵ２０、システムコントロール回路２１に出力し、システムコントロール回路２１は更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００３３】
（ニ）ＣＰＵ２０は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて、動作制御信号Ｓ４をシステムコントロール回路２１に対して出力する。システムコントロール回路は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて処理動作を行う。
【００３４】
（ホ）システムコントロール回路２１は、電源電圧回路回路９から入力される検知信号Ｓ１により電源電圧の状態（ステータス）を検出し、その電源電圧の状態をステータス信号Ｓ２としてＣＰＵ２０に対して出力する。また、システムコントロール回路２１は、ステータスの変化時には、割り込み信号Ｓ３をＣＰＵ２０に対して出力する。
【００３５】
（ヘ）ＣＰＵ２０は、システムコントロール回路２１から入力されるステータス信号Ｓ２により電源電圧の状態を検出すると、その電源電圧の状態に応じて、ＶＤＤ＞Ｖ２である場合には周波数ｆ３のクロック信号Ｓ７ｃを、Ｖ２＞ＶＤＤ＞Ｖ１である場合には周波数ｆ２のクロック信号Ｓ７ｂを、ＶＤＤ＜Ｖ１である場合には周波数ｆ１のクロック信号Ｓ７ａを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。また、ＣＰＵ２０は、システムコントロール回路２１から入力される割り込み信号により電源電圧の変動を検出した場合には、クロック信号Ｓ７ａ（周波数ｆ１）を選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。ここで、電源電圧が安定し、例えば、電源電圧の状態がＶ２＞ＶＤＤ＞Ｖ１になった場合には、ＣＰＵ２０は、周波数ｆ２のクロック信号Ｓ７ｂを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。
【００３６】
（ト）システムコントロール回路２１は、ＣＰＵ２０から入力される動作制御信号Ｓ４に応じて、クロック選択信号Ｓ５をクロック選択回路８に対して出力する。また、システムコントロール回路２１は、動作制御信号Ｓ４に応じて、動作状態制御信号Ｓ９をアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００３７】
（チ）アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、システムコントロール回路２１が出力する動作状態制御信号Ｓ９に応じて処理動作を行う。
【００３８】
上記のような本発明の第１の実施の形態に係るＩＣカード用ＬＳＩによれば、電源電圧の状態、すなわち、電源電圧が上がった場合又は下がった場合に応じてその電源電圧に対して最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることが可能となる。また、電源電圧に応じて最適なクロック周波数でＬＳＩ内部の半導体能動素子を動作させることができるので、ＩＣ内部の誤動作を防ぎ、かつ、より低消費電力の電圧動作を実現することが可能となる。
【００３９】
（第２の実施の形態）
図２に示すように、本発明の第２の実施の形態に係るＩＣカード用ＬＳＩ５５は、第１の実施の形態において説明した図１と比べて、ＩＣカード用ＬＳＩ５５がパワーオンリセット回路１０、順次起動回路１１、レギュレータ１２を備えている点が異なる。一方、図２に示すＩＣカード用ＬＳＩ５５はクロック生成回路７、クロック選択回路８、電源電圧検出回路９を備えていない点が、第１の実施の形態に係るＩＣカード用ＬＳＩとは異なる。
【００４０】
詳細には、図２に示すように、第２の実施の形態に係るＩＣカード用ＬＳＩ５５は、半導体基板５５及び、この半導体基板５５上に配置された複数の回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・とから構成されている。レギュレータ１２は、正規定電圧より高い外部電源電圧が供給された場合、この外部電源電圧から所定の正規定電圧を生成し、レギュレータ出力電圧として出力する。パワーオンリセット回路１０は、正規定電圧より低い外部電源電圧が印加された時に、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧を超えるまで内部リセット信号Ｓ１１を出力する。順次起動回路１１は、レギュレータ出力電圧が所定のしきい値電圧を超えた場合、イネーブル信号を順次出力して回路ブロックを順次起動する。論理回路１３は、内部リセット信号Ｓ１１とリセット端子パッド２から入力される外部リセット信号Ｓ１０との論理積をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に出力する。
【００４１】
さらに、図２に示すように、第２の実施の形態に係るＩＣカード用ＬＳＩ５５には、外部装置６０との信号径路の一部となるクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が備えられている。クロック端子パッド１は、ＬＳＩ内部の各回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・に接続され、クロック信号をＬＳＩ内部の各回路ブロック２０，２１，・・・に供給する。リセット端子パッド２には、論理回路（アンド回路）１３が接続されており、リセットを行うためのシステムリセット信号Ｓ１２を生成する。電源端子パッド３及び接地端子パッド４との間には、外部電源１５からの電圧が供給され（図９参照）、ＬＳＩ内部に電源電圧を供給する。入出力端子パッド５には、ＬＳＩ内部の各回路ブロックが接続されており、外部装置６０とのデータの入出力などを行う。パワーオンリセット回路１０は、レギュレータ１２に接続されており、外部電源電圧を監視して電源電圧が印加された時（電源投入時）、内部リセット信号Ｓ１１を発生する回路ブロックである。順次起動回路１１は、パワーオンリセット回路１０に接続されており、内部にカウンタを有しＬＳＩチップ内部の各回路ブロックの処理動作を制御するロジック回路である。レギュレータ（一定電圧生成回路）１２は、電源端子パッド３に接続されており、電源端子パッド３を介して供給された外部電源電圧をＬＳＩ５５の内部の各回路ブロック２０，２１，３１，３２，・・・への電力供給用の定電圧に変換するための回路である。具体的には、入力された外部電源電圧を５Ｖの正規定電圧、あるいは３Ｖの正規定電圧等の出力電圧に変換し、これを出力する。論理回路（アンド回路）１３は、リセット端子パッド２及びパワーオンリセット回路１０に接続されており、リセット端子パッド３から入力される内部リセット信号Ｓ１１と、パワーオンリセット回路から入力される外部リセット信号Ｓ１０の論理積を生成する回路ブロックである。システムコントロール回路２１は、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、ＣＰＵ（中央処理制御装置）２０、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ（ＥＥＰＲＯＭあるいはＦＲＡＭ等）４２の各回路ブロックに接続され、各種信号の制御処理を行う。アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３は、アンプ（増幅器）等のアナログの回路ブロックである。ＲＯＭ３１は、ＣＰＵ２０において実行されるプログラムを格納しているプログラムメモリ等として機能する。ＲＡＭ３２は、ＣＰＵ２０におけるプログラム実行処理中に利用されるデータ等を格納したり、作業領域として利用されるデータメモリ等として機能する。ＣＰＵ２０は、ＬＳＩの処理を実行する処理制御装置である。ＣＰＵ２０は、パワーオンリセット回路１０、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、システムコントロール回路２１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の入出力をそれぞれ制御する制御手段も備える。
【００４２】
次に、本発明の第２の実施の形態に係るＩＣカード用ＬＳＩ５５の処理動作について説明する。ここでは、レギュレータ１２が外部電源電圧ＶＤＤを受けて３Ｖの正規定電圧を生成する設計になっているという前提のもとで、異なる複数の電位レベルの外部電源電圧ＶＤＤが外部回路から供給された場合について説明する。
【００４３】
図３は、レギュレータ１２にレギュレータ１２の正規定電圧である３Ｖ以上の外部電源電圧５Ｖが供給された場合のレギュレータ特性を示す図である。図３に示すように、レギュレータ１２は、外部電源電圧５Ｖが投入されると、外部電源電圧に追従して（数μｓ以下）レギュレータ出力として正規定電圧（３Ｖ）を生成する。
【００４４】
一方、図４は、レギュレータ１２に正規定電圧の３Ｖ以下の外部電源電圧１．８Ｖが供給された場合のレギュレータ特性を示す図である。図４に示すように、レギュレータ１２は、外部電源電圧１．８Ｖが投入されると、供給された外部電源電圧を外部依存定電圧（１．８Ｖ）として、そのまま出力する。このとき、図４に示すように、レギュレータ出力は時間と共に徐々に増大するが、外部依存定電圧である１．８Ｖの一定値にレギュレータ出力電圧が安定するまで、若干の時間（数１０μｓ〜１ｍｓ）を要する。図３に示す外部電源電圧が正規定電圧（３Ｖ）よりも高い場合に比して、正規定電圧（３Ｖ）より外部電源電圧（１．８Ｖ）が低い場合には、レギュレータ１２の出力の立ち上がりが遅い。
【００４５】
第２の実施の形態では、このように正規定電圧より低い外部電源電圧が供給されたた場合において、電源投入後および低消費電力モード（スリープモード）復帰後の処理動作について以下にそれぞれ説明する。ここで、低消費電力モード（スリープモード）とは、内部回路の動作を停止状態して低消費電力化を図るようにするものである。
【００４６】
（電源投入後の処理動作）
（イ）まず、外部電源１５の電源電圧ＶＤＤがＶＤＤ端子５８３、基板配線５６３、ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され、電源端子パッド３に電源電圧ＶＤＤが印加される。
【００４７】
（ロ）レギュレータ１２は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤから所定の外部依存定電圧を生成するように時間と共に徐々に立ち上がり、レギュレータ出力電圧としてパワーオンリセット回路１０に対して出力する。
【００４８】
（ハ）パワーオンリセット回路１０は、図５に示すように、電源電圧ＶＤＤが所定のしきい値電圧を超えるまで論理”０”の内部リセット信号Ｓ１１を順次起動回路１１及び論理回路（アンド回路）１３に対して出力し、内部リセットを行う。一方、リセット（ＲＥＳＥＴ）端子パッド２からは論理”１”の外部リセット信号Ｓ１０が論理回路１３に対して出力される。
【００４９】
（ニ）論理回路１３は、パワーオンリセット回路１０より出力される内部リセット信号Ｓ１１とリセット（ＲＥＳＥＴ）端子パッド２より出力される外部リセット信号Ｓ１０の論理積を取り、その結果をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に対して出力する。
【００５０】
（ホ）パワーオンリセット回路１０において、レギュレータ１２より出力されるレギュレータ出力電圧が所定のしきい値電圧を超えると、図５に示すように、パワーオンリセット回路１０は、論理”１”の内部リセット信号Ｓ１１を出力する。論理”１”の内部リセット信号Ｓ１１は論理回路１３に入力される。論理回路１３は、論理”１”の外部リセット信号Ｓ１０と論理”１”の内部リセット信号Ｓ１１との論理積を取り、論理”１”のシステムリセット信号Ｓ１２を出力する。論理”１”のシステムリセット信号Ｓ１２は、ＣＰＵ２０およびシステムコントロール回路２１に入力される。ここでは、低消費電力モードではないので、ＣＰＵ２０は、論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に出力する。
【００５１】
（ヘ）順次起動回路１１は、低消費電力モード信号Ｓ１３及び内部リセット信号Ｓ１１を監視することで内部リセットが解除されたことを検出する。そして、順次起動回路１１は、内部カウンタを用いて、図５に示すように、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５を順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等に出力し、各回路ブロックを順に起動していく。この結果、ＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックは、それぞれ異なるタイミングで処理動作を開始し、電力を消費する。
【００５２】
（低消費電力モード（スリープモード）復帰後の処理動作）
（イ）図６に示すように、内部リセット信号Ｓ１１は論理”１”を維持しているものとする。このため、論理回路１３は、論理”１”のシステムリセット信号Ｓ１２をＣＰＵ２０およびシステムコントロール回路２１に出力している。
【００５３】
（ロ）ここで、一定時間の低消費電力モードが解除され、ＣＰＵ２０が論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に対して出力したとする。順次起動回路１１は、低消費電力モード信号Ｓ１３および内部リセット信号Ｓ１１を監視することで低消費電力モードが解除されたことを検出する。
【００５４】
（ハ）そして、順次起動回路１１は、内部カウンタを用いて、図６に示すように、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５の順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックに出力し、各回路ブロックを一定の時間ずつずらしながら順に起動していく。この結果、ＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等の各回路ブロックは、それぞれ異なるタイミングで処理動作を開始し、電力を消費する。
【００５５】
上記のような本発明の第２の実施の形態に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、一度に大消費電力を消費しないので、レギュレータの起動時の負担を低減できる。この結果、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることが可能となる。
【００５６】
（第３の実施の形態）
図７に示すように、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩ５５は、第１の実施の形態に係るＩＣカード用ＬＳＩ５５と、第２の実施の形態に係るＩＣカード用ＬＳＩ５５との組み合わせから構成される。
【００５７】
詳細には、図７に示すように、第３の実施の形態に係るＩＣカード用ＬＳＩ５５は、半導体基板５５及び、この半導体基板５５上に配置された複数の回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・とから構成されている。レギュレータ１２は、正規定電圧より高い外部電源電圧が供給された場合、この外部電源電圧から所定の正規定電圧を生成し、レギュレータ出力電圧として出力する。電源電圧検出回路９は、レギュレータ出力電圧を検出し、基準電圧との比較結果を検知信号Ｓ１として出力する。パワーオンリセット回路１０は、正規定電圧より低い外部電源電圧が印加された時に、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧を超えるまで内部リセット信号Ｓ１１を出力する。順次起動回路１１は、レギュレータ出力電圧が所定のしきい値電圧を超えた場合、イネーブル信号を順次出力して回路ブロックを順次起動する。論理回路１３は、内部リセット信号Ｓ１１とリセット端子パッド２から入力される外部リセット信号Ｓ１０との論理積をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に出力する。システムコントロール回路２１は、検知信号Ｓ１を検出し、ステータス信号Ｓ２及び割り込み信号Ｓ３を出力し、動作制御信号Ｓ４に応じてクロック選択信号Ｓ５を出力する。ＣＰＵ２０は、ステータス信号Ｓ２及び割り込み信号Ｓ３に応じて動作制御信号Ｓ４を出力する。クロック生成回路７は、原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成する。クロック選択回路８は、クロック選択信号Ｓ５に応じて複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号Ｓ８として出力する。
【００５８】
さらに、図７に示すように、第３の実施の形態に係るＩＣカード用ＬＳＩ５５には、外部装置６０との信号径路の一部となるクロック（ＣＬＯＣＫ）端子パッド１、リセット（ＲＥＳＥＴ）端子パッド２、電源（ＶＤＤ）端子パッド３、接地（ＧＮＤ）端子パッド４、入出力（Ｉ／Ｏ）端子パッド５の各端子パッド（ボンディングパッド）が備えられている。クロック端子パッド１には、クロック生成回路７が接続されており、原始クロック信号Ｓ６を生成する。リセット端子パッド２には、論理回路１３が接続されており、リセットを行うための外部リセット信号Ｓ１０を生成する。電源端子パッド３と接地端子パッド４との間には、外部電源１５からの電圧が供給され（図９参照）、ＬＳＩ内部に電源電圧を供給する。入出力端子パッド５への接続関係はの図示を省略しているが、入出力端子パッド５を介してＬＳＩ内部の各回路ブロックに対して、外部装置６０とのデータの入出力などを行う。クロック選択回路８は、クロック生成回路７に接続され、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃから１つのクロック信号を選択する回路ブロックである。電源電圧検出回路９は、レギュレータ１２に接続され、外部電源から印加された電圧を検出し、検出した電圧を検知信号Ｓ１として出力する回路ブロックである。電源電圧検出回路９は、１つ又は複数の電圧を検出することが可能である。パワーオンリセット回路１０は、レギュレータ１０に接続されており、外部電源電圧を監視して電源電圧が印加された時（電源投入時）、内部リセット信号Ｓ１１を発生する回路ブロックである。順次起動回路１１は、パワーオンリセット回路１０及び論理回路（アンド回路）１３に接続されており、内部にカウンタを有しＬＳＩチップ内部の各回路ブロックの処理動作を制御するロジック回路である。レギュレータ（一定電圧生成回路）１２は、電源端子パッド３に接続されており、電源端子パッド３を介して供給された外部電源電圧をＬＳＩ５５の内部の各回路ブロック２０，２１，３１，３２，・・・への電力供給用の定電圧に変換するための回路である。具体的には、入力された外部電源電圧を５Ｖの正規定電圧、あるいは３Ｖの正規定電圧等の一定電圧の出力電圧に変換し、これを出力する。論理回路（アンド回路）１３は、リセット端子パッド２及びパワーオンリセット回路１０に接続されており、リセット端子パッド３から入力される内部リセット信号Ｓ１１と、パワーオンリセット回路から入力される外部リセット信号Ｓ１０の論理積を生成する回路ブロックである。システムコントロール回路２１は、クロック選択回路８、電源電圧検出回路９、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、ＣＰＵ（中央処理制御装置）２０、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ（ＥＥＰＲＯＭあるいはＦＲＡＭ等）４２の各回路ブロックに接続され、各種信号の制御処理を行う回路ブロックである。
【００５９】
アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３は、アンプ（増幅器）等のアナログの回路ブロックである。ＲＯＭ３１は、ＣＰＵ２０において実行されるプログラムを格納しているプログラムメモリ等として機能する。ＲＡＭ３２は、ＣＰＵ２０におけるプログラム実行処理中に利用されるデータ等を格納したり、作業領域として利用されるデータメモリ等として機能する。ＣＰＵ２０は、ＬＳＩの処理を実行する処理制御装置であり、ステータス信号Ｓ２により電源電圧の状態（ステータス）を検知することが可能である。また、ＣＰＵ２０は、割り込み信号Ｓ３により進行中の処理を中断し、割り込み処理を行うことが可能である。さらに、割り込み処理により動作制御信号Ｓ４を変更することも可能である。さらに、ＣＰＵ２０は、クロック生成回路７、クロック選択回路８、電源電圧検出回路９、パワーオンリセット回路１０、順次起動回路１１、レギュレータ（一定電圧生成回路）１２、論理回路（アンド回路）１３、システムコントロール回路２１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の入出力をそれぞれ制御する制御手段も備える。
【００６０】
以下、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩ５５の処理動作について説明する。本発明の第３の実施の形態に係るＩＣカード用ＬＳＩ５５においては、電源電圧をＶＤＤとし、基準電圧をＶ１、Ｖ２（Ｖ１＜Ｖ２）として説明する。
【００６１】
（イ）まず、外部電源１５の電源電圧ＶＤＤがＶＤＤ端子５８３、基板配線５６３、ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され（図９参照）、電源端子パッド３に電源電圧ＶＤＤが印加される。低消費電力モードの復帰後である場合は、ＣＰＵ２０は、低消費電力モード信号Ｓ１３を順次起動回路１１に対して出力し、順次起動回路１１を起動する。
【００６２】
（ロ）レギュレータ１２は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤから所定の外部依存定電圧を生成するように時間と共に徐々に立ち上がり、レギュレータ出力電圧としてパワーオンリセット回路１０及び電源電圧検出回路９に対して出力する。
【００６３】
（ハ）電源電圧検出回路９は、レギュレータ出力電圧の電位レベルを検出すると、レギュレータ出力電圧を基準電圧Ｖ１、Ｖ２と比較し、その比較結果を検知信号Ｓ１としてシステムコントロール回路２１に対して出力する。
【００６４】
（ニ）一方、パワーオンリセット回路１０は、レギュレータ出力電圧が所定のしきい値電圧を超えるまで論理”０”の内部リセット信号Ｓ１１を順次起動回路１１及び論理回路（アンド回路）１３に対して出力し、内部リセットを行う。一方、リセット（ＲＥＳＥＴ）端子パッド２からは論理”１”の外部リセット信号Ｓ１０が論理回路１３に対して出力される。ここで、論理回路１３は、パワーオンリセット回路１０より出力される内部リセット信号Ｓ１１とリセット（ＲＥＳＥＴ）端子パッド２より出力される外部リセット信号Ｓ１０の論理積を取り、その結果をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に対して出力する。
【００６５】
（ハ）パワーオンリセット回路１０において、レギュレータ１２より出力されるレギュレータ出力電圧が所定のしきい値電圧を超えると、論理”１”の内部リセット信号Ｓ１１を出力する。論理”１”の内部リセット信号Ｓ１１は論理回路１３に入力される。論理回路１３は、論理”１”の外部リセット信号Ｓ１０と論理”１”の内部リセット信号Ｓ１１との論理積を取り、論理”１”のシステムリセット信号Ｓ１２を出力する。論理”１”のシステムリセット信号Ｓ１２は、ＣＰＵ２０およびシステムコントロール回路２１に入力される。ここでは、低消費電力モードではないので、ＣＰＵ２０は、論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に出力する。
【００６６】
（ニ）順次起動回路１１は、低消費電力モード信号Ｓ１３及び内部リセット信号Ｓ１１を監視することで内部リセットが解除されたことを検出する。
【００６７】
そして、順次起動回路１１は、内部カウンタを用いて、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５を順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等に出力し、各回路ブロックを順次起動していく。
【００６８】
（ホ）一方、クロック生成回路は、クロック（ＣＬＯＣＫ）端子パッド１より入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成し、そのクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃをクロック選択回路８に対して出力する。ここで、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩにおいては、生成される複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの周波数をそれぞれｆ１、ｆ２、ｆ３とし、周波数の大小関係をｆ１＜ｆ２＜ｆ３とする。クロック選択回路８は、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃ（それぞれ、周波数ｆ１、ｆ２、ｆ３）の中から、システムコントロール回路２１から入力されるクロック選択信号Ｓ５に応じて、１つのクロック信号を選択する。そして、その選択したクロック信号をシステムクロック信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に送り、システムコントロール回路２１を経由して更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。なお、クロック選択回路８は、リセット端子パッド２を介して入力されるリセット信号によりリセットされた場合には最も低い周波数ｆ１のクロック信号Ｓ７ａを選択し、システムクロック信号Ｓ８としてＣＰＵ２０、システムコントロール回路２１に出力し、システムコントロール回路２１は更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００６９】
（ヘ）ＣＰＵ２０は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて、動作制御信号Ｓ４をシステムコントロール回路２１に対して出力する。システムコントロール回路は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて処理動作を行う。
【００７０】
（ト）システムコントロール回路２１は、電源電圧回路回路９から入力される検知信号Ｓ１により電源電圧の状態（ステータス）を検出し、その電源電圧の状態をステータス信号Ｓ２としてＣＰＵ２０に対して出力する。また、システムコントロール回路２１は、ステータスの変化時には、割り込み信号Ｓ３をＣＰＵ２０に対して出力する。
【００７１】
（チ）ＣＰＵ２０は、システムコントロール回路２１から入力されるステータス信号Ｓ２により電源電圧の状態を検出すると、その電源電圧の状態に応じて、ＶＤＤ＞Ｖ２である場合には周波数ｆ３のクロック信号Ｓ７ｃを、Ｖ２＞ＶＤＤ＞Ｖ１である場合には周波数ｆ２のクロック信号Ｓ７ｂを、ＶＤＤ＜Ｖ１である場合には周波数ｆ１のクロック信号Ｓ７ａを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。また、ＣＰＵ２０は、システムコントロール回路２１から入力される割り込み信号により電源電圧の変動を検出した場合には、クロック信号Ｓ７ａ（周波数ｆ１）を選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。ここで、電源電圧が安定し、例えば、電源電圧の状態がＶ２＞ＶＤＤ＞Ｖ１になった場合には、ＣＰＵ２０は、周波数ｆ２のクロック信号Ｓ７ｂを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。
【００７２】
（リ）システムコントロール回路２１は、ＣＰＵ２０から入力される動作制御信号Ｓ４に応じて、クロック選択信号Ｓ５をクロック選択回路８に対して出力する。また、システムコントロール回路２１は、動作制御信号Ｓ４に応じて、動作状態制御信号Ｓ９をアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００７３】
（ヌ）アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、システムコントロール回路２１が出力する動作状態制御信号Ｓ９に応じて処理動作を行う。
【００７４】
上記のような本発明の第３の実施の形態に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、一度に大消費電力を消費しないので、レギュレータの起動時の負担を低減できる。この結果、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることができ、さらに、電源電圧の状態に応じて最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることが可能となる。
【００７５】
（第４の実施の形態）
図８に示すように、本発明の第４の実施の形態に係るＩＣカード用ＬＳＩ５５は、第３の実施の形態に係るＩＣカード用ＬＳＩにおいて説明した図７と比べて、電源電圧検出回路９が、電源（ＶＤＤ）端子パッド３とレギュレータ１２との間に接続されている点が異なる。
【００７６】
図８に示すように、第４の実施の形態に係るＩＣカード用ＬＳＩ５５は、半導体基板５５、この半導体基板５５上に配置された複数の回路ブロック２０，２１，３１，３２，３３，４０，４１，４２，・・・とから構成されている。電源電圧検出回路９は、電源端子パッド３に印加される外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号Ｓ１として出力する。レギュレータ１２は、正規定電圧より高い外部電源電圧が供給された場合、この外部電源電圧から所定の正規定電圧を生成し、レギュレータ出力電圧として出力する。パワーオンリセット回路１０は、正規定電圧より低い外部電源電圧が印加された時に、レギュレータ出力電圧が外部電源電圧よりも低い所定のしきい値電圧を超えるまで内部リセット信号Ｓ１１を出力する。順次起動回路１１は、レギュレータ出力電圧が所定のしきい値電圧を超えた場合、イネーブル信号を順次出力して回路ブロックを順次起動する。論理回路１３は、内部リセット信号Ｓ１１とリセット端子パッド２から入力される外部リセット信号Ｓ１０との論理積をシステムリセット信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に出力する。システムコントロール回路２１は、検知信号Ｓ１を検出し、ステータス信号Ｓ２及び割り込み信号Ｓ８を出力し、動作制御信号Ｓ４に応じてクロック選択信号Ｓ５を出力する。ＣＰＵ２０は、ステータス信号Ｓ２及び割り込み信号Ｓ３に応じて動作制御信号Ｓ４を出力する。クロック生成回路７は、原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成する。クロック選択回路５は、クロック選択信号Ｓ５に応じて複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの中から１つのクロック信号を選択し、システムクロック信号Ｓ８として出力する。
【００７７】
以下、本発明の第４の実施の形態に係るＩＣカード用ＬＳＩの処理動作について説明する。本発明の第４の実施の形態に係るＩＣカード用ＬＳＩにおいては、電源電圧をＶＤＤとし、基準電圧をＶ１、Ｖ２（Ｖ１＜Ｖ２）として説明する。
【００７８】
（イ）まず、外部電源１５の電源電圧ＶＤＤがＶＤＤ端子５８３、基板配線５６３、ボンディングワイヤ５７３を介して電源（ＶＤＤ）端子パッド３に供給され（図９参照）、電源端子パッド３に電源電圧ＶＤＤが印加される。低消費電力モードの復帰後である場合は、ＣＰＵ２０は、低消費電力モード信号Ｓ１３を順次起動回路１１に対して出力し、順次起動回路１１を起動する。
【００７９】
（ロ）次に、電源電圧検出回路９は、電源端子パッド３における電源電圧ＶＤＤの電位レベルを検出すると、電源電圧ＶＤＤを基準電圧Ｖ１、Ｖ２と比較し、その比較結果を検知信号Ｓ１としてレギュレータ１２を介してシステムコントロール回路２１に対して出力する。ここで出力される検知信号Ｓ１は、例えば、Ｖ２＞ＶＤＤ＞Ｖ１であるかを否かを示す信号と、ＶＤＤ＞Ｖ２であるか否かを示す信号である。
【００８０】
（ハ）レギュレータ１２は、電源電圧ＶＤＤを検出すると、電源電圧ＶＤＤから所定の外部依存定電圧を生成するように時間と共に徐々に立ち上がり、レギュレータ出力電圧としてパワーオンリセット回路１０及び電源電圧検出回路９に対して出力する。
【００８１】
（ニ）一方、パワーオンリセット回路１０は、レギュレータ出力電圧が所定のしきい値電圧を超えるまで論理”０”の内部リセット信号Ｓ１１を順次起動回路１１及び論理回路（アンド回路）１３に対して出力し、内部リセットを行う。一方、リセット（ＲＥＳＥＴ）端子パッド２からは論理”１”の外部リセット信号Ｓ１０が論理回路１３に対して出力される。ここで、論理回路１３は、パワーオンリセット回路１０より出力される内部リセット信号Ｓ１１とリセット（ＲＥＳＥＴ）端子パッド２より出力される外部リセット信号Ｓ１０の論理積を取り、その結果をシステムリセット信号Ｓ１２としてＣＰＵ２０及びシステムコントロール回路２１に対して出力する。
【００８２】
（ホ）パワーオンリセット回路１０において、レギュレータ１２より出力されるレギュレータ出力電圧が所定のしきい値電圧を超えると、論理”１”の内部リセット信号Ｓ１１を出力する。論理”１”の内部リセット信号Ｓ１１は論理回路１３に入力される。論理回路１３は、論理”１”の外部リセット信号Ｓ１０と論理”１”の内部リセット信号Ｓ１１との論理積を取り、論理”１”のシステムリセット信号Ｓ１２を出力する。論理”１”のシステムリセット信号Ｓ１２は、ＣＰＵ２０およびシステムコントロール回路２１に入力される。ここでは、低消費電力モードではないので、ＣＰＵ２０は、論理”１”の低消費電力モード信号Ｓ１３を順次起動回路１１に出力する。
【００８３】
（ヘ）順次起動回路１１は、低消費電力モード信号Ｓ１３及び内部リセット信号Ｓ１１を監視することで内部リセットが解除されたことを検出する。そして、順次起動回路１１は、内部カウンタを用いて、立ち上がりのタイミングの異なる論理”１”のイネーブル信号ＥＮ１，ＥＮ２，・・・ＥＮ５を順にＣＰＵ２０、システムコントロール回路２１、ＲＯＭ４０、ＲＡＭ４１、アナログ回路Ａ３１、アナログ回路Ｂ３２、アナログ回路Ｃ３３、不揮発性メモリ４２等に出力し、各回路ブロックを順に起動していく。
【００８４】
（ト）一方、クロック生成回路７は、クロック（ＣＬＯＣＫ）端子パッド１より入力される原始クロック信号Ｓ６から複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃを生成し、そのクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃをクロック選択回路８に対して出力する。ここで、本発明の第３の実施の形態に係るＩＣカード用ＬＳＩにおいては、生成される複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃの周波数をそれぞれｆ１、ｆ２、ｆ３とし、周波数の大小関係をｆ１＜ｆ２＜ｆ３とする。クロック選択回路８は、クロック生成回路７で生成された複数のクロック信号Ｓ７ａ,Ｓ７ｂ,Ｓ７ｃ（それぞれ、周波数ｆ１、ｆ２、ｆ３）の中から、システムコントロール回路２１から入力されるクロック選択信号Ｓ５に応じて、１つのクロック信号を選択する。そして、その選択したクロック信号をシステムクロック信号Ｓ８としてＣＰＵ２０及びシステムコントロール回路２１に送り、システムコントロール回路２１を経由して更にアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。なお、クロック選択回路８は、リセット端子パッド２を介して入力されるリセット信号によりリセットされた場合には最も低い周波数ｆ１のクロック信号Ｓ７ａを選択し、システムクロック信号Ｓ８としてＣＰＵ２０、システムコントロール回路２１に出力し、システムコントロール回路２１は、アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００８５】
（チ）ＣＰＵ２０は、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて、動作制御信号Ｓ４をシステムコントロール回路２１に対して出力する。システムコントロール回路２１及びアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、クロック選択回路８から入力されるシステムクロック信号Ｓ８に応じて処理動作を行う。
【００８６】
（リ）システムコントロール回路２１は、電源電圧回路回路９から入力される検知信号Ｓ１により電源電圧の状態（ステータス）を検出し、その電源電圧の状態をステータス信号Ｓ２としてＣＰＵ２０に対して出力する。また、システムコントロール回路２１は、ステータスの変化時には、割り込み信号Ｓ３をＣＰＵ２０に対して出力する。
【００８７】
（ヌ）ＣＰＵ２０は、システムコントロール回路２１から入力されるステータス信号Ｓ２により電源電圧の状態を検出すると、その電源電圧の状態に応じて、ＶＤＤ＞Ｖ２である場合には周波数ｆ３のクロック信号Ｓ７ｃを、Ｖ２＞ＶＤＤ＞Ｖ１である場合には周波数ｆ２のクロック信号Ｓ７ｂを、ＶＤＤ＜Ｖ１である場合には周波数ｆ１のクロック信号Ｓ７ａを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。また、ＣＰＵ２０は、システムコントロール回路２１から入力される割り込み信号により電源電圧の変動を検出した場合には、クロック信号Ｓ７ａ（周波数ｆ１）を選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。ここで、電源電圧が安定し、例えば、電源電圧の状態がＶ２＞ＶＤＤ＞Ｖ１になった場合には、ＣＰＵ２０は、周波数ｆ２のクロック信号Ｓ７ｂを選択するようにシステムコントロール回路２１に対して動作制御信号Ｓ４を出力する。
【００８８】
（ル）システムコントロール回路２１は、ＣＰＵ２０から入力される動作制御信号Ｓ４に応じて、クロック選択信号Ｓ５をクロック選択回路８に対して出力する。また、システムコントロール回路２１は、動作制御信号Ｓ４に応じて、動作状態制御信号Ｓ９をアナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックに対して出力する。
【００８９】
（ヲ）アナログ回路３０、ＲＯＭ４０、ＲＡＭ４１、不揮発性メモリ４２等の各回路ブロックは、システムコントロール回路２１が出力する動作状態制御信号Ｓ９に応じて処理動作を行う。
【００９０】
上記のような本発明の第４の実施の形態に係るＩＣカード用ＬＳＩによれば、外部電源電圧が低い場合、例えば、電源投入後および低消費電力モード復帰後において、一度に大消費電力を消費しないので、レギュレータの起動時の負担を低減できる。この結果、安定した定電圧を各回路内部に供給できるので内部回路（回路ブロック）の動作を安定させることができ、さらに、電源電圧の状態に応じて最適な周波数のクロック信号を選択し、その最適な周波数のクロック信号によりシステム全体を動作させることが可能となる。
【００９１】
【発明の効果】
以上述べてきたように、本発明の実施の形態に係るＩＣカード用ＬＳＩ，ＩＣカード及びＩＣカードの動作方法によれば、電源電圧の状態に応じて内部回路の動作を安定させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図２】本発明の第２の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図３】外部電源電圧５Ｖが供給された場合のレギュレータ特性を示す図である。
【図４】外部電源電圧１．８Ｖが供給された場合のレギュレータ特性を示す図である。
【図５】外部電源電圧１．８Ｖが供給された場合の電源投入後の処理動作を示す図である。
【図６】外部電源電圧１．８Ｖが供給された場合の低消費電力モード復帰後の処理動作を示す図である。
【図７】本発明の第３の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図８】本発明の第４の実施の形態に係るＩＣカード用ＬＳＩのＬＳＩチップの内部の構成を示す図である。
【図９】本発明の実施の形態に係るＩＣカードの一実施例を示す構成図である。
【図１０】図９で説明したＩＣカードの断面図の一例である。
【符号の説明】
１ クロック（ＣＬＯＣＫ）端子パッド
２ リセット（ＲＥＳＥＴ）端子パッド
３ 電源（ＶＤＤ）端子パッド
４ 接地（ＧＮＤ）端子パッド
５ 入出力（Ｉ／Ｏ）端子パッド
７ クロック生成回路
８ クロック選択回路
９ 電源電圧検出回路
１０ パワーオンリセット回路
１１ 順次起動回路
１２ レギュレータ
１３ 論理回路（アンド回路）
１５ 外部電源
２０ ＣＰＵ（中央処理制御装置）
２１ システムコントロール回路
３０ アナログ回路
３１ アナログ回路Ａ
３２ アナログ回路Ｂ
３３ アナログ回路Ｃ
４０ ＲＯＭ
４１ ＲＡＭ
４２ 不揮発性メモリ
５０ カード基板
５１ スペーサ
５２ 上部カバーフィルム
５３ 下部カバーフィルム
５５ ＬＳＩチップ
６０ 外部装置（リーダ・ライタ）
５８１ クロック（ＣＬＯＣＫ）端子
５８２ リセット（ＲＥＳＥＴ）端子
５８３ 電源（ＶＤＤ）端子
５８４ 接地（ＧＮＤ）端子
５８５ 入出力（Ｉ／Ｏ）端子
５６１，５６２，・・・，５６５ 基板配線
５７１，５７２，・・・，５７５ ボンディングワイヤ
ＥＮ１ イネーブル信号
ＥＮ２ イネーブル信号
ＥＮ３ イネーブル信号
ＥＮ４ イネーブル信号
ＥＮ５ イネーブル信号
Ｓ１ 検知信号
Ｓ２ ステータス信号
Ｓ３ 割り込み信号
Ｓ４ 動作制御信号
Ｓ５ クロック選択信号
Ｓ６ 原始クロック信号
Ｓ７ａ クロック信号
Ｓ７ｂ クロック信号
Ｓ７ｃ クロック信号
Ｓ８ システムクロック信号
Ｓ９ 動作状態制御信号
Ｓ１０ 外部リセット信号
Ｓ１１ 内部リセット信号
Ｓ１２ システムリセット信号
Ｓ１３ 低消費電力モード信号
Claims (6)
- 複数の回路ブロックと、
正規定電圧より高い第１の外部電源電圧が供給された場合、前記正規定電圧をレギュレータ出力電圧として出力し、前記正規定電圧より低い第２の外部電源電圧が供給された場合、前記第２の外部電源電圧を前記レギュレータ出力電圧として出力するレギュレータと、
前記第２の外部電源電圧が印加された時に、前記レギュレータ出力電圧が前記第２の外部電源電圧よりも低いしきい値電圧を超えるまで論理”０”で、前記しきい値を超えたとき、論理”１”となる内部リセット信号を出力するパワーオンリセット回路と、
前記内部リセット信号と外部リセット信号との論理積を演算し、システムリセット信号として出力する論理回路と、
前記システムリセット信号を入力し、低消費電力モード信号を出力するＣＰＵと、
前記内部リセット信号と前記低消費電力モード信号を入力し、立ち上がりのタイミングの異なる論理”１”のイネーブル信号を順次出力して前記複数の回路ブロックを順次起動する順次起動回路
とを備えることを特徴とするＩＣカード用ＬＳＩ。 - 前記順次起動回路は、前記内部リセット信号及び前記低消費電力モード信号が共に論理”１”の場合に前記イネーブル信号を順次出力することを特徴とする請求項１に記載のＩＣカード用ＬＳＩ。
- 前記レギュレータ出力電圧を検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路と、
前記検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路と、
原始クロック信号から複数のクロック信号を生成するクロック生成回路と、
前記クロック選択信号に応じて前記複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として前記システムコントロール回路に出力するクロック選択回路
とを更に備え、
前記ＣＰＵは更に前記ステータス信号及び前記割り込み信号に応じて前記動作制御信号を前記システムコントロール回路に出力することを特徴とする請求項１に記載のＩＣカード用ＬＳＩ。 - 前記クロック選択回路は、外部リセット信号により前記複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号として出力することを特徴とする請求項３に記載のＩＣカード用ＬＳＩ。
- 外部電源電圧の電位レベルを検出し、基準電圧との比較結果を検知信号として出力する電源電圧検出回路と、
前記検知信号を検出し、ステータス信号及び割り込み信号を出力し、動作制御信号に応じてクロック選択信号を出力するシステムコントロール回路と、
原始クロック信号から複数のクロック信号を生成するクロック生成回路と、
前記クロック選択信号に応じて前記複数のクロック信号の中から１つのクロック信号を選択し、システムクロック信号として出力するクロック選択回路
とを更に備え、
前記ＣＰＵは更に前記ステータス信号及び前記割り込み信号に応じて前記動作制御信号を前記システムコントロール回路に出力することを特徴とする請求項１に記載のＩＣカード用ＬＳＩ。 - 前記クロック選択回路は、外部リセット信号により前記複数のクロック信号のうち最低周波数のクロック信号を選択し、システムクロック信号として出力することを特徴とする請求項５に記載のＩＣカード用ＬＳＩ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001323881A JP3842609B2 (ja) | 2001-10-22 | 2001-10-22 | Ｉｃカード用ｌｓｉ，ｉｃカード及びｉｃカードの動作方法 |
| EP02023676A EP1306740A3 (en) | 2001-10-22 | 2002-10-22 | A semiconductor circuit, and method for operating the same |
| US10/277,050 US6735105B2 (en) | 2001-10-22 | 2002-10-22 | Semiconductor circuit supplied with a varying power supply voltage, and method for operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001323881A JP3842609B2 (ja) | 2001-10-22 | 2001-10-22 | Ｉｃカード用ｌｓｉ，ｉｃカード及びｉｃカードの動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003132310A JP2003132310A (ja) | 2003-05-09 |
| JP3842609B2 true JP3842609B2 (ja) | 2006-11-08 |
Family
ID=19140705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001323881A Expired - Fee Related JP3842609B2 (ja) | 2001-10-22 | 2001-10-22 | Ｉｃカード用ｌｓｉ，ｉｃカード及びｉｃカードの動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6735105B2 (ja) |
| EP (1) | EP1306740A3 (ja) |
| JP (1) | JP3842609B2 (ja) |
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2001
- 2001-10-22 JP JP2001323881A patent/JP3842609B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-22 US US10/277,050 patent/US6735105B2/en not_active Expired - Lifetime
- 2002-10-22 EP EP02023676A patent/EP1306740A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2003132310A (ja) | 2003-05-09 |
| US6735105B2 (en) | 2004-05-11 |
| EP1306740A2 (en) | 2003-05-02 |
| US20030075735A1 (en) | 2003-04-24 |
| EP1306740A3 (en) | 2005-05-04 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050427 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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